JP4061029B2 - 半導体メモリ装置、バッファ及び信号伝送回路 - Google Patents
半導体メモリ装置、バッファ及び信号伝送回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にロー系列の命令（ＲＡＳ命令）の入力時点からカラム系列の命令（ＣＡＳ命令の入力時点までが多様に調節できる半導体メモリ装置及びこれに適用されうるバッファ及び信号伝送回路に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置の入出力動作は、多数の信号の組合わせにより制御される。たとえば、チップ選択信号（Ｃｈｉｐ Ｓｅｌｅｃｔ ｓｉｇｎａｌ、以下、「ＣＳ信号」という）、カラムアドレスストローブ信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｓｉｇｎａｌ、以下、「ＣＡＳ信号」という）、書込みイネーブル信号（Ｗｒｉｔｅ Ｅｎａｂｌｅ ｓｉｇｎａｌ、以下、「ＷＥ信号」という）などにより、半導体メモリ装置のデータ入出力動作が制御される。そして、半導体メモリ装置は、ＣＳ信号、ＣＡＳ信号、ＷＥ信号を外部に存在するピンを通じて入力する。外部ピンを通じて入力されるＣＳ信号、ＣＡＳ信号、ＷＥ信号はそれぞれのバッファを通じてバッファリングされる。
【０００３】
同期式ＤＲＡＭは、外部から入力される外部クロック信号に同期して動作する。そして、ＣＳ信号、ＣＡＳ信号、ＷＥ信号をそれぞれのバッファに入力して組み合わせる同期式ＤＲＡＭは、外部クロック信号に同期して読み出し及び書込みに関連した信号を発生する。
【０００４】
同期式ＤＲＡＭはロー（Ｒｏｗ）系列の命令が入力され、次いでＣＳ信号、ＣＡＳ信号、ＷＥ信号などのカラム系列の命令が入力される。ところで、従来の同期式ＤＲＡＭは、ロー系列の命令とカラム系列の命令との間に、少なくともいわゆる「ｔＲＣＤｍｉｎ（ＲＡＳ ｔｏ ＣＡＳ）」という命令遅延時間が必要である。すなわち、従来の同期式ＤＲＡＭにおいて、カラム系列の命令の入力は、ロー系列の命令によりロー活性化が始まった後、「ｔＲＣＤ」という時間分の遅延が必要である。なぜなら、ロー命令が入力された後に、選択されたローに連結したメモリセルの電荷共有及び感知動作がある程度なされることにより、データ入出力が可能になるためである。
【０００５】
すなわち、従来の同期式ＤＲＡＭは、ロー系列の命令とカラム系列の命令との間にはｔＲＣＤという時間間隔が必ず要求されるという制約がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ロー系列の命令の入力とカラム系列の命令の入力との間の時間間隔がｔＲＣＤｍｉｎより小さくてもよい半導体メモリ装置を提供することである。
【０００７】
本発明の他の目的は、前記半導体メモリ装置に適用されるバッファと信号伝送回路を提供することである。
【０００８】
【課題を解決するための手段】
前記の本発明の目的を達成するための本発明の一面は、半導体メモリ装置に関する。望ましい実施形態による半導体メモリ装置は、モードセットレジスタ、／ＣＡＳバッファ、／ＣＳバッファ、／ＷＥバッファを具備する。モードセットレジスタは、ＲＡＳ命令からＣＡＳ命令が入力されるまでの遅延時間に対するプログラミング入力が可能であり、複数の制御信号を提供する。そして、モードセットレジスタは、前記複数の制御信号のうち一つを前記遅延時間に対応して活性化する。／ＣＡＳバッファは、所定の／ＣＡＳ信号を取り込んでバッファリングする。そして、／ＣＡＳバッファは、前記制御信号に応じて所定の遅延クロック数分だけ前記／ＣＡＳ信号を遅延させる。／ＣＳバッファは、所定の／ＣＳ信号を取り込んでバッファリングする。そして、／ＣＳバッファは、前記制御信号に応じて前記遅延クロック数分だけ前記／ＣＳ信号を遅延させる。／ＷＥバッファは、所定の／ＷＥ信号を取り込んでバッファリングする。そして、／ＷＥバッファは、前記制御信号に応じて前記遅延クロック数分だけ前記／ＷＥ信号を遅延させる。
【０００９】
前記本発明の他の目的を達成するための本発明の一面は、モードレジスタセット回路を有する半導体メモリ装置のバッファに関する。望ましい実施形態によるバッファは、入力される信号を所定の遅延クロック数分だけ遅延させて伝送する信号伝送部を具備する。前記遅延クロック数は、前記モードレジスタセット回路が発生する所定の制御信号に応じて決定される。
【００１０】
前記本発明の他の目的を達成するための本発明の他の一面は、取り込んだ入力信号を送信する信号伝送回路に関する。望ましい実施形態による信号伝送回路は、取り込んだ入力信号を遅延させて送信し、互いに異なる遅延クロック数を持つ複数の伝送部を具備する。そして、少なくとも一つの前記伝送部は、対応する制御信号に応じて、前記入力信号を伝送する伝送スイッチ、及び、前記制御信号に応じてイネーブルされ、所定のクロック信号に応じて前記伝送スイッチから伝送される前書込み力信号を前記遅延クロック数分だけ遅延させて伝送するクロック遅延部を具備する。
【００１１】
本発明の半導体メモリ装置により、ロー系列の命令の入力とカラム系列の命令の入力との間の遅延時間の制約が緩和されうる。
【００１２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１３】
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面について、同じ参照符号は同じ構成要素であることを示す。
【００１４】
図１は、本発明の一つの実施形態によるＣＡＳ命令の動作遅延機能を具備した半導体メモリ装置を概略的に示すブロック図である。本発明の望ましい実施形態の半導体メモリ装置は、メモリセルアレイ１０１、ローデコーダ１０３、ローアドレスバッファ１０５、センスアンプ部１０７、カラムデコーダ１０９、カラムアドレスバッファ１１１、入出力回路１１３、モードセットレジスタ１１５及び制御回路１１７などより構成される。
【００１５】
メモリセルアレイ１０１は、行と列とに配列される多数のメモリセルを含む。ローデコーダ１０３は、ローアドレスＲＡ０〜ＲＡｎ−１に応じて、メモリセルアレイ１０１の行を選択する。ローアドレスバッファ１０５は、外部アドレスＡ０〜Ａｎ−１をバッファリングする。そして、ローアドレスバッファ１０５は、ローアドレスストローブ信号／ＲＡＳに応じて、ローアドレスＲＡ０〜ＲＡｎ−１を生成する。
【００１６】
カラムデコーダ１０９は、カラムアドレスＣＡ０〜ＣＡｎ−１に応じて、メモリセルアレイ１０１の行を選択する。カラムアドレスバッファ１１１は、外部アドレスＡ０〜Ａｎ−１をバッファリングする。そして、カラムアドレスバッファ１１１は、カラムアドレスストローブ信号／ＣＡＳに応じて、カラムアドレスＣＡ０〜ＣＡｎ−１を生成する。
【００１７】
複数のセンスアンプを含むセンスアンプ部１０７は、カラムアドレスＣＡ０〜ＣＡｎ−１に応じて選択されたセンスアンプを通じて、入出力回路１１３とメモリセルアレイ１０１のセルとの間でデータを伝送する。
【００１８】
モードセットレジスタ１１５は、モードレジスタセット（ＭＲＳ）動作によってプログラミングされる第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２を発生する。そして、第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２のうち一つの信号が「ハイ」となる。
【００１９】
制御回路１１７は、クロック信号ＣＬＫ、書込みイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳを入力する。さらに、制御回路１１７は、ローアドレスストローブ信号／ＲＡＳと第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に応じて、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲを発生する。
【００２０】
そして、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、入出力回路１１３に提供され、データの入出力を制御する。図１において、参照符号ＤＩＮとＤＯＵＴはそれぞれ入力データと出力データを示す。
【００２１】
図２は、図１の制御回路１１７を示すブロック図である。図２を参照すれば、制御回路１１７は、内部クロック発生回路２０１、／ＣＳバッファ２０３、／ＣＡＳバッファ２０５、／ＷＥバッファ２０７、内部チップ選択発生部２０９、／ＲＡＳバッファ２１１、内部ＣＡＳ発生部２１３、内部書込みイネーブル発生部２１５を含む。
【００２２】
内部クロック発生回路２０１は、外部のクロック信号ＣＬＫに同期し、一定のパルス幅を持つ内部クロック信号ＰＣＬＫを発生する。
【００２３】
／ＣＳバッファ２０３は、チップ選択信号／ＣＳを取り込んで初期チップ選択信号ＴＣＳを発生する。初期チップ選択信号ＴＣＳは、チップ選択信号／ＣＳに対して所定の遅延クロック数分だけ遅延した信号である。そして、前記遅延クロック数は、モードセットレジスタ（図１の１１５参照）から供給される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に応じて、内部クロック信号ＰＣＬＫの０クロック、１クロック、２クロックに決定されうる。
【００２４】
／ＣＡＳバッファ２０５は、カラムアドレスストローブ信号／ＣＡＳを取り込んで初期ＣＡＳ信号ＴＣＡＳを発生する。初期ＣＡＳ信号ＴＣＡＳは、カラムアドレスストローブ信号／ＣＡＳに対して所定の遅延クロック数分だけ遅延された信号である。／ＷＥバッファ２０７は、書込みイネーブル信号／ＷＥを取り込んで初期書込みイネーブル信号ＴＷＥを発生する。初期書込みイネーブル信号ＴＷＥは、書込みイネーブル信号／ＷＥに対して所定の遅延クロック数分だけ遅延された信号である。
【００２５】
／ＣＡＳバッファ２０５と／ＷＥバッファ２０７における遅延クロック数は、／ＣＳバッファ２０３における遅延クロック数と同様に、内部クロック信号ＰＣＬＫを基準にして０クロック、１クロック、２クロックに決定されうる。
【００２６】
内部チップ選択発生部２０９は、初期チップ選択信号ＴＣＳを取り込んで、内部クロック信号ＰＣＬＫに応じて、内部チップ選択信号ＰＣＳを発生する。
【００２７】
／ＲＡＳバッファ２１１は、ローアドレスストローブ信号／ＲＡＳを取り込んで、初期ＲＡＳ信号ＰＲＡＬを発生する。初期ＲＡＳ信号ＰＲＡＬは、カラムアドレスストローブ信号／ＣＡＳが「ロー」から「ハイ」となれば、「ハイ」となる。そして、初期ＲＡＳ信号ＰＲＡＬはカラム系列の命令が入力される時、「ハイ」状態を維持する。
【００２８】
内部ＣＡＳ発生部２１３は、初期ＣＡＳ信号ＴＣＡＳを取り込んで、内部ＣＡＳ信号ＰＣを発生する。そして、内部ＣＡＳ信号ＰＣは、内部チップ選択信号ＰＣＳと初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態において、内部クロック信号ＰＣＬＫに応じて発生する。
【００２９】
内部書込みイネーブル発生部２１５は、初期書込みイネーブル信号ＴＷＥを取り込んで、内部書込みイネーブル信号ＰＷＲを発生する。そして、内部書込みイネーブル信号ＰＷＲは、内部チップ選択信号ＰＣＳと初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態において内部クロック信号ＰＣＬＫに応じて発生する。
【００３０】
図３は、図２の／ＣＳバッファ２０３の具体的な構成例を示す図面であり、この構成例は、図２の／ＣＡＳバッファ２０５及び／ＷＥバッファ２０７も適用されうる。本明細書では、説明の便宜のために、／ＣＳバッファ２０３を代表として説明する。
【００３１】
図３を参照すれば、／ＣＳバッファ２０３は、バッファ部３０１、信号伝送部３０３、ラッチ部３０５よりなる。バッファ部３０１は、チップ選択信号／ＣＳを取り込んでバッファリングし、バッファリング信号ＳＩＧＢＵＦを出力する。そして、バッファリング信号ＳＩＧＢＵＦは、信号伝送部３０３に提供される。信号伝送部３０３は、入力されるバッファリング信号ＳＩＧＢＵＦを所定の遅延クロックで遅延させる。遅延クロックは、モードセットレジスタ１１５（図１参照）から提供される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２により決定される。第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２は、モードレジスタセットの動作時に、モードセットレジスタ１１５にプログラミングされる値である。そして、第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２は、それぞれ、カラム系列の命令の遅延が０クロック、１クロック、２クロックである時、「ハイ」となる。
【００３２】
すなわち、第１制御信号ＰＲＣＤ０が「ハイ」の場合には、カラム系列の命令が入力されると、半導体メモリ装置が直ちに動作を開始することを意味する。従って、第１制御信号ＰＲＣＤ０が「ハイ」ならば、本発明の半導体メモリ装置は、既存の半導体メモリ装置のように遅延させることなく、動作する。
【００３３】
また、第２制御信号ＰＲＣＤ１が「ハイ」ならば、本発明の半導体メモリ装置は、カラム系列の命令の入力から１クロック分だけ遅延して動作を開始する。従って、本発明の半導体メモリ装置は、カラム系列の命令が既存の半導体メモリ装置のカラム系列の入力よりも１クロック先に入力されても正常に動作する。
【００３４】
また、第３制御信号ＰＲＣＤ２が「ハイ」ならば、本発明の半導体メモリ装置では、カラム系列の命令が従来の半導体メモリ装置よりも２クロック先に入力されても正常に動作する。
【００３５】
信号伝送部３０３は、第１、第２及び第３伝送部３０７、３２７、３４７より構成される。第１伝送部３０７は、第１制御信号ＰＲＣＤ０が「ハイ」である時、バッファリング信号ＳＩＧＢＵＦを遅延させずにラッチ部３０５に提供する。そして、第２伝送部３２７は、第２制御信号ＰＲＣＤ１が「ハイ」である時、バッファリング信号ＳＩＧＢＵＦを内部クロック信号ＰＣＬＫの１クロック分だけ遅延させてラッチ部３０５に提供する。
【００３６】
第２伝送部３２７は、伝送スイッチ３３１、ラッチ部３３３、遅延部３３５及びクロック遅延部３３７で構成される。伝送スイッチ３３１は、「ハイ」状態の第２制御信号ＰＲＣＤ１に応じて、バッファリング信号ＳＩＧＢＵＦを伝送する。クロック遅延部３３７は、バッファリング信号ＳＩＧＢＵＦがラッチ部３３３及び遅延部３３５を経た信号を入力信号とする。クロック遅延部３３７は、遅延部３３５の出力信号を内部クロック信号ＰＣＬＫに応じてラッチ部３０５に伝送する。すなわち、クロック遅延部３３７に入力される遅延部３３５の出力信号は、内部クロック信号ＰＣＬＫが「ハイ」から「ロー」そして再び「ハイ」になる時、ラッチ部３０５に伝送される。従って、クロック遅延部３３７は、内部クロック信号ＰＣＬＫを基準として、入力される信号を１クロックだけ遅延させる。
【００３７】
第２伝送部３２７のラッチ部３３３及び遅延部３３５は、カラム系列の命令信号と内部クロック信号ＰＣＬＫとの間のセットアップ時間とホールド時間とを調節する。
【００３８】
第３伝送部３４７は、第３制御信号ＰＲＣＤ２が「ハイ」である時、バッファリング信号ＳＩＧＢＵＦを内部クロック信号ＰＣＬＫの２クロック分だけ遅延させてラッチ部３０５に提供する。
【００３９】
第３伝送部３４７の構成は第２伝送部３３７の構成と似ている。ただし、第３伝送部３４７を構成する遅延クロック部３５７は、第２伝送部３２７を構成する遅延クロック部３３７とは違い、入力される信号を内部クロック信号ＰＣＬＫを基準にして２クロック分だけ遅延させる。
【００４０】
図４は、図２の内部チップ選択発生部２０９の具体的な構成例を示す図面である。図４を参照すれば、内部チップ選択発生部２０９は、インバータ４０１、遅延部４０３、伝送トランジスタ４０５及びラッチ部４０７より構成される。内部チップ選択発生部２０９は、内部クロック信号ＰＣＬＫの「ハイ」に応じて、初期チップ選択信号ＴＣＳをラッチし、内部チップ選択信号ＰＣＳを発生する。
【００４１】
図５は、図２の内部ＣＡＳ発生部２１３の具体的な構成例を示す図面であり、この構成例は、図２の内部書込みイネーブル発生部２１５にも適用されうる。本明細書では、説明の便宜のために、内部ＣＡＳ発生部２１３を代表として説明する。
【００４２】
図５を参照すれば、内部ＣＡＳ発生部２１３は、遅延部５０１、インバータ５０３、第１伝送トランジスタ５０５、第１ラッチ部５０７、第２伝送トランジスタ５０９及び第２ラッチ部５１１より構成される。内部ＣＡＳ発生部２１３は、初期ＣＡＳ信号ＰＲＡＬと内部チップ選択信号ＰＣＳが「ハイ」である時にイネーブルされる。そして、第１伝送トランジスタ５０５は、内部クロック信号ＰＣＬＫの立下がりエッジに応答して、遅延部５０１とインバータ５０３を経た初期ＣＡＳ信号ＴＣＡＳを伝送する。そして、第１ラッチ部５０７は、第１伝送トランジスタ５０５により伝送された信号をラッチする。
【００４３】
そして、第２伝送トランジスタ５０９は、内部クロック信号ＰＣＬＫの立上がりエッジに応答して、第１ラッチ部５０７によりラッチされた信号を伝送する。そして、第２ラッチ部５１１は、第２伝送トランジスタ５０９により伝送された信号をラッチする。
【００４４】
図６は、第１制御信号ＰＲＣＤ０が「ハイ」の場合における図２の主要信号のタイミング図である。図６を参照すれば、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、カラム系列の命令が入力されるｔ１の時点から遅延せずに「ハイ」に活性化される。従って、図６の場合には、カラム系列の命令が遅延せずに入力されることが分かる。
【００４５】
図７は、第２制御信号ＰＲＣＤ１が「ハイ」の場合における図２の主要信号のタイミング図である。図７を参照すれば、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、カラム系列の命令が入力されるｔ２の時点から１クロック分だけ遅延されて「ハイ」に活性化される。従って、図７の場合には、カラム系列の命令は入力時点から１クロック分だけ遅延されて入力されたような作動をするのが分かる。
【００４６】
図８は、第３制御信号ＰＲＣＤ２が「ハイ」の場合における図２の主要信号のタイミング図である。図８を参照すれば、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、カラム系列の命令が入力されるｔ３時点から２クロック分だけ遅延されて「ハイ」に活性化される。従って、図８の場合には、カラム系列の命令が２クロック遅延されて入力されることが分かる。
【００４７】
本発明の望ましい実施形態による半導体メモリ装置は、ロー系列の命令からカラム系列の命令の入力までを多様に制御することができる。すなわち、チップ選択信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、書込みイネーブル信号／ＷＥを入力するバッファがモードセットレジスタ１１５から提供される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に従って制御され、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲが活性化される時点が可変である。
【００４８】
本発明の技術的思想によるカラム系列の命令の入力時点の制御技術は、既存のカラム系列の命令の入力時点の制御技術に比べ、簡単に実現することができるという長所を持つ。さらに、本発明の半導体メモリ装置は、ｔＲＣＤが調節されていないカラム系列の命令が印加されても、内部的にカラム系列の命令が遅延されてｔＲＣＤを守る。
【００４９】
本発明は、図面に図示された特定の実施形態を参考として説明されたが、これは例示的なものに過ぎずに、本技術分野の通常の知識を持った者ならばこれから多様な変形及び均等な他実施形態が可能だという点を理解することができる。従って、本発明の真の技術的な請求範囲の技術的思想により定められなければいであろう。
【００５０】
【発明の効果】
本発明の半導体メモリ装置によれば、カラム系列の命令の入力時点が多様に制御されうる。そして、本発明の半導体メモリ装置によれば、ｔＲＣＤと関係なく内部的にカラム系列の命令が遅延されて内部的にｔＲＣＤを守ることができる。従って、本発明の半導体メモリ装置によれば、ロー系列の命令の入力とカラム系列の命令の入力との間の遅延時間の制約が緩和されうる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態によるＣＡＳ命令の動作遅延機能を具備した半導体メモリ装置を概略的に示すブロック図である。
【図２】図１の制御回路を示すブロック図である。
【図３】図２の／ＣＳバッファの具体的な構成例を示す図面である（この構成例は、図２の／ＣＡＳバッファ及び／ＷＥバッファにも適用されうる）。
【図４】図２の内部チップ選択発生部の具体的な構成例を示す図面である。
【図５】図２の内部カス発生部の具体的な構成例を示す図面である（この構成例は、図２の内部書込みイネーブル発生部も適用されうる）。
【図６】第１制御信号が「ハイ」の場合における図２の主要信号のタイミング図である。
【図７】第２制御信号が「ハイ」の場合における図２の主要信号のタイミング図である。
【図８】第３制御信号が「ハイ」の場合における図２の主要信号のタイミング図である。
【符号の説明】
１０１ セルアレイ
１０３ ローデコーダ
１０５ ローアドレスバッファ
１０７ センスアンプ部
１０９ カラムデコーダ
１１１ カラムアドレスバッファ
１１３ 出入力回路
１１５ モードセットレジスタ
１１７ 制御回路
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にロー系列の命令（ＲＡＳ命令）の入力時点からカラム系列の命令（ＣＡＳ命令の入力時点までが多様に調節できる半導体メモリ装置及びこれに適用されうるバッファ及び信号伝送回路に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置の入出力動作は、多数の信号の組合わせにより制御される。たとえば、チップ選択信号（Ｃｈｉｐ Ｓｅｌｅｃｔ ｓｉｇｎａｌ、以下、「ＣＳ信号」という）、カラムアドレスストローブ信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｓｉｇｎａｌ、以下、「ＣＡＳ信号」という）、書込みイネーブル信号（Ｗｒｉｔｅ Ｅｎａｂｌｅ ｓｉｇｎａｌ、以下、「ＷＥ信号」という）などにより、半導体メモリ装置のデータ入出力動作が制御される。そして、半導体メモリ装置は、ＣＳ信号、ＣＡＳ信号、ＷＥ信号を外部に存在するピンを通じて入力する。外部ピンを通じて入力されるＣＳ信号、ＣＡＳ信号、ＷＥ信号はそれぞれのバッファを通じてバッファリングされる。
【０００３】
同期式ＤＲＡＭは、外部から入力される外部クロック信号に同期して動作する。そして、ＣＳ信号、ＣＡＳ信号、ＷＥ信号をそれぞれのバッファに入力して組み合わせる同期式ＤＲＡＭは、外部クロック信号に同期して読み出し及び書込みに関連した信号を発生する。
【０００４】
同期式ＤＲＡＭはロー（Ｒｏｗ）系列の命令が入力され、次いでＣＳ信号、ＣＡＳ信号、ＷＥ信号などのカラム系列の命令が入力される。ところで、従来の同期式ＤＲＡＭは、ロー系列の命令とカラム系列の命令との間に、少なくともいわゆる「ｔＲＣＤｍｉｎ（ＲＡＳ ｔｏ ＣＡＳ）」という命令遅延時間が必要である。すなわち、従来の同期式ＤＲＡＭにおいて、カラム系列の命令の入力は、ロー系列の命令によりロー活性化が始まった後、「ｔＲＣＤ」という時間分の遅延が必要である。なぜなら、ロー命令が入力された後に、選択されたローに連結したメモリセルの電荷共有及び感知動作がある程度なされることにより、データ入出力が可能になるためである。
【０００５】
すなわち、従来の同期式ＤＲＡＭは、ロー系列の命令とカラム系列の命令との間にはｔＲＣＤという時間間隔が必ず要求されるという制約がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ロー系列の命令の入力とカラム系列の命令の入力との間の時間間隔がｔＲＣＤｍｉｎより小さくてもよい半導体メモリ装置を提供することである。
【０００７】
本発明の他の目的は、前記半導体メモリ装置に適用されるバッファと信号伝送回路を提供することである。
【０００８】
【課題を解決するための手段】
前記の本発明の目的を達成するための本発明の一面は、半導体メモリ装置に関する。望ましい実施形態による半導体メモリ装置は、モードセットレジスタ、／ＣＡＳバッファ、／ＣＳバッファ、／ＷＥバッファを具備する。モードセットレジスタは、ＲＡＳ命令からＣＡＳ命令が入力されるまでの遅延時間に対するプログラミング入力が可能であり、複数の制御信号を提供する。そして、モードセットレジスタは、前記複数の制御信号のうち一つを前記遅延時間に対応して活性化する。／ＣＡＳバッファは、所定の／ＣＡＳ信号を取り込んでバッファリングする。そして、／ＣＡＳバッファは、前記制御信号に応じて所定の遅延クロック数分だけ前記／ＣＡＳ信号を遅延させる。／ＣＳバッファは、所定の／ＣＳ信号を取り込んでバッファリングする。そして、／ＣＳバッファは、前記制御信号に応じて前記遅延クロック数分だけ前記／ＣＳ信号を遅延させる。／ＷＥバッファは、所定の／ＷＥ信号を取り込んでバッファリングする。そして、／ＷＥバッファは、前記制御信号に応じて前記遅延クロック数分だけ前記／ＷＥ信号を遅延させる。
【０００９】
前記本発明の他の目的を達成するための本発明の一面は、モードレジスタセット回路を有する半導体メモリ装置のバッファに関する。望ましい実施形態によるバッファは、入力される信号を所定の遅延クロック数分だけ遅延させて伝送する信号伝送部を具備する。前記遅延クロック数は、前記モードレジスタセット回路が発生する所定の制御信号に応じて決定される。
【００１０】
前記本発明の他の目的を達成するための本発明の他の一面は、取り込んだ入力信号を送信する信号伝送回路に関する。望ましい実施形態による信号伝送回路は、取り込んだ入力信号を遅延させて送信し、互いに異なる遅延クロック数を持つ複数の伝送部を具備する。そして、少なくとも一つの前記伝送部は、対応する制御信号に応じて、前記入力信号を伝送する伝送スイッチ、及び、前記制御信号に応じてイネーブルされ、所定のクロック信号に応じて前記伝送スイッチから伝送される前書込み力信号を前記遅延クロック数分だけ遅延させて伝送するクロック遅延部を具備する。
【００１１】
本発明の半導体メモリ装置により、ロー系列の命令の入力とカラム系列の命令の入力との間の遅延時間の制約が緩和されうる。
【００１２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１３】
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面について、同じ参照符号は同じ構成要素であることを示す。
【００１４】
図１は、本発明の一つの実施形態によるＣＡＳ命令の動作遅延機能を具備した半導体メモリ装置を概略的に示すブロック図である。本発明の望ましい実施形態の半導体メモリ装置は、メモリセルアレイ１０１、ローデコーダ１０３、ローアドレスバッファ１０５、センスアンプ部１０７、カラムデコーダ１０９、カラムアドレスバッファ１１１、入出力回路１１３、モードセットレジスタ１１５及び制御回路１１７などより構成される。
【００１５】
メモリセルアレイ１０１は、行と列とに配列される多数のメモリセルを含む。ローデコーダ１０３は、ローアドレスＲＡ０〜ＲＡｎ−１に応じて、メモリセルアレイ１０１の行を選択する。ローアドレスバッファ１０５は、外部アドレスＡ０〜Ａｎ−１をバッファリングする。そして、ローアドレスバッファ１０５は、ローアドレスストローブ信号／ＲＡＳに応じて、ローアドレスＲＡ０〜ＲＡｎ−１を生成する。
【００１６】
カラムデコーダ１０９は、カラムアドレスＣＡ０〜ＣＡｎ−１に応じて、メモリセルアレイ１０１の行を選択する。カラムアドレスバッファ１１１は、外部アドレスＡ０〜Ａｎ−１をバッファリングする。そして、カラムアドレスバッファ１１１は、カラムアドレスストローブ信号／ＣＡＳに応じて、カラムアドレスＣＡ０〜ＣＡｎ−１を生成する。
【００１７】
複数のセンスアンプを含むセンスアンプ部１０７は、カラムアドレスＣＡ０〜ＣＡｎ−１に応じて選択されたセンスアンプを通じて、入出力回路１１３とメモリセルアレイ１０１のセルとの間でデータを伝送する。
【００１８】
モードセットレジスタ１１５は、モードレジスタセット（ＭＲＳ）動作によってプログラミングされる第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２を発生する。そして、第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２のうち一つの信号が「ハイ」となる。
【００１９】
制御回路１１７は、クロック信号ＣＬＫ、書込みイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳを入力する。さらに、制御回路１１７は、ローアドレスストローブ信号／ＲＡＳと第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に応じて、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲを発生する。
【００２０】
そして、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、入出力回路１１３に提供され、データの入出力を制御する。図１において、参照符号ＤＩＮとＤＯＵＴはそれぞれ入力データと出力データを示す。
【００２１】
図２は、図１の制御回路１１７を示すブロック図である。図２を参照すれば、制御回路１１７は、内部クロック発生回路２０１、／ＣＳバッファ２０３、／ＣＡＳバッファ２０５、／ＷＥバッファ２０７、内部チップ選択発生部２０９、／ＲＡＳバッファ２１１、内部ＣＡＳ発生部２１３、内部書込みイネーブル発生部２１５を含む。
【００２２】
内部クロック発生回路２０１は、外部のクロック信号ＣＬＫに同期し、一定のパルス幅を持つ内部クロック信号ＰＣＬＫを発生する。
【００２３】
／ＣＳバッファ２０３は、チップ選択信号／ＣＳを取り込んで初期チップ選択信号ＴＣＳを発生する。初期チップ選択信号ＴＣＳは、チップ選択信号／ＣＳに対して所定の遅延クロック数分だけ遅延した信号である。そして、前記遅延クロック数は、モードセットレジスタ（図１の１１５参照）から供給される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に応じて、内部クロック信号ＰＣＬＫの０クロック、１クロック、２クロックに決定されうる。
【００２４】
／ＣＡＳバッファ２０５は、カラムアドレスストローブ信号／ＣＡＳを取り込んで初期ＣＡＳ信号ＴＣＡＳを発生する。初期ＣＡＳ信号ＴＣＡＳは、カラムアドレスストローブ信号／ＣＡＳに対して所定の遅延クロック数分だけ遅延された信号である。／ＷＥバッファ２０７は、書込みイネーブル信号／ＷＥを取り込んで初期書込みイネーブル信号ＴＷＥを発生する。初期書込みイネーブル信号ＴＷＥは、書込みイネーブル信号／ＷＥに対して所定の遅延クロック数分だけ遅延された信号である。
【００２５】
／ＣＡＳバッファ２０５と／ＷＥバッファ２０７における遅延クロック数は、／ＣＳバッファ２０３における遅延クロック数と同様に、内部クロック信号ＰＣＬＫを基準にして０クロック、１クロック、２クロックに決定されうる。
【００２６】
内部チップ選択発生部２０９は、初期チップ選択信号ＴＣＳを取り込んで、内部クロック信号ＰＣＬＫに応じて、内部チップ選択信号ＰＣＳを発生する。
【００２７】
／ＲＡＳバッファ２１１は、ローアドレスストローブ信号／ＲＡＳを取り込んで、初期ＲＡＳ信号ＰＲＡＬを発生する。初期ＲＡＳ信号ＰＲＡＬは、カラムアドレスストローブ信号／ＣＡＳが「ロー」から「ハイ」となれば、「ハイ」となる。そして、初期ＲＡＳ信号ＰＲＡＬはカラム系列の命令が入力される時、「ハイ」状態を維持する。
【００２８】
内部ＣＡＳ発生部２１３は、初期ＣＡＳ信号ＴＣＡＳを取り込んで、内部ＣＡＳ信号ＰＣを発生する。そして、内部ＣＡＳ信号ＰＣは、内部チップ選択信号ＰＣＳと初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態において、内部クロック信号ＰＣＬＫに応じて発生する。
【００２９】
内部書込みイネーブル発生部２１５は、初期書込みイネーブル信号ＴＷＥを取り込んで、内部書込みイネーブル信号ＰＷＲを発生する。そして、内部書込みイネーブル信号ＰＷＲは、内部チップ選択信号ＰＣＳと初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態において内部クロック信号ＰＣＬＫに応じて発生する。
【００３０】
図３は、図２の／ＣＳバッファ２０３の具体的な構成例を示す図面であり、この構成例は、図２の／ＣＡＳバッファ２０５及び／ＷＥバッファ２０７も適用されうる。本明細書では、説明の便宜のために、／ＣＳバッファ２０３を代表として説明する。
【００３１】
図３を参照すれば、／ＣＳバッファ２０３は、バッファ部３０１、信号伝送部３０３、ラッチ部３０５よりなる。バッファ部３０１は、チップ選択信号／ＣＳを取り込んでバッファリングし、バッファリング信号ＳＩＧＢＵＦを出力する。そして、バッファリング信号ＳＩＧＢＵＦは、信号伝送部３０３に提供される。信号伝送部３０３は、入力されるバッファリング信号ＳＩＧＢＵＦを所定の遅延クロックで遅延させる。遅延クロックは、モードセットレジスタ１１５（図１参照）から提供される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２により決定される。第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２は、モードレジスタセットの動作時に、モードセットレジスタ１１５にプログラミングされる値である。そして、第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２は、それぞれ、カラム系列の命令の遅延が０クロック、１クロック、２クロックである時、「ハイ」となる。
【００３２】
すなわち、第１制御信号ＰＲＣＤ０が「ハイ」の場合には、カラム系列の命令が入力されると、半導体メモリ装置が直ちに動作を開始することを意味する。従って、第１制御信号ＰＲＣＤ０が「ハイ」ならば、本発明の半導体メモリ装置は、既存の半導体メモリ装置のように遅延させることなく、動作する。
【００３３】
また、第２制御信号ＰＲＣＤ１が「ハイ」ならば、本発明の半導体メモリ装置は、カラム系列の命令の入力から１クロック分だけ遅延して動作を開始する。従って、本発明の半導体メモリ装置は、カラム系列の命令が既存の半導体メモリ装置のカラム系列の入力よりも１クロック先に入力されても正常に動作する。
【００３４】
また、第３制御信号ＰＲＣＤ２が「ハイ」ならば、本発明の半導体メモリ装置では、カラム系列の命令が従来の半導体メモリ装置よりも２クロック先に入力されても正常に動作する。
【００３５】
信号伝送部３０３は、第１、第２及び第３伝送部３０７、３２７、３４７より構成される。第１伝送部３０７は、第１制御信号ＰＲＣＤ０が「ハイ」である時、バッファリング信号ＳＩＧＢＵＦを遅延させずにラッチ部３０５に提供する。そして、第２伝送部３２７は、第２制御信号ＰＲＣＤ１が「ハイ」である時、バッファリング信号ＳＩＧＢＵＦを内部クロック信号ＰＣＬＫの１クロック分だけ遅延させてラッチ部３０５に提供する。
【００３６】
第２伝送部３２７は、伝送スイッチ３３１、ラッチ部３３３、遅延部３３５及びクロック遅延部３３７で構成される。伝送スイッチ３３１は、「ハイ」状態の第２制御信号ＰＲＣＤ１に応じて、バッファリング信号ＳＩＧＢＵＦを伝送する。クロック遅延部３３７は、バッファリング信号ＳＩＧＢＵＦがラッチ部３３３及び遅延部３３５を経た信号を入力信号とする。クロック遅延部３３７は、遅延部３３５の出力信号を内部クロック信号ＰＣＬＫに応じてラッチ部３０５に伝送する。すなわち、クロック遅延部３３７に入力される遅延部３３５の出力信号は、内部クロック信号ＰＣＬＫが「ハイ」から「ロー」そして再び「ハイ」になる時、ラッチ部３０５に伝送される。従って、クロック遅延部３３７は、内部クロック信号ＰＣＬＫを基準として、入力される信号を１クロックだけ遅延させる。
【００３７】
第２伝送部３２７のラッチ部３３３及び遅延部３３５は、カラム系列の命令信号と内部クロック信号ＰＣＬＫとの間のセットアップ時間とホールド時間とを調節する。
【００３８】
第３伝送部３４７は、第３制御信号ＰＲＣＤ２が「ハイ」である時、バッファリング信号ＳＩＧＢＵＦを内部クロック信号ＰＣＬＫの２クロック分だけ遅延させてラッチ部３０５に提供する。
【００３９】
第３伝送部３４７の構成は第２伝送部３３７の構成と似ている。ただし、第３伝送部３４７を構成する遅延クロック部３５７は、第２伝送部３２７を構成する遅延クロック部３３７とは違い、入力される信号を内部クロック信号ＰＣＬＫを基準にして２クロック分だけ遅延させる。
【００４０】
図４は、図２の内部チップ選択発生部２０９の具体的な構成例を示す図面である。図４を参照すれば、内部チップ選択発生部２０９は、インバータ４０１、遅延部４０３、伝送トランジスタ４０５及びラッチ部４０７より構成される。内部チップ選択発生部２０９は、内部クロック信号ＰＣＬＫの「ハイ」に応じて、初期チップ選択信号ＴＣＳをラッチし、内部チップ選択信号ＰＣＳを発生する。
【００４１】
図５は、図２の内部ＣＡＳ発生部２１３の具体的な構成例を示す図面であり、この構成例は、図２の内部書込みイネーブル発生部２１５にも適用されうる。本明細書では、説明の便宜のために、内部ＣＡＳ発生部２１３を代表として説明する。
【００４２】
図５を参照すれば、内部ＣＡＳ発生部２１３は、遅延部５０１、インバータ５０３、第１伝送トランジスタ５０５、第１ラッチ部５０７、第２伝送トランジスタ５０９及び第２ラッチ部５１１より構成される。内部ＣＡＳ発生部２１３は、初期ＣＡＳ信号ＰＲＡＬと内部チップ選択信号ＰＣＳが「ハイ」である時にイネーブルされる。そして、第１伝送トランジスタ５０５は、内部クロック信号ＰＣＬＫの立下がりエッジに応答して、遅延部５０１とインバータ５０３を経た初期ＣＡＳ信号ＴＣＡＳを伝送する。そして、第１ラッチ部５０７は、第１伝送トランジスタ５０５により伝送された信号をラッチする。
【００４３】
そして、第２伝送トランジスタ５０９は、内部クロック信号ＰＣＬＫの立上がりエッジに応答して、第１ラッチ部５０７によりラッチされた信号を伝送する。そして、第２ラッチ部５１１は、第２伝送トランジスタ５０９により伝送された信号をラッチする。
【００４４】
図６は、第１制御信号ＰＲＣＤ０が「ハイ」の場合における図２の主要信号のタイミング図である。図６を参照すれば、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、カラム系列の命令が入力されるｔ１の時点から遅延せずに「ハイ」に活性化される。従って、図６の場合には、カラム系列の命令が遅延せずに入力されることが分かる。
【００４５】
図７は、第２制御信号ＰＲＣＤ１が「ハイ」の場合における図２の主要信号のタイミング図である。図７を参照すれば、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、カラム系列の命令が入力されるｔ２の時点から１クロック分だけ遅延されて「ハイ」に活性化される。従って、図７の場合には、カラム系列の命令は入力時点から１クロック分だけ遅延されて入力されたような作動をするのが分かる。
【００４６】
図８は、第３制御信号ＰＲＣＤ２が「ハイ」の場合における図２の主要信号のタイミング図である。図８を参照すれば、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲは、カラム系列の命令が入力されるｔ３時点から２クロック分だけ遅延されて「ハイ」に活性化される。従って、図８の場合には、カラム系列の命令が２クロック遅延されて入力されることが分かる。
【００４７】
本発明の望ましい実施形態による半導体メモリ装置は、ロー系列の命令からカラム系列の命令の入力までを多様に制御することができる。すなわち、チップ選択信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、書込みイネーブル信号／ＷＥを入力するバッファがモードセットレジスタ１１５から提供される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に従って制御され、内部ＣＡＳ信号ＰＣと内部書込みイネーブル信号ＰＷＲが活性化される時点が可変である。
【００４８】
本発明の技術的思想によるカラム系列の命令の入力時点の制御技術は、既存のカラム系列の命令の入力時点の制御技術に比べ、簡単に実現することができるという長所を持つ。さらに、本発明の半導体メモリ装置は、ｔＲＣＤが調節されていないカラム系列の命令が印加されても、内部的にカラム系列の命令が遅延されてｔＲＣＤを守る。
【００４９】
本発明は、図面に図示された特定の実施形態を参考として説明されたが、これは例示的なものに過ぎずに、本技術分野の通常の知識を持った者ならばこれから多様な変形及び均等な他実施形態が可能だという点を理解することができる。従って、本発明の真の技術的な請求範囲の技術的思想により定められなければいであろう。
【００５０】
【発明の効果】
本発明の半導体メモリ装置によれば、カラム系列の命令の入力時点が多様に制御されうる。そして、本発明の半導体メモリ装置によれば、ｔＲＣＤと関係なく内部的にカラム系列の命令が遅延されて内部的にｔＲＣＤを守ることができる。従って、本発明の半導体メモリ装置によれば、ロー系列の命令の入力とカラム系列の命令の入力との間の遅延時間の制約が緩和されうる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態によるＣＡＳ命令の動作遅延機能を具備した半導体メモリ装置を概略的に示すブロック図である。
【図２】図１の制御回路を示すブロック図である。
【図３】図２の／ＣＳバッファの具体的な構成例を示す図面である（この構成例は、図２の／ＣＡＳバッファ及び／ＷＥバッファにも適用されうる）。
【図４】図２の内部チップ選択発生部の具体的な構成例を示す図面である。
【図５】図２の内部カス発生部の具体的な構成例を示す図面である（この構成例は、図２の内部書込みイネーブル発生部も適用されうる）。
【図６】第１制御信号が「ハイ」の場合における図２の主要信号のタイミング図である。
【図７】第２制御信号が「ハイ」の場合における図２の主要信号のタイミング図である。
【図８】第３制御信号が「ハイ」の場合における図２の主要信号のタイミング図である。
【符号の説明】
１０１ セルアレイ
１０３ ローデコーダ
１０５ ローアドレスバッファ
１０７ センスアンプ部
１０９ カラムデコーダ
１１１ カラムアドレスバッファ
１１３ 出入力回路
１１５ モードセットレジスタ
１１７ 制御回路
Claims (11)
- プログラミング可能なモードセットレジスタを持つ半導体メモリ装置のバッファにおいて、
チップ選択信号、カラムアドレスストローブ信号及び書き込みイネーブル信号としてそれぞれ入力される信号を前記半導体メモリ装置が内部的にｔＲＣＤを満たすことができるように所定の遅延クロック数分だけ遅延させてそれぞれ伝送する信号伝送部を具備し、
前記モードセットレジスタが発生する所定の制御信号に応じて前記遅延クロック数が決定され、
各前記信号伝送部は、入力信号を遅延させて伝送する、互いに異なる遅延クロック数を持つ複数の伝送部を具備し、
各前記伝送部は、
対応する制御信号に応じて、前記入力信号を伝送する伝送スイッチと、
前記制御信号に応じてイネーブルされ、所定のクロック信号に応じて、前記伝送スイッチから伝送される前記入力信号を前記遅延クロック数分だけ遅延させて伝送するクロック遅延部とを含む、
ことを特徴とする半導体メモリ装置のバッファ。 - 前記バッファは、前記入力信号をバッファリングして前記信号伝送部に提供するバッファ部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置のバッファ。
- 前記バッファは、前記信号伝送部から伝送される信号をラッチするラッチ部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置のバッファ。
- 前記クロック遅延部は、
前記制御信号に応じてイネーブルされ、前記クロック信号の第１状態に応じて、前記伝送スイッチから伝送される前記入力信号を伝送する第１伝送ゲートと、
前記第１伝送ゲートにより伝送される信号をラッチする第１ラッチと、
前記制御信号に応じてイネーブルされ、前記クロック信号の第２状態に応じて、前記第１ラッチによりラッチされる信号を伝送する第２伝送ゲートと、
前記第２伝送ゲートにより伝送される信号をラッチする第２ラッチと、
前記制御信号に応じてイネーブルされ、前記クロック信号の第１状態に応じて、前記第２ラッチによりラッチされる信号を伝送する第３伝送ゲートとを具備することを特徴とする請求項１に記載の半導体メモリ装置のバッファ。 - 内部的にｔＲＣＤを満たすことができるように、外部から入力されるチップ選択信号（／ＣＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及び、書き込みイネーブル信号（／ＷＥ）を内部で遅延させる半導体メモリ装置において、
遅延クロック数（０クロック、１クロック、２クロック）をプログラミング可能なモードレジスタ(１１５）から提供される、前記遅延クロック数を示す制御信号（ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２）に応答し、前記制御信号（ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２）に応じた遅延クロック数分だけ前記チップ選択信号（／ＣＳ）、前記カラムアドレスストローブ信号（／ＣＡＳ）、及び、前記書き込みイネーブル信号（／ＷＥ）をそれぞれ遅延させた内部チップ選択信号（ＰＣＳ）、内部カラムアドレスストローブ信号（ＰＣ）、及び、内部書込みイネーブル信号（ＰＷＲ）を発生する制御回路（１１７）を備えることを特徴とする半導体メモリ装置。 - 前記制御信号は、内部クロック信号の周期の整数倍に前記遅延クロック数を決定することを特徴とする請求項５に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、前記制御信号を発生するモードレジスタをさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記制御回路は、
前記制御信号、内部クロック信号及び前記カラムアドレスストローブ信号に応答して初期カラムアドレスストローブ信号を発生する／ＣＡＳバッファと、
前記制御信号、前記内部クロック信号及び前記内部書込みイネーブル信号に応答して初期書込みイネーブル信号を発生する／ＷＥバッファと、
前記初期カラムアドレスストローブ信号、前記内部クロック信号及び前記内部チップ選択信号に応答して前記内部カラムアドレスストローブ信号を発生する内部ＣＡＳ発生器と、
前記初期書込みイネーブル信号、前記内部クロック信号及び前記内部チップ選択信号に応答して前記内部書込みイネーブル信号を発生する内部書き込みイネーブル発生器と、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
ローアドレスストローブ信号に応答して初期ローアドレスストローブ信号を発生する／ＲＡＳバッファをさらに備え、
前記内部ＣＡＳ発生器及び前記内部書き込みイネーブル発生器は、前記初期ロー系列の命令に応答することを特徴とする請求項８に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
前記制御信号、前記内部クロック信号及び前記チップ選択信号に応答して初期チップ選択信号を発生する／ＣＳバッファと、
前記初期チップ選択信号及び前記内部クロック信号に応答して前記内部チップ選択信号を発生する内部チップ選択信号の発生器をさらに備えることを特徴とする請求項９に記載の半導体メモリ。 - 前記半導体メモリ装置は、前記制御信号を発生するモードレジスタをさらに備えることを特徴とする請求項１０に記載の半導体メモリ装置。
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