KR20060052535A - 표시 장치 및 표시 방법 - Google Patents

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Abstract

고발광 효율/스트리킹 저감과 고휘도 등의 특성을 위한 2 종류 이상의 서스테인 펄스를 표시 상태에 따라 절환하여 사용할 수 있는 표시 장치 및 표시 방법을 제공하는 것을 과제로 한다. 1 프레임 화상을 복수의 서브프레임에 의해 구성한 표시 장치로서, 표시 상태를 검출하는 검출부(111)와, 표시 상태에 따라서 서브프레임 단위로 표시를 행하기 위한 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력하는 서스테인 펄스 출력부(103, 104, 112)를 구비하는 표시 장치가 제공된다.
서스테인 펄스, 프레임, 서브프레임, 검출부, 서스테인 펄스 출력부, 스트리킹, 휘도, 발광 효율

Description

표시 장치 및 표시 방법{DISPLAY DEVICE AND DISPLAYING METHOD}
도 1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이(표시 장치)의 기본 구성예를 도시하는 도면.
도 2의 (A)∼(C)는 표시 셀의 단면 구성예를 도시하는 도면.
도 3은 화상의 1 프레임의 구성예를 도시하는 도면.
도 4의 (A)는 표시율이 클 때의 X 전극 및 Y 전극의 서스테인 펄스를 도시하는 타이밍차트이고, 도 4의 (B)는 표시율이 작을 때의 X 전극 및 Y 전극의 서스테인 펄스를 나타내는 타이밍차트.
도 5는 X 전극에 접속되는 X 전극 서스테인 회로의 구성예를 도시하는 회로도.
도 6의 (A)는 표시율이 클 때에 도 5의 X 전극 서스테인 회로가 생성하는 서스테인 펄스를 도시하는 도면이고, 도 6의 (B)는 표시율이 작을 때에 도 5의 X 전극 서스테인 회로가 생성하는 서스테인 펄스를 도시하는 도면.
도 7은 표시율과 각 서브프레임의 서스테인 펄스와의 관계를 도시하는 도면.
도 8은 본 발명의 제2 실시예에 따른 X 전극 서스테인 회로의 구성예를 도시하는 회로도.
도 9의 (A)는 표시율이 클 때에 도 8의 X 전극 서스테인 회로가 생성하는 서 스테인 펄스를 도시하는 도면이고, 도 9의 (B)는 표시율이 작을 때에 도 8의 X 전극 서스테인 회로가 생성하는 서스테인 펄스를 도시하는 도면.
도 10의 (A)는 표시율이 클 때의 X 전극 및 Y 전극의 서스테인 펄스를 도시하는 타이밍차트이고, 도 10의 (B)는 표시율이 작을 때의 X 전극 및 Y 전극의 서스테인 펄스를 도시하는 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
101 : 제어 회로부
102 : 어드레스 드라이버
103 : X 전극 서스테인 회로
104 : Y 전극 서스테인 회로
105 : 스캔 드라이버
106 : 리브
107 : 표시 영역
111 : 표시율 검출부
112 : 서스테인 펄스 제어부
211 : 전면 글래스 기판
212 : 유전체층
213 : MgO 보호막
214 : 배면 글래스 기판
215 : 유전체층
216 : 리브
217 : 방전 공간
221 : 광
Tr : 리세트 기간
Ta : 어드레스 기간
Tc : 전하 조정 서스테인 기간
Ts : 서스테인 기간
특허 문헌 1 : 일본특허공개 제2000-148083호 공보
특허 문헌 2 : 일본특허공개 제2003-29700호 공보
본 발명은 표시 장치 및 표시 방법에 관한 것이다.
플라즈마 디스플레이(가스 방전 표시 장치)는 대형의 평면형 디스플레이이며, 가정용의 벽걸이 텔레비전으로서도 보급이 시작되고 있다. 더욱 보급하기 위해서는, CRT와 동일한 정도의 휘도, 표시 품질 및 가격이 요구되고 있다.
플라즈마 디스플레이에는 이하의 스트리킹의 문제가 존재한다. 1 라인 내에서 동시에 점등하는 화소 수가 많을 때에는 저항에 의한 전압 드롭이 크게 되어, 점등하는 화소의 발광이 어둡게 된다. 이에 대하여, 1 라인 내에서 동시에 점등하 는 화소 수가 적을 때에는 점등하는 화소의 발광이 비교적 밝게 된다. 이와 같이, 동일한 계조치의 표시를 행하여도, 라인에 따라 상이한 밝기로 된다. 이 차이가 클수록, 스트리킹의 % 표시가 크게 되어, 바람직하지 못하다.
AC형 컬러 플라즈마 디스플레이는 한층 더한 발광 효율의 향상이나 스트리킹의 저감이 요구되고 있어, 서스테인 방전의 구동 방법의 개발이 진행되고 있다. 2단 방전(예를 들면, 특허 문헌 1)이나 팝 방전(예를 들면, 특허 문헌 2) 등의 서스테인 펄스는, 방전 피크 강도가 떨어지고, 발광 효율이 높아, 전극에 의한 전압 드롭의 차에 기인하는 스트리킹도 경감되지만, 피크 휘도가 저하된다고 하는 문제가 있다.
예를 들면, 2단 방전은 서스테인 펄스의 상승이 2단으로, 서스테인 펄스의 1단째의 전압에서 약한 방전이 발생하고, 서스테인 펄스의 2단째에서 방전이 계속해서 발생한다. 2단 방전 파형에서는, 방전 전류 피크가 작기 때문에, 배선에서의 전압 드롭이 작아, 스트리킹이 작다. 또한, 방전 강도가 작기 때문에, 자외선 발광이나 형광체의 포화가 작은 등의 이유로 발광 효율이 10% 이상 높다고 하는 특징이 있다. 그러나, 방전 전류 피크가 작기 때문에 단발 발광 강도가 낮고, 2단 파형으로 인해 펄스 폭도 넓게 되기 때문에, 서스테인 펄스 수를 많게 할 수 없어, 피크 휘도가 20% 정도 낮게 된다.
고발광 효율/스트리킹 저감과 고휘도의 양쪽의 특성을 실현하기 위해 표시 상태에 따라서 서스테인 펄스의 종류를 바꾸는 것도 생각되지만, 서스테인 펄스의 종류에 따라 휘도나 색도가 다르기 때문에, 절환 쇼크가 문제로 된다. 이 절환 쇼 크의 해결을 위해, 서브프레임 내의 서스테인 펄스를 2 종류의 서스테인 펄스로 구성하고, 2 종류의 서스테인 펄스의 비율을 조금씩 바꾸는 것도 생각되지만, 서스테인 펄스의 종류에 따라 방전/벽전하의 상태가 다르기 때문에, 표시 동작이 불안정하게 되고, 또한 제어도 어렵다.
본 발명의 목적은, 고발광 효율/스트리킹 저감과 고휘도 등의 특성을 위한 2 종류 이상의 서스테인 펄스를 표시 상태에 따라 절환하여 사용할 수 있는 표시 장치 및 표시 방법을 제공하는 것이다.
본 발명의 일 관점에 따르면, 1 프레임 화상을 복수의 서브프레임에 의해 구성한 표시 장치로서, 표시 상태를 검출하는 검출부와, 표시 상태에 따라서 서브프레임 단위로 표시를 행하기 위한 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력하는 서스테인 펄스 출력부를 구비하는 표시 장치가 제공된다.
<실시예>
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이(표시 장치)의 기본 구성예를 도시하는 도면이다. 제어 회로부(101)는 표시율 검출부(111) 및 서스테인 펄스 제어부(112)를 구비하고, 어드레스 드라이버(102), 공통 전극(X 전극) 서스테인 회로(103), 스캔 전극(Y 전극) 서스테인 회로(104), 및 스캔 드라이버(105)의 제어를 행한다.
어드레스 드라이버(102)는 어드레스 전극 A1, A2, A3, …에 소정의 전압을 공급한다. 이하, 어드레스 전극 A1, A2, A3, …의 각각을 또는 이들의 총칭을 어드레스 전극 Aj라고 하고, j는 첨자를 의미한다.
스캔 드라이버(105)는, 제어 회로부(101) 및 Y 전극 서스테인 회로(104)의 제어에 따라, Y 전극 Y1, Y2, Y3, …에 소정의 전압을 공급한다. 이하, Y 전극 Y1, Y2, Y3, …의 각각을 또는 이들의 총칭을 Y 전극 Yi라고 하고, i는 첨자를 의미한다.
X 전극 서스테인 회로(103)는 X 전극 X1, X2, X3, …에 각각 동일한 전압을 공급한다. 이하, X 전극 X1, X2, X3, …의 각각을 또는 이들의 총칭을 X 전극 Xi라고 하고, i는 첨자를 의미한다. 각 X 전극 Xi는 상호 접속되고, 동일한 전압 레벨을 갖는다.
표시 영역(107)에서는, Y 전극 Yi 및 X 전극 Xi가 수평 방향으로 병렬로 연장되는 행을 형성하고, 어드레스 전극 Aj가 수직 방향으로 연장되는 열을 형성한다. Y 전극 Yi 및 X 전극 Xi는 수직 방향으로 교대로 배치된다. 리브(106)는 각 어드레스 전극 Aj 사이에 설치되는 스트라이프 리브 구조를 갖는다.
Y 전극 Yi 및 어드레스 전극 Aj는 i행 j열의 2차원 행렬을 형성한다. 표시 셀 Cij는, Y 전극 Yi 및 어드레스 전극 Aj의 교점 및 이에 대응하여 인접하는 X 전극 Xi에 의해 형성된다. 이 표시 셀 Cij가 화소에 대응하고, 표시 영역(107)은 2차원 화상을 표시할 수 있다. 표시 셀 Cij 내의 X 전극 Xi 및 Y 전극 Yi는 그 사이에 공간을 갖고, 용량성 부하를 구성한다.
표시율 검출부(111)는, 외부로부터 표시 영역(107)에 표시하기 위한 화상 데이터를 입력받고, 그 화상 데이터에 기초하여 1 프레임 화상의 표시율을 검출한다. 표시율은, 발광하는 화소 수 및 그 발광하는 화소의 계조치에 기초하여 검출된다. 예를 들면, 1 프레임 화상의 모든 화소가 최대 계조치로 표시되고 있는 경우에는, 표시율이 100%이다. 또한, 1 프레임 화상의 모든 화소가 최대 계조치의 1/2로 표시되고 있는 경우에는, 표시율이 50%이다. 또한, 1 프레임 화상의 절반(50%)의 화소만이 최대 계조치로 표시되어 있도록 한 경우도, 표시율이 50%이다.
또한, 표시율 검출부(111)는, X 전극 서스테인 회로(103) 및/또는 Y 전극 서스테인 회로(104)의 서스테인 펄스에 의해 흐르는 서스테인 전류 또는 소비되는 서스테인 전력에 기초하여 표시율을 검출하여도 된다. 발광하는 화소에서는, 이에 대응하는 표시 셀 Cij에서 방전이 일어나, 발광한다. 따라서, 그 방전 전류인 서스테인 전류 또는 서스테인 전력을 측정하는 것에 의해서도, 표시율을 검출할 수 있다.
표시율이 클 때에는 전체적으로 밝은 화상이고, 표시율이 작을 때에는 전체적으로 어두운 화상이다. 어두운 화상 내에서, 예를 들면 헤드라이트의 반짝임 등의 밝은 색을 표시할 때에, 고휘도가 요구된다.
또한, 표시율이 클 때에는, 발광 효율 및 스트리킹이 문제로 되기 때문에, 발광 효율을 높게 하고 또한 스트리킹을 저감할 수 있는 서스테인 펄스를 이용하는 것이 바람직하다. 이에 대하여, 표시율이 작을 때에는, 발광 효율이 그만큼 문제로 되지 않고, 라인마다의 표시 부하에 의한 전압 드롭이 작아, 스트리킹이 그만큼 문제로 되지 않기 때문에, 피크 휘도를 높게 할 수 있는 서스테인 펄스를 이용하는 것이 바람직하다.
서스테인 펄스 제어부(112)는, 표시율 검출부(111)에 의해 검출된 표시율에 따라, X 전극 서스테인 회로(103) 및 Y 전극 서스테인 회로(104)를 제어한다. 구체적으로는, 표시율이 클 때에는, 발광 효율을 높게 하고 또한 스트리킹을 저감할 수 있는 서스테인 펄스를 생성하고, 표시율이 작을 때에는, 피크 휘도를 높게 할 수 있는 서스테인 펄스를 생성한다. 그 상세 내용은, 도 4의 (A) 및 (B)를 참조하면서 후술한다.
도 2의 (A)는 도 1의 표시 셀 Cij의 단면 구성예를 도시하는 도면이다. X 전극 Xi 및 Y 전극 Yi는 전면 글래스 기판(211) 상에 형성되어 있다. 그 위에는, 방전 공간(217)에 대하여 절연하기 위한 유전체층(212)이 피착됨과 함께, 또한, 그 위에, MgO(산화마그네슘) 보호막(213)이 피착되어 있다.
한편, 어드레스 전극 Aj는, 전면 글래스 기판(211)과 대향하여 배치된 배면 글래스 기판(214) 상에 형성되고, 그 위에는 유전체층(215)이 피착되고, 또한, 그 위에 형광체가 피착되어 있다. MgO 보호막(213)과 유전체층(215) 사이의 방전 공간(217)에는, Ne+Xe 페닝 가스 등이 봉입되어 있다.
도 2의 (B)는 교류 구동형 플라즈마 디스플레이의 패널 용량 Cp을 설명하기 위한 도면이다. 용량 Ca는 X 전극 Xi와 Y 전극 Yi 사이의 방전 공간(217)의 용량이다. 용량 Cb는 X 전극 Xi와 Y 전극 Yi 사이의 유전체층(212)의 용량이다. 용량 Cc은 X 전극 Xi와 주사 전극 Yi 사이의 전면 글래스 기판(211)의 용량이다. 이들 용량 Ca, Cb, Cc의 합계에 의해서, 전극 Xi와 Yi 사이의 패널 용량 Cp가 결정된다.
도 2의 (C)는 교류 구동형 플라즈마 디스플레이의 발광을 설명하기 위한 도면이다. 리브(216)의 내면에는, 적, 청, 녹의 형광체(218)가 스트라이프 형상으로 각 색마다 배열, 도포되어 있고, X 전극 Xi와 Y 전극 Yi 사이의 방전에 의해서 형광체(218)를 여기하여 광(221)이 생성되도록 되어 있다.
도 3은 화상의 1 프레임 FR의 구성예를 도시하는 도면이다. 화상은, 예를 들면, 60 프레임/초로 형성된다. 1 프레임 FR은, 제1 서브프레임 SF1, 제2 서브프레임 SF2, …, 제n 서브프레임 SFn에 의해 형성된다. 이 n은, 예를 들면, 10이고, 계조 비트 수에 상당한다. 서브프레임 SF1, SF2 등의 각각을 또는 이들의 총칭을, 이하, 서브프레임 SF라고 한다.
각 서브프레임 SF는, 리세트 기간 Tr, 어드레스 기간 Ta, 전하 조정 서스테인 기간 Tc 및 서스테인(유지 방전) 기간 Ts에 의해 구성된다. 리세트 기간 Tr에서는 표시 셀의 초기화를 행한다. 어드레스 기간 Ta에서는, 어드레스 전극 Aj와 Y 전극 Yi 사이의 어드레스 방전에 의해 각 표시 셀의 발광 또는 비발광을 선택할 수 있다. 전하 조정 서스테인 기간 Tc는 나중의 서스테인 기간 Ts에서의 서스테인 방전을 위한 전하 조정을 행하는 것으로, 예를 들면 펄스 폭이 넓다. 서스테인 기간 Ts에서는, 선택된 표시 셀의 X 전극 Xi와 Y 전극 Yi 사이에서 서스테인 방전을 행하여, 발광을 행한다. 각 SF에서는, X 전극 Xi와 Y 전극 Yi 사이의 서스테인 펄스에 의한 발광 횟수(서스테인 기간 Ts의 길이)가 서로 다르다. 이에 의해, 계조치를 정할 수 있다.
본 실시예에서는, 표시율에 따라서, 서스테인 기간 Ts에서의 서스테인 펄스의 종류를 다르게 한다. 전하 조정 서스테인 기간 Tc에서는, 각각의 종류의 서스테인 펄스에 적합한 전하 조정을 행한다.
도 4의 (A)는 표시율이 클 때의 X 전극 Xi와 Y 전극 Yi의 서스테인 펄스를 도시하는 타이밍차트이고, 도 4의 (B)는 표시율이 작을 때의 X 전극 Xi와 Y 전극 Yi의 서스테인 펄스를 도시하는 타이밍차트이다. 도 1의 Y 전극 서스테인 회로(104)는, 서스테인 펄스 제어부(112)의 제어 하에서, 표시율이 클 때에는 도 4의 (A)에 도시하는 서스테인 펄스를 생성하고, 표시율이 작을 때에는 도 4의 (B)에 도시하는 서스테인 펄스를 생성한다. 도 4의 (A) 및 (B)의 서스테인 펄스는 도 3의 서스테인 기간 Ts에서 생성된다.
도 4의 (A)의 X 전극 Xi 및 Y 전극 Yi의 서스테인 펄스는, 시각 t401부터 t406까지를 포함하는 사이클을 1 사이클로 하여, 펄스가 반복된다.
우선, 도 4의 (A)의 X 전극 Xi의 서스테인 펄스를 설명한다. 시각 t401에서는, 0V의 로우 레벨로부터 상승하여, 이보다 높은 제1 하이 레벨 Vs1로 클램프된다. 다음으로, 시각 t402에서는, 제1 하이 레벨 Vs1로부터 상승하여, 이보다 높은 제2 하이 레벨 Vs2로 클램프된다. 다음으로, 시각 t403에서는, 제2 하이 레벨 Vs2로부터 하강하여, 0V의 로우 레벨로 클램프된다. 이후, 1 사이클의 끝까지, 0V의 로우 레벨을 유지한다.
다음으로, 도 4의 (A)의 Y 전극 Yi의 서스테인 펄스를 설명한다. 시각 t401부터 t404의 직전까지는 0V의 로우 레벨을 유지한다. 시각 t404에서는, 0V의 로우 레벨로부터 상승하여, 이보다 높은 제1 하이 레벨 Vs1로 클램프된다. 다음으로, 시각 t405에서는, 제1 하이 레벨 Vs1로부터상승하여, 이보다 높은 제2 하이 레벨 Vs2로 클램프된다. 다음으로, 시각 t406에서는, 제2 하이 레벨 Vs2로부터 하강하여, 0V의 로우 레벨로 클램프된다. 이후, 1 사이클의 끝까지, 0V의 로우 레벨을 유지한다.
이 서스테인 펄스는 12㎲/사이클이다. 예를 들면, 시각 t401부터 t402까지가 1㎲, 시각 t402부터 t403까지가 4㎲, 시각 t403부터 t404까지가 1㎲, 시각 t404부터 t405까지가 1㎲, 시각 t405부터 t406까지가 4㎲, 시각 t406로부터 다음 사이클의 시각 t401까지가 1㎲이다.
상기의 시각 t401 및 t404에서는, X 전극 Xi와 Y 전극 Yi 사이에 전위차 Vs1이 생겨, 약한 방전이 발생한다. 그리고, 시각 t402 및 t405에서는, X 전극 Xi와 Y 전극 Yi 사이에 전위차 Vs2가 생겨, 방전이 계속해서 발생한다. 이 서스테인 펄스는 전력을 시간적으로 분산시킨 서스테인 펄스이기 때문에, 방전 전류의 시간적 폭이 넓게 되어, 방전 전류의 피크가 작게 된다. 그 결과, 방전 강도가 작게 되기 때문에, 자외선 발광 및 형광체의 포화가 작게 되어, 발광 효율이 높게 되고, 또한 방전 전류 피크가 작기 때문에, 스트리킹을 저감시킬 수 있다.
도 4의 (B)의 X 전극 Xi 및 Y 전극 Yi의 서스테인 펄스는, 시각 t411부터 t414까지를 포함하는 사이클을 1 사이클로 하여, 펄스가 반복된다.
우선, 도 4의 (B)의 X 전극 Xi의 서스테인 펄스를 설명한다. 시각 t411에서는, 0V의 로우 레벨로부터 상승하여, 이보다 높은 제2 하이 레벨 Vs2로 클램프된 다. 다음으로, 시각 t412에서는, 제2 하이 레벨 Vs2로부터 하강하여, 0V의 로우 레벨로 클램프된다. 이후, 1 사이클의 끝까지, 0V의 로우 레벨을 유지한다.
우선, 도 4의 (B)의 Y 전극 Yi의 서스테인 펄스를 설명한다. 시각 t411부터 t413의 직전까지는 0V의 로우 레벨을 유지한다. 다음으로, 시각 t413에서는, 0V의 로우 레벨로부터 상승하여, 이보다 높은 제2 하이 레벨 Vs2로 클램프된다. 다음으로, 시각 t414에서는, 제2 하이 레벨 Vs2로부터 하강하여, 0V의 로우 레벨로 클램프된다. 이후, 1 사이클의 끝까지, 0V의 로우 레벨을 유지한다.
이 서스테인 펄스는 12㎲/사이클이다. 예를 들면, 시각 t411부터 t412까지가 5㎲, 시각 t412부터 t413까지가 1㎲, 시각 t413부터 t414까지가 5㎲, 시각 t414로부터 다음 사이클의 시각 t411까지가 1㎲이다.
상기의 시각 t411 및 t413에서는, X 전극 Xi와 Y 전극 Yi 사이에 전위차 Vs2가 생겨, 강한 방전이 발생한다. 이 서스테인 펄스는 전력을 시간적으로 집중시킨 서스테인 펄스이기 때문에, 방전 전류의 시간적 폭이 좁게 되어, 방전 전류의 피크가 크게 된다. 그 결과, 피크 휘도가 높게 된다.
도 5는 X 전극 Xi에 접속되는 X 전극 서스테인 회로(103)(도 1)의 구성예를 도시하는 회로도이다. Y 전극 Yi에 접속되는 Y 전극 서스테인 회로(104)도 X 전극 서스테인 회로(103)와 마찬가지의 구성을 갖기 때문에, X 전극 서스테인 회로(103)를 예로써 설명한다. 이하, MOS 전계 효과 트랜지스터(FET)를 간단히 트랜지스터라고 칭한다.
X 전극 Xi 및 Y 전극 Yi는, 그 사이에 절연체를 끼워, 패널 용량 Cp를 구성 한다. n 채널 트랜지스터 CU1은, 소스가 X 전극 Xi에 접속되고, 드레인이 제1 하이 레벨 Vs1에 접속된다. n 채널 트랜지스터 CU2는, 소스가 X 전극 Xi에 접속되고, 드레인이 제2 하이 레벨 Vs2에 접속된다. n 채널 트랜지스터 CD1 및 CD2는, 소스가 그라운드(0V) G에 접속되고, 드레인이 X 전극 Xi에 접속된다.
용량(504)은 Vc의 전위와 그라운드 G 사이에 접속된다. n 채널 트랜지스터 LU는, 소스가 다이오드(502)의 애노드에 접속되고, 드레인이 용량(504)에 접속된다. 다이오드(502)의 캐소드는 코일(501)을 통하여 X 전극 Xi에 접속된다. n 채널 트랜지스터 LD는, 소스가 용량(504)에 접속되고, 드레인이 다이오드(502)의 캐소드에 접속된다. 다이오드(503)의 애노드는 코일(501)을 통하여 X 전극 Xi에 접속된다.
도 6의 (A)는 표시율이 클 때에 도 5의 X 전극 서스테인 회로가 생성하는 서스테인 펄스로서, 도 4의 (A)의 서스테인 펄스에 상당한다.
시각 t601 이전에는, 트랜지스터 LU, CU1, CU2 및 LD는 오프, 트랜지스터 CD1 및 CD2는 온이다. 시각 t601에서는, 트랜지스터 CD1 및 CD2를 오프로 하고, 트랜지스터 LU를 온으로 한다. 후술하는 바와 같이, 용량(504)은 패널 용량 Cp의 X 전극 Xi로부터 회수한 전력을 축적하고 있다. 트랜지스터 LU가 온으로 되면, 용량(504)의 전하가 트랜지스터 LU 및 코일(501)을 통하여 LC 공진에 의해 X 전극 Xi에 공급된다. 전위 Vc를 약 Vs1/2로 설정하면, X 전극 Xi의 전위는 제1 하이 레벨 Vs1을 향하여 상승한다.
다음으로, 시각 t602에서는, 트랜지스터 CU1을 온으로 한다. 그러면, 제1 하이 레벨 Vs1이 X 전극 Xi에 공급되어, X 전극 Xi의 전위는 제1 하이 레벨 Vs1로 클램프된다.
다음으로, 시각 t603에서는, 트랜지스터 CU2를 온으로 한다. 그러면, 제2 하이 레벨 Vs2가 X 전극 Xi에 공급되어, X 전극 Xi의 전위는 제2 하이 레벨 Vs2로 클램프된다.
다음으로, 시각 t604에서는, 트랜지스터 LU, CU1 및 CU2를 오프로 한다. X 전극 Xi의 전위는 제2 하이 레벨 Vs2를 유지한다.
다음으로, 시각 t605에서는, 트랜지스터 LD를 온으로 한다. 패널 용량 Cp의 X 전극 Xi의 전하(전력)는 코일(501), 트랜지스터 LD를 통하여 LC 공진에 의해 용량(504)에 회수되어, X 전극 Xi의 전위는 저하된다. 이와 같이, 전력 회수를 행함으로써, 소비 전력을 작게 할 수 있다.
다음으로, 시각 t606에서는, 트랜지스터 CD1 및 CD2를 온으로 한다. 그러면, 그라운드 레벨이 X 전극 Xi에 접속되어, X 전극 Xi는 0V로 클램프된다.
다음으로, 시각 t607에서는, 트랜지스터 LD, CD1 및 CD2를 오프로 한다. X 전극 Xi의 전위는 0V를 유지한다.
이상의 시각 t601∼t607을 포함하는 사이클을 1 사이클로 하여, 동일한 처리를 반복한다. 이 서스테인 펄스는 12㎲/사이클이다. 예를 들면, 시각 t601부터 t602까지가 0.5㎲, 시각 t602부터 t603까지가 0.5㎲, 시각 t603부터 t604까지가 3㎲, 시각 t604부터 t605까지가 1㎲, 시각 t605부터 t606까지가 0.5㎲, 시각 t606부터 t607까지가 5.5㎲, 시각 t607부터 다음 사이클의 시각 t601까지가 1㎲이다.
도 6의 (B)는 표시율이 작을 때에 도 5의 X 전극 서스테인 회로가 생성하는 서스테인 펄스로서, 도 4의 (B)의 서스테인 펄스에 상당한다.
시각 t611 이전에는, 트랜지스터 LU, CU1, CU2 및 LD는 오프, 트랜지스터 CD1 및 CD2는 온이다. 시각 t611에서는, 트랜지스터 CD1 및 CD2를 오프로 하고, 트랜지스터 LU를 온으로 한다. 후술하는 바와 같이, 용량(504)은 패널 용량 Cp의 X 전극 Xi로부터 회수한 전력을 축적하고 있다. 트랜지스터 LU가 온으로 되면, 용량(504)의 전하가 트랜지스터 LU 및 코일(501)을 통하여 LC 공진에 의해 X 전극 Xi에 공급된다. 전위 Vc를 Vs2/2로 설정하면, X 전극 Xi의 전위는 제2 하이 레벨 Vs2를 향하여 상승한다.
다음으로, 시각 t612에서는, 트랜지스터 CU1 및 CU2를 온으로 한다. 그러면, 제2 하이 레벨 Vs2가 X 전극 Xi에 공급되어, X 전극 Xi의 전위는 제2 하이 레벨 Vs2로 클램프된다.
다음으로, 시각 t613에서는, 트랜지스터 LU, CU1 및 CU2를 오프로 한다. X 전극 Xi의 전위는 제2 하이 레벨 Vs2를 유지한다.
다음으로, 시각 t614에서는, 트랜지스터 LD를 온으로 한다. 패널 용량 Cp의 X 전극 Xi의 전하(전력)는 코일(501), 트랜지스터 LD를 통하여 LC 공진에 의해 용량(504)에 회수된다. X 전극 Xi의 전위는 저하된다. 이와 같이, 전력 회수를 행함으로써, 소비 전력을 작게 할 수 있다.
다음으로, 시각 t615에서는, 트랜지스터 CD1 및 CD2를 온으로 한다. 그러면, 그라운드 레벨이 X 전극 Xi에 접속되어, X 전극 Xi는 0V로 클램프된다.
다음으로, 시각 t616에서는, 트랜지스터 LD, CD1 및 CD2를 오프로 한다. X 전극 Xi의 전위는 0V를 유지한다.
이상의 시각 t611∼t616를 포함하는 사이클을 1 사이클로 하여, 동일한 처리를 반복한다. 이 서스테인 펄스는 12㎲/사이클이다. 예를 들면, 시각 t611부터 t612까지가 0.5㎲, 시각 t612부터 t613까지가 3.5㎲, 시각 t613부터 t614까지가 1㎲, 시각 t614부터 t615까지가 0.5㎲, 시각 t615부터 t616까지가 5.5㎲, 시각 t616부터 다음 사이클의 시각 t611까지가 1㎲이다.
또한, 트랜지스터 CD1 및 CD2는 하나의 트랜지스터로 구성하여도 된다.
도 7은 표시율과 각 서브프레임 SF의 서스테인 펄스와의 관계를 도시한다. 도 3에 도시하는 바와 같이, 1 프레임 FR은, 예를 들면, 10개의 서브프레임 SF1∼SF10으로 구성된다. 서브프레임 SF1∼SF10 중에서, 서브프레임 SF1은 가장 서스테인 펄스 수가 적어 휘도가 낮으며, 서브프레임 SF10은 가장 서스테인 펄스 수가 많아 휘도가 높다. 서브프레임 SF1로부터 서브프레임 SF10을 향하여, 각 서브프레임 SF는 서서히 서스테인 펄스 수가 증가한다.
여기서, 도 4의 (A) 및 도 6의 (A)와 같이 전력을 시간적으로 분산시킨 서스테인 펄스를 제1 서스테인 펄스라고 칭하고, 도 4의 (B) 및 도 6의 (B)와 같이 전력을 시간적으로 집중시킨 서스테인 펄스를 제2 서스테인 펄스라고 칭한다.
표시율이 20∼100%일 때에는, 모든 서브프레임 SF1∼SF10에서, 예를 들면 50㎑의 제1 서스테인 펄스를 생성한다.
표시율이 15%일 때에는, 모든 서브프레임 SF1∼SF10에서, 예를 들면 40㎑의 제2 서스테인 펄스를 생성한다. 40㎑의 제2 서스테인 펄스는 50㎑의 제1 서스테인 펄스와 거의 휘도가 동일하다. 여기서, 40㎑ 및 50㎑의 주파수는 서스테인 펄스 수를 숫자적으로 표현한 것으로, 주기는 동일하여도 된다. 즉, 표시율이 15%와 100% 사이일 때에는 휘도가 동일하다. 이에 의해, 제1 서스테인 펄스로부터 제2 서스테인 펄스로 절환할 때의 휘도의 급격한 변화를 방지할 수 있다.
즉, 1 프레임 내에 제1 서스테인 펄스로 구성되는 서브프레임과 제2 서스테인 펄스로 구성되는 서브프레임을 혼재시킬 때에는, 그 제1 서스테인 펄스로 구성되는 서브프레임과 제2 서스테인 펄스로 구성되는 서브프레임은 서로 휘도가 거의 동일하고, 또한 펄스 수는 서로 다르다.
단, 표시율이 약간 다를 뿐이고 모든 서브프레임을 50㎑의 제1 서스테인 펄스로부터 40㎑의 제2 서스테인 펄스로 변화시키면, 색도가 급격하게 변화하여, 표시에 악영향을 끼친다. 따라서, 표시율이 15∼20%일 때에는, 50㎑의 제1 서스테인 펄스로 구성되는 서브프레임과 40㎑의 제2 서스테인 펄스로 구성되는 서브프레임을 혼재시키고, 서서히 제1 및 제2 서스테인 펄스의 서브프레임의 비율을 바꾼다.
표시율이 20%보다 작고 15%보다 클 때에는, 제1 서스테인 펄스로 구성되는 서브프레임 SF와 제2 서스테인 펄스로 구성되는 서브프레임 SF가 혼재한다. 표시율이 20%보다 약간 작을 때에는, 1개의 서브프레임 SF1이 40㎑의 제2 서스테인 펄스이고, 9개의 서브프레임 SF2∼SF10이 50㎑의 제1 서스테인 펄스이다. 또한, 표시율이 15%보다 약간 클 때에는, 9개의 서브프레임 SF1∼SF9이 40㎑의 제2 서스테인 펄스이고, 1개의 서브프레임 SF10이 50㎑의 제1 서스테인 펄스이다. 표시율이 15%와 20% 사이일 때에는, 표시율이 작게 될수록 40㎑의 제2 서스테인 펄스로 구성되는 서브프레임의 비율이 크게 된다. 이에 의해, 표시율이 약간 다른 것에 의한 색도의 급격한 변화를 방지할 수 있다.
표시율이 10%와 15% 사이일 때에는, 표시율이 작게 될수록 제2 서스테인 펄스의 펄스 수를 서서히 증가시킨다. 표시율이 15%일 때에는, 모든 서브프레임 SF1∼SF10에서, 예를 들면 40㎑의 제2 서스테인 펄스를 생성하기 때문에, 비교적 휘도가 낮다. 표시율이 10%일 때에는, 모든 서브프레임 SF1∼SF10에서, 예를 들면 50㎑의 제2 서스테인 펄스를 생성하기 때문에, 비교적 휘도가 높아, 피크 휘도를 높게 할 수 있다.
표시율이 0∼10%일 때에는, 표시율에 관계없이, 50㎑의 제2 서스테인 펄스를 생성한다.
본 실시예에 따르면, 표시율에 따라서 서브프레임 단위로 표시를 행하기 위한 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력하는 서스테인 펄스 출력부를 구비한다. 서스테인 출력부는 서스테인 펄스 제어부(112), X 전극 서스테인 회로(103) 및 Y 전극 서스테인 회로(104)를 포함한다. 각 서브프레임에서, 표시율에 따라서 제1 서스테인 펄스 또는 제2 서스테인 펄스를 선택한다. 표시율이 임계값보다 클 때에는 제1 서스테인 펄스를 선택하고, 표시율이 임계값보다 작을 때에는 제2 서스테인 펄스를 선택한다.
구체적으로는, 표시율이 제1 임계값 20%보다 클 때에는 프레임 내의 모든 서브프레임이 제1 서스테인 펄스로 구성되고, 표시율이 제1 임계값 20%보다 작을 때 에는 프레임 내에 제2 서스테인 펄스로 구성되는 서브프레임을 포함한다. 표시율이 제2 임계값 15%보다 작을 때에는 프레임 내의 모든 서브프레임이 제2 서스테인 펄스로 구성되고, 표시율에 따라서 서브프레임의 서스테인 펄스 수를 변화시킨다. 표시율이 제2 임계값 15%보다 작고 제3 임계값 10%보다 클 때에는, 표시율이 작을수록 각 서브프레임의 서스테인 펄스 수가 많게 된다. 표시율이 제3 임계값 10%보다 작을 때에는, 프레임 내의 모든 서브프레임이 제2 서스테인 펄스로 구성되고, 그 서스테인 펄스 수는 일정하다. 제2 임계값은 제1 임계값보다 작고, 제3 임계값은 제2 임계값보다 작다.
표시율이 제1 임계값 20%보다 작고 제2 임계값 15%보다 클 때에는 제1 서스테인 펄스로 구성되는 서브프레임과 제2 서스테인 펄스로 구성되는 서브프레임을 포함하는 프레임이 구성되고, 표시율에 따라서 1 프레임 내에서 제1 서스테인 펄스로 구성되는 서브프레임의 수와 제2 서스테인 펄스로 구성되는 서브프레임의 수의 비율이 변한다. 이 때, 표시율이 작을수록 제2 서스테인 펄스로 구성되는 서브프레임의 수의 비율이 크게 된다.
발광 효율 및 스트리킹을 개선한 제1 서스테인 펄스에서는 제2 서스테인 펄스보다 피크 휘도가 저하된다. 플라즈마 디스플레이의 소비 전력은 표시율이 크게 됨에 따라 크게 된다. 또한, 스트리킹은, 표시율이 큰 라인과 표시율이 작은 라인에서 방전 전류가 서로 달라, 전압 드롭에 의한 휘도의 차가 보이는 것으로서, 표시율이 작을 때에는 문제로 되지 않는다. 통상의 화상 표시에서는, 표시율이 약 25% 이하에서는 스트리킹은 거의 보이지 않고, 15% 이하에서는 문제로 되지 않는 다. 따라서, 상기의 표시율의 제1 임계값은 20%를 예로써 설명하였지만, 25% 이하가 바람직하다.
또한, 표시율 20% 이하에서는 서스테인 방전에 의한 소비 전력이 작기 때문에, 반드시 발광 효율을 개선하는 제1 서스테인 펄스가 아니어도 된다. 또한, 피크 휘도는 글래스의 반사나 헤드라이트의 반짝임 등의 비교적 어두운 화상 내에서의 고휘도 화소에서 눈에 띄어, 표시율 10% 이하, 특히 5% 이하에서, 피크 휘도가 요구된다. 따라서, 상기의 표시율의 제3 임계값은 10%를 예로써 설명하였지만, 5% 이상이 바람직하다.
이상과 같이, 1 프레임 FR은, 예를 들면 10 서브프레임 SF1∼SF10으로 이루어진다. 각 서브프레임 SF는 리세트 기간 Tr, 어드레스 기간 Ta, 전하 조정 서스테인 기간 Tc, 서스테인 기간 Ts로 구성된다. 서스테인 기간 Ts에서, 제1 서스테인 펄스는 도 6의 (A)의 2단 방전 파형, 제2 서스테인 펄스는 도 6의 (B)의 통상 방전 파형의 반복으로 구성된다. 각 서브프레임 SF의 휘도 가중치는, 제1 서브프레임 SF1이 가장 휘도가 낮고, 제10 서브프레임 SF10이 가장 휘도가 높게 되어 있다. 제1 및 제2 서스테인 펄스의 상승 및 하강은 LC 공진에 의한 전력 회수 회로(파워 세이브 회로)를 이용한다. 제1 서스테인 펄스의 서브프레임과 제2 서스테인 펄스의 서브프레임에서는 동일한 계조이어도 서스테인 펄스 수를 바꾼다. 제1 서스테인 펄스는 서스테인 펄스 수가 많고, 즉 주파수를 높게 하여, 각 서브프레임 SF의 휘도를 거의 동일하게 하고 있다. 화상 데이터 또는 소비 전력(소비 전류)으로부터 표시율을 계산 또는 추정하여, 표시율이 20% 이상일 때에는 제1 서스테인 펄스의 서브프레임으로 표시하고, 20%와 15% 사이일 때에는 제1 서스테인 펄스의 서브프레임으로부터 순서대로 제2 서스테인 펄스의 서브프레임으로 절환하며, 표시율이 15% 이하일 때에는 모든 서브프레임이 제2 서스테인 펄스로 된다. 최고 서스테인 펄스 수는, 표시율이 15%로부터 10%로 변하는 동안에 표시율에 역비례로 높게 하고, 표시율이 10% 이하일 때에는 표시율이 15% 이상일 때보다 높은 상태로 일정하게 한다. 본 실시예에서는, 제1 서스테인 펄스의 최고 휘도의 펄스 수(주파수)는 50㎑, 제2 서스테인 펄스의 서브프레임 절환 도중의 최고 휘도의 펄스 수(주파수)는 40㎑, 표시율이 10% 이하일 때의 최고 휘도의 펄스 수(주파수)는 50㎑이다.
본 실시예에 따르면, 발광 효율/스트리킹이 문제로 되는 표시 상태에서는 제1 서스테인 펄스로 표시하기 때문에, 발광 효율이 높고, 스트리킹도 적다. 제1 서스테인 펄스 그대로일 때에는 표시율이 작은 경우에도 최고 휘도가 약 800㏅/㎡이지만, 발광 효율/스트리킹이 거의 문제로 되지 않는 표시 상태에서는 제2 서스테인 펄스를 이용하고, 제2 서스테인 펄스는 펄스 수(주파수)를 50㎑ 이상으로 할 수 있으므로, 더욱 높은 휘도(피크)가 실현 가능하다. 표시율이 작은 경우의 최고 휘도는 약 1000㏅/㎡의 높은 피크 휘도로 표시할 수 있다. 동일한 휘도의 약 800㏅/㎡의 서브프레임에서 제1 서스테인 펄스로부터 제2 서스테인 펄스로 절환하기 때문에, 휘도의 절환 쇼크는 없고, 또한, 서브프레임 단위로 조금씩 절환하기 때문에, 색도의 절환 쇼크도 거의 없다. 또한, 서브프레임은, 계조가 낮고, 휘도가 작은 순서로부터 절환하기 때문에, 서스테인 펄스의 종류의 절환이 발광 효율/스트리킹에 끼치는 영향은 보다 작게 된다. 즉, 1 프레임은 휘도가 서로 다른 복수의 서브 프레임을 포함하고, 1 프레임 내에 제1 서스테인 펄스로 구성되는 서브프레임과 제2 서스테인 펄스로 구성되는 서브프레임을 혼재시킬 때에는, 휘도가 낮은 서브프레임을 우선하고 제2 서스테인 펄스로 구성하는 서브프레임으로 한다. 표시율에 따라서 서스테인 주파수나 서브프레임을 절환하는 경우, 빈번한 절환을 방지하기 위해서, 통상은 히스테리시스를 갖게 한다.
본 실시예에서는, 휘도가 낮은 서브프레임부터 휘도가 높은 서브프레임의 순서로 배열하고 있지만, 화질 향상을 위해 계조의 순서를 교체하는 경우가 있는데, 이 경우도 휘도가 낮은 서브프레임부터 서스테인 펄스의 종류를 절환한 쪽이 스트리킹나 발광 효율에의 영향을 작게 할 수 있다.
(제2 실시예)
도 8은 본 발명의 제2 실시예에 따른 X 전극 서스테인 회로(103)(도 1)의 구성예를 도시하는 회로도이다. 도 8의 회로는 도 5의 회로를 대체하는 회로이고, 도 5의 회로와 다른 점을 설명한다. 트랜지스터 CU1의 드레인은 제1 하이 레벨 Vs1 대신에 하이 레벨 Vs에 접속된다. 트랜지스터 CU2의 드레인은 제2 하이 레벨 Vs2 대신에 하이 레벨 Vs에 접속된다. 용량(504)은 전력 회수에 의해 약 Vs/2로 되며, 반드시 Vs/2의 전위에 접속할 필요는 없다.
도 9의 (A)는 표시율이 클 때에 도 8의 X 전극 서스테인 회로가 생성하는 서스테인 펄스이다.
시각 t901 이전에는, 트랜지스터 LU, CU1, CU2 및 LD는 오프, 트랜지스터 CD1 및 CD2는 온이다. 시각 t901에서는, 트랜지스터 CD1 및 CD2를 오프로 하고, 트랜지스터 LU를 온으로 한다. 후술하는 바와 같이, 용량(504)은 패널 용량 Cp의 X 전극 Xi으로부터 회수한 전력을 축적하고 있다. 트랜지스터 LU가 온으로 되면, 용량(504)의 전하가 트랜지스터 LU 및 코일(501)을 통하여 LC 공진에 의해 X 전극 Xi에 공급된다. X 전극 Xi의 전위는 하이 레벨 Vs를 향하여 상승한다.
다음으로, 시각 t902에서는, 트랜지스터 CU1을 온으로 한다. 트랜지스터 CU2는 오프이기 때문에, 하이 임피던스에서 하이 레벨 Vs가 X 전극 Xi에 공급되어, X 전극 Xi의 전위는 하이 레벨 Vs로 클램프된다.
다음으로, 시각 t903에서는, 트랜지스터 CU2를 온으로 한다. 트랜지스터 CU1도 온이기 때문에, 로우 임피던스에서 하이 레벨 Vs가 X 전극 Xi에 공급되어, X 전극 Xi의 전위는 하이 레벨 Vs로 클램프된다.
다음으로, 시각 t904에서는, 트랜지스터 LU, CU1 및 CU2를 오프로 한다. X 전극 Xi의 전위는 하이 레벨 Vs를 유지한다.
다음으로, 시각 t905에서는, 트랜지스터 LD를 온으로 한다. 패널 용량 Cp의 X 전극 Xi의 전하(전력)는, 코일(501), 트랜지스터 LD를 통하여 LC 공진에 의해 용량(504)에 회수된다. X 전극 Xi의 전위는 저하된다. 이와 같이, 전력 회수를 행함으로써, 소비 전력을 작게 할 수 있다.
다음으로, 시각 t906에서는, 트랜지스터 CD1을 온으로 한다. 트랜지스터 CD2는 오프이기 때문에, 하이 임피던스에서 그라운드 레벨이 X 전극 Xi에 접속되어, X 전극 Xi는 0V로 클램프된다.
다음으로, 시각 t907에서는, 트랜지스터 CD2를 온으로 한다. 트랜지스터 CD1도 온이기 때문에, 로우 레벨에서 그라운드 레벨이 X 전극 Xi에 접속되어, X 전극 Xi는 0V로 클램프된다.
다음으로, 시각 t908에서는, 트랜지스터 LD, CD1 및 CD2를 오프로 한다. X 전극 Xi의 전위는 0V를 유지한다.
이상의 시각 t901∼t908을 포함하는 사이클을 1 사이클로 하여, 동일한 처리를 반복한다. 이 서스테인 펄스는 12㎲/사이클이다. 예를 들면, 시각 t901부터 t902까지가 0.5㎲, 시각 t902부터 t903까지가 0.5㎲, 시각 t903부터 t904까지가 3㎲, 시각 t904부터 t905까지가 1㎲, 시각 t905부터 t906까지가 0.5㎲, 시각 t906부터 t907까지가 0.5㎲, 시각 t907부터 t908까지가 5㎲, 시각 t908부터 다음 사이클의 시각 t901까지가 1㎲이다.
상기의 시각 t902∼t903에서는, X 전극 Xi가 하이 임피던스에서 하이 레벨 Vs로 클램프되므로, 약한 방전이 발생한다. 그리고, 시각 t903 이후에서는, X 전극 Xi가 로우 임피던스에서 하이 레벨 Vs로 클램프되므로, 방전이 계속해서 발생한다. 이 서스테인 펄스는 전력을 시간적으로 분산시킨 서스테인 펄스이기 때문에, 방전 전류의 시간적 폭이 넓게 되어, 방전 전류의 피크가 작게 된다. 그 결과, 방전 강도가 작게 되기 때문에, 자외선 발광 및 형광체의 포화가 작게 되어, 발광 효율이 높게 되고, 또한, 방전 전류 피크가 작기 때문에, 스트리킹을 저감시킬 수 있다.
도 9의 (B)는 표시율이 작을 때에 도 8의 X 전극 서스테인 회로가 생성하는 서스테인 펄스이다.
시각 t911 이전에서는, 트랜지스터 LU, CU1, CU2 및 LD는 오프, 트랜지스터 CD1 및 CD2는 온이다. 시각 t911에서는, 트랜지스터 CD1 및 CD2를 오프로 하고, 트랜지스터 LU를 온으로 한다. 후술하는 바와 같이, 용량(504)은 패널 용량 Cp의 X 전극 Xi로부터 회수한 전력을 축적하고 있다. 트랜지스터 LU가 온으로 되면, 용량(504)의 전하가 트랜지스터 LU 및 코일(501)을 통하여 LC 공진에 의해 X 전극 Xi에 공급된다. X 전극 Xi의 전위는 하이 레벨 Vs를 향하여 상승한다.
다음으로, 시각 t912에서는, 트랜지스터 CU1 및 CU2를 온으로 한다. 그러면, 로우 임피던스에서 하이 레벨 Vs가 X 전극 Xi에 공급되어, X 전극 Xi의 전위는 하이 레벨 Vs로 클램프된다.
다음으로, 시각 t913에서는, 트랜지스터 LU, CU1 및 CU2를 오프로 한다. X 전극 Xi의 전위는 하이 레벨 Vs를 유지한다.
다음으로, 시각 t914에서는, 트랜지스터 LD를 온으로 한다. 패널 용량 Cp의 X 전극 Xi의 전하(전력)는 코일(501), 트랜지스터 LD를 통하여 LC 공진에 의해 용량(504)에 회수된다. X 전극 Xi의 전위는 저하된다. 이와 같이, 전력 회수를 행함으로써, 소비 전력을 작게 할 수 있다.
다음으로, 시각 t915에서는, 트랜지스터 CD1 및 CD2를 온으로 한다. 그러면, 그라운드 레벨이 X 전극 Xi에 접속되어, X 전극 Xi는 0V로 클램프된다.
다음으로, 시각 t916에서는, 트랜지스터 LD, CD1 및 CD2를 오프로 한다. X 전극 Xi의 전위는 0V를 유지한다.
이상의 시각 t911∼t916를 포함하는 사이클을 1 사이클로 하여, 동일한 처리 를 반복한다. 이 서스테인 펄스는 12㎲/사이클이다. 예를 들면, 시각 t911부터 t912까지가 0.5㎲, 시각 t912부터 t913까지가 3.5㎲, 시각 t913부터 t914까지가 1㎲, 시각 t914부터 t915까지가 0.5㎲, 시각 t915부터 t916까지가 5.5㎲, 시각 t916로부터 다음 사이클의 시각 t911까지가 1㎲이다.
상기의 시각 t912에서는, X 전극 Xi가 로우 임피던스에서 하이 레벨 Vs로 클램프되므로, 강한 방전이 발생한다. 이 서스테인 펄스는 전력을 시간적으로 집중시킨 서스테인 펄스이기 때문에, 방전 전류의 시간적 폭이 좁게 되어, 방전 전류의 피크가 크게 된다. 그 결과, 피크 휘도가 높게 된다.
이상과 같이, 본 실시예에서는, 표시율이 클 때에는 LC 공진으로 전압을 상승시킨 후에 하이 레벨 Vs에의 전압 클램프를 하이 임피던스 및 로우 임피던스의 2 단계로 행하고, 표시율이 작을 때에는 트랜지스터 CU1 및 CU2를 동시에 온하고 클램프한다. 도 9의 (A)의 2단 클램프의 경우에는, 방전은 LC 공진으로 전압이 상승한 직후에 발생하지만, 전압 클램프의 트랜지스터 CU1의 전류 용량이 작고, 임피던스가 높기 때문에 방전 전류가 제한되어, 패널 전극 저항에 의한 전압 드롭은 경감되어서, 스트리킹은 개선된다. 그러나, 방전 전류가 제한되기 때문에, 서스테인 펄스 1 발당의 휘도가 저하되어, 피크 휘도도 저하된다. 도 9의 (B)와 같이, 트랜지스터 CU1 및 CU2를 동시에 상승시킨 경우에는, 방전 시의 임피던스가 낮아 큰 방전 전류가 흐르기 때문에 휘도가 높게 되지만, 전극 저항에 의한 전압 드롭 때문에 스트리킹이 크다.
본 실시예는, 도 9의 (A)에 도시하는 바와 같이, 스트리킹이 문제로 되는 표 시율이 클 때에는 복수의 트랜지스터 CU1 및 CU2에 의한 상승을 나누어 2단으로 클램프하고, 도 9의 (B)에 도시하는 바와 같이, 스트리킹이 그다지 문제로 되지 않는 표시율이 작을 때에는 복수의 트랜지스터 CU1 및 CU2에 의해 동시로 클램프한다. 서스테인 펄스의 종류의 절환은 휘도가 동일한 서브프레임 단위로 행하고, 표시율이 내려가 모든 서브프레임이 동시 클램프로 절환되고 나서, 표시율이 내려감에 따라 서서히 펄스 수를 많게 하여 높은 피크 휘도가 나올 수 있는 상태로 한다. 본 실시예에 따르면, 스트리킹이 문제로 되는 표시 상태에서는 스트리킹이 작고 발광 효율이 높은 제1 서스테인 펄스를 이용하고, 스트리킹이 그다지 문제로 되지 않는 표시 상태에서는 휘도를 우선한 제2 서스테인 펄스를 이용함으로써 높은 피크 휘도로 표시할 수 있다.
본 실시예에서는, 복수의 트랜지스터 CU1 및 CU2에 의해 복수단으로 상승시켰지만, LC 공진에 의한 전압 상승으로부터 늦추고 나서 전압 클램프용의 트랜지스터(출력 소자)를 상승시켜도 된다. 또한, 트랜지스터 CU1 및 CU2의 게이트 저항을 높게 하여 트랜지스터의 온 직후의 출력 저항을 높게 하여도 마찬가지의 효과가 얻어진다.
(제3 실시예)
본 발명의 제3 실시예에서는, 표시율이 클 때에는 도 10의 (A)의 서스테인 펄스를 생성하고, 표시율이 작을 때에는 도 10의 (B)의 서스테인 펄스를 생성한다.
도 10의 (A)는 표시율이 클 때의 X 전극 Xi 및 Y 전극 Yi의 서스테인 펄스를 도시하는 타이밍차트이다. 도 10의 (B)는 표시율이 작을 때의 X 전극 Xi 및 Y 전 극 Yi의 서스테인 펄스를 도시하는 타이밍차트이다. 도 1의 Y 전극 서스테인 회로(104)는, 서스테인 펄스 제어부(112)의 제어 하에서, 표시율이 클 때에는 도 10의 (A)에 도시하는 서스테인 펄스를 생성하고, 표시율이 작을 때에는 도 10의 (B)에 도시하는 서스테인 펄스를 생성한다. 도 10의 (A) 및 (B)의 서스테인 펄스는 도 3의 서스테인 기간 Ts에서 생성된다.
도 10의 (A)의 X 전극 Xi 및 Y 전극 Yi의 서스테인 펄스는 시각 t1001부터 t1006까지를 포함하는 사이클을 1 사이클로 하여, 펄스가 반복된다.
우선, 도 10의 (A)의 X 전극 Xi의 서스테인 펄스를 설명한다. 시각 t1001에서는, 0V의 로우 레벨로부터 상승하여, 이보다 높은 제2 하이 레벨 Vs2로 클램프된다. 다음으로, 시각 t1002에서는, 제2 하이 레벨 Vs2로부터 하강하여, 이보다 낮은 제1 하이 레벨 Vs1로 클램프된다. 다음으로, 시각 t1003에서는, 제1 하이 레벨 Vs1로부터하강하여 0V의 로우 레벨로 클램프된다. 이후, 1 사이클의 끝까지, 0V의 로우 레벨을 유지한다.
다음으로, 도 10의 (A)의 Y 전극 Yi의 서스테인 펄스를 설명한다. 시각 t1001부터 t1004의 직전까지는 0V의 로우 레벨을 유지한다. 시각 t1004에서는, 0V의 로우 레벨로부터 상승하여, 이보다 높은 제2 하이 레벨 Vs2로 클램프된다. 다음으로, 시각 t1005에서는, 제2 하이 레벨 Vs2로부터 하강하여, 이보다 낮은 제1 하이 레벨 Vs1로 클램프된다. 다음으로, 시각 t1006에서는, 제1 하이 레벨 Vs1로부터 하강하여, 0V의 로우 레벨로 클램프된다. 이후, 1 사이클의 끝까지, 0V의 로우 레벨을 유지한다.
이 서스테인 펄스는, 예를 들면 12㎲/사이클이다. 상기의 시각 t1001 및 t1004에서는, X 전극 Xi와 Y 전극 Yi 사이에 단시간만큼 전위차 Vs2가 생겨, 약한 방전이 발생한다. 그리고, 시각 t1002 및 t1005 이후에서는, X 전극 Xi와 Y 전극 Yi 사이에 전위차 Vs1이 생겨, 방전이 계속해서 발생한다. 이 서스테인 펄스는 전력을 시간적으로 분산시킨 서스테인 펄스이기 때문에, 방전 전류의 시간적 폭이 넓게 되어, 방전 전류의 피크가 작게 된다. 그 결과, 방전 강도가 작게 되기 때문에, 자외선 발광 및 형광체의 포화가 작게 되어, 발광 효율이 높게 되고, 또한, 방전 전류 피크가 작기 때문에, 스트리킹을 저감시킬 수 있다.
도 10의 (B)의 X 전극 Xi 및 Y 전극 Yi의 서스테인 펄스는, 시각 t1011부터 t1014까지를 포함하는 사이클을 1 사이클로 하여, 펄스가 반복된다. 이 서스테인 펄스는 도 4의 (B)의 서스테인 펄스와 동일한 펄스이다. 도 10의 (B)의 시각 t1011∼t1014는 도 4의 (B)의 시각 t411∼t414에 상당한다.
이 서스테인 펄스는, 예를 들면 12㎲/사이클이다. 상기의 시각 t1011 및 t1013에서는, X 전극 Xi와 Y 전극 Yi 사이에 장시간에 걸쳐 전위차 Vs2가 생겨, 강한 방전이 발생한다. 이 서스테인 펄스는 전력을 시간적으로 집중시킨 서스테인 펄스이기 때문에, 방전 전류의 시간적 폭이 좁게 되어, 방전 전류의 피크가 크게 된다. 그 결과, 피크 휘도가 높게 된다.
이상과 같이, 제1∼제3 실시예에 따르면, 고발광 효율/스트리킹 저감과 고휘도 등의 각기 다른 복수의 특성을 실현하기 위해서는, 2 종류 이상의 서스테인 펄스가 필요하게 된다. 그러나, 서스테인 펄스의 종류에 따라 방전/벽전하 등의 상 태가 다르기 때문에, 서스테인 기간 Ts 내에서 절환하면 표시 이상이 발생하는 경우가 있지만, 리세트 기간 Ts 및 전하 조정 서스테인 기간 Tc를 넣으면, 즉 서브프레임 단위로 서스테인 펄스를 바꾸면, 동작상의 문제는 발생하지 않는다. 또한, 서브프레임 단위이면, 서스테인 펄스를 개별로 설정하는 일이 비교적 용이하다.
본 실시예에서는, 표시율이 비교적 커서 발광 효율/스크리킹이 문제로 될 때에는 발광 효율/스트리킹 대책을 위한 제1 서스테인 펄스로 표시하고, 표시율이 비교적 작아서 발광 효율/스트리킹이 문제로 되지 않을 때에는 고휘도로 표시할 수 있는 제2 서스테인 펄스로 표시한다. 이 때, 리세트 기간 Ts나 전하 조정 서스테인 기간 Tc 등을 갖는 서브프레임 단위로 순차적으로 서스테인 펄스를 절환한다. 서스테인 펄스의 종류에 따라, 동일한 펄스 수에서도, 휘도가 다르기 때문에, 서브프레임의 절환 쇼크가 있는 경우에는, 서스테인 펄스 수를 바꾸어, 동일한 휘도의 서브프레임으로 절환을 행하고, 모든 서브프레임이 절환된 후에, 표시율에 따라서 서스테인 펄스 수를 서서히 많게 하여, 높은 피크 휘도가 나올 수 있도록 한다.
본 실시예에 따르면, 발광 효율 및 스트리킹이 문제로 되는 표시 상태(예를 들면, 표시율 20% 이상)에서는, 도 6의 (A), 도 9의 (A) 및 도 10의 (A) 등의 전력을 시간적으로 집중시킨 제1 서스테인 펄스를 사용한다. 표시율이 작기 때문에 발광 효율이 문제로 되지 않고, 각 라인의 표시 부하에 의한 전압 드롭이 작아 스트리킹이 그다지 문제로 되지 않는 표시 상태(예를 들면, 표시율 15% 이하)에서는, 고휘도로 표시할 수 있는 제2 서스테인 펄스를 사용한다. 제2 서스테인 펄스는 도 6의 (B), 도 9의 (B) 및 도 10의 (B) 등의 전력을 시간적으로 분산시킨 서스테인 펄스이다.
또한, 동작 안정성의 확보와 제어의 용이성을 위해, 리세트 기간 Tr 및 전하 조정 서스테인 기간 Tc 등을 포함하는 서브프레임 단위로 서스테인 펄스의 종류를 절환한다. 서스테인 펄스의 절환에 수반하는 휘도 및 색도 등의 절환 쇼크를 경감하기 위해서, 표시율을 검출하여 서서히 서스테인 펄스의 종류를 서브프레임 단위로 절환한다. 휘도의 절환 쇼크를 더욱 경감하기 위해서는, 동일 휘도의 서로 다른 종류의 서스테인 펄스의 서브프레임으로 절환한 후에, 표시율을 검출하여 서서히 서스테인 펄스 수를 많게 하여, 높은 피크 휘도가 나올 수 있는 상태로 한다. 이에 의해, 표시율에 따라서 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력할 수 있어, 동작이 안정되고 제어가 용이한 서브프레임 단위의 절환으로 서스테인 펄스의 종류의 절환 쇼크도 없다.
또한, 상기의 제1∼제3 실시예에서, 도 1의 표시율 검출부(111) 및 서스테인 펄스 제어부(112)를 포함하는 제어 회로부(101)는 하드웨어로 구성하여도 되고, 컴퓨터 프로그램에 의한 소프트웨어를 마이크로컴퓨터 등이 실행함으로써 구성하여도 된다.
또한, 제1∼ 제3실시예에서는, 표시율을 검출하여 서스테인 펄스의 종류를 절환하였지만, 표시율에 한정되지 않고, 스트리킹이 나오기 쉬운 표시 패턴 등의 표시 상태를 검출하여 서스테인 펄스를 절환하여도 된다. 이 경우에는, 검출부(111)가 표시 상태를 검출한다. 또한, 발광 효율/스트리킹이 우수한 서스테인 펄스와 피크 휘도가 높은 서스테인 펄스 대신에, 예를 들면, 표시율이 큰 표시 상태 에서는 색 순도가 우수하고 계조 특성이 양호한 서스테인 펄스로, 표시율이 작은 상태에서는 휘도를 높게 할 수 있는 서스테인 펄스로 절환하여도 된다.
상기 실시예들은 어느 것이나 본 발명을 실시할 때의 구체화된 예를 나타낸 것에 지나지 않고, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.
표시 상태에 따라서 서브프레임 단위로 표시를 행하기 위한 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력하기 때문에, 고발광 효율/스트리킹 저감 및 고휘도 등의 복수의 특성을 양립시킬 수 있다.

Claims (20)

1 프레임 화상을 복수의 서브프레임에 의해 구성한 표시 장치로서,
표시 상태를 검출하는 검출부와,
상기 표시 상태에 따라서 서브프레임 단위로 표시를 행하기 위한 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력하는 서스테인 펄스 출력부
를 구비하는 표시 장치.
제1항에 있어서,
상기 2 종류 이상의 서스테인 펄스는, 전력을 시간적으로 분산시킨 제1 서스테인 펄스와, 전력을 시간적으로 집중시킨 제2 서스테인 펄스를 포함하는 표시 장치.
제2항에 있어서,
상기 표시 상태는 표시율이고,
상기 서스테인 펄스 출력부는, 상기 표시율이 임계값보다 클 때에는 상기 제1 서스테인 펄스를 선택하여 출력하고, 상기 표시율이 임계값보다 작을 때에는 상기 제2 서스테인 펄스를 선택하여 출력하는 표시 장치.
제3항에 있어서,
상기 표시율이 제1 임계값보다 클 때에는 프레임 내의 모든 서브프레임이 제1 서스테인 펄스로 구성되고, 상기 표시율이 제1 임계값보다 작을 때에는 프레임 내에 제2 서스테인 펄스로 구성되는 서브프레임을 포함하는 표시 장치.
제4항에 있어서,
상기 표시율이 제2 임계값보다 작을 때에는 프레임 내의 모든 서브프레임이 제2 서스테인 펄스로 구성되는 표시 장치.
제5항에 있어서,
상기 표시율이 제2 임계값보다 작을 때에는, 상기 표시율에 따라서 서브프레임의 서스테인 펄스 수를 변화시키는 표시 장치.
제6항에 있어서,
상기 표시율이 제2 임계값보다 작고 제3 임계치보다 클 때에는, 상기 표시율이 작을수록 각 서브프레임의 서스테인 펄스 수가 많게 되는 표시 장치.
제7항에 있어서,
상기 표시율이 상기 제3 임계값보다 작을 때에는 프레임 내의 모든 서브프레임이 제2 서스테인 펄스로 구성되고, 그 서스테인 펄스 수는 일정한 표시 장치.
제8항에 있어서,
상기 표시율이 상기 제1 임계값보다 작고 상기 제2 임계값보다 클 때에는 상기 제1 서스테인 펄스로 구성되는 서브프레임과 상기 제2 서스테인 펄스로 구성되는 서브프레임을 포함하는 프레임이 구성되는 표시 장치.
제9항에 있어서,
상기 표시율이 상기 제1 임계값보다 작고 상기 제2 임계값보다 클 때에는 상기 표시율에 따라서 1 프레임 내에서 상기 제1 서스테인 펄스로 구성되는 서브프레임의 수와 상기 제2 서스테인 펄스로 구성되는 서브프레임의 수의 비율이 변하는 표시 장치.
제10항에 있어서,
상기 표시율이 작을수록 상기 제2 서스테인 펄스로 구성되는 서브프레임의 수의 비율이 크게 되는 표시 장치.
제11항에 있어서,
1 프레임은 복수의 서브프레임을 포함하고,
1 프레임 내에 상기 제1 서스테인 펄스로 구성되는 서브프레임과 상기 제2 서스테인 펄스로 구성되는 서브프레임을 혼재시킬 때에는, 휘도가 낮은 서브프레임을 우선하여 제2 서스테인 펄스로 구성하는 서브프레임으로 하는 표시 장치.
제12항에 있어서,
상기 제1 서스테인 펄스로 구성되는 서브프레임 군과 상기 제2 서스테인 펄스로 구성되는 서브프레임 군에는, 각각에 휘도가 거의 동일한 서브프레임을 갖고,
1 프레임 내에 상기 제1 서스테인 펄스로 구성되는 서브프레임과 상기 제2 서스테인 펄스로 구성되는 서브프레임을 혼재시킬 때에는, 상기 휘도가 거의 동일한 서브프레임 중 어느 하나의 서브프레임에 의해 1 프레임을 구성하는 표시 장치.
제13항에 있어서,
상기 휘도가 거의 동일한 서브프레임은 펄스 수가 상이한 표시 장치.
제11항에 있어서,
상기 표시율의 제1 임계값은 25% 이하이고, 상기 표시율의 제3 임계값은 5% 이상이며, 상기 제2 임계값은 상기 제1 임계값보다 작고, 상기 제3 임계값은 상기 제2 임계값보다 작은 표시 장치.
제3항에 있어서,
상기 제1 서스테인 펄스는 로우 레벨로부터 상승하여 제1 하이 레벨로 클램프되고, 그 후에 상기 제1 하이 레벨로부터 상승하여 제2 하이 레벨로 클램프되는 표시 장치.
제3항에 있어서,
상기 제1 서스테인 펄스는 로우 레벨로부터 상승하여 제1 하이 레벨로 클램프되고, 그 후에 상기 제1 하이 레벨로부터 하강하여 제2 하이 레벨로 클램프되는 표시 장치.
제3항에 있어서,
상기 제1 서스테인 펄스는 로우 레벨로부터 상승하여 하이 임피던스에서 하이 레벨로 클램프되고, 그 후에 로우 임피던스에서 상기 하이 레벨로 클램프되는 표시 장치.
제3항에 있어서,
상기 검출부는, 상기 서스테인 펄스에 의해 흐르는 전류, 소비되는 전력, 또는 화상 데이터에 기초하여, 표시율을 검출하는 표시 장치.
1 프레임 화상을 복수의 서브프레임에 의해 구성한 표시 방법으로서,
표시 상태를 검출하는 검출 단계와,
상기 표시 상태에 따라서 서브프레임 단위로 표시를 행하기 위한 2 종류 이상의 서스테인 펄스 중에서 하나를 선택하여 출력하는 서스테인 펄스 출력 단계
를 포함하는 표시 방법.
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