KR20070015700A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20070015700A
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최성길
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Abstract

반도체 장치의 제조 방법에 있어서, 기판 상에 비트 라인 콘택, 비트 라인 및 하드 마스크 패턴을 포함하는 비트 라인 구조물을 형성한다. 하드 마스크 패턴의 상부 측면에 스페이서를 형성한다. 비트 라인 구조물 사이의 갭을 채우는 제1층간 절연막을 형성하고, 제1층간 절연막을 부분적으로 식각하여 콘택홀을 형성한다. 상기 콘택홀을 매립하는 도전층을 형성하고, 상기 스페이서가 제거되도록 상기 도전층, 하드 마스크 패턴 및 스페이서를 연마함으로서 콘택 플러그를 형성한다. 따라서, 상기 스페이서에 의해 상기 하드 마스크 패턴의 측벽이 식각 손상되는 것이 억제됨으로써, 후속하는 커패시터 형성을 위한 이방성 식각 공정에 대한 충분한 마진이 확보될 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래의 방법에 따른 반도체 장치의 불량을 설명하기 위한 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 제1층간 절연막
112 : 제1콘택 패드 114 : 제2콘택 패드
116 : 제2층간 절연막 118 : 제1콘택홀
120 : 베리어막 패턴 122 : 비트 라인
123 : 비트 라인 콘택 124 : 하드 마스크 패턴
132 : 제1스페이서 138a : 제2스페이서
140a : 콘택 플러그 142 : 식각 저지막
144 : 몰드막 146 : 개구부
148 : 하부 전극
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 디램(DRAM) 장치의 배선 구조물을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
특히, 반도체 장치들 중에서 하나의 트랜지스터와 하나의 커패시터로 메모리 셀(cell)이 구성되는 디램(DRAM) 장치는 동일한 면적 내에서 최대한 많은 양의 소자를 집적시키기 위하여 일명 'OCS(one cylinder structure)'와 같은 3차원 구조의 커패시터가 채용되었다. 그러나, 디자인 룰(design rule)이 작아짐에 따라 인접하는 커패시터들의 간격이 점점 좁아지고 있다. 이에 따라, 최근의 디램 장치의 셀 레이아웃(layout)은 8F2(F: minimum feature size) 구조에서 6F2 구조로 진화되었음에도 불구하고, 디자인 룰이 80nm 이하로 감소됨에 따라 구조적으로 수반되는 여러 문제점들이 발생되고 있다.
도 1은 종래의 방법에 따른 반도체 장치의 불량을 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10) 상에 비트 라인이 연결되는 제1콘택 패드(12), 스토리지 노드 콘택 플러그가 연결되는 제2콘택 패드(14) 및 상기 제1 및 제2콘택 패드(12, 14)를 감싸는 제1층간 절연막(15)이 구비되어 있다. 상기 제1콘택 패드(12) 상에는 실리사이드 패턴(16), 베리어막 패턴(18), 도전층 패턴(20) 및 하드 마스크 패턴(24)을 포함하는 비트 라인 구조물(24)을 형성한다.
상기 비트 라인 구조물(24) 사이의 갭을 채우는 제2층간 절연막(미도시)을 형성하고, 상기 제2층간 절연막을 부분적으로 식각함으로써 스토리지 노드 콘택 플러그가 형성될 부위를 정의하는 콘택홀(26)을 형성한다. 상기 콘택홀(26)의 바닥부위를 확장시키기 위한 습식 식각 공정을 수행하며, 이 때 상기 실리사이드 패턴(16)이 습식 식각액에 의해 식각됨으로 인해 상기 제1콘택 패드(12) 및 도전층 패턴(20) 사이에 공동(cavity)이 발생하여 비트 라인의 저항이 높아지는 불량이 발생할 수 있다.
한편, 상기 비트 라인 구조물(24)을 형성하기 위한 이방성 식각 공정시 상기 하드 마스크 패턴(22)의 상부 측벽이 제거되어, 상기 하드 마스크 패턴(22)의 상부 폭이 크게 감소된다. 상기 콘택홀(26) 내부를 충분히 채우는 스토리지 노드 콘택 플러그(미도시)를 형성했을 때 상기 콘택 플러그의 상부의 폭이 과도하게 크게 형성될 수 있다. 이에 따라, 각각의 콘택 플러그에 연결되어야 하는 스토리지 노드가 인접하는 다른 콘택 플러그에 연결되거나 또는 상기 인접하는 콘택 플러그들 사이에 브릿지가 형성되어 전기적인 단락이 발생할 수 있다.
따라서, 상기 콘택 플러그를 형성한 후에 상기 측벽에 제거된 두께(H1)만큼 상기 콘택 플러그의 상부를 제거함으로써, 상기 콘택 플러그의 폭을 균일하게 형성하기 위한 연마 공정이 요구된다. 그런데, 상기 연마 공정의 결과 잔류하는 하드 마스크 패턴(22)의 두께(H2)가 크게 감소하면, 스토리지 노드를 형성하기 위한 트렌치 공정의 마진이 부족하여 스토리지 노드와 비트 라인 사이에 단락이 발생할 수 있다.
상술한 불량들은 디램 장치의 6F2의 셀 구조에 수반되는 불량들로서, 이를 근원적으로 방지할 수 있는 반도체 장치의 형성 방법의 개발이 요구된다.
따라서, 본 발명의 목적은 스토리지 노드와 비트 라인 사이의 단락을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 제조 방법은, 먼저 기판 상에 비트 라인 콘택, 비트 라인 및 하드 마스크 패턴을 포함하는 비트 라인 구조물을 형성한다. 상기 비트 라인 구조물 사이에 상기 하드 마스크 패턴이 노출되도록 층간 절연물질을 매립하고, 상기 노출된 하드 마스크 패턴의 상부 측면에 스페이서를 형성한다. 다시 상기 비트 라인 구조물 사이의 갭을 채우는 제1층간 절연막을 형성한다. 상기 비트 라인 구조물 사이의 제1층간 절연막을 부분적으로 식각하여 스토리지 노드 콘택홀을 형성하고, 상기 콘택홀을 매립하는 도전층을 형성한다. 다음에, 상기 스페이서가 제거되도록 상기 도전층, 하드 마스크 패턴 및 스페이서를 연마함으로서 콘택 플러그를 형성한다.
본 발명의 일 실시예에 따르면, 상기 콘택 플러그를 형성을 위한 연마 공정 후 잔류하는 상기 하드 마스크 패턴은 상기 비트 라인의 높이에 비해 700 내지 1,000Å 정도 더 높이 형성될 수 있다.
후속되는 공정에서 상기 콘택 플러그와 연결되는 커패시터가 형성되는 개구를 형성한다. 통상적으로 상기 개구는 매우 높은 어스펙트비(aspect ratio)를 가지므로, 상기 개구 형성을 위한 이방성 건식 식각 공정시 상기 콘택 플러그와 인접하는 상기 하드 마스크 패턴이 식각될 수 있다. 본 발명에 따르면, 상기 하드 마스크 패턴이 상기 이방성 식각에 대한 충분한 마진(margin)을 갖는 높이로 형성된다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1 ", "제2 ", 및/또는 "제3 "으로 언급되는 경우, 이러한 부재들을 한정 하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1 ", "제2 " 및/또는 "제3 "은 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100) 상에 제1층간 절연막(110)을 형성한다. 상기 제1층간 절연막(110)을 부분적으로 제거하여 비트 라인 콘택(미도시)의 랜딩 패드(landing pad)의 역할을 하는 제1콘택 패드(112)와 스토리지 노드 콘택(미도시)의 랜딩 패드로 작용하는 제2콘택 패드(114)를 형성한다. 예를 들면, 상기 제1 및 제2콘택 패드(114)는 폴리실리콘으로 형성될 수 있다.
상기 각각의 제1 및 제2콘택 패드(112, 114)는 상기 기판(100)의 액티브 영역 상에 상기 기판(100)을 가로지르는 제1방향의 직선 상에 소정의 간격을 두고 배치된다.
도시되지는 않았으나, 상기 제1 및 제2콘택 패드(112, 114)는 6F2의 셀 구조를 갖는 디램 장치의 레이아웃에 의해 형성된다. 상기 기판(100)과 상기 제1 층간 절연막(110) 사이에는 게이트 구조물(미도시)이 형성되어 있으며, 상기 게이트 구조물과 인접한 상기 기판(100)의 표면 부위에는 상기 게이트 구조물의 소스/드레인의 기능을 수행하는 제1 불순물 영역 및 제2 불순물 영역이 구비되어 있다. 상기 제1 및 제2 콘택 패드(112, 114)는 상기 제1 및 제2 불순물 영역과 전기적으로 접속된다.
상기 제1층간 절연막(110) 상에 제2층간 절연막(116)을 형성하고, 상기 제2층간 절연막(116)을 부분적으로 식각하는 이방성 식각 공정을 통해 상기 제1콘택 패드(112)를 노출시키는 제1콘택홀(118)을 형성한다. 상기 제1콘택홀(118) 및 제2층간 절연막(116) 상에 베리어막(미도시)을 연속적으로 형성한다. 상기 베리어막(122)은 티타늄(Ti) 또는 탄탄륨(Ta)으로 이루어진 단일막(single layer) 또는 이들이 적층된 이중막(double layer)으로 형성될 수 있다. 상기 베리어막(122)은 비트 라인(122) 및 비트 라인 콘택(123)을 이루는 금속 원자의 확산을 방지하기 위한 막으로서 제공된다.
다음에 상기 제1콘택홀(118)의 내부 공간을 채우면서 상기 베리어막 상에 금속층(미도시)을 형성한다. 상기 금속층은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있으며, 비트 라인(122)으로 사용될 수 있을 정도의 낮은 저항이 확보될 수 있도록 충분한 높이로 형성되는 것이 바람직하다.
상기 금속층 상에 하드 마스크층(미도시)을 형성한다. 예를 들면, 상기 하드 마스크층은 실리콘 질화물(SiN)과 같은 질화물로 형성될 수 있다. 여기서, 상기 하드 마스크층은 이 후 상기 금속층을 패터닝하고, 스토리지 노드 콘택홀(미도시)을 형성하기 위한 이방성 식각 공정에 대한 충분한 마진을 가질 수 있도록 충분한 높이로 형성되는 것이 바람직하다. 예를 들면, 상기 하드 마스크층은 상기 금속층의 상면으로부터 1500 내지 2000Å 정도 더 높게 형성된다.
상기 하드 마스크층 상에 상기 제1방향의 라인 형태의 제1포토레지스트 패턴(미도시)을 형성하고, 상기 제1포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 하드 마스크 패턴(124)을 형성한다. 상기 하드 마스크 패턴(124)을 식각 마스크로 이용하여 상기 금속층 및 베리어막을 패터닝함으로써 비트 라인(122), 비트 라인 콘택(123) 및 베리어막 패턴(120)으로 이루어지는 비트 라인 구조물(126)을 형성한다. 그 결과, 상기 비트 라인 구조물(126)의 사이에는 상기 제1방향으로 연장되는 개구부(128)가 형성된다.
도 3을 참조하면, 상기 하드 마스크 패턴(124)의 상부 일부가 노출되도록 상기 개구부(128) 내부에 예비 제3층간 절연막(130)을 형성한다. 예를 들면, 상기 예비 제3층간 절연막(130)은 상기 비트 라인(122)의 상부면으로부터 약 700 내지 1,000Å 정도 더 높게 형성하는 것이 바람직하다.
상기 하드 마스크 패턴(124) 및 예비 제3층간 절연막(130)의 표면 상에 제1스페이서용 절연막(미도시)을 형성한다. 상기 절연막은 상기 하드 마스크 패턴(124)과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 절연막은 실리콘 질화물과 같은 질화물과 같은 질화물로 형성된다. 상기 예비 제3층간 절연막(130)의 위로 노출된 상기 하드 마스크 패턴(124) 측면에 제1스페이서(132)를 형성한다. 상기 제1스페이서(132)는 건식 식각 공정을 통해 형성될 수 있으며, 상기 제1스페이서(132)가 상기 하드 마스크 패턴(124)과 동일한 물질로 이루어지는 경우에 상기 하드 마스크막 패턴(132)의 상부는 상기 건식 식각 공정에 의해 부분적으로 침식될 수 있다.
도 4를 참조하면, 상기 예비 제3층간 절연막(130) 상에 평탄한 상부면을 갖는 층간 절연 물질막(134)을 더 형성하여 제3층간 절연막(130, 134)을 형성한다. 상기 층간 절연 물질막(134)은 상기 예비 제3층간 절연막(130)과 동일한 물질로 이루어질 수 있다.
상기 제3층간 절연막(130, 134)의 상에 상기 제3층간 절연막의 상부면을 노출시키는 라인 형태의 제2포토레지스트 패턴(미도시)을 형성한다. 여기서, 상기 비트 라인 구조물이 상기 기판(100)을 가로지르는 제1방향으로 형성되고, 상기 제2포토레지스트 패턴은 상기 제1방향과 실질적으로 수직하는 제2방향으로 형성된다.
도 5를 참조하면, 상기 제2포토레지스트 패턴과 상기 제1스페이서(134)가 형성된 하드 마스크 패턴(124)을 식각 마스크로 사용하여 상기 제3층간 절연막 및 제2층간 절연막(116)을 부분적으로 식각함으로써, 상기 제2콘택 패드(114)를 노출시키는 자기 정렬된 콘택(self aligned contact) 형성 공정을 수행한다.
상기 식각 공정의 결과, 상기 비트 라인 구조물 사이에는 예비 제2콘택홀(136)이 형성된다. 또한, 상기 제1스페이서(134)가 식각 마스크 역할을 하기 때문에, 상기 제1스페이서(134) 아래에는 제3층간 절연막 패턴(130a) 및 제2층간 절연막 패턴(116a)이 잔류하게 된다.
상기 예비 제2콘택홀(136)과 인접하는 제1콘택홀(118)의 측면 부위(B)를 살펴보면, 상기 제1스페이서(134) 아래에 잔류하는 제2층간 절연막 패턴(116a)은 상기 제1스페이서(132)의 너비만큼 확장된다. 이에 따라, 후속되는 제2콘택홀(미도시)을 형성하기 위한 습식 식각 공정에 대한 식각 마진이 증가한다. 이에 대해서는 도 6을 참조하며 상세하게 설명하기로 한다.
도 6을 참조하면, 상기 예비 제2콘택홀(130)의 내부 폭이 확장되도록 상기 제1 및 제2층간 절연막 패턴(116a, 130a)의 일부를 습식 식각함으로써 제2콘택홀(136a)을 형성한다. 상기 습식 식각에서 사용할 수 있는 습식 식각액의 구체적인 예로는 NHF4, HF 및 물의 혼합액인 LAL 용액 등을 들 수 있다. 상기 습식 식각 공정에 의해 상기 예비 제2콘택홀(130)에 남아있는 식각 잔류물 또는 파티클도 동시에 제거될 수 있다.
한편, 상기 비트 라인(122) 및 하드 마스크 패턴(124)이 고온의 공정을 통해 형성되는 과정에서, 상기 제1콘택 패드(112)의 표면 부위에는 상기 제1콘택 패드(112)의 실리콘 및 베리어막 패턴(120)의 금속이 실리시데이션 반응함으로써 금속 실리사이드 패턴(미도시)이 형성된다. 상기 금속 실리사이드 패턴은 상기 비트 라인 콘택(123)과 상기 제1콘택 패드(112)가 오믹 콘택(ohmic contact) 특성을 갖도록 하기 위하여 개재된다. 상기 오믹 콘택은 전압에 따른 전류 특성이 서로 비례하여 증가하는 특성을 갖는 콘택을 의미한다. 예를 들면, 상기 금속 실리사이드 패턴은 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi) 등으로 이루어진다. 상기 금속 실리사이드 패턴(129)은 300Å 이하의 얇은 두께로 형성되는 것이 바람직하다.
그런데, 상술한 제2콘택홀(136a) 형성시 상기 습식 식각액은 상기 제2층간 절연막 패턴(116a) 내의 치밀하지 못한 부위 또는 기공들을 통해 상기 제1콘택홀 (118) 부근(C)까지 확산될 수 있다. 이 경우, 상기 금속 실리사이드 패턴까지 일부 제거되는 식각 손상을 받을 수 있다. 그러나, 본 실시예에서는 상기 제1콘택홀(118)을 감싸는 상기 제2층간 절연막 패턴(116a)의 너비가 보다 확장되어 있기 때문에 상기 습식 식각액에 의한 식각 손상이 억제될 수 있다.
도 7을 참조하면, 상기 제2콘택홀(136a)의 내측벽에 단락을 방지하기 위한 제2스페이서(138)를 형성한다. 상기 제2스페이서(138)는 상기 제2콘택홀(136a)의 내부 표면 상에 절연막을 형성하고, 상기 절연막에 대하여 통상적인 에치 백 공정을 수행함으로써 형성된다. 상기 제2스페이서(138)는 상기 제1스페이서(132)와 동일한 물질로 형성될 수 있다. 예를 들면, 상기 제2스페이서(138)는 실리콘 질화물로 형성된다.
상기 결과물 상에 제2콘택홀(136a) 내부를 충분히 채우면서 상기 제2콘택 패드(114)와 연결되는 도전층(140)을 형성한다. 예를 들면, 상기 도전층(140)은 화학 기상 증착 공정을 통해 갭(gap) 매립 특성이 우수한 도핑된 폴리실리콘 물질로 형성된다.
도 8을 참조하면, 상기 도전층(140)의 상부를 화학적 기계적 연마를 통해 제거하는 스토리지 노드 콘택 분리 공정을 수행함으로써 스토리지 노드 콘택(140a)을 형성한다. 상기 화학적 기계적 연마 공정은 상기 침식된 하드 마스크 패턴(128a)의 상부 및 폭이 과도하게 확장된 상기 도전층(134)의 상부를 제거함으로써, 상기 스토리지 노드 콘택(140a)들 사이의 단락이 방지되고, 각각의 상기 스토리지 노드 콘택(140a)에 커패시터(미도시)가 하나씩 연결될 수 있다.
여기서, 상기 연마 공정은 상기 도전층(140), 하드 마스크 패턴(124) 및 제1스페이서(132)를 상기 제1스페이서(132)가 제거될때까지 수행되는 것이 바람직하다. 이전 공정에서, 상기 제1스페이서(132)에 의해 상기 하드 마스크 패턴(124)의 측벽이 손상받지 않은 상태로 잔류할 수 있다. 따라서, 상기 제1스페이서(132) 아래의 상기 하드 마스크 패턴(124)은 실질적으로 균일한 두께로 형성된 충분한 높이(L1)를 확보하고 있다.
상기 평탄화된 상부면을 갖는 결과물 상에 식각 저지막(142) 및 몰드막(144)을 순차적으로 형성한다. 상기 식각 저지막(142)은 후속되는 높은 어스펙트비를 갖는 개구를 형성하기 위한 이방성 식각 공정시 상기 결과물의 식각 손상을 억제하기 위하여 제공된다. 따라서, 상기 식각 저지막(142)은 상기 몰드막(144)과 서로 다른 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 상기 식각 저지막(142)은 실리콘 질화물과 같은 질화물로 형성된다. 상기 몰드막(144)은 커패시터가 형성되는 매우 높은 두께를 갖는 막으로서, 그 하부의 일부분만이 도시된 것이다.
도 9를 참조하면, 커패시터를 형성하기 위한 개구부(146)를 형성하고, 상기 개구부 내부에 하부 전극(148)을 형성한다. 상술한 바와 같이 매우 높은 어스펙트비를 갖는 상기 개구부(146)를 형성하는 과정에서 상기 식각 저지막(142)이 부분적으로 식각될 수 있다. 이에 따라, 상기 하드 마스크 패턴(124)의 상부 역시 식각 손상을 받는다.
그러나, 본 실시예에서는 상기 하드 마스크 패턴(124)이 충분한 높이로 형성되어 있으므로, 상기 식각 공정시 오버 에치(over etch)가 발생하더라도 상기 하드 마스크 패턴(124)은 충분한 식각 마진(L2)을 갖게 된다. 따라서, 상기 개구부(146)가 상기 비트 라인(122)까지 연장되는 것이 억제되어 상기 하부 전극(148)과 비트 라인(122)이 단락되는 현상을 방지할 수 있다.
상술한 본 발명에 따르면, 비트 라인 구조물의 오믹막의 식각 손상이 억제됨으로 인해 안정적인 오믹 특성을 가질 수 있다. 또한, 비트 라인 구조물의 상부를 이루는 하드 마스크 패턴의 상부에 형성된 스페이서에 의해 그 측벽이 식각 손상되는 것이 억제될 수 있다. 이에 따라, 커패시터와 비트 라인의 단락이 방지될 수 있다. 따라서, 반도체 장치의 신뢰성 및 수율을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 기판 상에 비트 라인 콘택, 비트 라인 및 하드 마스크 패턴을 포함하는 비트 라인 구조물을 형성하는 단계;
    상기 하드 마스크 패턴의 상부 측면에 스페이서를 형성하는 단계;
    상기 비트 라인 구조물 사이의 갭을 채우는 층간 절연막을 형성하는 단계;
    상기 비트 라인 구조물 사이의 층간 절연막을 부분적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하는 도전층을 형성하는 단계; 및
    상기 스페이서가 제거되도록 상기 도전층, 하드 마스크 패턴 및 스페이서를 연마함으로서 콘택 플러그를 형성하는 단계를 포함하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 비트 라인 구조물 사이를 부분적으로 채우면서 상기 하드 마스크 패턴의 상부를 노출시키는 층간 절연 물질을 형성하는 단계;
    상기 하드 마스크 패턴 및 상기 층간 절연 물질의 표면 상에 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 질화막에 대하여 에치백 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 연마 공정 후 잔류하는 상기 하드 마스크 패턴은 상기 비트 라인의 높이에 비해 700 내지 1000Å 정도 더 높이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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