KR20050073679A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관해 개시한 것으로서, 셀영역과 페리영역이 정의된 반도체기판을 제공하는 단계와, 기판 위에 각각의 워드라인을 형성하는 단계와, 워드라인을 포함한 기판 전면에 버퍼산화막, 제 1실리콘 질화막 및 실리콘 산화막의 3중 적층 구조의 스페이서를 형성하는 단계와, 스페이서를 포함한 기판 전면에 상기 셀영역은 노출시키고 상기 페리영역을 덮는 감광막 패턴을 형성하는 단계와, 감광막패턴을 마스크로 하고 상기 기판 전면에 CH3OH 및 HF 가스를 공급하여 셀영역의 실리콘 산화막을 제거하는 단계와, 마이크로파를 공급한 상태에서 CF4 및 O2가스를 공급하여 상기 감광막 패턴을 에슁하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로, 보다 구체적으로는 수 있는 감광막패턴을 이용하여 페리영역은 덮고 셀영역의 게이트전극의 스페이서 중에서 실리콘산화막만을 습식액을 이용하여 제거하는 공정에 있어서, 상기 감광막이 게이트전극 사이의 공간에 잔류됨에 따라 상기 습식액을 이용한 옥사이드막의 식각공정 시, 옥사이드막이 잔류되어 파티클 소오스(particle source)로서 작용하는 것을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근 디램소자의 워드라인 형성 공정에 있어서, 소자의 특성을 개선하기 위해 워드라인을 식각한 후, 상기 워드라인의 측벽에 형성되는 스페이서로서 버퍼산화막, 실리콘 질화막 및 실리콘산화막의 3중 적층 구조를 이용한다. 이때, 상기 실리콘질화막은 90Å 두께로 형성하며, 상기 버퍼산화막으로는 CVD 방식에 의해 SiO2막을 이용한다.
여기서, 이후의 도전플러그 형성용 콘택 형성 시, 감광막패턴을 이용하여 페리영역은 덮고 셀영역의 워드라인 스페이서의 외곽에 위치된 실리콘산화막을 선택적으로 제거한다.
그러나, 셀지역에서는 게이트전극과 게이트전극 간의 스페이서 CD(Critical Dimension)가 10㎚ 이하로 좁아지며, 상기 좁아진 게이트전극 사이에 감광막 성분이 잔류하게 된다. 이 후, 상기 감광막패턴을 마스크로 셀영역의 실리콘산화막을 제거하는 공정에서 상기 실리콘산화막 성분이 잔류되어 이 후 파티클 소오스로 작용하여 셀 정션(cell junction) 트랜지스터가 비정상적으로 작동하게 된다.
따라서, 이러한 문제점을 해결하고자, 디스컴(descum)이라는 감광막 제거공정을 적용하였으나, 이러한 감광막 제거공정은 측면 감광막 에슁비보다 수직한 감광막 에슁비가 더 빨라 페리지역의 잔류된 감광막 두께가 낮아지고 이후 습식식각 시 감광막 리프팅(lifting)이나 손상(attack)이 발생되는 문제점이 있다.
본 발명의 목적은 감광막패턴을 이용하여 페리영역은 덮고 셀영역의 게이트전극 위의 옥사이드막만을 제거한 다음, 마이크로파를 공급한 상태에서 CF4 및 O2가스를 공급하여 상기 감광막패턴을 제거하여 감광막패턴의 측면식각비와 수직식각비를 일정하게 유지시킴으로써, 감광막패턴을 제거하기 위한 애슁타겟을 감소시킬 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 제조방법은 셀영역과 페리영역이 정의된 반도체기판을 제공하는 단계와, 기판 위에 각각의 워드라인을 형성하는 단계와, 워드라인을 포함한 기판 전면에 버퍼산화막, 제 1실리콘 질화막 및 실리콘 산화막의 3중 적층 구조의 스페이서를 형성하는 단계와, 스페이서를 포함한 기판 전면에 상기 셀영역은 노출시키고 상기 페리영역을 덮는 감광막 패턴을 형성하는 단계와, 감광막패턴을 마스크로 하고 상기 기판 전면에 CH3OH 및 HF 가스를 공급하여 셀영역의 실리콘 산화막을 제거하는 단계와, 마이크로파를 공급한 상태에서 CF4 및 O2가스를 공급하여 상기 감광막 패턴을 에슁하는 단계를 포함하는 것을 특징으로 한다.
상기 감광막패턴을 에슁하는 공정은 측면식각과 수직식각이 1;1 비율을 유지하는 것이 바람직하다.
상기 에슁공정은 CF:O2의 비율은 1:2 이상으로 하고, 파워를 500Wm, 압력은 500mTorr이상으로 하여 측면 식각율을 증가시키는 것이 바람직하다.
본 발명에 따르면, 감광막에 대한 측면 에슁비과 수직한 에슁비를 1;1로 형성시켜, 에싱타겟을 감소시킴으로써, 페리지역에 잔류된 감광막 두께를 기존보다 증가시켜 이후의 습식액에 의한 손상을 방지한다.
(실시예)
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저 셀영역과 페리영역이 구비된 반도체기판(1)을 제공한다. 이어, 상기 기판(1) 전면에 각각의 워드라인(G)을 형성한다. 이때, 상기 워드라인(G)은 폴리실리콘층, 텅스텐 실리사이드층 및 하드마스크인 제 1실리콘질화막의 3중 적층 구조를 가진다.
이어, 상기 워드라인(G)을 포함한 기판 전면에 버퍼산화막(3), 제 2실리콘 질화막(5) 및 실리콘산화막(7)을 차례로 형성하여 워드라인(G)을 덮는 3중 스페이서를 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 결과물 위에 감광막을 도포하고 노광 및 현상하여 셀영역은 노출시키고 페리영역은 덮는 감광막패턴(20)을 형성한다. 이후, 상기 감광막패턴(20)을 포함한 기판을 챔버(30) 내로 로딩(loading)시킨다. 이때, 상기 챔버의 내부는 60∼80℃ 온도 및 100 ∼300Torr압력으로 유지한 상태에서, CH3OH 및 HF의 혼합가스를 유입된다. 또한, 상기 CH3OH는 핫(hot)N2 버블링(bubbling)을 이용하여 증기화한 후, 100∼200sccm 유량으로 식각챔버 내루에 유입시키고, 상기 HF는 50∼100sccm의 유량으로 유입시킨다.
한편, 상기 식각챔버 내부에서의 반응을 알아보면, 상기 감광막 패턴(20)을 마스크로 하고 상기 기판 전면에 공급되는 CH3OH 및 HF의 혼합가스는 상기 셀영역의 실리콘 산화막과 반응하여 이를 제거시킨다.
상기 CH3OH 및 HF의 혼합가스와 실리콘산화막 간의 반응은 하기 (Ⅰ)식과 같다. 20∼9:1BOE 등의 습식액에서 상대적으로 식각비가 낮고 측면 식각이 작은 HF가스를 사용하여 실리콘산화막을 식각할 경우, 하부의 실리콘기판, 버퍼산화막, 제 2실리콘 질화막 및 실리콘산화막의 계면에서 발생할 수 있는 막간의 스트레스(stress)에 의해 질화막 스페이서에 마이크로 크랙 및 리프팅을 억제할 수 있다.
4HF + CH3OH + SiO2 →SiF4 + 2H2O + CH3OH ‥‥‥‥‥‥(Ⅰ)
이어, 도 2c에 도시된 바와 같이, 상기 셀영역의 실리콘 산화막이 제거된 기판을 식각챔버로부터 언로딩(unloading)시킨 다음, 감광막패턴 에슁공정을 진행한다. 이때, 상기 감광막패턴 에슁공정은, 감광막패턴을 포함한 기판에 마이크로파를 공급한 상태에서 산소(O2)가스와 CF4가스를 공급시켜, 감광막패턴을 에슁처리한다.
그런 다음, 상기 감광막패턴의 에슁공정이 완료된 기판 위에 제 3실리콘 질화막(미도시)을 증착하여 셀영역의 제 2실리콘 질화막의 두께를 높일 수도 있다.
이 후, 도 2d에 도시된 바와 같이, 상기 결과물 전면에 갭필용산화막(10)을 형성한 후, 상기 셀영역의 갭필용산화막의 일부를 선택적으로 식각하여 워드라인(G)들 사이의 기판을 노출시키는 도전플러그용 콘택(11)을 형성한다.
본 발명에서는 기존의 공정에서 처럼 플라즈마 알.에프 파워를 사용하지 않고 마이크로파를 인가한 상태에서 O2가스와 함께 CF4가스를 사용하고, 감광막패턴에 대한 에슁비를 수평한 방향과 수직한 방향에서 1;1로 진행함으로써, 게이트라인 사이에 잔류된 감광막까지도 제거할 수 있다.
한편, 본 발명에서는 식각가스로서 CH4 , O2가스를 공급하면서 파워를 500Wm으로, 압력을 500mTorr로 유지시켜 감광막패턴 에슁공정을 진행함으로써, 게이트라인 사이의 골에 해당되는 부분에 잔류된 감광막까지도 제거할 수 있다. 또한, 감광막에 대한 측면 에슁비과 수직한 에슁비를 1;1로 형성시켜, 게이트전극 사이에 잔류된 감광막을 제거하기 위한 에싱타겟을 기존에 비해 감소시키고, 이에따라 페리지역에 잔류된 감광막 두께를 기존보다 증가시켜 이 후의 습식액에 의한 손상을 방지한다.
이상에서와 같이, 본 발명은 마이크로파를 인가한 상태에서 CH4 , O2가스를 공급시켜 감광막패턴을 에슁하고, 상기 감광막패턴에 대한 에슁비를 수평한 방향과 수직한 방향에서 1:1수준으로 하여 에슁타겟을 기존보다 감소시켜 게이트라인 사이에 잔류된 감광막까지도 제거함으로써, 페리지역에 남는 감광막의 두께를 기존보다 증가시킬 수있어 이후의 습식식각 공정에 의한 손상을 방지한다. 따라서, 감광막 리프팅이나 손상을 방지할 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
Claims (3)
- 셀영역과 페리영역이 정의된 반도체기판을 제공하는 단계와,상기 기판 위에 각각의 워드라인을 형성하는 단계와,상기 워드라인을 포함한 기판 전면에 버퍼산화막, 제 1실리콘 질화막 및 실리콘 산화막의 3중 적층 구조의 스페이서를 형성하는 단계와,상기 스페이서를 포함한 기판 전면에 상기 셀영역은 노출시키고 상기 페리영역을 덮는 감광막 패턴을 형성하는 단계와,상기 감광막패턴을 마스크로 하고 상기 기판 전면에 CH3OH 및 HF 가스를 공급하여 셀영역의 실리콘 산화막을 제거하는 단계와,마이크로파를 공급한 상태에서 CF4 및 O2가스를 공급하여 상기 감광막 패턴을 에슁하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1항에 있어서, 상기 감광막패턴을 에슁하는 공정은 측면식각과 수직식각이 1;1 비율을 유지하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1항에 있어서, 상기 에슁공정은 CF:O2의 비율은 1:2 이상으로 하고, 파워를 500Wm, 압력은 500mTorr이상으로 하여 측면 식각율을 증가시키는 것을 특징으로 하는 반도체소자 제조방법.
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