KR20050031679A - 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로 - Google Patents

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Abstract

칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로가 개시된다. 본 발명의 실시예에 따른 칼럼 선택 신호 제어 방법은 정상(normal) 동작 모드인지 테스트 동작 모드인지를 판단하는 단계, 테스트 동작 모드이면 활성화된 테스트 동작 모드 신호 및 활성화된 제 1 클럭 신호를 수신하고 상기 제 1 클럭 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)를 출력하는 단계 및 정상(normal) 동작 모드이면 활성화된 상기 제 1 클럭 신호에 응답하여 활성화되고 활성화된 제 2 클럭 신호에 응답하여 비활성화 되는 상기 칼럼 선택 신호를 출력하는 단계를 구비한다. 상기 제 1 클럭 신호의 활성화 시간은 외부 클럭 신호의 활성화 시간에 비례한다. 상기 테스트 동작 모드는 상기 외부 클럭 신호의 한 주기마다 하나의 명령이 수행된다. 본 발명에 따른 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로는 별도의 회로 로직의 증가 없이 동작 모드에 따라 칼럼 선택 신호를 제어하는 방법을 선택할 수 있는 장점이 있다. 따라서 DDR2 모드로 동작되는 반도체 메모리 장치에서 테스트 동작 시 효과적으로 CCD = 1tCK를 구현할 수 있는 장점이 있다.

Description

칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로{Column selection line controlling method and column selection line controlling circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 동작 모드에 따라 칼럼 선택 신호의 활성화 시간을 조절할 수 있는 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로에 관한 것이다.
반도체 메모리 장치의 동작 속도를 고속화하기 위하여 중앙 처리 장치(CPU)의 동작 속도를 향상시키는 것과 함께 중앙 처리 장치가 대기시간 없이 동작하여 메모리로의 접근(access) 시간을 가능한 한 짧게 만드는 것이 필요하다.
이와 같은 필요에 의하여 시스템 클럭에 동기 되어 메모리로의 접근 시간이 매우 짧은 동기식 디램(Synchronous Dynamic Random Access Memory: 이하 SDRAM)이 출현하게 되었다.
일반적으로 SDRAM 은 시스템 클럭의 천이에 의해서 발생되는 펄스 신호에 응답하여 동작된다. 시스템 클럭의 천이에 의한 펄스 신호의 발생 방식에는 SDR(Single Data Rate) 모드와 DDR(Double Data Rate) 모드가 있다.
SDR 모드는 시스템 클럭의 상승 에지(rising edge) 또는 하강 에지(falling edge) 중 하나에 응답하여 펄스 신호를 발생시키는 방식이다. DDR 모드는 시스템 클럭의 상승 에지와 하강 에지 모두에 응답하여 펄스 신호를 발생시키는 방식이다.
DDR 모드는 다시 DDR1 모드와 DDR2 모드로 구분된다. DDR1 모드는 클럭 신호의 하나의 사이클 동안에 2개의 데이터를 독출(reading)하여 클럭 신호의 하나의 사이클 동안에 2개의 데이터를 출력하는 방식이다.
DDR2 모드는 클럭 신호의 하나의 사이클 동안 4개의 데이터를 독출 하여 클럭 신호의 두 개의 사이클 동안 4개의 데이터를 출력하는 방식이다. 이를 4bit 프리페치(Prefetch)방식이라고 한다.
DDR2 모드는 독출된 데이터를 2개의 사이클 동안 출력하므로 JEDEC(The Joint Electron Device Engineering Council) 스펙(specification)에서는 DDR2 의 CCD(CAS to CAS Delay)= 2tCK로 규정하고 있다.
CCD 는 하나의 명령이 수신된 후 다음 명령이 수신되는 데 소비되는 시간을 의미하며 CCD = 2tCK 라는 것은 하나의 명령(예를 들어 독출 명령)이 수신된 후 시스템 클럭이 2개의 클럭을 지나야 다음 독출 명령이 수신된다는 의미이다.
하지만 DDR2 모드로 동작하는 반도체 메모리 장치도 테스트 동작 모드에서는 SDR 모드로 동작한다. 따라서 테스트 시간을 단축하기 위해서는 CCD = 1tCK로 동작하는 것이 필요하다.
도 1은 일반적으로 DDR2 모드에서 칼럼 선택 신호를 제어하는 동작을 설명하는 타이밍도이다.
외부 클럭 신호(ECLK)의 상승 에지에 응답하여 독출 명령(RC)이 수신된 후 2 사이클 후의 외부 클럭 신호(ECLK)의 상승 에지에 응답하여 다음 독출 명령(RC)이 수신된다. 따라서 CCD = 2tCK임을 알 수 있다.
외부 클럭 신호(ECLK)의 상승 에지에 응답하여 제 1 클럭 신호(PCSLEB)가 활성화된다.(1) 제 1 클럭 신호(PCSLEB)는 로우(low)레벨일 경우 활성화된다. 로우 레벨로 활성화 된 제 1 클럭 신호(PCSLEB)는 일정한 시간이 지난 후 자동적으로 하이 레벨로 비활성화 된다.
제 1 클럭 신호(PCSLEB)가 로우 레벨로 활성화되면 칼럼 선택 신호(CSL)가 하이 레벨로 활성화된다.(2) 외부 클럭 신호(ECLK)의 다음 상승 에지에 응답하여 제 2 클럭 신호(PCSLDB)가 활성화된다.(3) 제 2 클럭 신호(PCSLDB)도 로우(low)레벨일 경우 활성화된다.
로우 레벨로 활성화 된 제 2 클럭 신호(PCSLDB)는 일정한 시간이 지난 후 자동적으로 하이 레벨로 비활성화 된다. 제 2 클럭 신호(PCSLDB)가 로우 레벨로 활성화되면 칼럼 선택 신호(CSL)가 로우 레벨로 비활성화 된다.(4)
즉, DDR2 모드에서 칼럼 선택 신호(CSL)는 제 1 클럭 신호(PCSLEB)의 활성화에 응답하여 활성화되고 제 2 클럭 신호(PCSLDB)의 활성화에 응답하여 비활성화 된다. 그런데, SDR 모드인 테스트 모드에서는 독출 명령(RC)이 외부 클럭 신호(ECLK)의 한 사이클마다 한번씩 수신되므로 이에 대응되도록 칼럼 선택 신호(CSL)의 활성화 시간도 조절되어야 한다.
도 2는 테스트 동작 모드에서 칼럼 선택 신호를 제어하는 동작을 설명하는 타이밍도이다.
외부 클럭 신호(ECLK)의 상승 에지에 응답하여 독출 명령(RC)이 수신된 후 1 사이클 후의 외부 클럭 신호(ECLK)의 상승 에지에 응답하여 다음 독출 명령(RC)이 수신된다. 따라서 테스트 동작 모드에서 CCD = 1tCK임을 알 수 있다.
외부 클럭 신호(ECLK)의 상승 에지에 응답하여 제 1 클럭 신호(PCSLEB)가 활성화된다.(1) 로우 레벨로 활성화 된 제 1 클럭 신호(PCSLEB)는 일정한 시간이 지난 후 자동적으로 하이 레벨로 비활성화 된다. 제 1 클럭 신호(PCSLEB)가 로우 레벨로 활성화되면 칼럼 선택 신호(CSL)가 하이 레벨로 활성화된다.(2)
외부 클럭 신호(ECLK)의 다음 상승 에지에 응답하여 제 2 클럭 신호(PCSLDB)가 활성화된다.(3) 제 1 클럭 신호(PCSLEB)의 활성화 이후 제 2 클럭 신호(PCSLDB)가 활성화 되는 시간이 도 1의 타이밍도에서 제 1 클럭 신호(PCSLEB)의 활성화 이후 제 2 클럭 신호(PCSLDB)가 활성화 되는 시간보다 빠르다.
로우 레벨로 활성화 된 제 2 클럭 신호(PCSLDB)는 일정한 시간이 지난 후 자동적으로 하이 레벨로 비활성화 된다. 제 2 클럭 신호(PCSLDB)가 로우 레벨로 활성화되면 칼럼 선택 신호(CSL)가 로우 레벨로 비활성화 된다.(5)
제 2 클럭 신호(PCSLDB)를 활성화시키는 외부 클럭 신호(ECLK)의 상승 에지에 응답하여 제 1 클럭 신호(PCSLEB)가 다시 활성화된다.(4)
도 2의 타이밍도는 칼럼 선택 신호(CSL)를 빨리 비활성화 시키기 위하여 제 2 클럭 신호(PCSLDB)가 빨리 활성화된다. 이를 위해서는 테스트 동작 모드인 경우에만 제 2 클럭 신호(PCSLDB)를 제어하는 제어 로직이 별도로 필요하다.
도 3은 테스트 동작 모드에서 칼럼 선택 신호를 제어하는 동작을 설명하는 다른 타이밍도이다.
외부 클럭 신호(ECLK)의 상승 에지에 응답하여 독출 명령(RC)이 수신된 후 1 사이클 후의 외부 클럭 신호(ECLK)의 상승 에지에 응답하여 다음 독출 명령(RC)이 수신된다. 따라서 테스트 동작 모드에서 CCD = 1tCK임을 알 수 있다.
외부 클럭 신호(ECLK)의 상승 에지에 응답하여 제 1 클럭 신호(PCSLEB)가 활성화된다.(1) 로우 레벨로 활성화 된 제 1 클럭 신호(PCSLEB)는 일정한 시간이 지난 후 자동적으로 하이 레벨로 비활성화 된다. 제 1 클럭 신호(PCSLEB)가 로우 레벨로 활성화되면 칼럼 선택 신호(CSL)가 하이 레벨로 활성화된다.(2)
외부 클럭 신호(ECLK)의 하강 에지에 응답하여 제 2 클럭 신호(PCSLDB)가 활성화된다.(3) 제 1 클럭 신호(PCSLEB)의 활성화 이후 제 2 클럭 신호(PCSLDB)가 활성화되는 시간이 도 1의 타이밍도에서 제 1 클럭 신호(PCSLEB)의 활성화 이후 제 2 클럭 신호(PCSLDB)가 활성화되는 시간보다 빠르다.
로우 레벨로 활성화 된 제 2 클럭 신호(PCSLDB)는 일정한 시간이 지난 후 자동적으로 하이 레벨로 비활성화 된다. 제 2 클럭 신호(PCSLDB)가 로우 레벨로 활성화되면 칼럼 선택 신호(CSL)가 로우 레벨로 비활성화 된다.(4)
다음 외부 클럭 신호(ECLK)의 상승 에지에 응답하여 제 1 클럭 신호(PCSLEB)가 다시 활성화된다.(5)
도 3의 타이밍도는 외부 클럭 신호(ECLK)의 하강 에지를 이용하여 제 2 클럭 신호(PCSLDB)를 활성화시키기 위하여 별도의 버퍼가 필요하다. 따라서 반도체 메모리 장치의 면적이 증가하게 되고 전력 소비도 늘어나게 된다.
또한 도 2의 타이밍도와 같이 제 2 클럭 신호(PCSLDB)의 활성화 시점을 조절하는 경우 정상 동작 모드(DDR2 모드)와 테스트 동작 모드에서의 제 2 클럭 신호(PCSLDB)의 활성화 시점의 차이가 커서 동작의 일관성(correlation)에 문제가 발생될 수 있다.
본 발명이 이루고자하는 기술적 과제는 동작 모드에 따라 칼럼 선택 신호의 발생을 제어할 수 있는 칼럼 선택 신호 제어 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 동작 모드에 따라 칼럼 선택 신호의 발생을 제어할 수 있는 칼럼 선택 신호 제어 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 칼럼 선택 신호 제어 방법은 정상(normal) 동작 모드인지 테스트 동작 모드인지를 판단하는 단계, 테스트 동작 모드이면 활성화된 테스트 동작 모드 신호 및 활성화된 제 1 클럭 신호를 수신하고 상기 제 1 클럭 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)를 출력하는 단계 및 정상(normal) 동작 모드이면 활성화된 상기 제 1 클럭 신호에 응답하여 활성화되고 활성화된 제 2 클럭 신호에 응답하여 비활성화 되는 상기 칼럼 선택 신호를 출력하는 단계를 구비한다.
상기 제 1 클럭 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호를 출력하는 단계는, 상기 제 1 클럭 신호가 활성화되면 상기 칼럼 선택 신호를 활성화시키는 단계 및 상기 제 1 클럭 신호가 비활성화 되면 상기 칼럼 선택 신호를 비활성화 시키는 단계를 구비한다.
상기 제 1 클럭 신호의 활성화 시간은 외부 클럭 신호의 활성화 시간에 비례한다. 상기 제 1 클럭 신호는 상기 외부 클럭 신호의 활성화에 응답하여 활성화되고 상기 외부 클럭 신호의 비활성화에 응답하여 비활성화 된다.
상기 테스트 동작 모드는 상기 외부 클럭 신호의 한 주기마다 하나의 명령이 수행된다. 상기 테스트 동작 모드 신호는 상기 테스트 동작 모드동안 활성화되고 상기 정상 동작 모드동안 비활성화 된다. 상기 테스트 동작 모드 신호는 MRS(Mode Register Set) 신호이다.
상기 제 2 클럭 신호는 외부 클럭 신호의 활성화에 응답하여 활성화되고 다음 외부 클럭 신호의 활성화에 응답하여 비활성화 된다. 상기 정상 동작 모드는 상기 외부 클럭 신호의 두 주기마다 하나의 명령이 수행된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 칼럼 선택 신호 제어 회로는 제 1 제어부, 제 2 제어부 및 칼럼 선택 신호 발생부를 구비한다.
제 1 제어부는 제 1 클럭 신호를 반전하여 제 1 제어 신호로서 출력한다. 제 2 제어부는 테스트 동작 모드인 경우 테스트 동작 모드 신호를 제 2 제어 신호로서 출력하고 정상(normal) 동작 모드인 경우 제 2 클럭 신호를 반전시켜 상기 제 2 제어 신호로서 출력한다.
칼럼 선택 신호 발생부는 테스트 동작 모드이면 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 수신하고 상기 제 1 제어 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)를 출력하고, 정상 동작 모드이면 상기 제 1 제어 신호의 활성화에 응답하여 활성화되고 상기 제 2 제어 신호의 활성화에 응답하여 비활성화 되는 상기 칼럼 선택 신호를 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 칼럼 선택 신호 제어 방법을 설명하는 플로우 차트이다.
도 4를 참조하면, 본 발명의 실시예에 따른 칼럼 선택 신호 제어 방법(400)은 정상(normal) 동작 모드인지 테스트 동작 모드인지를 판단하는 410 단계, 테스트 동작 모드이면 활성화된 테스트 동작 모드 신호 및 활성화된 제 1 클럭 신호를 수신하고 상기 제 1 클럭 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)를 출력하는 420 단계 및 정상(normal) 동작 모드이면 활성화된 상기 제 1 클럭 신호에 응답하여 활성화되고 활성화된 제 2 클럭 신호에 응답하여 비활성화 되는 상기 칼럼 선택 신호를 출력하는 430 단계를 구비한다.
도 5는 본 발명의 실시예에 따른 칼럼 선택 신호 제어 회로를 설명하는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 칼럼 선택 신호 제어 회로(500)는 제 1 제어부(510), 제 2 제어부(520) 및 칼럼 선택 신호 발생부(530)를 구비한다.
제 1 제어부(510)는 제 1 클럭 신호(PCSLEB)를 반전하여 제 1 제어 신호(CTRLS1)로서 출력한다. 제 2 제어부(520)는 테스트 동작 모드인 경우 테스트 동작 모드 신호(SDR)를 제 2 제어 신호(CTRLS2)로서 출력하고 정상(normal) 동작 모드인 경우 제 2 클럭 신호(PCSLDB)를 반전시켜 제 2 제어 신호(CTRLS2)로서 출력한다.
칼럼 선택 신호 발생부(530)는 테스트 동작 모드이면 제 1 제어 신호(CTRLS1) 및 제 2 제어 신호(CTRLS2)를 수신하고 제 1 제어 신호(CTRLS1)의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)(CSL)를 출력하고, 정상 동작 모드이면 제 1 제어 신호(CTRLS1)의 활성화에 응답하여 활성화되고 제 2 제어 신호(CTRLS2)의 활성화에 응답하여 비활성화 되는 칼럼 선택 신호(CSL)를 출력한다.
도 6(a)는 도 5의 칼럼 선택 신호 제어 회로가 정상 동작 모드에서 동작하는 경우를 설명하는 타이밍도이다.
도 6(b)는 도 5의 칼럼 선택 신호 제어 회로가 테스트 동작 모드에서 동작하는 경우를 설명하는 타이밍도이다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 실시예에 따른 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로의 동작을 설명한다.
먼저, 정상(normal) 동작 모드인지 테스트 동작 모드인지를 판단한다.(410 단계) 여기서, 테스트 동작 모드는 외부 클럭 신호(ECLK)의 한 주기마다 하나의 명령이 수행되는 동작 모드이다. 즉, CCD = 1tCK 인 경우이다. 정상 동작 모드는 외부 클럭 신호(ECLK)의 두 주기마다 하나의 명령이 수행되는 동작 모드이다.
즉, CDD = 2tCK인 경우이다. 다시 말하면, 테스트 동작 모드는 SDR 모드이고 정상 동작 모드는 DDR2 모드이다. 외부 클럭 신호(ECLK)에 대해서는 후술된다.
테스트 동작 모드이면 활성화된 테스트 동작 모드 신호(SDR) 및 활성화된 제 1 클럭 신호(PCSLEB)를 수신하고 제 1 클럭 신호(PCSLEB)의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(CSL)를 출력한다.(420 단계)
제 420 단계는 제 1 클럭 신호(PCSLEB)가 활성화되면 칼럼 선택 신호(CSL)를 활성화시키는 단계 및 제 1 클럭 신호(PCSLEB)가 비활성화 되면 칼럼 선택 신호(CSL)를 비활성화 시키는 단계를 구비한다.
테스트 동작 모드에서의 칼럼 선택 신호 제어 회로(500)의 동작을 좀 더 설명한다. 제 1 제어부(510)는 제 1 인버터(INV1), 제 2 인버터(INV2) 및 제 1 반전 논리곱 수단(515)을 구비한다.
제 1 인버터(INV1)는 제 1 클럭 신호(PCSLEB)를 반전시킨다. 제 1 반전 논리곱 수단(515)은 제 1 인버터(INV1)의 출력과 제 1 칼럼 어드레스 신호(SCA1)를 반전 논리곱한다. 제 2 인버터(INV2)는 제 1 반전 논리곱 수단(515)의 출력을 반전하여 제 1 제어 신호(CTRLS1)로서 출력한다.
제 2 제어부(520)는 제 3 인버터(INV3), 반전 논리합 수단(525) 및 제 4 인버터(INV4)를 구비한다. 제 3 인버터(INV3)는 제 2 클럭 신호(PCSLDB)를 반전하여 출력한다. 반전 논리합 수단(525)은 제 3 인버터(INV3)의 출력과 테스트 동작 모드 신호(SDR)를 반전 논리합 한다.
제 4 인버터(INV4)는 반전 논리합 수단(525)의 출력을 반전하여 제 2 제어 신호(CTRLS2)로서 출력한다. 테스트 동작 모드 신호(SDR)는 테스트 동작 모드동안 활성화되고 정상 동작 모드동안 비활성화 된다.
설명의 편의를 위하여 테스트 동작 모드 신호(SDR)가 활성화되면 테스트 동작 모드 신호(SDR)가 하이 레벨로 발생되고 테스트 동작 모드 신호(SDR)가 비활성화 되면 테스트 동작 모드 신호(SDR)가 로우 레벨로 발생되는 것으로 가정한다. 그러나 반대의 가정도 가능한 것은 당연하다. 테스트 동작 모드 신호(SDR)는 MRS(Mode Register Set) 신호이다.
제 1 클럭 신호(PCSLEB)는 외부 클럭 신호(ECLK)의 활성화에 응답하여 활성화되고(1) 외부 클럭 신호(ECLK)의 비활성화에 응답하여 비활성화 된다.(3) 따라서, 제 1 클럭 신호(PCSLEB)의 활성화 시간은 외부 클럭 신호(ECLK)의 활성화 시간에 비례한다.
이는 도 6(b)로부터 알 수 있다. 외부 클럭 신호(ECLK)는 반도체 메모리 장치의 시스템 클럭일 수 있다. 제 1 클럭 신호(PCSLEB)는 제 2 레벨일 경우 활성화되고 제 1 레벨일 경우 비활성화 된다.
제 1 클럭 신호(PCSLEB)가 활성화되면 칼럼 선택 신호(CSL)가 활성화된다.(2) 즉, 제 1 클럭 신호(PCSLEB)가 로우 레벨로 되면 제 1 제어부(510)는 제 1 제어 신호(CTRLS1)를 하이 레벨로 출력한다. 제 1 칼럼 어드레스 신호(SCA1)는 칼럼 선택 신호(CSL)가 인가될 칼럼 어드레스를 선택하는 어드레스의 하나로서 하이 레벨로 인가된다.
테스트 동작 모드이므로 제 2 제어부(520)로 인가되는 테스트 동작 모드 신호(SDR)는 하이 레벨이며 제 2 제어 신호(CTRLS2)는 제 2 클럭 신호(PCSLDB)의 레벨에 상관없이 하이 레벨로 출력된다.
칼럼 선택 신호 발생부(530)는 제 2 반전 논리곱 수단(535), 제 1 내지 제 3 트랜지스터(TR1, TR2, TR3), 래치부(540) 및 제 5 인버터(INV5)를 구비한다.
제 2 반전 논리곱 수단(535)은 제 2 칼럼 어드레스 신호(SCA2) 및 제 2 제어 신호(CTRLS2)를 반전 논리곱 한다. 제 1 트랜지스터(TR1)는 전원 전압(VCC)에 제 1 단이 연결되고 제 2 반전 논리곱 수단(535)의 출력이 게이트로 인가되며 제 1 노드(N1)에 제 2 단이 연결된다.
제 2 트랜지스터(TR2)는 제 1 노드(N1)에 제 1 단이 연결되고 제 2 제어 신호(CTRLS2)가 게이트로 인가된다. 제 3 트랜지스터(TR3)는 제 2 트랜지스터(TR2)의 제 2 단에 제 1 단이 연결되고 제 2 반전 논리곱 수단(535)의 출력이 게이트로 인가되며 제 2 단이 접지 전압(VSS)에 연결된다.
래치부(540)는 제 1 노드(N1)의 논리 값을 수신하여 래치한다. 제 5 인버터(INV5)는 래치부(540)의 출력을 반전시켜 칼럼 선택 신호(CSL)로서 출력한다.
테스트 동작 모드에서 하이 레벨로 발생된 제 2 제어 신호(CTRLS2)는 제 2 트랜지스터(TR2)를 턴 온 시킨다. 테스트 동작 모드동안 제 2 제어 신호(CTRLS2)는 계속하여 하이 레벨이므로 테스트 동작 모드동안 제 2 트랜지스터(TR2)는 계속하여 턴 온 된다.
제 2 칼럼 어드레스 신호(SCA2)는 칼럼 선택 신호(CSL)가 인가될 칼럼 어드레스를 선택하는 어드레스의 하나로서 하이 레벨로 인가된다. 제 2 칼럼 어드레스 신호(SCA2)와 제 1 제어 신호(CTRLS1)가 모두 하이 레벨이므로 제 2 반전 논리곱 수단(535)의 출력은 로우 레벨이다.
그러면, 제 1 트랜지스터(TR1)는 턴 온 되고 제 3 트랜지스터는 턴 오프 된다. 제 1 트랜지스터(TR1)가 턴 온 되면 제 1 노드(N1)의 전압 레벨은 전원 전압(VCC)에 의하여 하이 레벨이 되고 래치부(540)와 제 5 인버터(INV5)에 의해서 칼럼 선택 신호(CSL)도 하이 레벨로 활성화된다. (도 6(b)의 (2)참조)
외부 클럭 신호(ECLK)의 하강 에지에 응답하여 제 1 클럭 신호(PCSLEB)가 비활성화 된다. 즉, 제 1 클럭 신호(PCSLEB)가 하이 레벨로 전환된다.(3) 그러면 제 1 제어 신호(CTRLS1)는 로우 레벨로 된다. 테스트 동작 모드에서 제 2 제어 신호(CTRLS2)는 계속하여 하이 레벨이다.
따라서, 제 2 반전 논리곱 수단(535)의 출력은 하이 레벨이 되고 제 1 트랜지스터(TR1)는 턴 오프 되고 제 3 트랜지스터(TR3)는 턴 온 된다. 그러면 제 1 노드(N1)의 전압 레벨은 접지 전압(VSS)에 의하여 로우 레벨이 되고 래치부(540)와 제 5 인버터(INV5)에 의해서 칼럼 선택 신호(CSL)도 로우 레벨로 비활성화된다.(도 6(b)의 (4)참조)
테스트 동작 모드에서는 제 2 제어 신호(CTRLS2)는 계속하여 하이 레벨로 발생되므로 제 2 트랜지스터(TR2)는 계속하여 턴 온 상태를 유지하고 제 1 클럭 신호(PCSLEB)의 레벨 변화에 따라 칼럼 선택 신호(CSL)의 활성화 및 비 활성화가 제어된다.
칼럼 선택 신호(CSL)의 활성화 시간(ⅲ)은 제 1 클럭 신호(PCSLEB)의 활성화 시간(ⅱ)에 비례한다. 제 1 클럭 신호(PCSLEB)의 활성화 시간(ⅱ)이 외부 클럭 신호(ECLK)의 활성화 시간(ⅰ)에 비례하므로 결국 칼럼 선택 신호(CSL)의 활성화 시간(ⅲ)은 외부 클럭 신호(ECLK)의 활성화 시간(ⅰ)에 비례한다.
정상(normal) 동작 모드이면 활성화된 제 1 클럭 신호(PCSLEB)에 응답하여 활성화되고 활성화된 제 2 클럭 신호(PCSLDB)에 응답하여 비활성화 되는 칼럼 선택 신호(CSL)를 출력한다.(430 단계)
정상 동작 모드는 외부 클럭 신호(ECLK)의 두 주기마다 하나의 명령이 수행되는 동작 모드이다. 즉, CCD = 2tCK 인 경우이다.
도 6(a)를 참조하면, 제 1 클럭 신호(PCSLEB)가 외부 클럭 신호(ECLK)의 상승 에지에 응답하여 로우 레벨로 활성화된다.(1) 그러면 제 1 제어 신호(CTRLS1)는 하이 레벨로 출력된다. 정상 동작 모드이므로 테스트 동작 모드 신호(SDR)는 로우 레벨이다. 도 6(a)에서 알 수 있듯이 제 2 클럭 신호(PCSLDB)는 하이 레벨이다. 따라서 제 2 제어 신호(CTRLS2)는 로우 레벨로 발생된다.
제 1 제어 신호(CTRLS1)는 하이 레벨이고 제 2 제어 신호(CTRLS2)는 로우 레벨이므로 제 1 트랜지스터(TR1)는 턴 온 되고 제 2 트랜지스터(TR2) 및 제 3 트랜지스터(TR3)는 턴 오프 된다. 그러면 칼럼 선택 신호(CSL)는 하이 레벨로 활성화된다.(2)
외부 클럭 신호(ECLK)의 다음 상승 에지에 응답하여 제 2 클럭 신호(PCSLDB)가 로우 레벨로 활성화된다.(3) 이 때 제 1 클럭 신호(PCSLEB)도 하이 레벨로 비활성화 된 상태이다. 따라서 제 1 제어 신호(CTRLS1)는 로우 레벨로 발생되고 제 2 제어 신호(CTRLS2)는 하이 레벨로 발생된다.
그러면 제 1 트랜지스터(TR1)는 턴 오프 되고 제 2 트랜지스터(TR2) 및 제 3 트랜지스터(TR3)는 턴 온 된다. 따라서 칼럼 선택 신호(CSL)는 로우 레벨로 비활성화 된다.(4)
이와 같이 정상 동작 모드에서는 제 1 클럭 신호(PCSLEB)가 활성화되면 칼럼 선택 신호(CSL)가 활성화되고 제 2 클럭 신호(PCSLDB)가 활성화되면 칼럼 선택 신호(CSL)가 비 활성화된다.
그러나 테스트 동작 모드에서는 제 1 클럭 신호(PCSLEB)의 활성화 시간 동안만 칼럼 선택 신호(CSL)가 활성화된다. 즉, 본 발명의 실시예에 따른 칼럼 선택 신호 제어 회로(500)는 정상 동작 모드에서는 래치 타입(Latch type) CSL 방식으로 동작되고 테스트 동작 모드에서는 스태틱 타입(Static type) CSL 방식으로 동작된다.
따라서, 별도의 로직 회로를 이용하지 아니하고 동작 모드에 따라 칼럼 선택 신호를 제어하는 방식을 선택적으로 할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로는 별도의 회로 로직의 증가 없이 동작 모드에 따라 칼럼 선택 신호를 제어하는 방법을 선택할 수 있는 장점이 있다. 따라서 DDR2 모드로 동작되는 반도체 메모리 장치에서 테스트 동작 시 효과적으로 CCD = 1tCK를 구현할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적으로 DDR2 모드에서 칼럼 선택 신호를 제어하는 동작을 설명하는 타이밍도이다.
도 2는 테스트 동작 모드에서 칼럼 선택 신호를 제어하는 동작을 설명하는 타이밍도이다.
도 3은 테스트 동작 모드에서 칼럼 선택 신호를 제어하는 동작을 설명하는 다른 타이밍도이다.
도 4는 본 발명의 실시예에 따른 칼럼 선택 신호 제어 방법을 설명하는 플로우 차트이다.
도 5는 본 발명의 실시예에 따른 칼럼 선택 신호 제어 회로를 설명하는 도면이다.
도 6(a)는 도 5의 칼럼 선택 신호 제어 회로가 정상 동작 모드에서 동작하는 경우를 설명하는 타이밍도이다.
도 6(b)는 도 5의 칼럼 선택 신호 제어 회로가 테스트 동작 모드에서 동작하는 경우를 설명하는 타이밍도이다.

Claims (22)

  1. 정상(normal) 동작 모드인지 테스트 동작 모드인지를 판단하는 단계 ;
    테스트 동작 모드이면 활성화된 테스트 동작 모드 신호 및 활성화된 제 1 클럭 신호를 수신하고 상기 제 1 클럭 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)를 출력하는 단계 ; 및
    정상(normal) 동작 모드이면 활성화된 상기 제 1 클럭 신호에 응답하여 활성화되고 활성화된 제 2 클럭 신호에 응답하여 비활성화 되는 상기 칼럼 선택 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  2. 제 1항에 있어서, 상기 제 1 클럭 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호를 출력하는 단계는,
    상기 제 1 클럭 신호가 활성화되면 상기 칼럼 선택 신호를 활성화시키는 단계 ; 및
    상기 제 1 클럭 신호가 비활성화 되면 상기 칼럼 선택 신호를 비활성화 시키는 단계를 구비하는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  3. 제 1항에 있어서, 상기 제 1 클럭 신호의 활성화 시간은,
    외부 클럭 신호의 활성화 시간에 비례하는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  4. 제 3항에 있어서, 상기 제 1 클럭 신호는,
    상기 외부 클럭 신호의 활성화에 응답하여 활성화되고 상기 외부 클럭 신호의 비활성화에 응답하여 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  5. 제 3항에 있어서, 상기 테스트 동작 모드는,
    상기 외부 클럭 신호의 한 주기마다 하나의 명령이 수행되는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  6. 제 1항에 있어서, 상기 테스트 동작 모드 신호는,
    상기 테스트 동작 모드동안 활성화되고 상기 정상 동작 모드동안 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  7. 제 1항에 있어서, 상기 테스트 동작 모드 신호는,
    MRS(Mode Register Set) 신호인 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  8. 제 1항에 있어서, 상기 제 2 클럭 신호는,
    외부 클럭 신호의 활성화에 응답하여 활성화되고 다음 외부 클럭 신호의 활성화에 응답하여 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  9. 제 1항에 있어서, 상기 정상 동작 모드는,
    상기 외부 클럭 신호의 두 주기마다 하나의 명령이 수행되는 것을 특징으로 하는 칼럼 선택 신호 제어 방법.
  10. 제 1 클럭 신호를 반전하여 제 1 제어 신호로서 출력하는 제 1 제어부 ;
    테스트 동작 모드인 경우 테스트 동작 모드 신호를 제 2 제어 신호로서 출력하고 정상(normal) 동작 모드인 경우 제 2 클럭 신호를 반전시켜 상기 제 2 제어 신호로서 출력하는 제 2 제어부 ; 및
    테스트 동작 모드이면 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 수신하고 상기 제 1 제어 신호의 활성화 시간에 비례하여 활성화되는 칼럼 선택 신호(Column Selection Line)를 출력하고, 정상 동작 모드이면 상기 제 1 제어 신호의 활성화에 응답하여 활성화되고 상기 제 2 제어 신호의 활성화에 응답하여 비활성화 되는 상기 칼럼 선택 신호를 출력하는 칼럼 선택 신호 발생부를 구비하는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  11. 제 10항에 있어서, 상기 제 1 클럭 신호의 활성화 시간은,
    외부 클럭 신호의 활성화 시간에 비례하는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  12. 제 11항에 있어서, 상기 제 1 클럭 신호는,
    상기 외부 클럭 신호의 활성화에 응답하여 활성화되고 상기 외부 클럭 신호의 비활성화에 응답하여 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  13. 제 12항에 있어서, 상기 테스트 동작 모드는,
    상기 외부 클럭 신호의 한 주기마다 하나의 명령이 수행되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  14. 제 10항에 있어서, 상기 제 1 제어부는,
    상기 제 1 클럭 신호를 반전하는 제 1 인버터 ;
    상기 제 1 인버터의 출력과 제 1 칼럼 어드레스 신호를 반전 논리곱하는 제 1 반전 논리곱 수단 ; 및
    상기 제 1 반전 논리곱 수단의 출력을 반전하여 상기 제 1 제어 신호로서 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  15. 제 14항에 있어서, 상기 제 1 클럭 신호는,
    제 2 레벨일 경우 활성화되고 제 1 레벨일 경우 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  16. 제 10항에 있어서, 상기 테스트 동작 모드 신호는,
    상기 테스트 동작 모드동안 활성화되고 상기 정상 동작 모드동안 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  17. 제 10항에 있어서, 상기 테스트 동작 모드 신호는,
    MRS(Mode Register Set) 신호인 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  18. 제 10항에 있어서, 상기 제 2 클럭 신호는,
    외부 클럭 신호의 활성화에 응답하여 활성화되고 다음 외부 클럭 신호의 활성화에 응답하여 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  19. 제 18항에 있어서, 상기 정상 동작 모드는,
    상기 외부 클럭 신호의 두 주기마다 하나의 명령이 수행되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  20. 제 18항에 있어서, 상기 제 2 클럭 신호는,
    제 2 레벨일 경우 활성화되고 제 1 레벨일 경우 비활성화 되는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  21. 제 10항에 있어서, 상기 제 2 제어부는,
    상기 제 2 클럭 신호를 반전하여 출력하는 제 3 인버터 ;
    상기 제 3 인버터의 출력과 상기 테스트 동작 모드 신호를 반전 논리합하는 반전 논리합 수단 ; 및
    상기 반전 논리합 수단의 출력을 반전하여 상기 제 2 제어 신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
  22. 제 10항에 있어서, 상기 칼럼 선택 신호 발생부는,
    제 2 칼럼 어드레스 신호 및 상기 제 2 제어 신호를 반전 논리곱 하는 제 2 반전 논리곱 수단 ;
    전원 전압에 제 1 단이 연결되고 상기 제 2 반전 논리곱 수단의 출력이 게이트로 인가되며 제 1 노드에 제 2 단이 연결되는 제 1 트랜지스터 ;
    상기 제 1 노드에 제 1 단이 연결되고 상기 제 2 제어 신호가 게이트로 인가되는 제 2 트랜지스터 ;
    상기 제 2 트랜지스터의 제 2 단에 제 1 단이 연결되고 상기 제 2 반전 논리곱 수단의 출력이 게이트로 인가되며 제 2 단이 접지 전압에 연결되는 제 3 트랜지스터 ;
    상기 제 1 노드의 논리 값을 수신하여 래치하는 래치부 ; 및
    상기 래치부의 출력을 반전시켜 상기 칼럼 선택 신호로서 출력하는 제 5 인버터를 구비하는 것을 특징으로 하는 칼럼 선택 신호 제어 회로.
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