JP4907601B2 - プリアンブル機能を有する半導体メモリ装置 - Google Patents

プリアンブル機能を有する半導体メモリ装置 Download PDF

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Description

本発明は半導体メモリ装置に係り、特にプリアンブル機能を有する半導体メモリ装置に関する。
プリアンブル機能を有する半導体メモリ装置、例えば、ＤＤＲ ＳＤＲＡＭ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）から出力されるデータはプリアンブル区間が終わった時点から出力され始める。
図１は、従来のプリアンブル機能を有する半導体メモリ装置のタイミング図である。図１を参照しながら説明すると、読出し命令ＲＥＡＤが外部クロック信号ＥＣＬＫに同期して半導体メモリ装置（図示せず）に入力されることに応じて、レイテンシ制御信号Ｌａｔｅｎｃｙｄｓが内部クロック信号ＤＬＬ ＣＬＫに同期して活性化される。レイテンシ制御信号Ｌａｔｅｎｃｙｄｓが活性化されると、これに応じて半導体メモリ装置の出力データストローブ信号ＤＱＳがハイインピーダンス状態から論理ローに遷移し、それによって出力データＤＱはプリアンブルされる。プリアンブル区間ｔｐは内部クロック信号ＤＬＬ ＣＬＫの１サイクルの間だけ続く。そして、この間にレイテンシ信号Ｌａｔｅｎｃｙが活性化されると、出力データストローブ信号ＤＱＳが活性化されて半導体メモリ装置の外部に出力される。
このように従来の技術によれば、プリアンブル区間ｔｐが内部クロック信号ＤＬＬ ＣＬＫの１サイクルの間だけ発生するために、半導体メモリ装置の動作周波数が低い時はプリアンブル区間ｔｐを確保するのに問題がない。しかし、半導体メモリ装置の動作周波数が高くなると、例えば３００ＭＨｚ以上になると、内部クロック信号ＤＬＬ ＣＬＫのデューティサイクルが非常に短くなるのでプリアンブル区間ｔｐの開始時点が遅延したり、プリアンブル区間ｔｐが無くなったりする。そうなれば半導体メモリ装置の出力データは安全に出力できない。
このように、半導体メモリ装置の動作周波数が高まるほどプリアンブル区間ｔｐの確保が難しくなる問題点がある。
本発明が解決しようとする技術的課題は、例えば、プリアンブル区間を十分に確保する半導体メモリ装置を提供することにある。
前記技術的課題を解決するために本発明は、プリアンブル機能を有する半導体メモリ装置において、出力データストローブ信号を発生して前記半導体メモリ装置の外部に出力する出力ドライバと、前記半導体メモリ装置に入力される読出し命令の活性化に同期させて前記出力ドライバの出力端をハイインピーダンス状態から論理ローに遷移させることによって前記出力データストローブ信号をプリアンブルするプリアンブル部とを具備するプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答してデータ信号を発生するデータ制御部と、前記データ信号に応答して出力データストローブ信号を発生する出力ドライバと、前記半導体メモリ装置に入力される読出し命令に応答してプリアンブル制御信号を出力するプリアンブル制御部と、前記プリアンブル制御信号が活性化された場合に、前記出力ドライバの出力端をハイインピーダンス状態から論理ローに遷移させて前記出力データストローブ信号をプリアンブルするプリアンブル部とを具備するプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置の内部で発生したデータ信号及び制御信号に応答して出力データストローブ信号を発生し、前記データ信号が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、前記半導体メモリ装置に入力される読出し命令に応答して発生したプリアンブル制御信号と前記データ信号のうち少なくとも一つが論理ハイである場合に、前記制御信号を論理ハイに出力して前記プルダウン部に伝達する論理部とを具備し、前記出力ドライバの出力は、待機時にはハイインピーダンス状態に維持され、前記プリアンブル制御信号が活性化された場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置の出力データストローブ信号がプリアンブルされるプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答してデータ信号を出力するデータ制御部と、出力データストローブ信号を発生し、前記データ制御部から出力されるデータ信号が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、前記半導体メモリ装置に入力される読出し命令に応答してプリアンブル制御信号を出力するプリアンブル制御部と、前記プリアンブル制御信号と前記データ信号のうちの少なくとも一つが論理ハイである場合に論理ハイを出力して前記プルダウン部に印加し、前記プリアンブル制御信号が活性化された場合に前記出力データストローブ信号を論理ローに遷移させて前記出力データストローブ信号をプリアンブルする論理部とを具備するプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、半導体メモリ装置において、前記半導体メモリ装置の外部にデータストローブ信号を出力する出力ドライバと、前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期した制御信号により前記データストローブ信号をハイインピーダンス状態から論理ローに遷移させるプリアンブル部とを具備する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答してデータ信号を発生するデータ制御部と、前記データ信号に応答してデータストローブ信号を出力する出力ドライバと、前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させてプリアンブル制御信号を出力するプリアンブル制御部と、前記プリアンブル制御信号が活性化された場合に、前記データストローブ信号をハイインピーダンス状態から論理ローに遷移させるプリアンブル部とを具備する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、半導体メモリ装置において、前記半導体メモリ装置の内部で発生したデータ信号及び制御信号に応答してデータストローブ信号を発生し、前記データ信号が論理ローである場合に活性化されて前記データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号が論理ハイである場合に活性化されて前記データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させて発生したプリアンブル制御信号及び前記データ信号のうちの少なくとも一つが論理ハイである場合に、前記制御信号を論理ハイに出力して前記プルダウン部に伝達する論理部を具備し、前記出力ドライバの出力は、待機時にはハイインピーダンス状態に維持され、前記プリアンブル制御信号が活性化された場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それにより前記半導体メモリ装置のデータストローブ信号がプリアンブルされる半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に前記半導体メモリ装置の内部で発生したデータに応答してデータ信号を出力するデータ制御部と、データストローブ信号を発生し、前記データ制御部から出力されるデータ信号が論理ローである場合に活性化されて前記データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号が論理ハイである場合に活性化されて前記データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させてプリアンブル制御信号を出力するプリアンブル制御部と、前記プリアンブル制御信号と前記データ信号のうちの少なくとも一つが論理ハイである場合に論理ハイを出力して前記プルダウン部に印加し、前記プリアンブル制御信号が活性化された場合に前記データストローブ信号を論理ローに遷移させて前記データストローブ信号をプリアンブルする論理部とを具備する半導体メモ李装置を提供する。
前記技術的課題を解決するために本発明はまた、読出し命令を入力する制御部と、前記読出し命令を入力する制御部に応答してプリアンブル制御信号を活性化するプリアンブル制御部とを具備する半導体装置を提供する。
前記技術的課題を解決するために本発明はまた、外部クロックを入力するインターフェースと、前記外部クロックに同期してプリアンブルを制御するプリアンブル制御信号を活性化するプリアンブル制御部とを具備する半導体装置を提供する。
前記技術的課題を解決するために本発明はまた、レイテンシ信号が入力された場合にデータストローブ信号を出力する出力ドライバと、データストローブ信号に応じて論理レベルを変化させてプリアンブルを開始するプリアンブル制御信号を活性化するプリアンブル制御部とを具備する半導体装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答して出力データストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも１つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部とを具備し、前記出力ドライバの出力は、待機時には、出力制御信号（Ｄ１）が非活性化されてハイインピーダンス状態に維持され、前記制御信号(P2)が論理ハイに活性化された場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置の出力データストローブ信号がプリアンブルされることを特徴とするプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号(D1)を出力するデータ制御部と、出力データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、外部クロック信号に同期されて前記半導体メモリ装置に入力される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号(P1)を活性化させるプリアンブル制御部と、前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも１つが論理ハイである場合に前記制御信号(P2)を論理ハイに出力として前記プルダウン部に印加し、前記プリアンブル制御信号が活性化される場合、前記出力データストローブ信号を論理ローとして遷移させて前記出力データストローブ信号をプリアンブルさせる論理部とを具備することを特徴とするプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、半導体メモリ装置において、前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答してデータストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、前記プリアンブル制御信号(P1)及び前記出力制御信号(D1)のうちの少なくとも１つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部を具備し、前記出力ドライバの出力は、待機時には、出力制御信号（Ｄ１）が非活性化されてハイインピーダンス状態に維持され、前記制御信号(P2)が論理ハイに活性化される場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置のデータストローブ信号がプリアンブルされることを特徴とする半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号（Ｄ１）を出力するデータ制御部と、データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号（Ｄ１）が論理ローである場合に活性化されて前記データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号（Ｐ２）が論理ハイである場合に活性化されて前記データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させてプリアンブル制御信号（Ｐ１）を出力するプリアンブル制御部と、前記プリアンブル制御信号（Ｐ１）と前記出力制御信号（Ｄ１）のうち少なくとも一つが論理ハイである場合に前記制御信号（Ｐ２）を論理ハイとして前記プルダウン部に印加する論理部とを具備することを特徴とする半導体メモリ装置を提供する。
前記本発明によって半導体メモリ装置の出力データストローブ信号のプリアンブル区間は十分に確保される。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照する必要がある。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
図２は、本発明の第１実施形態によるプリアンブル機能を有する半導体メモリ装置のブロック図である。図２を参照すれば、プリアンブル機能を有する半導体メモリ装置２０１はレイテンシ制御部２１１、データ制御部２２１、出力ドライバ２３１、プリアンブル制御部２４１及びプリアンブル部２５１を具備する。
レイテンシ制御部２１１は内部クロック信号ＤＬＬ ＣＬＫ、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）レイテンシ情報信号ＣＬＩＮＦ及び読出し命令ＲＥＡＤを入力し、レイテンシ信号ＬＡＴを発生する。読出し命令ＲＥＡＤは外部クロック信号ＥＣＬＫに同期してレイテンシ制御部２１１に入力され、ＣＡＳレイテンシ情報信号ＣＬＩＮＦは内部クロック信号ＤＬＬ ＣＬＫに同期してレイテンシ制御部２１１に入力される。ＣＡＳレイテンシ情報信号ＣＬＩＮＦはＣＬ２（ＣＡＳ Ｌａｔｅｎｃｙ ２）、ＣＬ３、ＣＬ４のような半導体メモリ装置２０１のレイテンシ長を設定する。
データ制御部２２１は、レイテンシ信号ＬＡＴ及び半導体メモリ装置２０１のメモリセル（図示せず）から出力された内部データＤｏｕｔを入力する。データ制御部２２１は、内部データＤｏｕｔが入力された状態でレイテンシ信号ＬＡＴが活性化されると出力制御信号Ｄ１を発生する。出力制御信号Ｄ１は外部クロック信号ＥＣＬＫと類似したクロック信号で構成される。データ制御部２２１は、例えばマルチプレクサで構成されうる。
出力ドライバ２３１は、データ制御部２２１から出力される出力制御信号Ｄ１をバッファリングして半導体メモリ装置２０１の外部に出力する。出力ドライバ２３１は、出力制御信号Ｄ１を反転して半導体メモリ装置２０１の出力データストローブ信号ＤＱＳとして出力する。出力ドライバ２３１は出力制御信号Ｄ１が非活性化されると出力データストローブ信号ＤＱＳをハイインピーダンス状態に維持する。
プリアンブル制御部２４１は、読出し命令ＲＥＡＤに応答してプリアンブル制御信号Ｐ１を出力する。すなわち、プリアンブル制御部２４１は読出し命令ＲＥＡＤが活性化されるとプリアンブル制御信号Ｐ１を活性化する。言い換えれば、半導体メモリ装置２０１に印加される外部クロック信号ＥＣＬＫのクロックに同期して読出し命令ＲＥＡＤが入力され、読出し命令ＲＥＡＤが入力される外部クロック信号ＥＣＬＫのクロックに同期して制御信号Ｐ１がプリアンブル制御部２４１から出力される。
プリアンブル部２５１は、プリアンブル制御信号Ｐ１が活性化されると、それに従って活性化されて出力データストローブ信号ＤＱＳをハイインピーダンス状態から論理ローに遷移させ、これによって出力データストローブ信号ＤＱＳがプリアンブルされる。半導体メモリ装置２０１の出力データＤＱは、出力データストローブ信号ＤＱＳのプリアンブル区間（図６のｔｐ）が終わった時点で半導体メモリ装置２０１の外部に出力される。
本発明の第１実施形態によれば、半導体メモリ装置２０１に入力される読出し命令ＲＥＡＤの活性化に同期して出力ドライバ２３１の出力端をハイインピーダンス状態から論理ローに遷移させることによって出力データストローブ信号ＤＱＳがプリアンブルされる。すなわち、半導体メモリ装置２０１に印加される外部クロック信号ＥＣＬＫのクロックに同期して読出し命令ＲＥＡＤが入力され、読出し命令ＲＥＡＤが入力される外部クロック信号ＥＣＬＫのクロックに同期した制御信号Ｐ１が出力データストローブ信号ＤＱＳをハイインピーダンス状態から論理ローに遷移させることによって出力データストローブ信号ＤＱＳがプリアンブルされる。
このように、レイテンシ信号ＬＡＴが活性化される前に出力データストローブ信号ＤＱＳがプリアンブルされるために、出力データストローブ信号ＤＱＳのプリアンブル区間は十分に確保される。したがって、半導体メモリ装置２０１の出力データＤＱは安全に出力される。
図３は、図２に示された出力ドライバ２３１の一例を示す回路図である。図３に示す例では、出力ドライバ２３１はプルアップ部３１１及びプルダウン部３２１を具備する。
プルアップ部３１１は、出力制御信号Ｄ１が論理ローである場合に活性化されて出力データストローブ信号ＤＱＳを論理ハイに出力し、出力制御信号Ｄ１が論理ハイである場合には非活性化されて出力データストローブ信号ＤＱＳに何の影響も与えない。プルアップ部３１１は、典型的には出力制御信号Ｄ１がゲートに入力されるＰＭＯＳトランジスタで構成されうるが、ＮＭＯＳトランジスタで構成されてもよい。
プルダウン部３２１は、出力制御信号Ｄ１が論理ハイである場合に活性化されて出力データストローブ信号ＤＱＳを論理ローに出力し、出力制御信号Ｄ１が論理ローである場合には非活性化されて出力データストローブ信号ＤＱＳに何の影響も与えない。プルダウン部３２１は、典型的には出力制御信号Ｄ１がゲートに入力されるＮＭＯＳトランジスタで構成されうるが、ＰＭＯＳトランジスタで構成されてもよい。
図４は、図２に示されたプリアンブル部２５１の一例を示す回路図である。図４に示す例では、プリアンブル部２５１はプリアンブル制御信号Ｐ１がゲートに入力されるプルダウントランジスタ、例えば、ＮＭＯＳトランジスタを含む。プリアンブル部２５１は、プリアンブル制御信号Ｐ１が論理ハイであれば活性化されて出力データストローブ信号ＤＱＳを論理ローにプルダウンさせ、プリアンブル制御信号Ｐ１が論理ローであれば非活性化されて出力データストローブ信号ＤＱＳに何の影響も与えない。
図５は、図２に示されたプリアンブル制御部２４１の一例を示す回路図である。図５に示す例では、プリアンブル制御部２４１は伝送ゲート５１１、ラッチ部５２１、遅延部５３１、伝送ゲート制御部５４１、出力制御部５５１及び第１及び第２リセット部５６１、５７１を具備する。
伝送ゲート５１１は読出し命令ＲＥＡＤを受けてラッチ部５２１に伝送する。伝送ゲート５１１は、伝送ゲート制御部５４１の出力信号が論理ローであれば活性化されて読出し命令ＲＥＡＤをラッチ部５２１に伝送し、伝送ゲート制御部５４１の出力信号が論理ハイであれば非活性化されて読出し命令ＲＥＡＤをラッチ部５２１に伝送しない。
ラッチ部５２１は伝送ゲート５１１から受け取った読出し命令ＲＥＡＤをラッチする。
遅延部５３１はラッチ部５２１から出力される信号を所定時間だけ遅延させる。この所定時間は遅延部５３１の大きさによって調整することができる。なお、設計によっては遅延部５３１が不要な場合もある。
伝送ゲート制御部５４１は遅延部５３１の出力信号及び外部制御信号ＡＣＴ１を入力する。伝送ゲート制御部５４１は、遅延部５３１の出力信号が論理ローで外部制御信号ＡＣＴ１が論理ハイである場合にのみ論理ハイを出力して伝送ゲート５１１を活性化する。
出力制御部５５１は、遅延部５３１の出力信号と第２リセット部５７１の出力信号とが共に論理ハイである場合にプリアンブル制御信号Ｐ１を論理ハイに活性化させる。
第１リセット部５６１はＮＯＲゲート５６３及びＰＭＯＳトランジスタ５６５を具備し、プリチャージ信号ＰＲＥＣと書込み信号ＷＲのうちの一つが論理ハイに活性化されると、電源電圧Ｖｄｄを出力してプリアンブル制御信号Ｐ１を論理ローにリセットさせる。
第２リセット部５７１はデータ出力制御信号Ｄｏｕｔ１が論理ハイに活性化されると、プリアンブル制御信号Ｐ１を論理ローにリセットする。
プリアンブル制御部２４１の全体的な動作を説明する。半導体メモリ装置２０１の待機時には読出し命令ＲＥＡＤは論理ハイであるから、プリアンブル制御信号Ｐ１は論理ローに維持される。そのうち、読出し命令ＲＥＡＤが論理ローに活性化され、外部制御信号ＡＣＴ１が論理ハイに活性化されると、伝送ゲート５１１が活性化されて読出し命令ＲＥＡＤはラッチ部５２１に伝送される。この時、データ出力制御信号Ｄｏｕｔ１は論理ローであるために出力制御部５５１はプリアンブル制御信号Ｐ１を論理ハイに活性化する。この状態でプリチャージ信号ＰＲＥＣと書込み信号ＷＲのうち少なくとも一つが論理ハイに活性化されると、第１リセット部５６１の出力信号が論理ハイになってプリアンブル制御信号Ｐ１は論理ローに非活性化される。また、データ出力制御信号Ｄｏｕｔ１が論理ハイに活性化されると、第２リセット部５７１の出力信号が論理ローになってプリアンブル制御信号Ｐ１は論理ローにリセットされる。
図６は、図２に示されたプリアンブル部２５１にサイズの大きいプルダウントランジスタが備わった場合の半導体メモリ装置２０１のタイミング図である。図６に図示されたように、プリアンブル部２５１に備わるプルダウントランジスタのサイズが大きい場合、出力データストローブ信号ＤＱＳは読出し命令ＲＥＡＤが活性化されると直ちにハイインピーダンス状態から論理ローに遷移する。このように、半導体メモリ装置２０１から出力される出力データストローブ信号ＤＱＳのプリアンブル区間ｔｐが十分に確保されることによって、半導体メモリ装置２０１の動作周波数が高くなっても出力データＤＱは誤動作なしに安全に出力される。
図７は、図２に示されたプリアンブル部２５１にサイズの小さなプルダウントランジスタが備わった場合の半導体メモリ装置２０１のタイミング図である。図７に図示されたように、プリアンブル部２５１に備わるプルダウントランジスタのサイズが小さい場合には、出力データストローブ信号ＤＱＳは読出し命令ＲＥＡＤが活性化されると徐々にハイインピーダンス状態から論理ローに遷移する。この場合には、半導体メモリ装置２０１から出力される出力データストローブ信号ＤＱＳのプリアンブル区間ｔｐは図２に示された回路のプリアンブル区間に比べて短いが、それでもプリアンブル区間ｔｐは問題なく確保されるために半導体メモリ装置２０１の動作周波数の高低に関係なく出力データＤＱは誤動作なしに安全に出力される。
図８は、本発明の第２実施形態によるプリアンブル機能を有する半導体メモリ装置８０１のブロック図である。図８に示すように、半導体メモリ装置８０１はレイテンシ制御部８１１、データ制御部８２１、出力ドライバ８３１、プリアンブル制御部８４１及び論理部８５１を具備する。
レイテンシ制御部８１１は内部クロック信号ＤＬＬ ＣＬＫ、ＣＡＳレイテンシ情報信号ＣＬＩＮＦ及び読出し命令ＲＥＡＤを入力し、レイテンシ信号ＬＡＴを発生する。読出し命令ＲＥＡＤは外部クロック信号ＥＣＬＫに同期してレイテンシ制御部８１１に入力され、ＣＡＳレイテンシ情報信号ＣＬＩＮＦは内部クロック信号ＤＬＬ ＣＬＫに同期してレイテンシ制御部８１１に入力される。ＣＡＳレイテンシ情報信号ＣＬＩＮＦはＣＬ２、ＣＬ３、ＣＬ４のような半導体メモリ装置８０１のレイテンシ長を設定する。
データ制御部８２１は、レイテンシ信号ＬＡＴ及び半導体メモリ装置８０１のメモリセル（図示せず）から出力されたデータＤｏｕｔを入力し、出力制御信号Ｄ１を発生する。データ制御部８２１は、内部データＤｏｕｔが入力された状態でレイテンシ信号ＬＡＴが活性化されると出力制御信号Ｄ１を活性化する。出力制御信号Ｄ１は外部クロック信号ＥＣＬＫのようなクロック信号で構成される。データ制御部８２１は、例えばマルチプレクサで構成されうる。
プリアンブル制御部８４１は、読出し命令ＲＥＡＤに応答してプリアンブル制御信号Ｐ１を発生する。すなわち、プリアンブル制御部８４１は読出し命令ＲＥＡＤが活性化されるとプリアンブル制御信号Ｐ１を活性化する。言い換えれば、半導体メモリ装置８０１に印加される外部クロック信号ＥＣＬＫのクロックに同期して読出し命令ＲＥＡＤが入力され、読出し命令ＲＥＡＤが入力される外部クロック信号ＥＣＬＫのクロックに同期して制御信号Ｐ１がプリアンブル制御部８４１から出力される。
論理部８５１はプリアンブル制御信号Ｐ１及び出力制御信号Ｄ１を入力する。論理部８５１は、プリアンブル制御信号Ｐ１が活性化されると、これに応じて出力データストローブ信号ＤＱＳがハイインピーダンス状態から論理ローに遷移し、これによって半導体メモリ装置８０１から出力される出力データストローブ信号ＤＱＳがプリアンブルされる。半導体メモリ装置８０１の出力データＤＱは、出力データストローブ信号ＤＱＳのプリアンブル区間（図１１のｔｐ）が終わった時点で半導体メモリ装置８０１の外部に出力される。論理部８５１は、プリアンブル制御信号Ｐ１が論理ローである状態でデータ制御部８２１の出力信号を出力する。
出力ドライバ８３１は、データ制御部８２１から出力される出力制御信号Ｄ１をバッファリングして半導体メモリ装置８０１の外部に出力する。出力ドライバ８３１は、出力制御信号Ｄ１を反転して半導体メモリ装置８０１の出力データストローブ信号ＤＱＳとして出力する。出力ドライバ８３１は、出力制御信号Ｄ１が非活性化されると、出力データストローブ信号ＤＱＳをハイインピーダンス状態に維持する。
本発明の第２実施形態によれば、読出し命令ＲＥＡＤが活性化すると直ちに半導体メモリ装置８０１の出力データストローブ信号ＤＱＳがプリアンブルされる。すなわち、レイテンシ信号ＬＡＴが活性化される前に半導体メモリ装置８０１の出力データストローブ信号ＤＱＳがプリアンブルされるために出力データストローブ信号ＤＱＳのプリアンブル区間が十分に確保される。したがって、出力データＤＱは半導体メモリ装置８０１の動作周波数が高くなっても安全に出力される。
図９は、図８に示された出力ドライバ８３１の一例を示す回路図である。図９に示す例では、出力ドライバ８３１はプルアップ部９１１及びプルダウン部９２１を具備する。
プルアップ部９１１は、出力制御信号Ｄ１が論理ローである場合に活性化されて出力データストローブ信号ＤＱＳを論理ハイに出力し、出力制御信号Ｄ１が論理ハイである場合には非活性化されて出力データストローブ信号ＤＱＳに何の影響も与えない。プルアップ部９１１は、例えば出力制御信号Ｄ１がゲートに入力されるＰＭＯＳトランジスタで構成されうる。
プルダウン部９２１は、論理部８５１の出力信号Ｐ２が論理ハイである場合に活性化されて出力データストローブ信号ＤＱＳを論理ローに出力し、論理部８５１の出力信号Ｐ２が論理ローである場合には非活性化されて出力データストローブ信号ＤＱＳに何の影響も与えない。プルダウン部９２１は、例えば論理部８５１の出力信号Ｐ２がゲートに入力されるＮＭＯＳトランジスタで構成されうる。
図１０は、図８に示された論理部８５１の一例を示す回路図である。図１０に示す例では、論理部８５１は、出力制御信号Ｄ１とプリアンブル制御信号Ｐ１とを入力するＮＯＲゲート１０１１及びＮＯＲゲート１０１１の出力を反転させるインバータ１０２１を具備する。論理部８５１は、出力制御信号Ｄ１とプリアンブル制御信号Ｐ１のうちの少なくとも一つが論理ハイであれば出力信号Ｐ２を論理ハイに出力し、両方とも論理ローであれば出力信号Ｐ２を論理ハイに出力する。
図１１は、図８に示された半導体メモリ装置８０１のタイミング図である。図１１に図示されたように、出力データストローブ信号ＤＱＳは読出し命令ＲＥＡＤが活性化されると直ちにハイインピーダンス状態から論理ローに遷移する。このように、出力データストローブ信号ＤＱＳのプリアンブル区間ｔｐが十分に確保されることによって半導体メモリ装置８０１の動作周波数が高くなっても出力データＤＱは誤動作なしに安全に出力される。
プリアンブル制御部８４１は、図５に示されたプリアンブル制御部２４１とその構造及び動作が同一なので重複説明は省略する。
本発明の半導体メモリ装置２０１、８０１は、プリアンブルの機能を有するあらゆる半導体装置に適用されうる。
本発明に使われた特定の用語は本発明を具体例を通して説明するために使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。本技術分野の当業者であればこれに基づいて多様な変形及び均等な他の実施形式の採用が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想に基づいて定められるべきである。
前述したように本発明によれば、半導体メモリ装置（２０１、８０１）から出力される出力データストローブ信号（ＤＱＳ）のプリアンブル区間（ｔｐ）が十分に確保される。したがって、半導体メモリ装置（２０１、８０１）の動作周波数が高くなっても出力データ（ＤＱ）はそれに関係なく安全に出力される。
従来のプリアンブル機能を有する半導体メモリ装置のタイミング図である。 本発明の第１実施形態によるプリアンブル機能を有する半導体メモリ装置のブロック図である。 図２に示された出力ドライバの回路図である。 図２に示されたプリアンブル部の回路図である。 図２に示されたプリアンブル制御部の回路図である。 図２に示されたプリアンブル部にサイズの大きいプルダウントランジスタが備わった場合の半導体メモリ装置のタイミング図である。 図２に示されたプリアンブル部にサイズの小さいプルダウントランジスタが備わった場合の半導体メモリ装置のタイミング図である。 本発明の第２実施形態によるプリアンブル機能を有する半導体メモリ装置のブロック図である。 図８に示された出力ドライバの回路図である。 図８に示された論理部の回路図である。 図８に示された半導体メモリ装置のタイミング図である。
符号の説明
２０１ 半導体メモリ装置
２１１ レイテンシ制御部
２２１ データ制御部
２３１ 出力ドライバ
２４１ プリアンブル制御部
２５１ プリアンブル部

Claims (14)

  1. プリアンブル機能を有する半導体メモリ装置において、
    前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答して出力データストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、
    外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、
    前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも１つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部とを具備し、
    前記出力ドライバの出力は、
    待機時には、出力制御信号（Ｄ１）が非活性化されてハイインピーダンス状態に維持され、
    前記制御信号(P2)が論理ハイに活性化された場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置の出力データストローブ信号がプリアンブルされることを特徴とするプリアンブル機能を有する半導体メモリ装置。
  2. 前記出力制御信号（Ｄ１）は、前記読出し命令に応答して発生したレイテンシ信号が活性化された場合に前記プルアップ部に入力されることを特徴とする請求項１に記載のプリアンブル機能を有する半導体メモリ装置。
  3. プリアンブル機能を有する半導体メモリ装置において、
    前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号(D1)を出力するデータ制御部と、
    出力データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、
    外部クロック信号に同期されて前記半導体メモリ装置に入力される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号(P1)を活性化させるプリアンブル制御部と、
    前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも１つが論理ハイである場合に前記制御信号(P2)を論理ハイに出力として前記プルダウン部に印加し、前記プリアンブル制御信号が活性化される場合、前記出力データストローブ信号を論理ローとして遷移させて前記出力データストローブ信号をプリアンブルさせる論理部とを具備することを特徴とするプリアンブル機能を有する半導体メモリ装置。
  4. 前記出力ドライバは、待機時には、出力制御信号（Ｄ１）が非活性化されてハイインピーダンス状態に維持されることを特徴とする請求項３に記載のプリアンブル機能を有する半導体メモリ装置。
  5. 前記データ制御部はマルチプレクサを含んで構成されていることを特徴とする請求項３に記載のプリアンブル機能を有する半導体メモリ装置。
  6. 前記半導体メモリ装置の内部クロック信号に同期して前記読出し命令を入力し、前記レイテンシ信号を発生するレイテンシ制御部をさらに具備することを特徴とする請求項３に記載のプリアンブル機能を有する半導体メモリ装置。
  7. 前記論理部は論理和回路であることを特徴とする請求項３に記載のプリアンブル機能を有する半導体メモリ装置。
  8. 半導体メモリ装置において、
    前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答してデータストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、
    外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、
    前記プリアンブル制御信号(P1)及び前記出力制御信号(D1)のうちの少なくとも１つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部を具備し、
    前記出力ドライバの出力は、
    待機時には、出力制御信号（Ｄ１）が非活性化されてハイインピーダンス状態に維持され、
    前記制御信号(P2)が論理ハイに活性化される場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置のデータストローブ信号がプリアンブルされることを特徴とする半導体メモリ装置。
  9. 前記出力制御信号（Ｄ１）は、前記読出し命令に応答して発生したレイテンシ信号が活性化される場合に前記プルアップ部に入力されることを特徴とする請求項８に記載の半導体メモリ装置。
  10. プリアンブル機能を有する半導体メモリ装置において、
    前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号（Ｄ１）を出力するデータ制御部と、
    データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号（Ｄ１）が論理ローである場合に活性化されて前記データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号（Ｐ２）が論理ハイである場合に活性化されて前記データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、
    前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させてプリアンブル制御信号（Ｐ１）を出力するプリアンブル制御部と、
    前記プリアンブル制御信号（Ｐ１）と前記出力制御信号（Ｄ１）のうち少なくとも一つが論理ハイである場合に前記制御信号（Ｐ２）を論理ハイとして前記プルダウン部に印加する論理部とを具備することを特徴とする半導体メモリ装置。
  11. 前記出力ドライバは待機時には、出力制御信号（Ｄ１）が非活性化されてハイインピーダンス状態に維持されることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記データ制御部はマルチプレクサを含んで構成されていることを特徴とする請求項１０に記載の半導体メモリ装置。
  13. 前記半導体メモリ装置の内部クロック信号に同期して前記読出し命令を入力し、前記レイテンシ信号を発生するレイテンシ制御部をさらに具備することを特徴とする請求項１０に記載の半導体メモリ装置。
  14. 前記論理部は論理和回路であることを特徴とする請求項１０に記載の半導体メモリ装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510516B1 (ko) * 2003-01-23 2005-08-26 삼성전자주식회사 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로
KR100626375B1 (ko) * 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
US7111185B2 (en) * 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
KR100568546B1 (ko) 2004-10-19 2006-04-07 삼성전자주식회사 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법
US7440340B2 (en) 2004-10-19 2008-10-21 Samsung Electronics Co., Ltd. Output buffer of a semiconductor memory device
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
US7525360B1 (en) * 2006-04-21 2009-04-28 Altera Corporation I/O duty cycle and skew control
KR100805004B1 (ko) * 2006-06-15 2008-02-20 주식회사 하이닉스반도체 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치
KR100818709B1 (ko) * 2006-10-19 2008-04-01 주식회사 하이닉스반도체 프리앰블 구간 제어회로
US8045406B2 (en) * 2006-10-31 2011-10-25 Samsung Electronics Co., Ltd. Latency circuit using division method related to CAS latency and semiconductor memory device
KR100800487B1 (ko) 2006-12-21 2008-02-04 삼성전자주식회사 반도체 메모리 장치의 초기 동작 시 데이터 코딩 방법 및그 방법을 이용하는 반도체 메모리 장치
KR100917629B1 (ko) * 2007-12-28 2009-09-17 주식회사 하이닉스반도체 데이터 출력 제어회로
JP5489427B2 (ja) * 2008-06-27 2014-05-14 スパンション エルエルシー メモリ制御装置、メモリシステムおよびメモリ装置の制御方法。
KR100933800B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자의 출력 인에이블 신호 생성회로
KR101040242B1 (ko) 2008-10-13 2011-06-09 주식회사 하이닉스반도체 데이터 스트로브 신호 생성장치 및 이를 이용하는 반도체 메모리 장치
JP2010170597A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置及びそのリードプリアンブル信号の制御方法、並びにデータ伝送システム
KR20110001397A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 전력 소모를 줄일 수 있는 반도체 메모리 장치
JP2011024150A (ja) * 2009-07-21 2011-02-03 Elpida Memory Inc 出力ドライバ、出力ドライバを含むメモリ、メモリコントローラ及びメモリシステム
US8244964B2 (en) * 2009-12-23 2012-08-14 Spansion Llc Read preamble for data capture optimization
KR101095007B1 (ko) 2010-09-30 2011-12-20 주식회사 하이닉스반도체 온 다이 터미네이션 신호 생성회로, 생성 방법 및 이를 이용하는 반도체 장치
US8422319B2 (en) * 2011-05-30 2013-04-16 Lsi Corporation System and method for gate training in a memory system
TW201511001A (zh) 2013-09-09 2015-03-16 Realtek Semiconductor Corp 電子裝置與用於電子裝置的控制方法
KR102284103B1 (ko) * 2014-10-28 2021-08-02 삼성전자주식회사 차동 신호들 간 정전류 흐름 방지용 래치 컨트롤러를 구비한 반도체 장치
WO2017126384A1 (ja) * 2016-01-21 2017-07-27 コニカミノルタ株式会社 ガス検出装置、ガス検出方法およびガス検出プログラム
US10726883B2 (en) * 2018-01-31 2020-07-28 Samsung Electronics Co., Ltd. Integrated circuit devices having strobe signal transmitters with enhanced drive characteristics
KR20210045542A (ko) * 2019-10-16 2021-04-27 에스케이하이닉스 주식회사 출력 제어 회로 및 이를 포함하는 반도체 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215486A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体メモリ装置
JPH11213666A (ja) * 1998-01-30 1999-08-06 Mitsubishi Electric Corp 出力回路および同期型半導体記憶装置
US6260106B1 (en) * 1998-09-28 2001-07-10 Texas Instruments Incorporated Synchronous data storage system having re-drive circuits for reduced signal line loading
KR100303775B1 (ko) * 1998-10-28 2001-09-24 박종섭 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
KR100333683B1 (ko) * 1998-12-30 2002-06-20 박종섭 반도체장치의데이터스트로브신호발생기
KR100296919B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리소자의 데이터스트로브신호 출력버퍼
KR100296913B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리장치의 데이터스트로브신호 출력버퍼
KR100507855B1 (ko) * 1999-07-14 2005-08-17 주식회사 하이닉스반도체 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
KR100382736B1 (ko) * 2001-03-09 2003-05-09 삼성전자주식회사 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템

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