JP4907601B2 - プリアンブル機能を有する半導体メモリ装置 - Google Patents
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Description
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答して出力データストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも1つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部とを具備し、前記出力ドライバの出力は、待機時には、出力制御信号(D1)が非活性化されてハイインピーダンス状態に維持され、前記制御信号(P2)が論理ハイに活性化された場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置の出力データストローブ信号がプリアンブルされることを特徴とするプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号(D1)を出力するデータ制御部と、出力データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、外部クロック信号に同期されて前記半導体メモリ装置に入力される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号(P1)を活性化させるプリアンブル制御部と、前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも1つが論理ハイである場合に前記制御信号(P2)を論理ハイに出力として前記プルダウン部に印加し、前記プリアンブル制御信号が活性化される場合、前記出力データストローブ信号を論理ローとして遷移させて前記出力データストローブ信号をプリアンブルさせる論理部とを具備することを特徴とするプリアンブル機能を有する半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、半導体メモリ装置において、前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答してデータストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、前記プリアンブル制御信号(P1)及び前記出力制御信号(D1)のうちの少なくとも1つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部を具備し、前記出力ドライバの出力は、待機時には、出力制御信号(D1)が非活性化されてハイインピーダンス状態に維持され、前記制御信号(P2)が論理ハイに活性化される場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置のデータストローブ信号がプリアンブルされることを特徴とする半導体メモリ装置を提供する。
前記技術的課題を解決するために本発明はまた、プリアンブル機能を有する半導体メモリ装置において、前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号(D1)を出力するデータ制御部と、データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号(D1)が論理ローである場合に活性化されて前記データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号(P2)が論理ハイである場合に活性化されて前記データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させてプリアンブル制御信号(P1)を出力するプリアンブル制御部と、前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうち少なくとも一つが論理ハイである場合に前記制御信号(P2)を論理ハイとして前記プルダウン部に印加する論理部とを具備することを特徴とする半導体メモリ装置を提供する。
211 レイテンシ制御部
221 データ制御部
231 出力ドライバ
241 プリアンブル制御部
251 プリアンブル部
Claims (14)
- プリアンブル機能を有する半導体メモリ装置において、
前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答して出力データストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、
外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、
前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも1つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部とを具備し、
前記出力ドライバの出力は、
待機時には、出力制御信号(D1)が非活性化されてハイインピーダンス状態に維持され、
前記制御信号(P2)が論理ハイに活性化された場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置の出力データストローブ信号がプリアンブルされることを特徴とするプリアンブル機能を有する半導体メモリ装置。 - 前記出力制御信号(D1)は、前記読出し命令に応答して発生したレイテンシ信号が活性化された場合に前記プルアップ部に入力されることを特徴とする請求項1に記載のプリアンブル機能を有する半導体メモリ装置。
- プリアンブル機能を有する半導体メモリ装置において、
前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に、前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号(D1)を出力するデータ制御部と、
出力データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号(D1)が論理ローである場合に活性化されて前記出力データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号(P2)が論理ハイである場合に活性化されて前記出力データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、
外部クロック信号に同期されて前記半導体メモリ装置に入力される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号(P1)を活性化させるプリアンブル制御部と、
前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうちの少なくとも1つが論理ハイである場合に前記制御信号(P2)を論理ハイに出力として前記プルダウン部に印加し、前記プリアンブル制御信号が活性化される場合、前記出力データストローブ信号を論理ローとして遷移させて前記出力データストローブ信号をプリアンブルさせる論理部とを具備することを特徴とするプリアンブル機能を有する半導体メモリ装置。 - 前記出力ドライバは、待機時には、出力制御信号(D1)が非活性化されてハイインピーダンス状態に維持されることを特徴とする請求項3に記載のプリアンブル機能を有する半導体メモリ装置。
- 前記データ制御部はマルチプレクサを含んで構成されていることを特徴とする請求項3に記載のプリアンブル機能を有する半導体メモリ装置。
- 前記半導体メモリ装置の内部クロック信号に同期して前記読出し命令を入力し、前記レイテンシ信号を発生するレイテンシ制御部をさらに具備することを特徴とする請求項3に記載のプリアンブル機能を有する半導体メモリ装置。
- 前記論理部は論理和回路であることを特徴とする請求項3に記載のプリアンブル機能を有する半導体メモリ装置。
- 半導体メモリ装置において、
前記半導体メモリ装置の内部で発生した出力制御信号(D1)及び制御信号(P2)に応答してデータストローブ信号を発生するように構成され、前記出力制御信号(D1)が論理ローである場合に活性化されて前記データストローブ信号を論理ハイ信号として出力するプルアップ部と、前記制御信号(P2)が論理ハイである場合に活性化されて前記データストローブ信号を論理ロー信号として出力するプルダウン部とを具備する出力ドライバと、
外部クロック信号に同期される読出し命令を入力し、前記読出し命令が活性化される場合、プリアンブル制御信号を活性化させるプリアンブル制御部と、
前記プリアンブル制御信号(P1)及び前記出力制御信号(D1)のうちの少なくとも1つが論理ハイである場合に、前記制御信号(P2)を論理ハイに出力して前記プルダウン部に伝達する論理部を具備し、
前記出力ドライバの出力は、
待機時には、出力制御信号(D1)が非活性化されてハイインピーダンス状態に維持され、
前記制御信号(P2)が論理ハイに活性化される場合には前記プルダウン部が活性化されて前記出力ドライバの出力を前記ハイインピーダンス状態から論理ローに遷移させ、それによって前記半導体メモリ装置のデータストローブ信号がプリアンブルされることを特徴とする半導体メモリ装置。 - 前記出力制御信号(D1)は、前記読出し命令に応答して発生したレイテンシ信号が活性化される場合に前記プルアップ部に入力されることを特徴とする請求項8に記載の半導体メモリ装置。
- プリアンブル機能を有する半導体メモリ装置において、
前記半導体メモリ装置のレイテンシを設定するレイテンシ信号が活性化された場合に前記半導体メモリ装置の内部で発生したデータに応答して出力制御信号(D1)を出力するデータ制御部と、
データストローブ信号を発生するように構成され、前記データ制御部から出力される出力制御信号(D1)が論理ローである場合に活性化されて前記データストローブ信号を論理ハイに出力するプルアップ部と、入力される制御信号(P2)が論理ハイである場合に活性化されて前記データストローブ信号を論理ローに出力するプルダウン部とを具備する出力ドライバと、
前記半導体メモリ装置に印加される外部クロック信号のクロックに同期して読出し命令が入力され、前記読出し命令が入力される外部クロック信号のクロックに同期させてプリアンブル制御信号(P1)を出力するプリアンブル制御部と、
前記プリアンブル制御信号(P1)と前記出力制御信号(D1)のうち少なくとも一つが論理ハイである場合に前記制御信号(P2)を論理ハイとして前記プルダウン部に印加する論理部とを具備することを特徴とする半導体メモリ装置。 - 前記出力ドライバは待機時には、出力制御信号(D1)が非活性化されてハイインピーダンス状態に維持されることを特徴とする請求項10に記載の半導体メモリ装置。
- 前記データ制御部はマルチプレクサを含んで構成されていることを特徴とする請求項10に記載の半導体メモリ装置。
- 前記半導体メモリ装置の内部クロック信号に同期して前記読出し命令を入力し、前記レイテンシ信号を発生するレイテンシ制御部をさらに具備することを特徴とする請求項10に記載の半導体メモリ装置。
- 前記論理部は論理和回路であることを特徴とする請求項10に記載の半導体メモリ装置。
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