KR100297726B1 - 기입 인터럽트 기입 기능을 갖는 동기식 디램반도체 장치 - Google Patents
기입 인터럽트 기입 기능을 갖는 동기식 디램반도체 장치 Download PDFInfo
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Abstract
본 발명은 기입인터럽트기입 기능을 갖는 동기식 디램 반도체 장치에 관한 것으로서, 데이터를 저장하는 제1 메모리 블록, 상기 제1 메모리 블록에 저장된 데이터를 감지하는 제1 감지 증폭기, 상기 제1 감지 증폭기에 연결되며 각각 복수개의 입출력선들을 구비하는 제1 및 제2 입출력선그룹들, 및 외부로부터 입력되는 기입 신호 및 내부 클럭 신호를 입력하고 기입인터럽트기입 신호를 발생하여 상기 제1 감지 증폭기에 제공하는 기입인터럽트기입 신호 발생부를 구비하고, 상기 제1 입출력선그룹이 활성화된 상태에서 상기 기입 신호가 첫 번째로 인에이블되어 외부로부터 입력되는 데이터가 상기 제1 메모리 블록에 기입되고 있는 도중에 상기 제2 입출력선그룹을 통하여 상기 제1 메모리 블록에 데이터를 기입하기 위하여 상기 기입 신호가 두 번째로 인에이블되는 경우, 상기 기입인터럽트기입 신호 발생부는 상기 기입 신호가 두 번째로 인에이블되고나서 상기 내부 클럭 신호가 소정 사이클 지난 후에 상기 기입인터럽트기입 신호를 인에이블시키며 그 즉시 상기 제1 입출력선그룹은 프리차지됨으로써 기입인터럽트기입 기능이 정확하게 수행된다.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 기입인터럽트기입 기능을 갖는 더블데이터레이트(이하, DDR로 약함) 동기식 디램 반도체 장치에 관한 것이다.
DDR 동기식 디램 반도체 장치는 기입인터럽트기입 기능을 가지고 있다. 기입인터럽트기입 기능이란 두 개의 입출력선그룹들 중 하나의 입출력선그룹을 통해서 외부로부터 입력된 데이터가 메모리 블록으로 기입되고 있는 도중에 상기 기입 동작을 중지하고 다른 입출력선그룹을 통해서 외부로부터 입력되는 다른 데이터를 상기 메모리 블록으로 기입하는 기능이다. DDR 동기식 디램 반도체 장치에서는 외부로부터 입력되는 데이터는 외부 클럭 신호의 클럭이 2사이클 지난 후에 상기 입출력선그룹들에 실리게 된다. 그런데, 종래에는 이것을 생각하지 않고 기입인터럽트기입 기능을 수행하게 됨에 따라 원치않는 데이터가 메모리 블록에 기입되어 DDR 동기식 디램 반도체 장치의 불량을 초래하는 경우가 발생하였다.
따라서, 본 발명이 이루고자하는 기술적 과제는 기입인터럽트기입 기능을 정확하게 수행하는 동기식 디램 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 128[MB] 더블데이터레이트 동기식 디램(SDRAM) 반도체 장치의 개략적인 블록도.
도 2는 상기 도 1에 도시된 기입인터럽트기입(Write-Interrupt-Write) 신호 발생부의 상세회로도.
도 3은 상기 도 1 및 도 2에 도시된 신호들의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은,
데이터를 저장하는 제1 메모리 블록, 상기 제1 메모리 블록에 저장된 데이터를 감지하는 제1 감지 증폭기, 상기 제1 감지 증폭기에 연결되며 각각 복수개의 입출력선들을 구비하는 제1 및 제2 입출력선그룹들, 및 외부로부터 입력되는 기입 신호 및 내부 클럭 신호를 입력하고 기입인터럽트기입 신호를 발생하여 상기 제1 감지 증폭기에 제공하는 기입인터럽트기입 신호 발생부를 구비하고,
상기 제1 입출력선그룹이 활성화된 상태에서 상기 기입 신호가 첫 번째로 인에이블되어 외부로부터 입력되는 데이터가 상기 제1 메모리 블록에 기입되고 있는 도중에 상기 제2 입출력선그룹을 통하여 상기 제1 메모리 블록에 데이터를 기입하기 위하여 상기 기입 신호가 두 번째로 인에이블되는 경우, 상기 기입인터럽트기입신호 발생부는 상기 기입 신호가 두 번째로 인에이블되고나서 상기 내부 클럭 신호가 2사이클 지난 후에 상기 기입인터럽트기입 신호를 인에이블시키며 그 즉시 상기 제1 입출력선그룹은 프리차지되는 것을 특징으로 하는 동기식 디램 반도체 장치를 제공한다.
바람직하기는, 상기 기입인터럽트기입 신호 발생부는 상기 기입 신호와 상기 내부 클럭 신호를 입력하고 상기 내부 클럭 신호에 응답하여 상기 기입 신호를 상기 내부 클럭 신호의 2사이클만큼 지연시키는 신호 지연부, 및 상기 신호 지연부에 연결되며 상기 내부 클럭 신호를 입력하고 상기 내부 클럭 신호와 상기 신호 지연부의 출력에 응답하여 상기 기입인터럽트기입 신호를 펄스로써 발생하는 펄스 발생부를 구비한다.
바람직하기는 또한, 상기 동기식 디램 반도체 장치는 데이터를 저장하는 제2 메모리 블록, 상기 제2 메모리 블록에 저장된 데이터를 감지하는 제2 감지 증폭기, 및 상기 제2 감지 증폭기에 연결되며 각각 복수개의 입출력선들을 구비하는 제3 및 제4 입출력선그룹들을 구비하고, 상기 제1 입출력선그룹이 활성화되거나 프리차지될 때 상기 제3 입출력선그룹이 동시에 활성화되거나 프리차지되고, 상기 제2 입출력선그룹이 활성화되거나 프리차지될 때 상기 제4 입출력선그룹이 동시에 활성화되거나 프리차지된다.
상기 본 발명에 의하여 동기식 디램 반도체 장치는 기입인터럽트기입 기능을 정확하게 수행하게 된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1을 참조하면, 본 발명에 따른 128[MB] DDR 동기식 디램 반도체 장치(101)는 기입인터럽트기입 신호 발생부(111), 칼럼선택선 제어부(121), 제1 및 제2 메모리 블록들(131, 132), 제1 및 제2 감지 증폭기들(141, 142), 제1 내지 제8 입출력선들(IO1∼IO8) 및 입출력 버퍼(151)를 구비한다. 제1 및 제2 입출력선들(IO1, IO2)은 제1 입출력선그룹, 제3 및 제4 입출력선들(IO3, IO4)은 제2 입출력선그룹, 제5 및 제6 입출력선들(IO5, IO6)은 제3 입출력선그룹, 제7 및 제8 입출력선들(IO7, IO8)은 제4 입출력선그룹이라 명명하기로 한다.
외부로부터 DDR 동기식 디램 반도체 장치(101)로 어드레스 신호(Add) 및 외부 클럭 신호(CLK)가 인가된다. 외부 클럭 신호(CLK)는 DDR 동기식 디램 반도체 장치(101)의 내부에 적합한 내부 클럭 신호(PCLK)로 변환된다. 어드레스 신호(Add)는 제1 및 제2 메모리 블록들(131, 132)에 구비되는 다수개의 메모리 셀들(도시안됨) 중 일부를 선정한다. 외부로부터 입력되는 데이터(Din)는 입출력 버퍼(151)와 제1 내지 제8 입출력선들(IO1∼IO8) 및 제1 및 제2 감지 증폭기들(141, 142)을 통하여 어드레스 신호(Add)에 의해 선정된 메모리 셀들로 기입된다. 이 때, 데이터(Din)는 내부 클럭 신호(PCLK)에 동기되어 동작한다.
기입인터럽트기입 신호 발생부(111)는 신호 지연부(113) 및 펄스 발생부(115)를 구비한다. 신호 지연부(113)는 모드 신호(P×4), 기입 신호들(PWRF, PWR), 칩선택 신호(PCS), 칼럼 제어 신호(PCF), 내부 클럭 신호(PCLK), DDR 설정 신호(PDDR) 및 전원 전압 감지 신호(VCCH)를 입력하고, 신호들(DO1, P1, P2, P3, SDR_PWI)을 출력한다. 기입인터럽트기입 신호 발생부(111)는 기입인터럽트기입 기능을 수행하기 위하여 기입 신호들(PWRF, PWR)이 인에이블되면 내부 클럭 신호(PCLK)가 2사이클 지나자마자 신호(DO1)를 발생한다. 모드 신호(P×4)는 DDR 동기식 디램 반도체 장치(101)의 출력 모드를 설정한다. 예컨대, 모드 신호(P×4)가 논리 하이(logic high)이면 DDR 동기식 디램 반도체 장치(101)로부터 한번에 출력되는 데이터는 4개이고, 모드 신호(P×4)가 논리 로우(low)이면 DDR 동기식 디램 반도체 장치(101)로부터 한번에 출력되는 데이터는 8개 이상 예컨대, 8개, 16개 32개 64개 등으로 될 수가 있다. DDR 설정 신호(PDDR)는 DDR 동기식 디램 반도체 장치(101)의 데이터레이트 모드를 설정한다. 예컨대, DDR 설정 신호(PDDR)가 논리 하이이면, DDR 동기식 디램 반도체 장치(101)는 DDR 모드로 동작하고, DDR 설정 신호(PDDR)가 논리 로우이면, DDR 동기식 디램 반도체 장치(101)는 싱글데이터레이트(Single Data Rate) 모드로 동작한다. 기입 신호(PWRF)는 기입 신호(PWR)는 동일한 기능을 갖는 신호이고, 기입 신호(PWRF)가 기입 신호(PWR)보다 먼저 발생된다.
펄스 발생부(115)는 기입 신호(PWRF), 칩선택 신호(PCS), 칼럼 제어 신호(PCF), 내부 클럭 신호(PCLK), DDR 설정 신호(PDDR) 및 신호들(DO1, P1, P2)을 입력하고, 기입인터럽트기입 신호(PWIW)를 발생한다. 기입인터럽트기입 신호(PWIW)는 펄스(Pulse)로써 발생된다.
신호 지연부(113)와 펄스 발생부(115)에 대해서는 도 2를 통하여 상세히 설명하기로 한다.
칼럼선택선 제어부(121)는 내부 클럭 신호(PCLK)를 입력하며, 기입인터럽트기입 신호 발생부(111)로부터 신호들(P1, P3, DO1, SDR_PWI, MRS_PWI)을 입력하고, 칼럼선택선 제어 신호(PWICSL)를 발생한다. 칼럼선택선 제어 신호(PWICSL)는 기입인터럽트기입 신호(PWIW)가 발생하면 프리차지된 입출력선그룹에 인가되는 칼럼선택선 신호는 디세이블(disable)시킨다. 칼럼선택선 제어부(121)는 칼럼선택선 제어 신호(PWICSL)를 발생시킴으로써, 기입인터럽트기입 기능이 보다 정확하게 수행되도록 보조역할을 한다.
도 2는 상기 도 1에 도시된 기입인터럽트기입 신호 발생부(111)의 상세회로도이다. 도 2를 참조하면, 기입인터럽트기입 신호 발생부(111)는 신호 지연부(113)와 펄스 발생부(115)를 구비한다.
신호 지연부(113)는 전송 게이트(Transmission Gate)들(311∼316), 인버터(Inverter)들(321∼325,330), 낸드 게이트(NAND Gate)들(331,332), 래취(Latch) 회로들(351∼355), NMOS 트랜지스터들(361∼363) 및 PMOS 트랜지스터들(371, 372)을 구비한다.
전송 게이트(311)와 NMOS 트랜지스터(361)는 모드 신호(P×4)에 의해 게이팅(gating)된다. 만일, 모드 신호(P×4)가 논리 하이이면 즉, DDR 동기식 디램 반도체 장치(101)의 출력 데이터가 4이면, 전송 게이트(311)는 턴온(turn-on)되어기입 신호(PWRF)를 통과시키고 NMOS 트랜지스터(361)는 턴오프(turn-off)된다. 반대로, 모드 신호(P×4)가 논리 로우이면 즉, DDR 동기식 디램 반도체 장치(101)의 출력 데이터가 4가 아니면, 전송 게이트(311)는 턴오프되어 기입 신호(PWRF)를 차단한다. 동시에 NMOS 트랜지스터(361)는 턴온되므로 낸드 게이트(331)의 출력은 다른 입력 신호들에 관계없이 항상 논리 하이로 유지된다. 낸드 게이트(331)는 전송 게이트(311)로부터 출력되는 기입 신호(PWRF), 칩선택 신호(PCS) 및 칼럼 제어 신호(PCF)를 입력하고 이들을 부정 논리곱하여 신호(SDR-PWI)를 발생한다. 인버터(322)는 신호(SDR-PWI)를 반전시켜서 신호(P2)를 발생한다.
기입 신호(PWR)는 인버터(324)에 의해 반전되어 전송 게이트(312)로 입력된다. 전송 게이트(312)는 내부 클럭 신호(PCLK)에 의해 게이팅된다. 즉, 전송 게이트(312)는 내부 클럭 신호(PCLK)가 논리 로우이면 턴온되어 기입 신호(PWR)를 통과시킨다. 래취 회로(355)는 전송 게이트(312)를 통과한 기입 신호(PWR)를 반전 및 래취시켜서 신호(P1)를 발생한다. 낸드 게이트(332)는 DDR 설정 신호(PDDR), 내부 클럭 신호(PCLK) 및 신호(P1)를 입력하고 이들을 부정 논리곱하여 출력한다. DDR 동기식 디램 반도체 장치(101)가 DDR 모드로 동작할 경우, DDR 설정 신호(PDDR)는 논리 하이로 된다. DDR 동기식 디램 반도체 장치(101)에 데이터를 기입하고자할 경우 즉, 기입 모드일 경우, 기입 신호들(PWRF, PWR)은 논리 하이로 된다. 이와 같이, DDR 동기식 디램 반도체 장치(101)가 DDR 모드 및 기입 모드로 동작할 경우, 낸드 게이트(332)의 출력은 내부 클럭 신호(PCLK)에 응답하여 출력된다. 즉, 낸드 게이트(332)의 출력은 내부 클럭 신호(PCLK)가 논리 하이이면 논리 로우로 되고,내부 클럭 신호(PCLK)가 논리 로우이면 논리 하이로 된다.
전송 게이트(313)는 신호(P2)를 입력하고 낸드 게이트(332)의 출력에 의해 게이팅되어 신호(P2)를 출력한다. 신호(P2)가 전송 게이트(313)에 입력된 상태에서 낸드 게이트(332)의 출력이 논리 로우이면 전송 게이트(313)는 턴온되어 신호(P2)를 출력하여 래취 회로(351)에 래취시킨다. 다음, 낸드 게이트(332)의 출력이 논리 로우에서 논리 하이로 천이되면 전송 게이트(313)는 턴오프되고 전송 게이트(314)가 턴온되어 래취 회로(351)의 출력을 래취 회로(352)에 래취시킨다. 다음, 낸드 게이트(332)의 출력이 논리 하이에서 논리 로우로 천이되면 전송 게이트(314)는 턴오프되고 전송 게이트(315)가 턴온되어 래취 회로(352)의 출력을 래취 회로(353)에 래취시킨다. 다음, 낸드 게이트(332)의 출력이 논리 로우에서 논리 하이로 천이되면 전송 게이트(315)는 턴오프되고 전송 게이트(316)가 턴온되어 래취 회로(353)의 출력을 래취 회로(354)에 래취시킨다. 즉, 신호(P2)가 전송 게이트(313)에 입력되고 나서 내부 클럭 신호(PCLK)가 2사이클 지나면 신호(P2)는 래취 회로(354)로부터 출력된다.
NMOS 트랜지스터들(362, 363)은 전원 전압 감지 신호(PVCCH)에 의해 게이팅된다. 전원 전압 감지 신호(PCCH)는 인버터(330)에 의해 반전되어 NMOS 트랜지스터들(362, 363)에 인가된다. DDR 동기식 디램 반도체 장치(101)는 외부로부터 입력되는 전원 전압(Vcc)을 감지하고 전원 전압(Vcc)이 소정 레벨보다 낮으면 전원 전압 감지 신호(PVCCH)를 논리 로우가 되게 하고, 전원 전압(Vcc)이 소정 레벨보다 높으면 전원 전압 감지 신호(PVCCH)를 논리 하이가 되게 한다. 따라서, 전원 전압 감지신호(PVCCH)가 논리 로우이면 NMOS 트랜지스터들(362, 363)은 턴온되므로 래취 회로들(351, 353)의 입력들은 항상 논리 로우로 되어 신호(DO1)를 논리 로우로 만들고, 전원 전압 감지 신호(PVCCH)가 논리 하이이면 NMOS 트랜지스터들(362, 363)은 턴오프되므로 래취 회로들(351, 353)의 입력들은 전송 게이트들(313, 315)의 출력들에 따른다.
PMOS 트랜지스터들(371, 372)은 펄스 발생부(115)에서 출력되는 기입인터럽트독출(Write-Interrupt-Read) 신호(WIR)에 의해 게이팅된다. 기입인터럽트독출 신호(WIR)가 논리 로우이면 PMOS 트랜지스터들(371, 372)은 턴온되므로 래취 회로들(352, 354)의 입력들은 논리 하이로 되어 신호(DO1)를 논리 로우로 만들고, 기입인터럽트독출 신호(WIR)가 논리 하이이면 PMOS 트랜지스터들(371, 372)은 턴오프되므로 래취 회로들(352, 354)의 입력들은 전송 게이트들(314, 316)의 출력들에 따른다.
이와 같이, 기입 신호(PWRF)는 신호 지연부(113)를 통과하면서 내부 클럭 신호(PCLK)의 2사이클만큼 지연된다.
펄스 발생부(115)는 낸드 게이트들(333∼341), 인버터들(326∼329), 인버터 체인들(381, 382)을 구비한다.
인버터(326)는 DDR 설정 신호(PDDR)를 반전시킨다. 낸드 게이트(334)는 DDR 설정 신호(PDDR)와 내부 클럭 신호(PCLK) 및 신호(P1)를 입력하고 이들을 부정 논리곱한다. 낸드 게이트(335)는 신호들(P1, P2), 인버터(326)의 출력 및 내부 클럭 신호(PCLK)를 입력하고 이들을 부정 논리곱한다. 낸드 게이트(336)는 낸드 게이트들(334, 335)의 출력들을 부정 논리곱한다. 인버터 체인(381)은 낸드 게이트(336)의 출력을 소정 시간 지연 및 반전시킨다. 낸드 게이트(337)는 낸드 게이트(336)의 출력과 인버터 체인(381)의 출력을 반전시킨다.
여기서, 낸드 게이트(337)와 인버터 체인(381)은 펄스 발생 기능을 갖는다. 상기 펄스 발생 과정을 설명하기로 한다. 낸드 게이트(337)와 인버터 체인(381)은 낸드 게이트(336)의 출력이 논리 로우에서 논리 하이로 천이될 때만 펄스를 발생한다. 낸드 게이트(336)의 출력이 논리 로우이면, 인버터 체인(381)의 출력은 논리 하이이다. 그러면, 낸드 게이트(337)는 논리 하이를 출력한다. 그러다가, 낸드 게이트(336)의 출력이 논리 로우에서 논리 하이로 천이되면 그 순간 낸드 게이트(337)의 입력들은 모두 논리 하이이므로 낸드 게이트(337)의 출력은 논리 로우로 된다. 그러나, 잠시 후 인버터 체인(381)의 출력은 논리 하이에서 논리 로우로 천이되므로 낸드 게이트(337)의 출력은 다시 논리 하이로 된다. 따라서, 낸드 게이트(337)로부터 로우 펄스가 발생된다.
낸드 게이트(339)는 인버터(326)의 출력과 신호(P2)를 입력하고 이들을 부정 논리곱하여 신호(MRS_PWI)를 발생한다. 인버터(327)는 기입 신호(PWRF)를 반전시킨다. 낸드 게이트(333)는 칩선택 신호(PCS)와 칼럼 제어 신호(PCF) 및 인버터(327)의 출력을 입력하고 이들을 부정 논리곱한다. 인버터(328)는 낸드 게이트(333)의 출력을 반전시킨다. 낸드 게이트(340)는 인버터(328)의 출력과 내부 클럭 신호(PCLK) 및 신호(P1)를 입력하고 이들을 부정 논리곱하여 기입인터럽트독출 신호(WIR)를 발생한다. 인버터(329)는 기입인터럽트독출 신호(WIR)를 반전시킨다. 인버터 체인(382)은 인버터(329)의 출력을 소정 시간 지연 및 반전시킨다. 낸드 게이트(341)는 인버터(329)의 출력과 인버터 체인(382)의 출력을 반전시킨다. 인버터(329)의 출력이 논리 로우에서 논리 하이로 천이되면 낸드 게이트(341)로부터 로우 펄스가 발생한다. 상기 로우 펄스 발생 방법은 인버터 체인(381)과 낸드 게이트(337)의 동작을 통하여 설명한 것과 동일하다. 낸드 게이트(338)는 낸드 게이트들(337, 341)의 출력들을 입력하고 이들을 부정 논리곱하여 기입인터럽트기입 신호(PWIW)를 발생한다.
이와 같이, 기입인터럽트기입 신호(PWIW)는 펄스 발생부(115)로부터 하이 펄스로써 발생된다.
도 3은 상기 도 1 및 도 2에 도시된 신호들의 타이밍도이다. 도 3을 참조하여 도 1에 도시된 DDR 동기식 디램 반도체 장치(101)의 동작을 설명하기로 한다. 도 3에서는 버스트 길이(Burst Length)가 8인 경우를 도시하였다. 외부로부터 제1 및 제2 메모리 블록들(131, 132)에 데이터를 기입하기 위하여 먼저, 칼럼 어드레스 신호(Add)(도 3의 321)의 최상위 어드레스 비트(CA11)를 인에이블(enable)시킨다. 그러면, 제1 및 제3 입출력선그룹들이 활성화된다. 이 상태에서 기입 명령(PWRF)이 첫 번째로 인에이블되면(도 3의 311) 그로부터 내부 클럭 신호(PCLK)의 1사이클이 지난 시점(도 3의 t1)에서 데이터 스트로브(Data Strobe) 신호(DQS)가 논리 하이로써 인에이블된다. 내부 클럭 신호(PCLK)의 시점(도 3의 t1)에서 데이터 스트로브 신호(DQS)가 인에이블되는 것은 DDR 동기식 디램 반도체 장치(101)의 기입 래이턴시(Write Latency)가 1로 설정되어있기 때문이다. 데이터 스트로브 신호(DQS)가 인에이블되면, 외부로부터 제1 데이터(Din)가 DDR 동기식 디램 반도체 장치(101)로 입력된다. 제1 데이터(Din)는 기입 명령(PWRF)이 인에이블되고나서 내부 클럭 신호(PCLK)의 2사이클 지난 시점(도 3의 t2)에서 활성화된 제1 및 제3 입출력선그룹들에 실리게 된다. 제1 데이터(Din)가 기입 명령(PWRF)이 인에이블되고나서 내부 클럭 신호(PCLK)의 2사이클이 지난 시점(도 3의 t2)에서 제1 및 제3 입출력선그룹들에 실리는 이유는 DDR 동기식 디램 반도체 장치(101)는 2비트 프리페치(prefetch) 방식을 적용하고 있기 때문이다.
기입인터럽트기입 기능을 수행하고자 할 경우, 외부 데이터(Din)가 제1 및 제3 입출력선그룹들을 통해서 제1 및 제3 메모리 블록들(131, 132)에 기입되고 있는 도중에 어드레스 신호(Add)(도 3의 322)의 최상위 어드레스 비트(CA11)가 디세이블되어 제2 및 제4 입출력선그룹들을 선택하고 이 상태에서 기입 명령(PWRF)이 두 번째로 인에이블된다(도 3의 312). 그러면, 기입인에이블기입 신호 발생부(111)는 상기 두 번째로 인에이블된 기입 명령(PWRF)을 받고 그로부터 내부 클럭 신호(PCLK)의 2사이클이 지난 시점(도 3의 t4)에서 기입인터럽트기입 신호(PWIW)를 인에이블시킨다. 기입인터럽트기입 신호(PWIW)가 인에이블되면 제1 및 제2 감지 증폭기들(141, 142)은 제1 및 제3 입출력선그룹들을 프리차지(precharge)시켜서 제1 및 제3 입출력선그룹들을 통해서 제1 데이터(Din)가 제1 및 제2 메모리 블록들(131, 132)에 기입되는 것을 중단시킨다. 그리고 외부로부터 제2 데이터(Din)가 제2 및 제4 입출력선그룹들을 통해서 제1 및 제2 메모리 블록들(131, 132)로 기입된다.
이와 같이, 기입인터럽트기입 신호(PWIW)는 기입인터럽트기입 기능을 수행하기 위한 기입 신호(PWRF)가 입력되면 그로부터 내부 클럭 신호(PCLK)가 2사이클 지난 시점(도 3의 t4)에서 발생되어 제1 및 제3 입출력선그룹들을 프리차지시킴으로써 제1 데이터가 기입인터럽트기입 기능이 수행되는 동안에 불필요하게 제1 및 제2 메모리 블록들(131, 132)에 기입되지 않게 된다.
지금까지 128[MB] DDR 동기식 디램 반도체 장치(101)에 대해서만 설명하였지만 본 발명은 128[MB] 이외의 DDR 동기식 디램 반도체 장치에 대해서도 동일하게 적용될 수 있다. 또한, DDR 동기식 디램 반도체 장치(101)는 다양한 버스트 길이에서도 기입인터럽트기입 기능을 수행할 수가 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 기입인터럽트기입 기능을 수행하기 위하여 제1 및 제3 입출력선그룹들이 활성화되어 외부 데이터(Din)가 제1 및 제2 메모리 블록들(131, 132)로 기입되고있는 도중에 기입 신호(PWRF)가 두 번째로 인에이블되는 경우, 기입인터럽트기입 신호(PWIW)는 기입 신호(PWRF)가 두 번째로 인에이블되고나서 내부 클럭 신호(PCLK)가 2사이클 지난 후에 인에이블됨으로써 그 즉시 제1 및 제3 입출력선그룹들은 프리차지되어 제1 및 제3 입출력선그룹들을 통하여 외부 데이터(Din)가 제1 및 제2 메모리 블록들(131, 132)로 기입되는 것이 중단된다. 따라서, 불필요한 외부 데이터(Din)가 제1 및 제3 입출력선그룹들을 통하여 제1 및 제2 메모리 블록들(131, 132)에 기입되는 것이 방지되어 DDR 동기식 디램 반도체 장치(101)는 정확한 데이터 기입 동작을 수행하게 된다.
Claims (6)
- 데이터를 저장하는 제1 메모리 블록;상기 제1 메모리 블록에 저장된 데이터를 감지하는 제1 감지 증폭기;상기 제1 감지 증폭기에 연결되며 각각 복수개의 입출력선들을 구비하는 제1 및 제2 입출력선그룹들; 및외부로부터 입력되는 기입 신호 및 내부 클럭 신호를 입력하고 기입인터럽트기입 신호를 발생하여 상기 제1 감지 증폭기에 제공하는 기입인터럽트기입 신호 발생부를 구비하고,상기 제1 입출력선그룹이 활성화된 상태에서 상기 기입 신호가 첫 번째로 인에이블되어 외부로부터 입력되는 데이터가 상기 제1 메모리 블록에 기입되고 있는 도중에 상기 제2 입출력선그룹을 통하여 상기 제1 메모리 블록에 데이터를 기입하기 위하여 상기 기입 신호가 두 번째로 인에이블되는 경우, 상기 기입인터럽트기입신호 발생부는 상기 기입 신호가 두 번째로 인에이블되고나서 상기 내부 클럭 신호가 소정 사이클 지난 후에 상기 기입인터럽트기입 신호를 인에이블시키며 그 즉시 상기 제1 입출력선그룹은 프리차지되는 것을 특징으로 하는 동기식 디램 반도체 장치.
- 제1항에 있어서, 상기 기입인터럽트기입 신호 발생부는상기 기입 신호와 상기 내부 클럭 신호를 입력하고 상기 내부 클럭 신호에 응답하여 상기 기입 신호를 상기 내부 클럭 신호의 소정 사이클만큼 지연시키는 신호 지연부; 및상기 신호 지연부에 연결되며 상기 내부 클럭 신호를 입력하고 상기 내부 클럭 신호와 상기 신호 지연부의 출력에 응답하여 상기 기입인터럽트기입 신호를 펄스로써 발생하는 펄스 발생부를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
- 제2항에 있어서, 상기 신호 지연부는상기 기입 신호 및 내부 클럭 신호를 입력하고 상기 내부 클럭 신호의 로직 레벨이 변할 때마다 순차적으로 상기 내부 클럭 신호에 의해 게이팅되는 제1 및 제4 전송 게이트들; 및상기 제1 및 제4 전송 게이트들에 각각 연결되며 상기 제1 및 제4 스위치들의 출력을 래취시키는 제1 및 제4 래취 회로들을 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
- 제2항에 있어서, 상기 펄스 발생부는상기 기입 신호 및 내부 클럭 신호를 조합하여 출력을 발생하는 논리 회로; 및상기 논리 회로의 출력을 입력하는 기수개의 인버터 체인; 및상기 논리 회로의 출력과 상기 인버터 체인의 출력을 조합하여 상기 기입인터럽트기입 신호를 발생하는 제2 논리 회로를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.
- 제1항에 있어서, 상기 동기식 디램 반도체 장치는데이터를 저장하는 제2 메모리 블록;상기 제2 메모리 블록에 저장된 데이터를 감지하는 제2 감지 증폭기; 및상기 제2 감지 증폭기에 연결되며 각각 복수개의 입출력선들을 구비하는 제3 및 제4 입출력선그룹들을 구비하고,상기 제1 입출력선그룹이 활성화되거나 프리차지될 때 상기 제3 입출력선그룹이 동시에 활성화되거나 프리차지되고, 상기 제2 입출력선그룹이 활성화되거나 프리차지될 때 상기 제4 입출력선그룹이 동시에 활성화되거나 프리차지되는 것을 특징으로 하는 동기식 디램 반도체 장치.
- 제1항에 있어서, 상기 동기식 디램 반도체 장치는 DDR 동기식 디램 반도체 장치인 것을 특징으로 하는 동기식 디램 반도체 장치.
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