JP2001216799A - 半導体記憶装置 - Google Patents
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Abstract
存在位置を容易に且つ短時間で検出することができる半
導体記憶装置を提供する。 【解決手段】 行選択線のうちの所定本数を同時に選択
し得られた第1の大領域とその残りの第2の大領域とに
おいてリーク電流値が所定値よりも大きい領域を特定
し、特定された第1または第2の大領域においてさらに
所定本数の行選択線を同時に選択し得られた第1の小領
域とその残りの第2の小領域においてリーク電流値が所
定値よりも大きい領域を特定し、同様の処理を繰り返し
実行してリーク電流値が所定値よりも大きい行選択線を
特定する制御を行う。そのために、装置内にアドレス出
力制御回路を設ける。これに外部より供給されるアドレ
ス出力制御信号は、前記制御を実行すべく、前記行アド
レス信号を制御して前記行選択線を選択するための制御
信号である。
Description
ンダムアクセスメモリ等の半導体記憶装置に関し、特に
テスト回路を搭載した半導体記憶装置に関する。
ク型ランダムアクセスメモリは、大容量化と待機時の低
消費電力化が進んでいる。大容量化によって様々な原因
によるビット不良の発生確率は高まり、これを、テスト
工程において正常に動作しないメモリセルを予備セルと
置き換えるリダンダンシー技術により救済している。
題ないが、リーク電流が許容値よりも多く流れる場合が
ある。このようなメモリセルが存在すると、待機時の消
費電流が増大し歩留まりの低下を招くこととなる。
置では、テスト回路を具備し、リーク電流が流れている
メモリセルの位置をテストにより検出し、このメモリセ
ルと電源端子との間に接続されているレーザーフューズ
を溶断することによって、リーク経路を断った上で、予
備セルに置き換えて使用している。
導体記憶装置に搭載されたテスト回路は、装置外部よ
り、“H”レベルの動作モード切替え信号S6が外部入
力端子91を介して外部入力回路92に入力される。こ
れにより、外部入力回路92からの出力S4は“L”レ
ベルに、出力S5は“H”レベルになる。“H”レベル
の出力S5がゲートに入力されたn型トランジスタQ2
はオン状態になり、行デコーダ96の出力S3が出力S
2としてNOR回路93の一方の入力端子に入力され
る。
“H”レベルに、図示されていない他の行への出力は
“L”レベルになる。“H”レベルの出力S3がNOR
回路93の他方の入力端子に入力され、“H”レベルの
出力S1がn型トランジスタQ1のゲートに入力され
て、オフ状態になる。これによって、この行の共通電源
線g1と電源との間が遮断され、メモリセルM11〜M
lnには電源は供給されなくなり、他の図示されていな
い共通電源線と電源との間は接続されて、そのメモリセ
ルには電源が供給される。
ランジスタQ5のゲートに入力され、“H”レベルの出
力S5がp型トランジスタQ3及びn型トランジスタQ
4のゲートに入力される。その結果、n型トランジスタ
Q5及びp型トランジスタQ3はオフ状態にn型トラン
ジスタQ4はオン状態になり、この行のワード線w1は
グランドレベルとなって行デコーダ出力S3とは切り離
される。これによって、この行のメモリセルM11〜M
lmには電流は流れず、他のメモリセルには電流が流れ
ることになる。
度リーク電流値を測定していき、この値が許容値以下で
あったときの選択行に、不良のメモリセルが含まれてい
ることが検出される。そしてこの行のフューズF1を溶
断することによって共通電源線g1と電源との間を遮断
し、リーク経路を断った状態にして、予め備えている予
備の符に置き換える。
るメモリセルの存在位置を容易に検出している。
されてきており、例えば、図17に示すように、メモリ
セルアレイ50が複数のブロック(1)〜(n)に分割
され、マトリックス状に配列された構造のものが知られ
ている。
が複数配置され、行デコーダ52から行選択線53が配
線されている。行デコーダ52は、アドレスデコーダ6
0を介して入力される行アドレスAINにより所望の行
選択線53を活性化する。複数のブロック端には、ブロ
ック選択回路70からブロック選択線55が配線され、
行選択線53とブロック選択線55とを入力とするワー
ド線選択回路56が、ブロック端に配置されている。
れぞれ上下対称に配置され、2つのセルに共通に行選択
線53と並行に配線されている共通電源線VLにより電
源の供給を受ける。
るときは、所望のアドレスAIN,BINに応じて、複
数の行選択線53とブロック選択線55のうちのそれぞ
れ1本が選択され、これに接続される1個のワード線選
択回路56により所望のワード線54が活性化される。
そして、データ読み出し時には、読み出し/書き込み回
路80を介してI/O端子にデータから読み出しされ、
データ書き込み時には、I/O端子から読み出し/書き
込み回路80を介してメモリセル51にデータが書き込
まれる。
り、内部回路の制御で全てのワード線54が非活性化さ
れる。
置においては、メモリセルだけではなくビット線のリー
ク電流も問題となり、歩留まり低下を生じている。この
点を考慮して、ビット線のリーク不良に起因する動作不
良をリタンダンシー技術で救済する場合に、ビット線電
源にフューズ素子を挿入して、リペア番地に置き換える
と同時に前記フューズ素子を溶断し、リーク経路を遮断
することができる、図18に示すような半導体記憶装置
が提案されている。
トリックス状に配列されたメモリセル100群から成る
メモリセルアレイと、装置の動作状態を制御するコント
ロール端子(CE,WE,OE)及びその内部回路(C
Eバッファ,WEバッファ,OEバッファ)と、番地を
選択するアドレス端子(AINR端子,AINC端子)
及びその内部回路(ローアドレスデコーダ120,ロー
アドレスバッファ121,カラムスイッチ131,カラ
ムアドレスデコーダ132,カラムアドレスバッファ1
33)と、データの書き込み/読み出しを行うI/O端
子及びその内部回路(ビット線負荷&プルアップ&イコ
ライズ回路110,データ線プルアップ&イコライズ回
路134,センスアンプ&書き込みバッファ135)と
を備えている。
ライズ回路110が接続され、さらに、この各回路11
0と電源端子VDDとの間には、フューズ115が挿入
されている。そして、図19に示すように、各ビット線
負荷&プルアップ&イコライズ回路110は、ビット線
負荷手段111,112と、ビット線プルアップ素子U
1,U2と、ビット線イコライズ素子E1とで構成さ
れ、ビット線イコライズ・プルアップ発生回路151の
出力信号φ1に応じて活性/非活性状態となる。データ
線プルアップ&イコライズ回路134は、データ線プル
アップ素子U3,U4と、データ線イコライズ素子E2
とで構成され、データ線イコライズ・プルアップ発生回
路152の出力信号φ2に応じて活性/非活性状態とな
る。
態は、次のようになる。
所定のワード線とカラムスイッチが選択される結果、所
望のメモリセルが活性化され、書き込み/読み出し動作
を行う。
ーブル信号がCE端子に入力され、その内部回路からの
制御によって全てのワード線W1〜Wmは非活性化され
て接地電位となる。また、全てのカラムスイッチ131
も前記チップイネーブル信号によって非導通となる。さ
らに、全てのビット線対B1,B1B、…、Bn,Bn
Bとデータ線D1,D1Bは、ビット線イコライズ・プ
ルアップ発生回路151の出力信号φ1とデータ線イコ
ライズ・プルアップ発生回路152の出力信号φ2が
“L”レベルになることによって電源電位VDDに固定
されている。
来の半導体記憶装置では、次のような問題点があった。
た半導体記憶装置において、リーク電流が流れているメ
モリセルの位置をテストにより検出するため、図16に
示したようなテスト回路を搭載した場合には、テスト時
間が膨大となるだけでなく、テスト回路規模が大きくな
るため、チップサイズの増大を招く、といった問題があ
った。
は、待機状態において、メモリセル100はデータを保
持し、ビット線対B1,B1B、…、Bn,BnBは電
源電位VDDに固定され、ワード線D1,D1Bは接地
電位に固定される。このとき、ビット線に図19に示す
ようなリーク経路P1,P2が存在することがあり、こ
のリーク経路P1,P2のリーク電流が小さいと、書き
込み/読み出しの通常動作には影響を与えないが、リダ
ンダンシー番地に置き換えることができないため、待機
時の消費電流が許容値以上となる場合には歩留まりの低
下を招き問題となる。
サイズの増大を最小限にしたテスト回路を具備すること
ができる半導体記憶装置を提供することを目的とする。
その他の目的は、リーク電流の発生している不良メモリ
セルまたはビット線の存在位置を容易に且つ短時間で検
出することができる半導体記憶装置を提供することであ
る。
に、請求項1記載の発明に係る半導体記憶装置では、メ
モリセルがマトリックス状に配置され且つ複数のブロッ
クに分割されたメモリセルアレイと、前記メモリセルア
レイ内に設けられ前記メモリセルが同一行に同数接続さ
れた複数のワード線と、行を選択する行選択線とブロッ
クを選択するブロック選択線とが入力端に接続され、前
記複数のワード線のうちの所定のワード線を選択するワ
ード線選択回路と、行方向にある前記各メモリセルの電
流経路を所定の行毎に接続する共通電源線と、行アドレ
ス信号に基づいて前記行選択線を選択するための選択信
号を出力する行デコーダとを備えた半導体記憶装置にお
いて、前記各共通電源線と電源との間にそれぞれ接続さ
れ、通常動作モードまたはテストモードの切替えを指示
する動作モード切替え信号と前記行デコーダから与えら
れる前記選択信号とを入力し、前記動作モード切替え信
号がテストモードヘの切替えを指示する場合には、前記
選択信号により前記各共通電源線のうちの何れかを選択
して、選択された共通電源線と電源とを接続すると共
に、残りの共通電源線と電源との間を遮断し、前記動作
モード切替え信号が通常動作モードへの切替えを指示す
る場合には、前記共通電源線の全てを電源に接続する選
択手段と、前記動作モード切替え信号がテストモードヘ
の切替えを指示する場合に、不良セル特定用制御を実行
するために装置外部より供給されるアドレス出力制御信
号に基づいて、前記行デコーダに供給する行アドレス信
号を制御するアドレス出力制御手段とを設けたことを特
徴とする。
では、請求項1記載の半導体記憶装置において、前記不
良セル特定用制御は、前記行選択線のうちの所定本数を
同時に選択し得られた第1の大領域とその残りの第2の
大領域とにおいてリーク電流値が所定値よりも大きい領
域を特定し、特定された第1または第2の大領域におい
てさらに所定本数の行選択線を同時に選択し得られた第
1の小領域とその残りの第2の小領域においてリーク電
流値が所定値よりも大きい領域を特定し、同様の処理を
繰り返し実行してリーク電流値が所定値よりも大きい行
選択線を特定する制御であって、前記アドレス出力制御
手段に供給される前記アドレス出力制御信号は、前記不
良セル特定用制御を実行すべく、前記行アドレス信号を
制御して前記行選択線を選択するための制御信号である
ことを特徴とする。
では、請求項1または請求項2記載の半導体記憶装置に
おいて、前記行デコーダの設置数は2n 個とし、前記
アドレス出力制御手段は、前記動作モード切替え信号が
通常動作モードヘの切替えを指示する場合には2n 本
の行選択線のうちの1本を選択し、前記テストモードヘ
の切替えを指示する場合には、2n 本の行選択線のう
ちの(2n /2m)本[m=1,2,…,n]を選択
することを特徴とする。
では、請求項3記載の半導体記憶装置において、前記2
n 個の行デコーダの出力を制御するために、2つの出
力端を有するアドレスバッファを備え、装置外部より与
えられるn個の行アドレス信号をn個の前記アドレスバ
ッファの入力端に印加する構成とし、前記アドレス出力
制御手段は、前記動作モード切替え信号が通常動作モー
ドヘの切替えを指示する場合には、前記n個のアドレス
バッファの一方の出力端に行アドレス信号と同相の出力
信号を出力すると共に、他方の出力端に行アドレス信号
と逆相の出力信号を出力し、前記動作モード切替え信号
がテストモードヘの切替えを指示する場合には、前記ア
ドレスバッファの2つの出力端共に前記行アドレス信号
と同相の出力信号を出力することを特徴とする。
では、請求項1乃至請求項4記載の半導体記憶装置にお
いて、前記アドレス出力制御信号は、既設のデータ入出
力用端子に印加する構成にしたことを特徴とする。
では、請求項1乃至請求項5記載の半導体記憶装置にお
いて、前記不良セル特定制御によってリーク不良セルが
特定された場合にそのリーク経路を断つために、前記各
共通電源線と電源との間にそれぞれフューズを設けたこ
とを特徴とする。
では、メモリセルがマトリックス状に配置され且つ複数
のブロックに分割されたメモリセルアレイと、前記メモ
リセルアレイ内に設けられ前記メモリセルが同一行に同
数接続された複数のワード線と、行を選択する行選択線
とブロックを選択するブロック選択線とが入力端に接続
され、前記複数のワード線のうちの所定のワード線を選
択するワード線選択回路と、行方向にある前記各メモリ
セルの電流経路を所定の行毎に接続する共通電源線と、
行アドレス信号に基づいて前記行選択線を選択するため
の選択信号を出力する行デコーダとを備えた半導体記憶
装置において、前記各共通電源線と電源との間にそれぞ
れ接続され、通常動作モードまたはテストモードの切替
えを指示する動作モード切替え信号と前記行デコーダか
ら与えられる前記選択信号とを入力し、前記動作モード
切替え信号がテストモードヘの切替えを指示する場合に
は、前記選択信号により前記各共通電源線のうちの何れ
かを選択して、選択された共通電源線と電源とを接続す
ると共に、残りの共通電源線と電源との間を遮断し、前
記動作モード切替え信号が通常動作モードへの切替えを
指示する場合には、前記共通電源線の全てを電源に接続
する選択手段を設けたことを特徴とする。
では、請求項7記載の半導体記憶装置リーク不良セルが
特定された場合にそのリーク経路を断つために用いるフ
ューズを、前記各共通電源線と電源との間にそれぞれ設
けたことを特徴とする。
では、メモリセルがマトリックス状に配置されて成るメ
モリセルアレイの列方向に配設され、前記各メモリセル
のデータ転送ゲートの一端に接続された複数のビット線
と、列アドレス信号に基づいて列選択線に列選択信号を
出力する列デコーダと、前記列選択信号に基づいて、前
記複数のビット線から所定のビット線を選択する列選択
スイッチと、前記列選択スイッチを介して前記各ビット
線にそれぞれ接続された複数のデータ線とを備えた半導
体記憶装置において、通常動作モードまたはテストモー
ドの切替えを指示する動作モード切替え信号がテストモ
ードを指示する場合には、前記各ビット線の一端に接続
された電源ラインから各ビット線への電源供給を遮断す
るテストモード切替え制御手段と、前記テストモード時
に、前記列選択スイッチで選択されたビット線のリーク
電流を検知すべく、該ビット線に対して前記列選択スイ
ッチを介してテスト用の電源を供給するためのテスト用
電源端子とを設けたことを特徴とする。
置では、請求項9記載の半導体記憶装置において、前記
各ビット線の一端にそれぞれ接続されたビット線負荷手
段、ビット線プルアップ手段及びビット線イコライズ手
段を有し、前記テストモード切替え制御手段は、前記ビ
ット線負荷手段、前記ビット線プルアップ手段及び前記
ビット線イコライズ手段を非活性化して前記各ビット線
への電源供給を遮断する構成としたことを特徴とする。
置では、請求項9または請求項10記載の半導体記憶装
置において、前記データ線に接続されたデータ線プルア
ップ手段及びデータ線イコライズ手段とを有し、前記テ
スト用電源端子は、前記データ線プルアップ手段に電源
を供給する電源端子であって、前記テストモード時に、
前記データ線プルアップ手段、前記データ線及び前記列
選択スイッチを介して、選択されたビット線のリーク電
流を検知すべく前記電源端子からテスト用の電源を供給
可能としたことを特徴とする。
置では、メモリセルがマトリックス状に配置されて成る
メモリセルアレイの列方向に配設され、前記各メモリセ
ルのデータ転送ゲートの一端に接続された複数のビット
線と、列アドレス信号に基づいて列選択線に列選択信号
を出力する列デコーダと、前記列選択信号に基づいて、
前記複数のビット線から所定のビット線を選択する列選
択スイッチと、前記列選択スイッチを介して前記各ビッ
ト線にそれぞれ接続された複数のデータ線とを備えた半
導体記憶装置において、通常動作モードまたはテストモ
ードの切替えを指示する動作モード切替え信号がテスト
モードを指示する場合には、前記各ビット線の一端に接
続された電源ライン、及びデータ線に接続された電源ラ
インからの電源供給を遮断するテストモード切替え制御
手段と、テスト用の電源を供給するためのテスト用電源
端子と、前記テスト用電源端子とグランドとの間に接続
され、前記テストモード時に前記列選択スイッチで選択
されたビット線のみに対して、該ビット線のリーク電流
を検知すべく前記テスト用の電源を供給するビット線リ
ーク負荷手段とを備えたことを特徴とする。
置では、請求項9乃至請求項12記載の半導体記憶装置
において、前記動作モード切替え信号がテストモードヘ
の切替えを指示する場合に、不良ビット線特定用制御を
実行するために装置外部より供給されるアドレス出力制
御信号に基づいて、前記列デコーダに供給する列アドレ
ス信号を制御するアドレス出力制御手段を備えたことを
特徴とする。
置では、請求項13記載の半導体記憶装置において、前
記不良ビット線特定用制御は、前記列選択線のうちの所
定本数を同時に選択し得られた第1の大領域とその残り
の第2の大領域とにおいてリーク電流値が所定値よりも
大きい領域を特定し、特定された第1または第2の大領
域においてさらに所定本数の列選択線を同時に選択し得
られた第1の小領域とその残りの第2の小領域において
リーク電流値が所定値よりも大きい領域を特定し、同様
の処理を繰り返し実行してリーク電流値が所定値よりも
大きい列選択線を特定する制御であって、前記アドレス
出力制御手段は、前記不良ビット線特定用制御を実行す
べく、前記列アドレス信号を制御して前記列選択線を選
択することを特徴とする。
置では、請求項14記載の半導体記憶装置において、前
記列デコーダの設置数は2n 個で、その出力の前記列
選択線の本数は2n 本とし、前記アドレス出力制御手
段は、前記動作モード切替え信号が通常動作モードヘの
切替えを指示する場合には2n 本の列選択線のうちの
1本を選択し、前記テストモードヘの切替えを指示する
場合には、2n 本の列選択線のうちの(2n /2
m )本[m=1,2,…,n]を選択することを特徴
とする。
置では、請求項15記載の半導体記憶装置において、前
記2n 個の列デコーダの出力を制御するために、2つ
の出力端を有するアドレスバッファを備え、装置外部よ
り与えられるn個の列アドレス信号をn個の前記アドレ
スバッファの入力端に印加する構成とし、前記アドレス
出力制御手段は、前記動作モード切替え信号が通常動作
モードヘの切替えを指示する場合には、前記n個のアド
レスバッファの一方の出力端に列アドレス信号と同相の
出力信号を出力すると共に、他方の出力端に列アドレス
信号と逆相の出力信号を出力し、前記動作モード切替え
信号がテストモードヘの切替えを指示する場合には、前
記アドレスバッファの2つの出力端共に前記列アドレス
信号と同相の出力信号を出力することを特徴とする。
置では、請求項13乃至請求項16記載の半導体記憶装
置において、前記アドレス出力制御信号は、既設のデー
タ入出力用端子に印加する構成にしたことを特徴とす
る。
置では、請求項13乃至請求項17記載の半導体記憶装
置において、前記不良ビット線特定制御によってリーク
不良ビット線が特定された場合にそのリーク経路を断つ
ために、前記各ビット線とその一端に接続された電源ラ
インとの間にそれぞれフューズを設けたことを特徴とす
る。
施の形態を説明する。
施形態に係る半導体記憶装置の構成を示すブロック図で
あり、図2は、図1に示した構成の具体的な要部回路図
である。これらの図において、図10と共通の要素には
同一の符号を付し、その説明を省略する。
は、スタティック型RAMで構成され、図10に示した
構成と同様に、複数のブロック(1)〜(n)に分割さ
れたメモリセルアレイ50と、装置の各種動作状態を制
御するためのコントロール端子(書き込み/読み出し信
号R/W、出力イネーブル信号OEバー、チップイネー
ブル信号CEバー)及びその内部回路と、番地を選択す
るためのアドレス端子(AIN,BIN)及びその内部
回路(行デコーダ52及びブロック選択回路70(1)
〜70(n)等)と、データを書き込み/読み出しする
ためのI/O端子及びその内部回路(読み出し/書き込
み回路80(1)〜80(n))とを備えている。
電源線VLにより電源の供給を受ける。共通電源線VL
は、選択手段11を構成するp型トランジスタ11aと
n型トランジスタ11bが接続され、p型トランジスタ
11aの他端にはフューズ素子12が接続され電源端子
VDDに接続されている。n型トランジスタ11bの他
端はGNDに接地されている。このp型、n型トランジ
スタのゲートにはNOR回路11cの出力が入力され、
NOR回路11cの入力端のうちの一方には動作モード
切替え回路10の出力であるモード信号MDが接続さ
れ、その他方には行選択線53が接続されている。
素子10aと、縦続接続されたインバータ10b,10
c,10dとで構成され、入力端にはTEST端子を介
して外部から動作切替え信号TESTが与えられ、モー
ド信号MDを出力するようになっている。動作モード切
替え信号TESTは、通常動作モードまたはテストモー
ドの切替えを指示する信号である。
ついて説明する。
択線53を検出する。装置外部より、TEST端子に
“H”レベルが与えられると、動作モード切替え回路1
0の出力であるモード信号MDは“L”レベルとなる。
また、外部より与えられるアドレス信号AIN,BIN
により所望の行デコーダ52が活性化され、これに接続
された行選択線53は“H”レベルとなる。
cの出力は“L”レベルとなり、p型トランジスタ11
aは導通し、n型トランジスタ11bは非道通となる。
これにより、この共通電源線VLと電源VDDとの間が
接続されてメモリセル51に電源が供給される。ここで
図示されない他の行選択線53はすべでL”レベルとな
る。
11cの出力はH”レベルとなり、p型トランジスタ1
1aは非導通、n型トランジスタ11bは導通状態とな
る。これによって、ここで図示されない共通電源線VL
と電源VDDとの間は遮断され、メモリセル51には電
流が供給されない。
を“H”レベルにした待機状態においては、全てのブロ
ック選択線55がワード線選択回路56を非活性化する
ように構成されているため、全てのワード線54はL”
レベルになる。したがって、行選択線53を順次選択し
てその都度リーク電流を測定して、その値が許容値以上
であったときの選択行に、不良のメモリセル51が存在
することになる。そして、この行選択線53のフューズ
12を溶断することによって、リーク経路を遮断し予め
備えている予備行に置き換える。
電流が発生しているメモリセル51の存在位置を検出す
ることができる。
作モード切替え回路10の入力端に付加されているプル
ダウン素子10aのゲートに“H”レベルが与えられて
導通し、その出力であるモード信号MDはH”レベルが
出力される。これを入力とする全ての選択手段11にお
けるNOR回路11cの出力は“L”レベルとなり、p
型トランジスタ11aは導通、n型トランジスタ11b
は非道通となる。これにより、共通電源線VLと電源V
DDとの間が接続されて、全てのメモリセル51に電源
電圧VDDが供給され、支障なく動作する。
路(選択手段11)の構成素子数を図16に示した従来
回路よりも少なくすることができ、チップサイズの増大
を最小限にしたテスト回路を搭載することができる。
ては、リークテストモードを用い、リーク電流が発生し
ているメモリセル51の存在位置を検出することができ
ることを述べたが、大容量化が進むにつれ、そのリーク
テスト時間が膨大となる。例えば512行の行選択線を
備えたスタティックRAMの場合では、1行のリークテ
スト時間が100msecと仮定すると、行毎に512
回のテストが必要となり51.2secを要する。通常
の全ての動作確認テストが25secで終了するが、リ
ークテストを追加すると3倍のテスト時間が必要となり
問題である。そこで、第2実施形態では、前記リークテ
スト時間を短時間で行う手法について説明する。
体記憶装置の構成を示すブロック図であり、図4は、図
3に示した構成の具体的な要部回路図である。また、図
5は、本実施形態の特徴を成すアドレス出力制御回路2
0の具体的回路図である。図3及び図4において、図1
及び図2と共通の要素には同一の符号を付し、その説明
を省略する。
態の構成において、アドレスバッファ60に対して行ア
ドレスの出力制御を行うアドレス出力制御回路20を設
けたものである。アドレス出力制御回路20は、図5に
示すように、動作モード切替え回路10から出力された
モード信号MDがゲートに印加されるプルダウン素子2
0aと、インバータ20b,20c,20dとで構成さ
れ、ADDT端子を介してアドレス出力制御信号ADD
Tを入力して出力信号ACをアドレスバッファ60に対
して出力する。
お、説明を簡単にするため、図5に示すように8本の行
選択線53(g000〜g111)の制御について述べ
る。
(1)〜60(3)を備え、装置外部より与えられる3
組のアドレス信号AIN(1),AIN(2),AIN
(3)は、各々のアドレスバッファ60(1)〜60
(3)の入力端に印加される。
(3)は、それぞれ、インバータ60a,60b,60
cとNAND回路60d,60eから構成され、その出
力端を駆動するNAND回路60d,60eの一端に、
アドレス出力制御回路20の出力信号AC1,AC2,
AC3が入力される。
号が与えられず、アドレス出力制御回路20の入力端に
付加されているプルダウン素子20aのゲートにVDD
が与えられて導通し、各アドレス出力制御回路20
(1)〜20(3)の出力信号AC1,AC2,AC3
は全て“H”レベルに固定される。
〜60(3)の2つの出力端の一方には、それぞれアド
レス信号AIN(1),AIN(2),AIN(3)と
同相の出力信号A1,A2,A3が出力され、他方の出
力端にはアドレス信号AIN(1),AIN(2),A
IN(3)と逆相の出力信号/A1〜/A3が出力され
る。
に信号が与えられて、各アドレス出力制御回路20
(1)〜20(3)の出力信号AC1,AC2,AC3
は、ADDT端子(1)〜(3)に入力されるアドレス
出力制御信号ADDT(1)〜ADDT(3)に応じて
変化する。例えば、ADDT(1)〜ADDT(3)に
“H”レベルが与えられたとき、それぞれアドレス信号
AIN(1)〜AIN(3)とは、無関係に各アドレス
バッファ60(1)〜60(3)の2つの出力端には、
共に“H”レベルが出力される。
1,A2,A3=“L”レベルで選択される最下位の行
選択線g000に接続されるメモリセル51にリーク電
流が発生していると仮定するとき、以下のようにリーク
箇所を特定していく。
2を“H”レベル、AC3を“L”レベルに設定し、さ
らにアドレス信号AL,A2,A3を“H”レベルにす
ると、8個の行選択線のうち、上位4本の行選択線g1
00〜g111が同時に選択される。また、アドレス信
号A3を“L”レベルにすると、8個の行選択線のう
ち、下位4本の行選択線g000〜g001が同時に選
択される。上記した仮定より、A3=“H”レベルのと
きリーク電流が検出されず、A3=“L”レベルのとき
リーク電流が検出される。これにより、リーク電流の発
生箇所は、8本の行選択線のうちの、A3=“L”レベ
ル側の4本の行選択線であると特定することができるこ
とになる。
択線について、上記と同様なことを行う。アドレス信号
AIN(1),AIN(2),AIN(3)とアドレス
出力制御信号ADDT(1)〜ADDT(3)を所望の
レベルに設定して、行選択線g000〜g001の2本
を同時に選択したときはリーク電流が発生し、行選択線
g010〜g011の2本を同時に選択したときはリー
ク電流が発生しない。
をそれぞれ選択し、行選択線g000に接続されるメモ
リセル51にリーク電流が発生していることが検出でき
る。
タティックRAMにおいて、任意の1本の行選択線53
に接続されるメモリセル51にリーク電流が発生してい
るとき、これを検出するには、上記同様に512本のう
ち、256本が同時に選択された状態で各々のリーク電
流を測定し、どちらかを特定する。次に、256本のう
ちの128本が同時に選択された状態で各々を測定し、
どちらかを特定する。以下これを繰り返す。
ードするアドレス信号は9個必要なため、9×2=18
回のテストによって検出することができる。このときテ
スト時間は100ms×18回=1.8secとなる。
これは前記アドレス出力制御信号を備えないときに要す
る51.2secに対し、大幅にテスト時間の短縮を図
ることができる。
制御回路20を設けて行選択線53を同時に複数本選択
可能に構成したので、リーク電流が発生しているメモリ
セルの存在位置を、より短時間で検出することができ
る。
たように、アドレス出力制御回路20は、これに対応す
るアドレスバッファ60に1個ずつ具備しなければなら
ず、これに外部から与える信号数とチップ内に設ける端
子数とが増加し、テスト装置の端子数増大とチップサイ
ズの増大を招いてしまう場合がある。本実施形態では、
この場合に、外部より与えられるアドレス出力制御信号
ADDTは、I/O端子に入力されるように構成してテ
スト装置の端子数増大とチップサイズの増大とを共に防
いだものである。
体記憶装置の構成を示すブロック図であり、図7は、図
6に示した構成の具体的な要部回路図である。また、図
8は、本実施形態の特徴を成すアドレス出力制御回路2
5の周辺の具体的回路図である。これらの図において、
図1及び図2と共通の要素には同一の符号を付し、その
説明を省略する。
構成において、アドレス出力制御信号ADDTを外部か
ら入力するためのADDT端子を設けず、既設のI/O
端子を用いてアドレス出力制御信号ADDTを入力する
ようにしている。そのために、アドレス出力制御回路2
0の構成を変更した新たなアドレス出力制御回路25を
設けている。
は、図8に示すように、インバータ25a,25bとN
OR回路25cとで構成されている。動作モード切替え
回路10から出力されるモード信号MDが、インバータ
25aを介してNOR回路25cの入力端の一方に入力
され、I/O端子から入力されるアドレス出力制御信号
ADDTがNOR回路25cの入力端の他方に入力さ
れ、NOR回路25cの出力がインバータ25bを介し
て出力端に接続されている。
読み出し/書き込みが行われる。テストモード時は、読
み出し/書き込み回路80(1),80(2),80
(3)は非活性化されているため、外部よりI/O端子
に与えられたアドレス出力制御信号ADDT(1),
(2),(3)は、それぞれアドレス出力制御回路25
(1),(2),(3)の入力信号となる。
不要となり、チップサイズの増大を最小限に抑えること
ができる。
施形態に係る半導体記憶装置の構成を示すブロック図で
あり、図10は、図9に示した半導体記憶装置における
1つビット線対に係わる周辺回路を示した要部回路図で
ある。これらの図において、図18と共通の要素には同
一の符号を付し、その説明を省略する。
8に示した従来の半導体記憶装置において、データ線プ
ルアップ&イコライズ回路134に接続されたテスト用
の電源端子VTを設けると共に、動作モード切替え回路
140と、テスト切替え制御回路141とを設けた構成
となっている。
ン素子140aと、インバータ140b,140cで構
成され、入力端にはTEST端子を介して外部から動作
切替え信号TESTが与えられ、モード信号MDを出力
するようになっている。動作モード切替え信号TEST
は、通常動作モードまたはテストモードの切替えを指示
する信号である。また、テスト切替え制御回路141
は、前記動作モード切替え信号TESTがテストモード
を指示する場合に、前記各ビット線対B1,B1B、
…、Bn,BnBの一端に接続された電源端子VDDか
ら各ビット線への電源供給を遮断するためにビット線負
荷&プルアップ&イコライズ回路110を制御する回路
である。
セル100の転送ゲートはビット線対B1,B1Bに接
続され、このビット線対B1,B1Bの上端には、ビッ
ト線負荷&プルアップ&イコライズ回路110が接続さ
れている。回路110は、ビット線負荷手段111、イ
コライズ素子E1及びビット線プルアップ素子U1,U
2で構成されている。そして、回路110と電源端子V
DDとの間には、ビット線電源切り離し用のフューズ1
15が接続されている。
データ線D1,D1Bとの間には、カラムスイッチ13
1が配置され、データ線D1,D1Bは、データ読み出
し/書き込み用のセンスアップ&書き込みバッファ13
5に接続されている。
子TESTは、動作モード切替え回路140の入力端の
プルダウン素子140aに接続され、その出力であるモ
ード信号MDは、ビット線負荷手段111,112のゲ
ートに接続されると共に、テスト切替え制御回路141
の入力側に接続されている。
141aと、インバータ141b,141cで構成さ
れ、インバータ141bの入力側には、ビット線イコラ
イズプルアップ発生回路151の出力信号が入力され、
またインバータ141cの入力側にはモード信号MDが
入力されるようになっている。これによって、モード信
号MDは、インバータ141cとNAND141aを介
してビット線イコライズ素子E1とビット線プルアップ
素子U1,U2のゲートに供給される。
線プルアップ&イコライズ回路134を構成するデータ
線プルアップ素子U3,U4とデータ線イコライズ素子
E2が接続されている。さらに、データ線プルアップ素
子U3,U4の電源側には、リークテスト専用の電源端
子VTが接続されている。なお、この電源端子VTは、
通常の電源端子VCCであってもよい。
ついて説明する。
外部よりテスト端子TESTに“H”レベルの動作モー
ド切替え信号TESTが与えられる。すると、動作モー
ド切替え回路140を介して、“H”レベルのモード信
号MDが出力される結果、テスト切替え制御回路141
の出力信号φ1が“H”レベルとなり、ビット線プルア
ップ素子U1,U2とビット線イコライズ素子E1が非
道通となる。
よりカラムデコーダ132を介して所望のカラムスイッ
チ131のみが導通し、これに接続されたビット線が選
択される。これによって、選択されたビット線はデータ
線D1,D1Bに接続され且つ電源端子VDDとの接続
が遮断された状態にあり、非選択のビット線は全てフロ
ーティング状態となる。
データ線プルアップ素子U3,U4とデータ線イコライ
ズ素子E2は、通常の待機状態と同様に導通している。
用電源端子TVに印加された電源により電流測定を行う
と、カラムアドレスによってリーク電流を伴うビット線
を選択したとき、リークテスト専用電源端子TVよりデ
ータ線プルアップ素子U3,U4、カラムスイッチ13
1を介して電流が流れる。
択してその都度リーク電流を測定し、その測定値が許容
値以上であったとき、選択列すなわち選択ビット線に不
良が存在し、リーク電流が発生しているビット線の存在
位置を検出することができる。そして、このビット線の
フューズ115を溶断することによって、リーク経路を
遮断し予め備えてある予備列に置き換えることにより、
高い歩留まりを達成することができる。
ず、動作モード切替え回路140のプルダウン素子14
0aにより、モード信号MDは“L”レベルとなる。こ
れによって、ビット線負荷手段であるPMOS素子11
1,112はオンして動作状態となり、またビット線プ
ルアップ素子U1,U2とビット線イコライズ素子E1
はビット線イコライズ・プルアップ発生回路151から
の信号により動作する。したがって、通常動作モードに
おいても支障なく動作する。
ては、リークテストモードを用い、リーク電流が発生し
ているメモリセル51の存在位置を検出することができ
ることを述べたが、大容量化が進むにつれ、そのリーク
テスト時間が膨大となる。例えば512列の列選択線を
備えたスタティックRAMの場合では、1列のリークテ
スト時間が100msecと仮定すると、列毎に512
回のテストが必要となり51.2secを要する。通常
の全ての動作確認テストが25secで終了するが、リ
ークテストを追加すると3倍のテスト時間が必要となり
問題である。そこで、第5実施形態では、前記リークテ
スト時間を短時間で行う手法について説明する。
導体記憶装置の構成を示すブロック図であり、図12
は、図11に示した半導体記憶装置における1つビット
線対に係わる周辺回路を示した要部回路図である。ま
た、図13は、本実施形態の特徴を成すアドレス出力制
御回路20の具体的回路図である。図11及び図12に
おいて、図9及び図10と共通の要素には同一の符号を
付し、その説明を省略する。
態の構成において、アドレスバッファ133に対して列
アドレスの出力制御を行うアドレス出力制御回路150
を設けたものである。アドレス出力制御回路150は、
図13に示すように、動作モード切替え回路10から出
力されたモード信号MDがゲートに印加されるプルダウ
ン素子150aと、インバータ150b,150c,1
50dとで構成され、ADDT端子を介してアドレス出
力制御信号ADDTを入力して出力信号ACをアドレス
バッファ133に対して出力する。
お、説明を簡単にするため、図13に示すように8本の
列選択線(h000〜h111)の制御について述べ
る。
133(1)〜133(3)を備え、装置外部より与え
られる3組のアドレス信号AIN(1),AIN
(2),AIN(3)は、各々のアドレスバッファ13
3(1)〜133(3)の入力端に印加される。
(3)は、それぞれ、インバータ133a,133b,
133cとNAND回路133d,133eから構成さ
れ、その出力端を駆動するNAND回路133d,13
3eの一端に、アドレス出力制御回路150の出力信号
AC1,AC2,AC3が入力される。
号が与えられず、アドレス出力制御回路150の入力端
に付加されているプルダウン素子150aのゲートにV
DDが与えられて導通し、各アドレス出力制御回路15
0(1)〜150(3)の出力信号AC1,AC2,A
C3は全て“H”レベルに固定される。
3(1)〜133(3)の2つの出力端の一方には、そ
れぞれアドレス信号AIN(1),AIN(2),AI
N(3)と同相の出力信号A1,A2,A3が出力さ
れ、他方の出力端にはアドレス信号AIN(1),AI
N(2),AIN(3)と逆相の出力信号/A1〜/A
3が出力される。
に信号が与えられて、各アドレス出力制御回路150
(1)〜150(3)の出力信号AC1,AC2,AC
3は、ADDT端子(1)〜(3)に入力されるアドレ
ス出力制御信号ADDT(1)〜ADDT(3)に応じ
て変化する。例えば、ADDT(1)〜ADDT(3)
に“H”レベルが与えられたとき、それぞれアドレス信
号AIN(1)〜AIN(3)とは、無関係に各アドレ
スバッファ133(1)〜133(3)の2つの出力端
には、共に“H”レベルが出力される。
2,A3=“L”レベルで選択される最下位の列選択線
h000に接続されるビット線にリーク電流が発生して
いると仮定するとき、以下のようにリーク箇所を特定し
ていく。
2を“H”レベル、AC3を“L”レベルに設定し、さ
らにアドレス信号AL,A2,A3を“H”レベルにす
ると、8個の列選択線のうち、上位4本の列選択線h1
00〜h111が同時に選択される。また、アドレス信
号A3を“L”レベルにすると、8個の列選択線のう
ち、下位4本の列選択線h000〜h001が同時に選
択される。上記した仮定より、A3=“H”レベルのと
きリーク電流が検出されず、A3=“L”レベルのとき
リーク電流が検出される。これにより、リーク電流の発
生箇所は、8本の列選択線のうちの、A3=“L”レベ
ル側の4本の列選択線であると特定することができるこ
とになる。
択線について、上記と同様なことを行う。アドレス信号
AIN(1),AIN(2),AIN(3)とアドレス
出力制御信号ADDT(1)〜ADDT(3)を所望の
レベルに設定して、列選択線h000〜h001の2本
を同時に選択したときはリーク電流が発生し、列選択線
h010〜h011の2本を同時に選択したときはリー
ク電流が発生しない。
をそれぞれ選択し、列選択線h000に接続されるビッ
ト線にリーク電流が発生していることが検出できる。
ィックRAMにおいて、任意の1本の列選択線に接続さ
れるビット線にリーク電流が発生しているとき、これを
検出するには、上記同様に512本のうち、256本が
同時に選択された状態で各々のリーク電流を測定し、ど
ちらかを特定する。次に、256本のうちの128本が
同時に選択された状態で各々を測定し、どちらかを特定
する。以下これを繰り返す。
するアドレス信号は9個必要なため、9×2=18回の
テストによって検出することができる。このときテスト
時間は100ms×18回=1.8secとなる。これ
は前記アドレス出力制御信号を備えないときに要する5
1.2secに対し、大幅にテスト時間の短縮を図るこ
とができる。
制御回路150を設けて列選択線を同時に複数本選択可
能に構成したので、リーク電流が発生しているビット線
の存在位置を、より短時間で検出することができる。
実施形態に係る半導体記憶装置の構成を示す具体的な要
部回路図であり、図12と共通の要素には同一の符号を
付し、その説明を省略する。
成において、各ビット線対にビット線リーク負荷回路1
60を設けたものである。ビット線リーク負荷回路16
0は、テスト用電源端子VTと接地電位との間に接続さ
れ、テストモード時に選択されたビット線のみに対し
て、該ビット線のリーク電流を検知すべくテスト用電源
端子VTからテスト用の電源を供給する回路である。具
体的には、図14に示すように、PMOS素子160
a,160bと、NMOS素子160c,160dと、
インバータ160e,160fとで構成され、モード信
号MDとカラムデコーダの出力で制御される。
路134を構成するデータ線プルアップU3,U4とデ
ータ線イコライズ素子E2は、前述したテスト切替え制
御回路141と同じ構成のテスト切替え制御回路142
からの信号φ2によって導通/非導通が制御される。
いて、データ線プルアップU3,U4とデータ線イコラ
イズ素子E2は、テスト切替え制御回路142によって
非道通となり、同様にビット線負荷&プルアップ&イコ
ライズ回路110を構成するビット線負荷手段111,
112、ビット線イコライズ素子E1、及びビット線プ
ルアップ素子U1,U2は、テスト切替え制御回路14
1によって非道通となる。
のモード信号MDに基づいて、ビット線リーク負荷回路
160のPMOS素子160a,160bと、NMOS
160c,160dが導通する。さらに、カラムスイッ
チが選択される番地のみにおいて、ビット線対に接続さ
れたインバータ160e,160fが活性化し、ビット
線へテスト専用の電源を印加する。このとき、リーク経
路が存在する場合は、テスト専用電源端子VTから電流
が流れる。
たように、アドレス出力制御回路150は、これに対応
するアドレスバッファ133に1個ずつ具備しなければ
ならず、これに外部から与える信号数とチップ内に設け
る端子数とが増加し、テスト装置の端子数増大とチップ
サイズの増大を招き問題である。本実施形態では、これ
を解決するために、外部より与えられるアドレス出力制
御信号ADDTは、I/O端子に入力されるように構成
したものである。
導体記憶装置の構成を示すブロック図であり、図11と
共通の要素には同一の符号を付し、その説明を省略す
る。
おいて、アドレス出力制御信号ADDTを外部から入力
するためのADDT端子を設けず、既設のI/O端子を
用いてアドレス出力制御信号ADDTを入力するように
している。そのために、アドレス出力制御回路150の
構成を変更した新たなアドレス出力制御回路150Aを
設けている。すなわち、各アドレス出力制御回路150
Aは、図8に示すアドレス出力制御回路25と同一の構
成を成している。
読み出し/書き込みが行われる。テストモード時は、セ
ンスアンプ&書き込みバッファ135は非活性化されて
いるため、外部よりI/O端子に与えられたアドレス出
力制御信号ADDT(1),(2),(3)は、それぞ
れアドレス出力制御回路150Aの入力信号となる。
は不要となり、チップサイズの増大を最小限に抑えるこ
とができる。
チップサイズの増大を最小限にしたテスト回路を具備す
ることができ、さらに、リーク電流の発生している不良
メモリセルまたは不良ビット線の存在位置を容易に且つ
短時間で検出することができる。これにより、高歩留ま
りの半導体装置を実現することが可能になる。
構成を示すブロック図である。
る。
構成を示すブロック図である。
る。
路の具体的回路図である。
構成を示すブロック図である。
る。
回路の周辺の具体的回路図である。
構成を示すブロック図であり、
ット線対に係わる周辺回路を示した要部回路図である。
の構成を示すブロック図である。
ビット線対に係わる周辺回路を示した要部回路図であ
る。
回路20の具体的回路図である。
の構成を示す具体的な要部回路図である。
の構成を示すブロック図である。
の要部回路図である。
る。
である。
ビット線対に係わる周辺回路を示した要部回路図であ
る。
Claims (18)
- 【請求項1】 メモリセルがマトリックス状に配置され
且つ複数のブロックに分割されたメモリセルアレイと、
前記メモリセルアレイ内に設けられ前記メモリセルが同
一行に同数接続された複数のワード線と、行を選択する
行選択線とブロックを選択するブロック選択線とが入力
端に接続され、前記複数のワード線のうちの所定のワー
ド線を選択するワード線選択回路と、行方向にある前記
各メモリセルの電流経路を所定の行毎に接続する共通電
源線と、行アドレス信号に基づいて前記行選択線を選択
するための選択信号を出力する行デコーダとを備えた半
導体記憶装置において、 前記各共通電源線と電源との間にそれぞれ接続され、通
常動作モードまたはテストモードの切替えを指示する動
作モード切替え信号と前記行デコーダから与えられる前
記選択信号とを入力し、前記動作モード切替え信号がテ
ストモードヘの切替えを指示する場合には、前記選択信
号により前記各共通電源線のうちの何れかを選択して、
選択された共通電源線と電源とを接続すると共に、残り
の共通電源線と電源との間を遮断し、前記動作モード切
替え信号が通常動作モードへの切替えを指示する場合に
は、前記共通電源線の全てを電源に接続する選択手段
と、前記動作モード切替え信号がテストモードヘの切替
えを指示する場合に、不良セル特定用制御を実行するた
めに装置外部より供給されるアドレス出力制御信号に基
づいて、前記行デコーダに供給する行アドレス信号を制
御するアドレス出力制御手段とを設けたことを特徴とす
る半導体記憶装置。 - 【請求項2】 前記不良セル特定用制御は、 前記行選択線のうちの所定本数を同時に選択し得られた
第1の大領域とその残りの第2の大領域とにおいてリー
ク電流値が所定値よりも大きい領域を特定し、特定され
た第1または第2の大領域においてさらに所定本数の行
選択線を同時に選択し得られた第1の小領域とその残り
の第2の小領域においてリーク電流値が所定値よりも大
きい領域を特定し、同様の処理を繰り返し実行してリー
ク電流値が所定値よりも大きい行選択線を特定する制御
であって、 前記アドレス出力制御手段に供給される前記アドレス出
力制御信号は、前記不良セル特定用制御を実行すべく、
前記行アドレス信号を制御して前記行選択線を選択する
ための制御信号であることを特徴とする請求項1記載の
半導体記憶装置。 - 【請求項3】 前記行デコーダの設置数は2n 個と
し、 前記アドレス出力制御手段は、前記動作モード切替え信
号が通常動作モードヘの切替えを指示する場合には2
n 本の行選択線のうちの1本を選択し、前記テストモ
ードヘの切替えを指示する場合には、2n 本の行選択
線のうちの(2n /2m )本[m=1,2,…,n]
を選択することを特徴とする請求項1または請求項2記
載の半導体記憶装置。 - 【請求項4】 前記2n 個の行デコーダの出力を制御
するために、2つの出力端を有するアドレスバッファを
備え、装置外部より与えられるn個の行アドレス信号を
n個の前記アドレスバッファの入力端に印加する構成と
し、 前記アドレス出力制御手段は、 前記動作モード切替え信号が通常動作モードヘの切替え
を指示する場合には、前記n個のアドレスバッファの一
方の出力端に行アドレス信号と同相の出力信号を出力す
ると共に、他方の出力端に行アドレス信号と逆相の出力
信号を出力し、前記動作モード切替え信号がテストモー
ドヘの切替えを指示する場合には、前記アドレスバッフ
ァの2つの出力端共に前記行アドレス信号と同相の出力
信号を出力することを特徴とする請求項3記載の半導体
記憶装置。 - 【請求項5】 前記アドレス出力制御信号は、既設のデ
ータ入出力用端子に印加する構成にしたことを特徴とす
る請求項1乃至請求項4記載の半導体記憶装置。 - 【請求項6】 前記不良セル特定制御によってリーク不
良セルが特定された場合にそのリーク経路を断つため
に、前記各共通電源線と電源との間にそれぞれフューズ
を設けたことを特徴とする請求項1乃至請求項5記載の
半導体記憶装置。 - 【請求項7】 メモリセルがマトリックス状に配置され
且つ複数のブロックに分割されたメモリセルアレイと、
前記メモリセルアレイ内に設けられ前記メモリセルが同
一行に同数接続された複数のワード線と、行を選択する
行選択線とブロックを選択するブロック選択線とが入力
端に接続され、前記複数のワード線のうちの所定のワー
ド線を選択するワード線選択回路と、行方向にある前記
各メモリセルの電流経路を所定の行毎に接続する共通電
源線と、行アドレス信号に基づいて前記行選択線を選択
するための選択信号を出力する行デコーダとを備えた半
導体記憶装置において、 前記各共通電源線と電源との間にそれぞれ接続され、通
常動作モードまたはテストモードの切替えを指示する動
作モード切替え信号と前記行デコーダから与えられる前
記選択信号とを入力し、前記動作モード切替え信号がテ
ストモードヘの切替えを指示する場合には、前記選択信
号により前記各共通電源線のうちの何れかを選択して、
選択された共通電源線と電源とを接続すると共に、残り
の共通電源線と電源との間を遮断し、前記動作モード切
替え信号が通常動作モードへの切替えを指示する場合に
は、前記共通電源線の全てを電源に接続する選択手段を
設けたことを特徴とする半導体記憶装置。 - 【請求項8】 リーク不良セルが特定された場合にその
リーク経路を断つために用いるフューズを、前記各共通
電源線と電源との間にそれぞれ設けたことを特徴とする
請求項7記載の半導体記憶装置。 - 【請求項9】 メモリセルがマトリックス状に配置され
て成るメモリセルアレイの列方向に配設され、前記各メ
モリセルのデータ転送ゲートの一端に接続された複数の
ビット線と、列アドレス信号に基づいて列選択線に列選
択信号を出力する列デコーダと、前記列選択信号に基づ
いて、前記複数のビット線から所定のビット線を選択す
る列選択スイッチと、前記列選択スイッチを介して前記
各ビット線にそれぞれ接続された複数のデータ線とを備
えた半導体記憶装置において、 通常動作モードまたはテストモードの切替えを指示する
動作モード切替え信号がテストモードを指示する場合に
は、前記各ビット線の一端に接続された電源ラインから
各ビット線への電源供給を遮断するテストモード切替え
制御手段と、 前記テストモード時に、前記列選択スイッチで選択され
たビット線のリーク電流を検知すべく、該ビット線に対
して前記列選択スイッチを介してテスト用の電源を供給
するためのテスト用電源端子とを設けたことを特徴とす
る半導体記憶装置。 - 【請求項10】 前記各ビット線の一端にそれぞれ接続
されたビット線負荷手段、ビット線プルアップ手段及び
ビット線イコライズ手段を有し、 前記テストモード切替え制御手段は、 前記ビット線負荷手段、前記ビット線プルアップ手段及
び前記ビット線イコライズ手段を非活性化して前記各ビ
ット線への電源供給を遮断する構成としたことを特徴と
する請求項9記載の半導体記憶装置。 - 【請求項11】 前記データ線に接続されたデータ線プ
ルアップ手段及びデータ線イコライズ手段とを有し、 前記テスト用電源端子は、前記データ線プルアップ手段
に電源を供給する電源端子であって、前記テストモード
時に、前記データ線プルアップ手段、前記データ線及び
前記列選択スイッチを介して、選択されたビット線のリ
ーク電流を検知すべく前記電源端子からテスト用の電源
を供給可能としたことを特徴とする請求項9または請求
項10記載の半導体記憶装置。 - 【請求項12】 メモリセルがマトリックス状に配置さ
れて成るメモリセルアレイの列方向に配設され、前記各
メモリセルのデータ転送ゲートの一端に接続された複数
のビット線と、列アドレス信号に基づいて列選択線に列
選択信号を出力する列デコーダと、前記列選択信号に基
づいて、前記複数のビット線から所定のビット線を選択
する列選択スイッチと、前記列選択スイッチを介して前
記各ビット線にそれぞれ接続された複数のデータ線とを
備えた半導体記憶装置において、 通常動作モードまたはテストモードの切替えを指示する
動作モード切替え信号がテストモードを指示する場合に
は、前記各ビット線の一端に接続された電源ライン、及
びデータ線に接続された電源ラインからの電源供給を遮
断するテストモード切替え制御手段と、 テスト用の電源を供給するためのテスト用電源端子と、 前記テスト用電源端子とグランドとの間に接続され、前
記テストモード時に前記列選択スイッチで選択されたビ
ット線のみに対して、該ビット線のリーク電流を検知す
べく前記テスト用の電源を供給するビット線リーク負荷
手段とを備えたことを特徴とする半導体記憶装置。 - 【請求項13】 前記動作モード切替え信号がテストモ
ードヘの切替えを指示する場合に、不良ビット線特定用
制御を実行するために装置外部より供給されるアドレス
出力制御信号に基づいて、前記列デコーダに供給する列
アドレス信号を制御するアドレス出力制御手段を備えた
ことを特徴とする請求項9乃至請求項12記載の半導体
記憶装置。 - 【請求項14】 前記不良ビット線特定用制御は、 前記列選択線のうちの所定本数を同時に選択し得られた
第1の大領域とその残りの第2の大領域とにおいてリー
ク電流値が所定値よりも大きい領域を特定し、特定され
た第1または第2の大領域においてさらに所定本数の列
選択線を同時に選択し得られた第1の小領域とその残り
の第2の小領域においてリーク電流値が所定値よりも大
きい領域を特定し、同様の処理を繰り返し実行してリー
ク電流値が所定値よりも大きい列選択線を特定する制御
であって、 前記アドレス出力制御手段は、前記不良ビット線特定用
制御を実行すべく、前記列アドレス信号を制御して前記
列選択線を選択することを特徴とする請求項13記載の
半導体記憶装置。 - 【請求項15】 前記列デコーダの設置数は2n 個
で、その出力の前記列選択線の本数は2n 本とし、 前記アドレス出力制御手段は、前記動作モード切替え信
号が通常動作モードヘの切替えを指示する場合には2
n 本の列選択線のうちの1本を選択し、前記テストモ
ードヘの切替えを指示する場合には、2n 本の列選択
線のうちの(2n /2m )本[m=1,2,…,n]
を選択することを特徴とする請求項14記載の半導体記
憶装置。 - 【請求項16】 前記2n 個の列デコーダの出力を制
御するために、2つの出力端を有するアドレスバッファ
を備え、装置外部より与えられるn個の列アドレス信号
をn個の前記アドレスバッファの入力端に印加する構成
とし、 前記アドレス出力制御手段は、 前記動作モード切替え信号が通常動作モードヘの切替え
を指示する場合には、前記n個のアドレスバッファの一
方の出力端に列アドレス信号と同相の出力信号を出力す
ると共に、他方の出力端に列アドレス信号と逆相の出力
信号を出力し、前記動作モード切替え信号がテストモー
ドヘの切替えを指示する場合には、前記アドレスバッフ
ァの2つの出力端共に前記列アドレス信号と同相の出力
信号を出力することを特徴とする請求項15記載の半導
体記憶装置。 - 【請求項17】 前記アドレス出力制御信号は、既設の
データ入出力用端子に印加する構成にしたことを特徴と
する請求項13乃至請求項16記載の半導体記憶装置。 - 【請求項18】 前記不良ビット線特定制御によってリ
ーク不良ビット線が特定された場合にそのリーク経路を
断つために、前記各ビット線とその一端に接続された電
源ラインとの間にそれぞれフューズを設けたことを特徴
とする請求項13乃至請求項17記載の半導体記憶装
置。
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