JP2001216799A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リーク電流の発生している不良メモリセルの
存在位置を容易に且つ短時間で検出することができる半
導体記憶装置を提供する。 【解決手段】 行選択線のうちの所定本数を同時に選択
し得られた第１の大領域とその残りの第２の大領域とに
おいてリーク電流値が所定値よりも大きい領域を特定
し、特定された第１または第２の大領域においてさらに
所定本数の行選択線を同時に選択し得られた第１の小領
域とその残りの第２の小領域においてリーク電流値が所
定値よりも大きい領域を特定し、同様の処理を繰り返し
実行してリーク電流値が所定値よりも大きい行選択線を
特定する制御を行う。そのために、装置内にアドレス出
力制御回路を設ける。これに外部より供給されるアドレ
ス出力制御信号は、前記制御を実行すべく、前記行アド
レス信号を制御して前記行選択線を選択するための制御
信号である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティック型ラ
ンダムアクセスメモリ等の半導体記憶装置に関し、特に
テスト回路を搭載した半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置、特にスタティッ
ク型ランダムアクセスメモリは、大容量化と待機時の低
消費電力化が進んでいる。大容量化によって様々な原因
によるビット不良の発生確率は高まり、これを、テスト
工程において正常に動作しないメモリセルを予備セルと
置き換えるリダンダンシー技術により救済している。

【０００３】これに対して、正常に動作し機能的には問
題ないが、リーク電流が許容値よりも多く流れる場合が
ある。このようなメモリセルが存在すると、待機時の消
費電流が増大し歩留まりの低下を招くこととなる。

【０００４】そこで、図１６に示す従来の半導体記憶装
置では、テスト回路を具備し、リーク電流が流れている
メモリセルの位置をテストにより検出し、このメモリセ
ルと電源端子との間に接続されているレーザーフューズ
を溶断することによって、リーク経路を断った上で、予
備セルに置き換えて使用している。

【０００５】具体的に説明すると、上述した図１６の半
導体記憶装置に搭載されたテスト回路は、装置外部よ
り、“Ｈ”レベルの動作モード切替え信号Ｓ６が外部入
力端子９１を介して外部入力回路９２に入力される。こ
れにより、外部入力回路９２からの出力Ｓ４は“Ｌ”レ
ベルに、出力Ｓ５は“Ｈ”レベルになる。“Ｈ”レベル
の出力Ｓ５がゲートに入力されたｎ型トランジスタＱ２
はオン状態になり、行デコーダ９６の出力Ｓ３が出力Ｓ
２としてＮＯＲ回路９３の一方の入力端子に入力され
る。

【０００６】ここで、行デコーダ９６からの出力Ｓ３は
“Ｈ”レベルに、図示されていない他の行への出力は
“Ｌ”レベルになる。“Ｈ”レベルの出力Ｓ３がＮＯＲ
回路９３の他方の入力端子に入力され、“Ｈ”レベルの
出力Ｓ１がｎ型トランジスタＱ１のゲートに入力され
て、オフ状態になる。これによって、この行の共通電源
線ｇ１と電源との間が遮断され、メモリセルＭ１１〜Ｍ
ｌｎには電源は供給されなくなり、他の図示されていな
い共通電源線と電源との間は接続されて、そのメモリセ
ルには電源が供給される。

【０００７】さらに、“Ｌ”レベルの出力Ｓ４がｎ型ト
ランジスタＱ５のゲートに入力され、“Ｈ”レベルの出
力Ｓ５がｐ型トランジスタＱ３及びｎ型トランジスタＱ
４のゲートに入力される。その結果、ｎ型トランジスタ
Ｑ５及びｐ型トランジスタＱ３はオフ状態にｎ型トラン
ジスタＱ４はオン状態になり、この行のワード線ｗ１は
グランドレベルとなって行デコーダ出力Ｓ３とは切り離
される。これによって、この行のメモリセルＭ１１〜Ｍ
ｌｍには電流は流れず、他のメモリセルには電流が流れ
ることになる。

【０００８】このようにして各行を順に選択してその都
度リーク電流値を測定していき、この値が許容値以下で
あったときの選択行に、不良のメモリセルが含まれてい
ることが検出される。そしてこの行のフューズＦ１を溶
断することによって共通電源線ｇ１と電源との間を遮断
し、リーク経路を断った状態にして、予め備えている予
備の符に置き換える。

【０００９】このようにして、リーク電流が発生してい
るメモリセルの存在位置を容易に検出している。

【００１０】しかし、最近の半導体記憶装置は大容量化
されてきており、例えば、図１７に示すように、メモリ
セルアレイ５０が複数のブロック（１）〜（ｎ）に分割
され、マトリックス状に配列された構造のものが知られ
ている。

【００１１】アレイ端には、２セル毎に行デコーダ５２
が複数配置され、行デコーダ５２から行選択線５３が配
線されている。行デコーダ５２は、アドレスデコーダ６
０を介して入力される行アドレスＡＩＮにより所望の行
選択線５３を活性化する。複数のブロック端には、ブロ
ック選択回路７０からブロック選択線５５が配線され、
行選択線５３とブロック選択線５５とを入力とするワー
ド線選択回路５６が、ブロック端に配置されている。

【００１２】また、メモリセル５１は、２つのセルがそ
れぞれ上下対称に配置され、２つのセルに共通に行選択
線５３と並行に配線されている共通電源線ＶＬにより電
源の供給を受ける。

【００１３】通常動作においてメモリセル５１を選択す
るときは、所望のアドレスＡＩＮ，ＢＩＮに応じて、複
数の行選択線５３とブロック選択線５５のうちのそれぞ
れ１本が選択され、これに接続される１個のワード線選
択回路５６により所望のワード線５４が活性化される。
そして、データ読み出し時には、読み出し／書き込み回
路８０を介してＩ／Ｏ端子にデータから読み出しされ、
データ書き込み時には、Ｉ／Ｏ端子から読み出し／書き
込み回路８０を介してメモリセル５１にデータが書き込
まれる。

【００１４】待機状態においては、外部信号の入力によ
り、内部回路の制御で全てのワード線５４が非活性化さ
れる。

【００１５】また、大容量化された最近の半導体記憶装
置においては、メモリセルだけではなくビット線のリー
ク電流も問題となり、歩留まり低下を生じている。この
点を考慮して、ビット線のリーク不良に起因する動作不
良をリタンダンシー技術で救済する場合に、ビット線電
源にフューズ素子を挿入して、リペア番地に置き換える
と同時に前記フューズ素子を溶断し、リーク経路を遮断
することができる、図１８に示すような半導体記憶装置
が提案されている。

【００１６】図１８に示す従来の半導体記憶装置は、マ
トリックス状に配列されたメモリセル１００群から成る
メモリセルアレイと、装置の動作状態を制御するコント
ロール端子（ＣＥ，ＷＥ，ＯＥ）及びその内部回路（Ｃ
Ｅバッファ，ＷＥバッファ，ＯＥバッファ）と、番地を
選択するアドレス端子（ＡＩＮＲ端子，ＡＩＮＣ端子）
及びその内部回路（ローアドレスデコーダ１２０，ロー
アドレスバッファ１２１，カラムスイッチ１３１，カラ
ムアドレスデコーダ１３２，カラムアドレスバッファ１
３３）と、データの書き込み／読み出しを行うＩ／Ｏ端
子及びその内部回路（ビット線負荷＆プルアップ＆イコ
ライズ回路１１０，データ線プルアップ＆イコライズ回
路１３４，センスアンプ＆書き込みバッファ１３５）と
を備えている。

【００１７】各には、ビット線負荷＆プルアップ＆イコ
ライズ回路１１０が接続され、さらに、この各回路１１
０と電源端子ＶＤＤとの間には、フューズ１１５が挿入
されている。そして、図１９に示すように、各ビット線
負荷＆プルアップ＆イコライズ回路１１０は、ビット線
負荷手段１１１，１１２と、ビット線プルアップ素子Ｕ
１，Ｕ２と、ビット線イコライズ素子Ｅ１とで構成さ
れ、ビット線イコライズ・プルアップ発生回路１５１の
出力信号φ１に応じて活性／非活性状態となる。データ
線プルアップ＆イコライズ回路１３４は、データ線プル
アップ素子Ｕ３，Ｕ４と、データ線イコライズ素子Ｅ２
とで構成され、データ線イコライズ・プルアップ発生回
路１５２の出力信号φ２に応じて活性／非活性状態とな
る。

【００１８】この半導体記憶装置の通常動作及び待機状
態は、次のようになる。

【００１９】通常動作においては、アドレスに応じて、
所定のワード線とカラムスイッチが選択される結果、所
望のメモリセルが活性化され、書き込み／読み出し動作
を行う。

【００２０】待機状態においては、外部よりチップイネ
ーブル信号がＣＥ端子に入力され、その内部回路からの
制御によって全てのワード線Ｗ１〜Ｗｍは非活性化され
て接地電位となる。また、全てのカラムスイッチ１３１
も前記チップイネーブル信号によって非導通となる。さ
らに、全てのビット線対Ｂ１，Ｂ１Ｂ、…、Ｂｎ，Ｂｎ
Ｂとデータ線Ｄ１，Ｄ１Ｂは、ビット線イコライズ・プ
ルアップ発生回路１５１の出力信号φ１とデータ線イコ
ライズ・プルアップ発生回路１５２の出力信号φ２が
“Ｌ”レベルになることによって電源電位ＶＤＤに固定
されている。

【００２１】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置では、次のような問題点があった。

【００２２】（１）図１７に示したような大容量化され
た半導体記憶装置において、リーク電流が流れているメ
モリセルの位置をテストにより検出するため、図１６に
示したようなテスト回路を搭載した場合には、テスト時
間が膨大となるだけでなく、テスト回路規模が大きくな
るため、チップサイズの増大を招く、といった問題があ
った。

【００２３】（２）図１８に示した半導体記憶装置で
は、待機状態において、メモリセル１００はデータを保
持し、ビット線対Ｂ１，Ｂ１Ｂ、…、Ｂｎ，ＢｎＢは電
源電位ＶＤＤに固定され、ワード線Ｄ１，Ｄ１Ｂは接地
電位に固定される。このとき、ビット線に図１９に示す
ようなリーク経路Ｐ１，Ｐ２が存在することがあり、こ
のリーク経路Ｐ１，Ｐ２のリーク電流が小さいと、書き
込み／読み出しの通常動作には影響を与えないが、リダ
ンダンシー番地に置き換えることができないため、待機
時の消費電流が許容値以上となる場合には歩留まりの低
下を招き問題となる。

【００２４】本発明は上記従来の問題点に鑑み、チップ
サイズの増大を最小限にしたテスト回路を具備すること
ができる半導体記憶装置を提供することを目的とする。
その他の目的は、リーク電流の発生している不良メモリ
セルまたはビット線の存在位置を容易に且つ短時間で検
出することができる半導体記憶装置を提供することであ
る。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体記憶装置では、メ
モリセルがマトリックス状に配置され且つ複数のブロッ
クに分割されたメモリセルアレイと、前記メモリセルア
レイ内に設けられ前記メモリセルが同一行に同数接続さ
れた複数のワード線と、行を選択する行選択線とブロッ
クを選択するブロック選択線とが入力端に接続され、前
記複数のワード線のうちの所定のワード線を選択するワ
ード線選択回路と、行方向にある前記各メモリセルの電
流経路を所定の行毎に接続する共通電源線と、行アドレ
ス信号に基づいて前記行選択線を選択するための選択信
号を出力する行デコーダとを備えた半導体記憶装置にお
いて、前記各共通電源線と電源との間にそれぞれ接続さ
れ、通常動作モードまたはテストモードの切替えを指示
する動作モード切替え信号と前記行デコーダから与えら
れる前記選択信号とを入力し、前記動作モード切替え信
号がテストモードヘの切替えを指示する場合には、前記
選択信号により前記各共通電源線のうちの何れかを選択
して、選択された共通電源線と電源とを接続すると共
に、残りの共通電源線と電源との間を遮断し、前記動作
モード切替え信号が通常動作モードへの切替えを指示す
る場合には、前記共通電源線の全てを電源に接続する選
択手段と、前記動作モード切替え信号がテストモードヘ
の切替えを指示する場合に、不良セル特定用制御を実行
するために装置外部より供給されるアドレス出力制御信
号に基づいて、前記行デコーダに供給する行アドレス信
号を制御するアドレス出力制御手段とを設けたことを特
徴とする。

【００２６】請求項２記載の発明に係る半導体記憶装置
では、請求項１記載の半導体記憶装置において、前記不
良セル特定用制御は、前記行選択線のうちの所定本数を
同時に選択し得られた第１の大領域とその残りの第２の
大領域とにおいてリーク電流値が所定値よりも大きい領
域を特定し、特定された第１または第２の大領域におい
てさらに所定本数の行選択線を同時に選択し得られた第
１の小領域とその残りの第２の小領域においてリーク電
流値が所定値よりも大きい領域を特定し、同様の処理を
繰り返し実行してリーク電流値が所定値よりも大きい行
選択線を特定する制御であって、前記アドレス出力制御
手段に供給される前記アドレス出力制御信号は、前記不
良セル特定用制御を実行すべく、前記行アドレス信号を
制御して前記行選択線を選択するための制御信号である
ことを特徴とする。

【００２７】請求項３記載の発明に係る半導体記憶装置
では、請求項１または請求項２記載の半導体記憶装置に
おいて、前記行デコーダの設置数は２^ｎ 個とし、前記
アドレス出力制御手段は、前記動作モード切替え信号が
通常動作モードヘの切替えを指示する場合には２^ｎ 本
の行選択線のうちの１本を選択し、前記テストモードヘ
の切替えを指示する場合には、２^ｎ 本の行選択線のう
ちの（２^ｎ ／２^ｍ）本［ｍ＝１，２，…，ｎ］を選択
することを特徴とする。

【００２８】請求項４記載の発明に係る半導体記憶装置
では、請求項３記載の半導体記憶装置において、前記２
^ｎ 個の行デコーダの出力を制御するために、２つの出
力端を有するアドレスバッファを備え、装置外部より与
えられるｎ個の行アドレス信号をｎ個の前記アドレスバ
ッファの入力端に印加する構成とし、前記アドレス出力
制御手段は、前記動作モード切替え信号が通常動作モー
ドヘの切替えを指示する場合には、前記ｎ個のアドレス
バッファの一方の出力端に行アドレス信号と同相の出力
信号を出力すると共に、他方の出力端に行アドレス信号
と逆相の出力信号を出力し、前記動作モード切替え信号
がテストモードヘの切替えを指示する場合には、前記ア
ドレスバッファの２つの出力端共に前記行アドレス信号
と同相の出力信号を出力することを特徴とする。

【００２９】請求項５記載の発明に係る半導体記憶装置
では、請求項１乃至請求項４記載の半導体記憶装置にお
いて、前記アドレス出力制御信号は、既設のデータ入出
力用端子に印加する構成にしたことを特徴とする。

【００３０】請求項６記載の発明に係る半導体記憶装置
では、請求項１乃至請求項５記載の半導体記憶装置にお
いて、前記不良セル特定制御によってリーク不良セルが
特定された場合にそのリーク経路を断つために、前記各
共通電源線と電源との間にそれぞれフューズを設けたこ
とを特徴とする。

【００３１】請求項７記載の発明に係る半導体記憶装置
では、メモリセルがマトリックス状に配置され且つ複数
のブロックに分割されたメモリセルアレイと、前記メモ
リセルアレイ内に設けられ前記メモリセルが同一行に同
数接続された複数のワード線と、行を選択する行選択線
とブロックを選択するブロック選択線とが入力端に接続
され、前記複数のワード線のうちの所定のワード線を選
択するワード線選択回路と、行方向にある前記各メモリ
セルの電流経路を所定の行毎に接続する共通電源線と、
行アドレス信号に基づいて前記行選択線を選択するため
の選択信号を出力する行デコーダとを備えた半導体記憶
装置において、前記各共通電源線と電源との間にそれぞ
れ接続され、通常動作モードまたはテストモードの切替
えを指示する動作モード切替え信号と前記行デコーダか
ら与えられる前記選択信号とを入力し、前記動作モード
切替え信号がテストモードヘの切替えを指示する場合に
は、前記選択信号により前記各共通電源線のうちの何れ
かを選択して、選択された共通電源線と電源とを接続す
ると共に、残りの共通電源線と電源との間を遮断し、前
記動作モード切替え信号が通常動作モードへの切替えを
指示する場合には、前記共通電源線の全てを電源に接続
する選択手段を設けたことを特徴とする。

【００３２】請求項８記載の発明に係る半導体記憶装置
では、請求項７記載の半導体記憶装置リーク不良セルが
特定された場合にそのリーク経路を断つために用いるフ
ューズを、前記各共通電源線と電源との間にそれぞれ設
けたことを特徴とする。

【００３３】請求項９記載の発明に係る半導体記憶装置
では、メモリセルがマトリックス状に配置されて成るメ
モリセルアレイの列方向に配設され、前記各メモリセル
のデータ転送ゲートの一端に接続された複数のビット線
と、列アドレス信号に基づいて列選択線に列選択信号を
出力する列デコーダと、前記列選択信号に基づいて、前
記複数のビット線から所定のビット線を選択する列選択
スイッチと、前記列選択スイッチを介して前記各ビット
線にそれぞれ接続された複数のデータ線とを備えた半導
体記憶装置において、通常動作モードまたはテストモー
ドの切替えを指示する動作モード切替え信号がテストモ
ードを指示する場合には、前記各ビット線の一端に接続
された電源ラインから各ビット線への電源供給を遮断す
るテストモード切替え制御手段と、前記テストモード時
に、前記列選択スイッチで選択されたビット線のリーク
電流を検知すべく、該ビット線に対して前記列選択スイ
ッチを介してテスト用の電源を供給するためのテスト用
電源端子とを設けたことを特徴とする。

【００３４】請求項１０記載の発明に係る半導体記憶装
置では、請求項９記載の半導体記憶装置において、前記
各ビット線の一端にそれぞれ接続されたビット線負荷手
段、ビット線プルアップ手段及びビット線イコライズ手
段を有し、前記テストモード切替え制御手段は、前記ビ
ット線負荷手段、前記ビット線プルアップ手段及び前記
ビット線イコライズ手段を非活性化して前記各ビット線
への電源供給を遮断する構成としたことを特徴とする。

【００３５】請求項１１記載の発明に係る半導体記憶装
置では、請求項９または請求項１０記載の半導体記憶装
置において、前記データ線に接続されたデータ線プルア
ップ手段及びデータ線イコライズ手段とを有し、前記テ
スト用電源端子は、前記データ線プルアップ手段に電源
を供給する電源端子であって、前記テストモード時に、
前記データ線プルアップ手段、前記データ線及び前記列
選択スイッチを介して、選択されたビット線のリーク電
流を検知すべく前記電源端子からテスト用の電源を供給
可能としたことを特徴とする。

【００３６】請求項１２記載の発明に係る半導体記憶装
置では、メモリセルがマトリックス状に配置されて成る
メモリセルアレイの列方向に配設され、前記各メモリセ
ルのデータ転送ゲートの一端に接続された複数のビット
線と、列アドレス信号に基づいて列選択線に列選択信号
を出力する列デコーダと、前記列選択信号に基づいて、
前記複数のビット線から所定のビット線を選択する列選
択スイッチと、前記列選択スイッチを介して前記各ビッ
ト線にそれぞれ接続された複数のデータ線とを備えた半
導体記憶装置において、通常動作モードまたはテストモ
ードの切替えを指示する動作モード切替え信号がテスト
モードを指示する場合には、前記各ビット線の一端に接
続された電源ライン、及びデータ線に接続された電源ラ
インからの電源供給を遮断するテストモード切替え制御
手段と、テスト用の電源を供給するためのテスト用電源
端子と、前記テスト用電源端子とグランドとの間に接続
され、前記テストモード時に前記列選択スイッチで選択
されたビット線のみに対して、該ビット線のリーク電流
を検知すべく前記テスト用の電源を供給するビット線リ
ーク負荷手段とを備えたことを特徴とする。

【００３７】請求項１３記載の発明に係る半導体記憶装
置では、請求項９乃至請求項１２記載の半導体記憶装置
において、前記動作モード切替え信号がテストモードヘ
の切替えを指示する場合に、不良ビット線特定用制御を
実行するために装置外部より供給されるアドレス出力制
御信号に基づいて、前記列デコーダに供給する列アドレ
ス信号を制御するアドレス出力制御手段を備えたことを
特徴とする。

【００３８】請求項１４記載の発明に係る半導体記憶装
置では、請求項１３記載の半導体記憶装置において、前
記不良ビット線特定用制御は、前記列選択線のうちの所
定本数を同時に選択し得られた第１の大領域とその残り
の第２の大領域とにおいてリーク電流値が所定値よりも
大きい領域を特定し、特定された第１または第２の大領
域においてさらに所定本数の列選択線を同時に選択し得
られた第１の小領域とその残りの第２の小領域において
リーク電流値が所定値よりも大きい領域を特定し、同様
の処理を繰り返し実行してリーク電流値が所定値よりも
大きい列選択線を特定する制御であって、前記アドレス
出力制御手段は、前記不良ビット線特定用制御を実行す
べく、前記列アドレス信号を制御して前記列選択線を選
択することを特徴とする。

【００３９】請求項１５記載の発明に係る半導体記憶装
置では、請求項１４記載の半導体記憶装置において、前
記列デコーダの設置数は２^ｎ 個で、その出力の前記列
選択線の本数は２^ｎ 本とし、前記アドレス出力制御手
段は、前記動作モード切替え信号が通常動作モードヘの
切替えを指示する場合には２^ｎ 本の列選択線のうちの
１本を選択し、前記テストモードヘの切替えを指示する
場合には、２^ｎ 本の列選択線のうちの（２^ｎ ／２
^ｍ ）本［ｍ＝１，２，…，ｎ］を選択することを特徴
とする。

【００４０】請求項１６記載の発明に係る半導体記憶装
置では、請求項１５記載の半導体記憶装置において、前
記２^ｎ 個の列デコーダの出力を制御するために、２つ
の出力端を有するアドレスバッファを備え、装置外部よ
り与えられるｎ個の列アドレス信号をｎ個の前記アドレ
スバッファの入力端に印加する構成とし、前記アドレス
出力制御手段は、前記動作モード切替え信号が通常動作
モードヘの切替えを指示する場合には、前記ｎ個のアド
レスバッファの一方の出力端に列アドレス信号と同相の
出力信号を出力すると共に、他方の出力端に列アドレス
信号と逆相の出力信号を出力し、前記動作モード切替え
信号がテストモードヘの切替えを指示する場合には、前
記アドレスバッファの２つの出力端共に前記列アドレス
信号と同相の出力信号を出力することを特徴とする。

【００４１】請求項１７記載の発明に係る半導体記憶装
置では、請求項１３乃至請求項１６記載の半導体記憶装
置において、前記アドレス出力制御信号は、既設のデー
タ入出力用端子に印加する構成にしたことを特徴とす
る。

【００４２】請求項１８記載の発明に係る半導体記憶装
置では、請求項１３乃至請求項１７記載の半導体記憶装
置において、前記不良ビット線特定制御によってリーク
不良ビット線が特定された場合にそのリーク経路を断つ
ために、前記各ビット線とその一端に接続された電源ラ
インとの間にそれぞれフューズを設けたことを特徴とす
る。

【００４３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００４４】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体記憶装置の構成を示すブロック図で
あり、図２は、図１に示した構成の具体的な要部回路図
である。これらの図において、図１０と共通の要素には
同一の符号を付し、その説明を省略する。

【００４５】図１に示すように、この半導体記憶装置
は、スタティック型ＲＡＭで構成され、図１０に示した
構成と同様に、複数のブロック（１）〜（ｎ）に分割さ
れたメモリセルアレイ５０と、装置の各種動作状態を制
御するためのコントロール端子（書き込み／読み出し信
号Ｒ／Ｗ、出力イネーブル信号ＯＥバー、チップイネー
ブル信号ＣＥバー）及びその内部回路と、番地を選択す
るためのアドレス端子（ＡＩＮ，ＢＩＮ）及びその内部
回路（行デコーダ５２及びブロック選択回路７０（１）
〜７０（ｎ）等）と、データを書き込み／読み出しする
ためのＩ／Ｏ端子及びその内部回路（読み出し／書き込
み回路８０（１）〜８０（ｎ））とを備えている。

【００４６】メモリセル５１は行方向に配線される共通
電源線ＶＬにより電源の供給を受ける。共通電源線ＶＬ
は、選択手段１１を構成するｐ型トランジスタ１１ａと
ｎ型トランジスタ１１ｂが接続され、ｐ型トランジスタ
１１ａの他端にはフューズ素子１２が接続され電源端子
ＶＤＤに接続されている。ｎ型トランジスタ１１ｂの他
端はＧＮＤに接地されている。このｐ型、ｎ型トランジ
スタのゲートにはＮＯＲ回路１１ｃの出力が入力され、
ＮＯＲ回路１１ｃの入力端のうちの一方には動作モード
切替え回路１０の出力であるモード信号ＭＤが接続さ
れ、その他方には行選択線５３が接続されている。

【００４７】動作モード切替え回路１０は、プルダウン
素子１０ａと、縦続接続されたインバータ１０ｂ，１０
ｃ，１０ｄとで構成され、入力端にはＴＥＳＴ端子を介
して外部から動作切替え信号ＴＥＳＴが与えられ、モー
ド信号ＭＤを出力するようになっている。動作モード切
替え信号ＴＥＳＴは、通常動作モードまたはテストモー
ドの切替えを指示する信号である。

【００４８】次に、本実施形態の動作（Ａ），（Ｂ）に
ついて説明する。

【００４９】（Ａ）リークテストモードの動作 リーク電流が発生するメモリセル５１が接続された行選
択線５３を検出する。装置外部より、ＴＥＳＴ端子に
“Ｈ”レベルが与えられると、動作モード切替え回路１
０の出力であるモード信号ＭＤは“Ｌ”レベルとなる。
また、外部より与えられるアドレス信号ＡＩＮ，ＢＩＮ
により所望の行デコーダ５２が活性化され、これに接続
された行選択線５３は“Ｈ”レベルとなる。

【００５０】これらの信号を入力とするＮＯＲ回路１１
ｃの出力は“Ｌ”レベルとなり、ｐ型トランジスタ１１
ａは導通し、ｎ型トランジスタ１１ｂは非道通となる。
これにより、この共通電源線ＶＬと電源ＶＤＤとの間が
接続されてメモリセル５１に電源が供給される。ここで
図示されない他の行選択線５３はすべでＬ”レベルとな
る。

【００５１】これより、図示されない全てのＮＯＲ回路
１１ｃの出力はＨ”レベルとなり、ｐ型トランジスタ１
１ａは非導通、ｎ型トランジスタ１１ｂは導通状態とな
る。これによって、ここで図示されない共通電源線ＶＬ
と電源ＶＤＤとの間は遮断され、メモリセル５１には電
流が供給されない。

【００５２】また、ブロック選択線５５は、／ＣＥ端子
を“Ｈ”レベルにした待機状態においては、全てのブロ
ック選択線５５がワード線選択回路５６を非活性化する
ように構成されているため、全てのワード線５４はＬ”
レベルになる。したがって、行選択線５３を順次選択し
てその都度リーク電流を測定して、その値が許容値以上
であったときの選択行に、不良のメモリセル５１が存在
することになる。そして、この行選択線５３のフューズ
１２を溶断することによって、リーク経路を遮断し予め
備えている予備行に置き換える。

【００５３】このようにテストすることにより、リーク
電流が発生しているメモリセル５１の存在位置を検出す
ることができる。

【００５４】（Ｂ）通常動作モードの動作 装置外部より、ＴＥＳＴ端子には信号が与えられず、動
作モード切替え回路１０の入力端に付加されているプル
ダウン素子１０ａのゲートに“Ｈ”レベルが与えられて
導通し、その出力であるモード信号ＭＤはＨ”レベルが
出力される。これを入力とする全ての選択手段１１にお
けるＮＯＲ回路１１ｃの出力は“Ｌ”レベルとなり、ｐ
型トランジスタ１１ａは導通、ｎ型トランジスタ１１ｂ
は非道通となる。これにより、共通電源線ＶＬと電源Ｖ
ＤＤとの間が接続されて、全てのメモリセル５１に電源
電圧ＶＤＤが供給され、支障なく動作する。

【００５５】本実施形態では、各行毎に設けるテスト回
路（選択手段１１）の構成素子数を図１６に示した従来
回路よりも少なくすることができ、チップサイズの増大
を最小限にしたテスト回路を搭載することができる。

【００５６】［第２実施形態］上記第１実施形態におい
ては、リークテストモードを用い、リーク電流が発生し
ているメモリセル５１の存在位置を検出することができ
ることを述べたが、大容量化が進むにつれ、そのリーク
テスト時間が膨大となる。例えば５１２行の行選択線を
備えたスタティックＲＡＭの場合では、１行のリークテ
スト時間が１００ｍｓｅｃと仮定すると、行毎に５１２
回のテストが必要となり５１．２ｓｅｃを要する。通常
の全ての動作確認テストが２５ｓｅｃで終了するが、リ
ークテストを追加すると３倍のテスト時間が必要となり
問題である。そこで、第２実施形態では、前記リークテ
スト時間を短時間で行う手法について説明する。

【００５７】図３は、本発明の第２実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図４は、図
３に示した構成の具体的な要部回路図である。また、図
５は、本実施形態の特徴を成すアドレス出力制御回路２
０の具体的回路図である。図３及び図４において、図１
及び図２と共通の要素には同一の符号を付し、その説明
を省略する。

【００５８】本実施形態に係る構成は、上記第１実施形
態の構成において、アドレスバッファ６０に対して行ア
ドレスの出力制御を行うアドレス出力制御回路２０を設
けたものである。アドレス出力制御回路２０は、図５に
示すように、動作モード切替え回路１０から出力された
モード信号ＭＤがゲートに印加されるプルダウン素子２
０ａと、インバータ２０ｂ，２０ｃ，２０ｄとで構成さ
れ、ＡＤＤＴ端子を介してアドレス出力制御信号ＡＤＤ
Ｔを入力して出力信号ＡＣをアドレスバッファ６０に対
して出力する。

【００５９】以下、本実施形態の制御を説明する。な
お、説明を簡単にするため、図５に示すように８本の行
選択線５３（ｇ０００〜ｇ１１１）の制御について述べ
る。

【００６０】本例では、３個のアドレスバッファ６０
（１）〜６０（３）を備え、装置外部より与えられる３
組のアドレス信号ＡＩＮ（１），ＡＩＮ（２），ＡＩＮ
（３）は、各々のアドレスバッファ６０（１）〜６０
（３）の入力端に印加される。

【００６１】各アドレスバッファ６０（１）〜６０
（３）は、それぞれ、インバータ６０ａ，６０ｂ，６０
ｃとＮＡＮＤ回路６０ｄ，６０ｅから構成され、その出
力端を駆動するＮＡＮＤ回路６０ｄ，６０ｅの一端に、
アドレス出力制御回路２０の出力信号ＡＣ１，ＡＣ２，
ＡＣ３が入力される。

【００６２】通常動作モード時には、ＡＤＤＴ端子に信
号が与えられず、アドレス出力制御回路２０の入力端に
付加されているプルダウン素子２０ａのゲートにＶＤＤ
が与えられて導通し、各アドレス出力制御回路２０
（１）〜２０（３）の出力信号ＡＣ１，ＡＣ２，ＡＣ３
は全て“Ｈ”レベルに固定される。

【００６３】その結果、各アドレスバッファ６０（１）
〜６０（３）の２つの出力端の一方には、それぞれアド
レス信号ＡＩＮ（１），ＡＩＮ（２），ＡＩＮ（３）と
同相の出力信号Ａ１，Ａ２，Ａ３が出力され、他方の出
力端にはアドレス信号ＡＩＮ（１），ＡＩＮ（２），Ａ
ＩＮ（３）と逆相の出力信号／Ａ１〜／Ａ３が出力され
る。

【００６４】リークテストモード時には、ＡＤＤＴ端子
に信号が与えられて、各アドレス出力制御回路２０
（１）〜２０（３）の出力信号ＡＣ１，ＡＣ２，ＡＣ３
は、ＡＤＤＴ端子（１）〜（３）に入力されるアドレス
出力制御信号ＡＤＤＴ（１）〜ＡＤＤＴ（３）に応じて
変化する。例えば、ＡＤＤＴ（１）〜ＡＤＤＴ（３）に
“Ｈ”レベルが与えられたとき、それぞれアドレス信号
ＡＩＮ（１）〜ＡＩＮ（３）とは、無関係に各アドレス
バッファ６０（１）〜６０（３）の２つの出力端には、
共に“Ｈ”レベルが出力される。

【００６５】ここで、８本の行選択線５３のうち、Ａ
１，Ａ２，Ａ３＝“Ｌ”レベルで選択される最下位の行
選択線ｇ０００に接続されるメモリセル５１にリーク電
流が発生していると仮定するとき、以下のようにリーク
箇所を特定していく。

【００６６】まず、アドレス出力制御信号ＡＣ１とＡＣ
２を“Ｈ”レベル、ＡＣ３を“Ｌ”レベルに設定し、さ
らにアドレス信号ＡＬ，Ａ２，Ａ３を“Ｈ”レベルにす
ると、８個の行選択線のうち、上位４本の行選択線ｇ１
００〜ｇ１１１が同時に選択される。また、アドレス信
号Ａ３を“Ｌ”レベルにすると、８個の行選択線のう
ち、下位４本の行選択線ｇ０００〜ｇ００１が同時に選
択される。上記した仮定より、Ａ３＝“Ｈ”レベルのと
きリーク電流が検出されず、Ａ３＝“Ｌ”レベルのとき
リーク電流が検出される。これにより、リーク電流の発
生箇所は、８本の行選択線のうちの、Ａ３＝“Ｌ”レベ
ル側の４本の行選択線であると特定することができるこ
とになる。

【００６７】次に、Ａ３＝“Ｌ”レベル側の４本の行選
択線について、上記と同様なことを行う。アドレス信号
ＡＩＮ（１），ＡＩＮ（２），ＡＩＮ（３）とアドレス
出力制御信号ＡＤＤＴ（１）〜ＡＤＤＴ（３）を所望の
レベルに設定して、行選択線ｇ０００〜ｇ００１の２本
を同時に選択したときはリーク電流が発生し、行選択線
ｇ０１０〜ｇ０１１の２本を同時に選択したときはリー
ク電流が発生しない。

【００６８】さらに、上記行選択線ｇ０００とｇ００１
をそれぞれ選択し、行選択線ｇ０００に接続されるメモ
リセル５１にリーク電流が発生していることが検出でき
る。

【００６９】例えば５１２行の行選択線５３を備えたス
タティックＲＡＭにおいて、任意の１本の行選択線５３
に接続されるメモリセル５１にリーク電流が発生してい
るとき、これを検出するには、上記同様に５１２本のう
ち、２５６本が同時に選択された状態で各々のリーク電
流を測定し、どちらかを特定する。次に、２５６本のう
ちの１２８本が同時に選択された状態で各々を測定し、
どちらかを特定する。以下これを繰り返す。

【００７０】すなわち、５１２本の行選択線５３をデコ
ードするアドレス信号は９個必要なため、９×２＝１８
回のテストによって検出することができる。このときテ
スト時間は１００ｍｓ×１８回＝１．８ｓｅｃとなる。
これは前記アドレス出力制御信号を備えないときに要す
る５１．２ｓｅｃに対し、大幅にテスト時間の短縮を図
ることができる。

【００７１】このように本実施形態では、アドレス出力
制御回路２０を設けて行選択線５３を同時に複数本選択
可能に構成したので、リーク電流が発生しているメモリ
セルの存在位置を、より短時間で検出することができ
る。

【００７２】［第３実施形態］上記第２実施形態で示し
たように、アドレス出力制御回路２０は、これに対応す
るアドレスバッファ６０に１個ずつ具備しなければなら
ず、これに外部から与える信号数とチップ内に設ける端
子数とが増加し、テスト装置の端子数増大とチップサイ
ズの増大を招いてしまう場合がある。本実施形態では、
この場合に、外部より与えられるアドレス出力制御信号
ＡＤＤＴは、Ｉ／Ｏ端子に入力されるように構成してテ
スト装置の端子数増大とチップサイズの増大とを共に防
いだものである。

【００７３】図６は、本発明の第３実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図７は、図
６に示した構成の具体的な要部回路図である。また、図
８は、本実施形態の特徴を成すアドレス出力制御回路２
５の周辺の具体的回路図である。これらの図において、
図１及び図２と共通の要素には同一の符号を付し、その
説明を省略する。

【００７４】本実施形態の構成は、上記第２実施形態の
構成において、アドレス出力制御信号ＡＤＤＴを外部か
ら入力するためのＡＤＤＴ端子を設けず、既設のＩ／Ｏ
端子を用いてアドレス出力制御信号ＡＤＤＴを入力する
ようにしている。そのために、アドレス出力制御回路２
０の構成を変更した新たなアドレス出力制御回路２５を
設けている。

【００７５】すなわち、各アドレス出力制御回路２５
は、図８に示すように、インバータ２５ａ，２５ｂとＮ
ＯＲ回路２５ｃとで構成されている。動作モード切替え
回路１０から出力されるモード信号ＭＤが、インバータ
２５ａを介してＮＯＲ回路２５ｃの入力端の一方に入力
され、Ｉ／Ｏ端子から入力されるアドレス出力制御信号
ＡＤＤＴがＮＯＲ回路２５ｃの入力端の他方に入力さ
れ、ＮＯＲ回路２５ｃの出力がインバータ２５ｂを介し
て出力端に接続されている。

【００７６】通常動作時は、Ｉ／○端子によりデータの
読み出し／書き込みが行われる。テストモード時は、読
み出し／書き込み回路８０（１），８０（２），８０
（３）は非活性化されているため、外部よりＩ／Ｏ端子
に与えられたアドレス出力制御信号ＡＤＤＴ（１），
（２），（３）は、それぞれアドレス出力制御回路２５
（１），（２），（３）の入力信号となる。

【００７７】これにより、図５に示したＡＤＤＴ端子は
不要となり、チップサイズの増大を最小限に抑えること
ができる。

【００７８】［第４実施形態］図９は、本発明の第４実
施形態に係る半導体記憶装置の構成を示すブロック図で
あり、図１０は、図９に示した半導体記憶装置における
１つビット線対に係わる周辺回路を示した要部回路図で
ある。これらの図において、図１８と共通の要素には同
一の符号を付し、その説明を省略する。

【００７９】本実施形態の半導体記憶装置は、上記図１
８に示した従来の半導体記憶装置において、データ線プ
ルアップ＆イコライズ回路１３４に接続されたテスト用
の電源端子ＶＴを設けると共に、動作モード切替え回路
１４０と、テスト切替え制御回路１４１とを設けた構成
となっている。

【００８０】動作モード切替え回路１４０は、プルダウ
ン素子１４０ａと、インバータ１４０ｂ，１４０ｃで構
成され、入力端にはＴＥＳＴ端子を介して外部から動作
切替え信号ＴＥＳＴが与えられ、モード信号ＭＤを出力
するようになっている。動作モード切替え信号ＴＥＳＴ
は、通常動作モードまたはテストモードの切替えを指示
する信号である。また、テスト切替え制御回路１４１
は、前記動作モード切替え信号ＴＥＳＴがテストモード
を指示する場合に、前記各ビット線対Ｂ１，Ｂ１Ｂ、
…、Ｂｎ，ＢｎＢの一端に接続された電源端子ＶＤＤか
ら各ビット線への電源供給を遮断するためにビット線負
荷＆プルアップ＆イコライズ回路１１０を制御する回路
である。

【００８１】具体的には、図１０に示すように、メモリ
セル１００の転送ゲートはビット線対Ｂ１，Ｂ１Ｂに接
続され、このビット線対Ｂ１，Ｂ１Ｂの上端には、ビッ
ト線負荷＆プルアップ＆イコライズ回路１１０が接続さ
れている。回路１１０は、ビット線負荷手段１１１、イ
コライズ素子Ｅ１及びビット線プルアップ素子Ｕ１，Ｕ
２で構成されている。そして、回路１１０と電源端子Ｖ
ＤＤとの間には、ビット線電源切り離し用のフューズ１
１５が接続されている。

【００８２】さらに、ビット線対Ｂ１，Ｂ１Ｂの下端と
データ線Ｄ１，Ｄ１Ｂとの間には、カラムスイッチ１３
１が配置され、データ線Ｄ１，Ｄ１Ｂは、データ読み出
し／書き込み用のセンスアップ＆書き込みバッファ１３
５に接続されている。

【００８３】装置外部よりテスト信号を受けるテスト端
子ＴＥＳＴは、動作モード切替え回路１４０の入力端の
プルダウン素子１４０ａに接続され、その出力であるモ
ード信号ＭＤは、ビット線負荷手段１１１，１１２のゲ
ートに接続されると共に、テスト切替え制御回路１４１
の入力側に接続されている。

【００８４】テスト切替え制御回路１４１は、ＮＡＮＤ
１４１ａと、インバータ１４１ｂ，１４１ｃで構成さ
れ、インバータ１４１ｂの入力側には、ビット線イコラ
イズプルアップ発生回路１５１の出力信号が入力され、
またインバータ１４１ｃの入力側にはモード信号ＭＤが
入力されるようになっている。これによって、モード信
号ＭＤは、インバータ１４１ｃとＮＡＮＤ１４１ａを介
してビット線イコライズ素子Ｅ１とビット線プルアップ
素子Ｕ１，Ｕ２のゲートに供給される。

【００８５】また、データ線Ｄ１，Ｄ１Ｂには、データ
線プルアップ＆イコライズ回路１３４を構成するデータ
線プルアップ素子Ｕ３，Ｕ４とデータ線イコライズ素子
Ｅ２が接続されている。さらに、データ線プルアップ素
子Ｕ３，Ｕ４の電源側には、リークテスト専用の電源端
子ＶＴが接続されている。なお、この電源端子ＶＴは、
通常の電源端子ＶＣＣであってもよい。

【００８６】次に、本実施形態の動作（Ａ），（Ｂ）に
ついて説明する。

【００８７】（Ａ）リークテストモードの動作 リーク電流を発生するビット線を検出する場合は、装置
外部よりテスト端子ＴＥＳＴに“Ｈ”レベルの動作モー
ド切替え信号ＴＥＳＴが与えられる。すると、動作モー
ド切替え回路１４０を介して、“Ｈ”レベルのモード信
号ＭＤが出力される結果、テスト切替え制御回路１４１
の出力信号φ１が“Ｈ”レベルとなり、ビット線プルア
ップ素子Ｕ１，Ｕ２とビット線イコライズ素子Ｅ１が非
道通となる。

【００８８】一方、外部から与えられるアドレス信号に
よりカラムデコーダ１３２を介して所望のカラムスイッ
チ１３１のみが導通し、これに接続されたビット線が選
択される。これによって、選択されたビット線はデータ
線Ｄ１，Ｄ１Ｂに接続され且つ電源端子ＶＤＤとの接続
が遮断された状態にあり、非選択のビット線は全てフロ
ーティング状態となる。

【００８９】また、データ線Ｄ１，Ｄ１Ｂに接続された
データ線プルアップ素子Ｕ３，Ｕ４とデータ線イコライ
ズ素子Ｅ２は、通常の待機状態と同様に導通している。

【００９０】このような状態において、リークテスト専
用電源端子ＴＶに印加された電源により電流測定を行う
と、カラムアドレスによってリーク電流を伴うビット線
を選択したとき、リークテスト専用電源端子ＴＶよりデ
ータ線プルアップ素子Ｕ３，Ｕ４、カラムスイッチ１３
１を介して電流が流れる。

【００９１】このようにカラムスイッチ１３１を順次選
択してその都度リーク電流を測定し、その測定値が許容
値以上であったとき、選択列すなわち選択ビット線に不
良が存在し、リーク電流が発生しているビット線の存在
位置を検出することができる。そして、このビット線の
フューズ１１５を溶断することによって、リーク経路を
遮断し予め備えてある予備列に置き換えることにより、
高い歩留まりを達成することができる。

【００９２】（Ｂ）通常動作モードの動作 装置外部よりテスト端子ＴＥＳＴには信号が与えられ
ず、動作モード切替え回路１４０のプルダウン素子１４
０ａにより、モード信号ＭＤは“Ｌ”レベルとなる。こ
れによって、ビット線負荷手段であるＰＭＯＳ素子１１
１，１１２はオンして動作状態となり、またビット線プ
ルアップ素子Ｕ１，Ｕ２とビット線イコライズ素子Ｅ１
はビット線イコライズ・プルアップ発生回路１５１から
の信号により動作する。したがって、通常動作モードに
おいても支障なく動作する。

【００９３】［第５実施形態］上記第４実施形態におい
ては、リークテストモードを用い、リーク電流が発生し
ているメモリセル５１の存在位置を検出することができ
ることを述べたが、大容量化が進むにつれ、そのリーク
テスト時間が膨大となる。例えば５１２列の列選択線を
備えたスタティックＲＡＭの場合では、１列のリークテ
スト時間が１００ｍｓｅｃと仮定すると、列毎に５１２
回のテストが必要となり５１．２ｓｅｃを要する。通常
の全ての動作確認テストが２５ｓｅｃで終了するが、リ
ークテストを追加すると３倍のテスト時間が必要となり
問題である。そこで、第５実施形態では、前記リークテ
スト時間を短時間で行う手法について説明する。

【００９４】図１１は、本発明の第５実施形態に係る半
導体記憶装置の構成を示すブロック図であり、図１２
は、図１１に示した半導体記憶装置における１つビット
線対に係わる周辺回路を示した要部回路図である。ま
た、図１３は、本実施形態の特徴を成すアドレス出力制
御回路２０の具体的回路図である。図１１及び図１２に
おいて、図９及び図１０と共通の要素には同一の符号を
付し、その説明を省略する。

【００９５】本実施形態に係る構成は、上記第５実施形
態の構成において、アドレスバッファ１３３に対して列
アドレスの出力制御を行うアドレス出力制御回路１５０
を設けたものである。アドレス出力制御回路１５０は、
図１３に示すように、動作モード切替え回路１０から出
力されたモード信号ＭＤがゲートに印加されるプルダウ
ン素子１５０ａと、インバータ１５０ｂ，１５０ｃ，１
５０ｄとで構成され、ＡＤＤＴ端子を介してアドレス出
力制御信号ＡＤＤＴを入力して出力信号ＡＣをアドレス
バッファ１３３に対して出力する。

【００９６】以下、本実施形態の制御を説明する。な
お、説明を簡単にするため、図１３に示すように８本の
列選択線（ｈ０００〜ｈ１１１）の制御について述べ
る。

【００９７】本例では、３個のカラムアドレスバッファ
１３３（１）〜１３３（３）を備え、装置外部より与え
られる３組のアドレス信号ＡＩＮ（１），ＡＩＮ
（２），ＡＩＮ（３）は、各々のアドレスバッファ１３
３（１）〜１３３（３）の入力端に印加される。

【００９８】各アドレスバッファ１３３（１）〜１３３
（３）は、それぞれ、インバータ１３３ａ，１３３ｂ，
１３３ｃとＮＡＮＤ回路１３３ｄ，１３３ｅから構成さ
れ、その出力端を駆動するＮＡＮＤ回路１３３ｄ，１３
３ｅの一端に、アドレス出力制御回路１５０の出力信号
ＡＣ１，ＡＣ２，ＡＣ３が入力される。

【００９９】通常動作モード時には、ＡＤＤＴ端子に信
号が与えられず、アドレス出力制御回路１５０の入力端
に付加されているプルダウン素子１５０ａのゲートにＶ
ＤＤが与えられて導通し、各アドレス出力制御回路１５
０（１）〜１５０（３）の出力信号ＡＣ１，ＡＣ２，Ａ
Ｃ３は全て“Ｈ”レベルに固定される。

【０１００】その結果、各カラムアドレスバッファ１３
３（１）〜１３３（３）の２つの出力端の一方には、そ
れぞれアドレス信号ＡＩＮ（１），ＡＩＮ（２），ＡＩ
Ｎ（３）と同相の出力信号Ａ１，Ａ２，Ａ３が出力さ
れ、他方の出力端にはアドレス信号ＡＩＮ（１），ＡＩ
Ｎ（２），ＡＩＮ（３）と逆相の出力信号／Ａ１〜／Ａ
３が出力される。

【０１０１】リークテストモード時には、ＡＤＤＴ端子
に信号が与えられて、各アドレス出力制御回路１５０
（１）〜１５０（３）の出力信号ＡＣ１，ＡＣ２，ＡＣ
３は、ＡＤＤＴ端子（１）〜（３）に入力されるアドレ
ス出力制御信号ＡＤＤＴ（１）〜ＡＤＤＴ（３）に応じ
て変化する。例えば、ＡＤＤＴ（１）〜ＡＤＤＴ（３）
に“Ｈ”レベルが与えられたとき、それぞれアドレス信
号ＡＩＮ（１）〜ＡＩＮ（３）とは、無関係に各アドレ
スバッファ１３３（１）〜１３３（３）の２つの出力端
には、共に“Ｈ”レベルが出力される。

【０１０２】ここで、８本の列選択線のうち、Ａ１，Ａ
２，Ａ３＝“Ｌ”レベルで選択される最下位の列選択線
ｈ０００に接続されるビット線にリーク電流が発生して
いると仮定するとき、以下のようにリーク箇所を特定し
ていく。

【０１０３】まず、アドレス出力制御信号ＡＣ１とＡＣ
２を“Ｈ”レベル、ＡＣ３を“Ｌ”レベルに設定し、さ
らにアドレス信号ＡＬ，Ａ２，Ａ３を“Ｈ”レベルにす
ると、８個の列選択線のうち、上位４本の列選択線ｈ１
００〜ｈ１１１が同時に選択される。また、アドレス信
号Ａ３を“Ｌ”レベルにすると、８個の列選択線のう
ち、下位４本の列選択線ｈ０００〜ｈ００１が同時に選
択される。上記した仮定より、Ａ３＝“Ｈ”レベルのと
きリーク電流が検出されず、Ａ３＝“Ｌ”レベルのとき
リーク電流が検出される。これにより、リーク電流の発
生箇所は、８本の列選択線のうちの、Ａ３＝“Ｌ”レベ
ル側の４本の列選択線であると特定することができるこ
とになる。

【０１０４】次に、Ａ３＝“Ｌ”レベル側の４本の列選
択線について、上記と同様なことを行う。アドレス信号
ＡＩＮ（１），ＡＩＮ（２），ＡＩＮ（３）とアドレス
出力制御信号ＡＤＤＴ（１）〜ＡＤＤＴ（３）を所望の
レベルに設定して、列選択線ｈ０００〜ｈ００１の２本
を同時に選択したときはリーク電流が発生し、列選択線
ｈ０１０〜ｈ０１１の２本を同時に選択したときはリー
ク電流が発生しない。

【０１０５】さらに、上記列選択線ｈ０００とｈ００１
をそれぞれ選択し、列選択線ｈ０００に接続されるビッ
ト線にリーク電流が発生していることが検出できる。

【０１０６】例えば５１２列の列選択線を備えたスタテ
ィックＲＡＭにおいて、任意の１本の列選択線に接続さ
れるビット線にリーク電流が発生しているとき、これを
検出するには、上記同様に５１２本のうち、２５６本が
同時に選択された状態で各々のリーク電流を測定し、ど
ちらかを特定する。次に、２５６本のうちの１２８本が
同時に選択された状態で各々を測定し、どちらかを特定
する。以下これを繰り返す。

【０１０７】すなわち、５１２本の列選択線をデコード
するアドレス信号は９個必要なため、９×２＝１８回の
テストによって検出することができる。このときテスト
時間は１００ｍｓ×１８回＝１．８ｓｅｃとなる。これ
は前記アドレス出力制御信号を備えないときに要する５
１．２ｓｅｃに対し、大幅にテスト時間の短縮を図るこ
とができる。

【０１０８】このように本実施形態では、アドレス出力
制御回路１５０を設けて列選択線を同時に複数本選択可
能に構成したので、リーク電流が発生しているビット線
の存在位置を、より短時間で検出することができる。

【０１０９】［第６実施形態］図１４は、本発明の第６
実施形態に係る半導体記憶装置の構成を示す具体的な要
部回路図であり、図１２と共通の要素には同一の符号を
付し、その説明を省略する。

【０１１０】本実施形態に係る構成は、図１２に示す構
成において、各ビット線対にビット線リーク負荷回路１
６０を設けたものである。ビット線リーク負荷回路１６
０は、テスト用電源端子ＶＴと接地電位との間に接続さ
れ、テストモード時に選択されたビット線のみに対し
て、該ビット線のリーク電流を検知すべくテスト用電源
端子ＶＴからテスト用の電源を供給する回路である。具
体的には、図１４に示すように、ＰＭＯＳ素子１６０
ａ，１６０ｂと、ＮＭＯＳ素子１６０ｃ，１６０ｄと、
インバータ１６０ｅ，１６０ｆとで構成され、モード信
号ＭＤとカラムデコーダの出力で制御される。

【０１１１】また、データ線プルアップ＆イコライズ回
路１３４を構成するデータ線プルアップＵ３，Ｕ４とデ
ータ線イコライズ素子Ｅ２は、前述したテスト切替え制
御回路１４１と同じ構成のテスト切替え制御回路１４２
からの信号φ２によって導通／非導通が制御される。

【０１１２】本実施形態によれば、テストモード時にお
いて、データ線プルアップＵ３，Ｕ４とデータ線イコラ
イズ素子Ｅ２は、テスト切替え制御回路１４２によって
非道通となり、同様にビット線負荷＆プルアップ＆イコ
ライズ回路１１０を構成するビット線負荷手段１１１，
１１２、ビット線イコライズ素子Ｅ１、及びビット線プ
ルアップ素子Ｕ１，Ｕ２は、テスト切替え制御回路１４
１によって非道通となる。

【０１１３】また、テストモード時には、“Ｈ”レベル
のモード信号ＭＤに基づいて、ビット線リーク負荷回路
１６０のＰＭＯＳ素子１６０ａ，１６０ｂと、ＮＭＯＳ
１６０ｃ，１６０ｄが導通する。さらに、カラムスイッ
チが選択される番地のみにおいて、ビット線対に接続さ
れたインバータ１６０ｅ，１６０ｆが活性化し、ビット
線へテスト専用の電源を印加する。このとき、リーク経
路が存在する場合は、テスト専用電源端子ＶＴから電流
が流れる。

【０１１４】［第７実施形態］上記第５実施形態で示し
たように、アドレス出力制御回路１５０は、これに対応
するアドレスバッファ１３３に１個ずつ具備しなければ
ならず、これに外部から与える信号数とチップ内に設け
る端子数とが増加し、テスト装置の端子数増大とチップ
サイズの増大を招き問題である。本実施形態では、これ
を解決するために、外部より与えられるアドレス出力制
御信号ＡＤＤＴは、Ｉ／Ｏ端子に入力されるように構成
したものである。

【０１１５】図１５は、本発明の第７実施形態に係る半
導体記憶装置の構成を示すブロック図であり、図１１と
共通の要素には同一の符号を付し、その説明を省略す
る。

【０１１６】本実施形態の構成は、上記図１１の構成に
おいて、アドレス出力制御信号ＡＤＤＴを外部から入力
するためのＡＤＤＴ端子を設けず、既設のＩ／Ｏ端子を
用いてアドレス出力制御信号ＡＤＤＴを入力するように
している。そのために、アドレス出力制御回路１５０の
構成を変更した新たなアドレス出力制御回路１５０Ａを
設けている。すなわち、各アドレス出力制御回路１５０
Ａは、図８に示すアドレス出力制御回路２５と同一の構
成を成している。

【０１１７】通常動作時は、Ｉ／○端子によりデータの
読み出し／書き込みが行われる。テストモード時は、セ
ンスアンプ＆書き込みバッファ１３５は非活性化されて
いるため、外部よりＩ／Ｏ端子に与えられたアドレス出
力制御信号ＡＤＤＴ（１），（２），（３）は、それぞ
れアドレス出力制御回路１５０Ａの入力信号となる。

【０１１８】これにより、図１１に示したＡＤＤＴ端子
は不要となり、チップサイズの増大を最小限に抑えるこ
とができる。

【０１１９】

【発明の効果】以上詳述したように、本発明によれば、
チップサイズの増大を最小限にしたテスト回路を具備す
ることができ、さらに、リーク電流の発生している不良
メモリセルまたは不良ビット線の存在位置を容易に且つ
短時間で検出することができる。これにより、高歩留ま
りの半導体装置を実現することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図２】図１に示した構成の具体的な要部回路図であ
る。

【図３】本発明の第２実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図４】図３に示した構成の具体的な要部回路図であ
る。

【図５】第２実施形態の特徴を成すアドレス出力制御回
路の具体的回路図である。

【図６】本発明の第３実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図７】図６に示した構成の具体的な要部回路図であ
る。

【図８】第３本実施形態の特徴を成すアドレス出力制御
回路の周辺の具体的回路図である。

【図９】本発明の第４実施形態に係る半導体記憶装置の
構成を示すブロック図であり、

【図１０】図９に示した半導体記憶装置における１つビ
ット線対に係わる周辺回路を示した要部回路図である。

【図１１】本発明の第５実施形態に係る半導体記憶装置
の構成を示すブロック図である。

【図１２】図１１に示した半導体記憶装置における１つ
ビット線対に係わる周辺回路を示した要部回路図であ
る。

【図１３】第５実施形態の特徴を成すアドレス出力制御
回路２０の具体的回路図である。

【図１４】本発明の第６実施形態に係る半導体記憶装置
の構成を示す具体的な要部回路図である。

【図１５】本発明の第７実施形態に係る半導体記憶装置
の構成を示すブロック図である。

【図１６】従来のテスト回路を搭載した半導体記憶装置
の要部回路図である。

【図１７】従来の半導体記憶装置の構成ブロック図であ
る。

【図１８】従来の他の半導体記憶装置の構成ブロック図
である。

【図１９】図１８に示した半導体記憶装置における１つ
ビット線対に係わる周辺回路を示した要部回路図であ
る。

【符号の説明】

１０ 動作モード切替え回路 １１ 選択手段 １２ フューズ素子 ５０ メモリセルアレイ ５１ メモリセル ５２ 行デコーダ ５３ 行選択線 ７０（１）〜７０（ｎ） ブロック選択回路 ８０（１）〜８０（ｎ） 読み出し／書き込み回路 １１０ ビット線負荷＆プルアップ＆イコライズ回路 １３２ カラムデコーダ １３３ カラムアドレスバッファ １３４ データ線プルアップ＆イコライズ回路 １４０ 動作モード切替え回路 １４１，１４２ テスト切替え制御回路 １６０ ビット線リーク負荷回路 ＶＴ テスト用の電源端子 ＶＬ 共通電源線 Ｂ１，Ｂ１Ｂ、…、Ｂｎ，ＢｎＢ 各ビット線対

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３４１Ｃ (72)発明者 小酒井 光彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 三島 章弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 瀬川 真 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 成毛 康雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 2G032 AA07 AB01 AK11 AK14 AL14 5B015 KA28 KA38 KB44 KB74 NN09 QQ15 RR00 5L106 AA02 CC26 DD00 DD01 DD11 EE02

Claims (18)

【特許請求の範囲】
1. 【請求項１】 メモリセルがマトリックス状に配置され
   且つ複数のブロックに分割されたメモリセルアレイと、
   前記メモリセルアレイ内に設けられ前記メモリセルが同
   一行に同数接続された複数のワード線と、行を選択する
   行選択線とブロックを選択するブロック選択線とが入力
   端に接続され、前記複数のワード線のうちの所定のワー
   ド線を選択するワード線選択回路と、行方向にある前記
   各メモリセルの電流経路を所定の行毎に接続する共通電
   源線と、行アドレス信号に基づいて前記行選択線を選択
   するための選択信号を出力する行デコーダとを備えた半
   導体記憶装置において、 前記各共通電源線と電源との間にそれぞれ接続され、通
   常動作モードまたはテストモードの切替えを指示する動
   作モード切替え信号と前記行デコーダから与えられる前
   記選択信号とを入力し、前記動作モード切替え信号がテ
   ストモードヘの切替えを指示する場合には、前記選択信
   号により前記各共通電源線のうちの何れかを選択して、
   選択された共通電源線と電源とを接続すると共に、残り
   の共通電源線と電源との間を遮断し、前記動作モード切
   替え信号が通常動作モードへの切替えを指示する場合に
   は、前記共通電源線の全てを電源に接続する選択手段
   と、前記動作モード切替え信号がテストモードヘの切替
   えを指示する場合に、不良セル特定用制御を実行するた
   めに装置外部より供給されるアドレス出力制御信号に基
   づいて、前記行デコーダに供給する行アドレス信号を制
   御するアドレス出力制御手段とを設けたことを特徴とす
   る半導体記憶装置。
2. 【請求項２】 前記不良セル特定用制御は、 前記行選択線のうちの所定本数を同時に選択し得られた
   第１の大領域とその残りの第２の大領域とにおいてリー
   ク電流値が所定値よりも大きい領域を特定し、特定され
   た第１または第２の大領域においてさらに所定本数の行
   選択線を同時に選択し得られた第１の小領域とその残り
   の第２の小領域においてリーク電流値が所定値よりも大
   きい領域を特定し、同様の処理を繰り返し実行してリー
   ク電流値が所定値よりも大きい行選択線を特定する制御
   であって、 前記アドレス出力制御手段に供給される前記アドレス出
   力制御信号は、前記不良セル特定用制御を実行すべく、
   前記行アドレス信号を制御して前記行選択線を選択する
   ための制御信号であることを特徴とする請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記行デコーダの設置数は２^ｎ 個と
   し、 前記アドレス出力制御手段は、前記動作モード切替え信
   号が通常動作モードヘの切替えを指示する場合には２
   ^ｎ 本の行選択線のうちの１本を選択し、前記テストモ
   ードヘの切替えを指示する場合には、２^ｎ 本の行選択
   線のうちの（２^ｎ ／２^ｍ ）本［ｍ＝１，２，…，ｎ］
   を選択することを特徴とする請求項１または請求項２記
   載の半導体記憶装置。
4. 【請求項４】 前記２^ｎ 個の行デコーダの出力を制御
   するために、２つの出力端を有するアドレスバッファを
   備え、装置外部より与えられるｎ個の行アドレス信号を
   ｎ個の前記アドレスバッファの入力端に印加する構成と
   し、 前記アドレス出力制御手段は、 前記動作モード切替え信号が通常動作モードヘの切替え
   を指示する場合には、前記ｎ個のアドレスバッファの一
   方の出力端に行アドレス信号と同相の出力信号を出力す
   ると共に、他方の出力端に行アドレス信号と逆相の出力
   信号を出力し、前記動作モード切替え信号がテストモー
   ドヘの切替えを指示する場合には、前記アドレスバッフ
   ァの２つの出力端共に前記行アドレス信号と同相の出力
   信号を出力することを特徴とする請求項３記載の半導体
   記憶装置。
5. 【請求項５】 前記アドレス出力制御信号は、既設のデ
   ータ入出力用端子に印加する構成にしたことを特徴とす
   る請求項１乃至請求項４記載の半導体記憶装置。
6. 【請求項６】 前記不良セル特定制御によってリーク不
   良セルが特定された場合にそのリーク経路を断つため
   に、前記各共通電源線と電源との間にそれぞれフューズ
   を設けたことを特徴とする請求項１乃至請求項５記載の
   半導体記憶装置。
7. 【請求項７】 メモリセルがマトリックス状に配置され
   且つ複数のブロックに分割されたメモリセルアレイと、
   前記メモリセルアレイ内に設けられ前記メモリセルが同
   一行に同数接続された複数のワード線と、行を選択する
   行選択線とブロックを選択するブロック選択線とが入力
   端に接続され、前記複数のワード線のうちの所定のワー
   ド線を選択するワード線選択回路と、行方向にある前記
   各メモリセルの電流経路を所定の行毎に接続する共通電
   源線と、行アドレス信号に基づいて前記行選択線を選択
   するための選択信号を出力する行デコーダとを備えた半
   導体記憶装置において、 前記各共通電源線と電源との間にそれぞれ接続され、通
   常動作モードまたはテストモードの切替えを指示する動
   作モード切替え信号と前記行デコーダから与えられる前
   記選択信号とを入力し、前記動作モード切替え信号がテ
   ストモードヘの切替えを指示する場合には、前記選択信
   号により前記各共通電源線のうちの何れかを選択して、
   選択された共通電源線と電源とを接続すると共に、残り
   の共通電源線と電源との間を遮断し、前記動作モード切
   替え信号が通常動作モードへの切替えを指示する場合に
   は、前記共通電源線の全てを電源に接続する選択手段を
   設けたことを特徴とする半導体記憶装置。
8. 【請求項８】 リーク不良セルが特定された場合にその
   リーク経路を断つために用いるフューズを、前記各共通
   電源線と電源との間にそれぞれ設けたことを特徴とする
   請求項７記載の半導体記憶装置。
9. 【請求項９】 メモリセルがマトリックス状に配置され
   て成るメモリセルアレイの列方向に配設され、前記各メ
   モリセルのデータ転送ゲートの一端に接続された複数の
   ビット線と、列アドレス信号に基づいて列選択線に列選
   択信号を出力する列デコーダと、前記列選択信号に基づ
   いて、前記複数のビット線から所定のビット線を選択す
   る列選択スイッチと、前記列選択スイッチを介して前記
   各ビット線にそれぞれ接続された複数のデータ線とを備
   えた半導体記憶装置において、 通常動作モードまたはテストモードの切替えを指示する
   動作モード切替え信号がテストモードを指示する場合に
   は、前記各ビット線の一端に接続された電源ラインから
   各ビット線への電源供給を遮断するテストモード切替え
   制御手段と、 前記テストモード時に、前記列選択スイッチで選択され
   たビット線のリーク電流を検知すべく、該ビット線に対
   して前記列選択スイッチを介してテスト用の電源を供給
   するためのテスト用電源端子とを設けたことを特徴とす
   る半導体記憶装置。
10. 【請求項１０】 前記各ビット線の一端にそれぞれ接続
    されたビット線負荷手段、ビット線プルアップ手段及び
    ビット線イコライズ手段を有し、 前記テストモード切替え制御手段は、 前記ビット線負荷手段、前記ビット線プルアップ手段及
    び前記ビット線イコライズ手段を非活性化して前記各ビ
    ット線への電源供給を遮断する構成としたことを特徴と
    する請求項９記載の半導体記憶装置。
11. 【請求項１１】 前記データ線に接続されたデータ線プ
    ルアップ手段及びデータ線イコライズ手段とを有し、 前記テスト用電源端子は、前記データ線プルアップ手段
    に電源を供給する電源端子であって、前記テストモード
    時に、前記データ線プルアップ手段、前記データ線及び
    前記列選択スイッチを介して、選択されたビット線のリ
    ーク電流を検知すべく前記電源端子からテスト用の電源
    を供給可能としたことを特徴とする請求項９または請求
    項１０記載の半導体記憶装置。
12. 【請求項１２】 メモリセルがマトリックス状に配置さ
    れて成るメモリセルアレイの列方向に配設され、前記各
    メモリセルのデータ転送ゲートの一端に接続された複数
    のビット線と、列アドレス信号に基づいて列選択線に列
    選択信号を出力する列デコーダと、前記列選択信号に基
    づいて、前記複数のビット線から所定のビット線を選択
    する列選択スイッチと、前記列選択スイッチを介して前
    記各ビット線にそれぞれ接続された複数のデータ線とを
    備えた半導体記憶装置において、 通常動作モードまたはテストモードの切替えを指示する
    動作モード切替え信号がテストモードを指示する場合に
    は、前記各ビット線の一端に接続された電源ライン、及
    びデータ線に接続された電源ラインからの電源供給を遮
    断するテストモード切替え制御手段と、 テスト用の電源を供給するためのテスト用電源端子と、 前記テスト用電源端子とグランドとの間に接続され、前
    記テストモード時に前記列選択スイッチで選択されたビ
    ット線のみに対して、該ビット線のリーク電流を検知す
    べく前記テスト用の電源を供給するビット線リーク負荷
    手段とを備えたことを特徴とする半導体記憶装置。
13. 【請求項１３】 前記動作モード切替え信号がテストモ
    ードヘの切替えを指示する場合に、不良ビット線特定用
    制御を実行するために装置外部より供給されるアドレス
    出力制御信号に基づいて、前記列デコーダに供給する列
    アドレス信号を制御するアドレス出力制御手段を備えた
    ことを特徴とする請求項９乃至請求項１２記載の半導体
    記憶装置。
14. 【請求項１４】 前記不良ビット線特定用制御は、 前記列選択線のうちの所定本数を同時に選択し得られた
    第１の大領域とその残りの第２の大領域とにおいてリー
    ク電流値が所定値よりも大きい領域を特定し、特定され
    た第１または第２の大領域においてさらに所定本数の列
    選択線を同時に選択し得られた第１の小領域とその残り
    の第２の小領域においてリーク電流値が所定値よりも大
    きい領域を特定し、同様の処理を繰り返し実行してリー
    ク電流値が所定値よりも大きい列選択線を特定する制御
    であって、 前記アドレス出力制御手段は、前記不良ビット線特定用
    制御を実行すべく、前記列アドレス信号を制御して前記
    列選択線を選択することを特徴とする請求項１３記載の
    半導体記憶装置。
15. 【請求項１５】 前記列デコーダの設置数は２^ｎ 個
    で、その出力の前記列選択線の本数は２^ｎ 本とし、 前記アドレス出力制御手段は、前記動作モード切替え信
    号が通常動作モードヘの切替えを指示する場合には２
    ^ｎ 本の列選択線のうちの１本を選択し、前記テストモ
    ードヘの切替えを指示する場合には、２^ｎ 本の列選択
    線のうちの（２^ｎ ／２^ｍ ）本［ｍ＝１，２，…，ｎ］
    を選択することを特徴とする請求項１４記載の半導体記
    憶装置。
16. 【請求項１６】 前記２^ｎ 個の列デコーダの出力を制
    御するために、２つの出力端を有するアドレスバッファ
    を備え、装置外部より与えられるｎ個の列アドレス信号
    をｎ個の前記アドレスバッファの入力端に印加する構成
    とし、 前記アドレス出力制御手段は、 前記動作モード切替え信号が通常動作モードヘの切替え
    を指示する場合には、前記ｎ個のアドレスバッファの一
    方の出力端に列アドレス信号と同相の出力信号を出力す
    ると共に、他方の出力端に列アドレス信号と逆相の出力
    信号を出力し、前記動作モード切替え信号がテストモー
    ドヘの切替えを指示する場合には、前記アドレスバッフ
    ァの２つの出力端共に前記列アドレス信号と同相の出力
    信号を出力することを特徴とする請求項１５記載の半導
    体記憶装置。
17. 【請求項１７】 前記アドレス出力制御信号は、既設の
    データ入出力用端子に印加する構成にしたことを特徴と
    する請求項１３乃至請求項１６記載の半導体記憶装置。
18. 【請求項１８】 前記不良ビット線特定制御によってリ
    ーク不良ビット線が特定された場合にそのリーク経路を
    断つために、前記各ビット線とその一端に接続された電
    源ラインとの間にそれぞれフューズを設けたことを特徴
    とする請求項１３乃至請求項１７記載の半導体記憶装
    置。