JPH05267687A - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 - Google Patents
不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法Info
- Publication number
- JPH05267687A JPH05267687A JP6524592A JP6524592A JPH05267687A JP H05267687 A JPH05267687 A JP H05267687A JP 6524592 A JP6524592 A JP 6524592A JP 6524592 A JP6524592 A JP 6524592A JP H05267687 A JPH05267687 A JP H05267687A
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- switching transistor
- drain
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】誤読み出しを起こさない不揮発性記憶素子を提
供する。 【構成】半導体基板40にチャネル領域41を挟んで形
成されたソース領域42およびドレイン領域43と、チ
ャネル領域41上に強誘電体ゲート絶縁膜32を介して
設けられたゲート電極44とを有するスイッチングトラ
ンジスタ33と、スイッチングトランジスタ33のソー
ス領域42にバリアメタル45を接触させて形成された
ショットキーダイオード34とから、不揮発性メモリセ
ル31を構成する。
供する。 【構成】半導体基板40にチャネル領域41を挟んで形
成されたソース領域42およびドレイン領域43と、チ
ャネル領域41上に強誘電体ゲート絶縁膜32を介して
設けられたゲート電極44とを有するスイッチングトラ
ンジスタ33と、スイッチングトランジスタ33のソー
ス領域42にバリアメタル45を接触させて形成された
ショットキーダイオード34とから、不揮発性メモリセ
ル31を構成する。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶素子の製造方法に関する。
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶素子の製造方法に関する。
【0002】
【従来の技術】従来より不揮発性記憶装置(以下、不揮
発性メモリという)のスイッチングトランジスタとし
て、強誘電体膜を利用した電界効果トランジスタ(以
下、MFSFET(Metal Ferroelectric Semiconductor
Feild Effect Transistor) ) という)が利用されてい
る。
発性メモリという)のスイッチングトランジスタとし
て、強誘電体膜を利用した電界効果トランジスタ(以
下、MFSFET(Metal Ferroelectric Semiconductor
Feild Effect Transistor) ) という)が利用されてい
る。
【0003】図7は、MFSFETの一例を示す断面図
である。このMFSFETは、図7の如く、半導体基板
1の表層部に、チャネル領域2と、チャネル領域2を挟
んでドレイン領域3およびソース領域4とが形成されて
いる。そして、チャネル領域2上には、強誘電体ゲート
絶縁膜5を介してゲート電極6が設けられている。上記
MFSFETにおいては、情報「1」の書き込みおよび
消去を電気的に行うことができる。したがって、MFS
FETは、情報「1」を記憶した状態と、情報「0」を
記憶した状態、すなわち情報「1」を消去した状態との
2通りを有する。この異なった状態が、情報の記憶手段
に利用される。
である。このMFSFETは、図7の如く、半導体基板
1の表層部に、チャネル領域2と、チャネル領域2を挟
んでドレイン領域3およびソース領域4とが形成されて
いる。そして、チャネル領域2上には、強誘電体ゲート
絶縁膜5を介してゲート電極6が設けられている。上記
MFSFETにおいては、情報「1」の書き込みおよび
消去を電気的に行うことができる。したがって、MFS
FETは、情報「1」を記憶した状態と、情報「0」を
記憶した状態、すなわち情報「1」を消去した状態との
2通りを有する。この異なった状態が、情報の記憶手段
に利用される。
【0004】図8は強誘電体のヒステリシスループを示
す図である。図8において、縦軸は分極Pを示し、横軸
は電界Eを示している。このP−Eヒステリシスループ
を参照して、図7のMFSFETに対する情報の書き込
みおよび消去の原理を説明する。MFSFETに情報
「1」を書き込む場合、基板1に接地電位を与え、かつ
ゲート電極6に正の抗電圧より十分大きなプログラミン
グ電圧を印加する。抗電圧とは、強誘電体の残留電極を
取り除くのに必要な電界Ecを得るための電圧をいう。
このとき、強誘電体は、ゲート電極6と基板1との間に
発生する電界によって、発生した電界の方向とほぼ同じ
方向のP1まで分極し、チャネルが形成される。その
後、プログラミング電圧が遮断されても、Q1の状態と
なって分極状態はほぼそのままの残留し、チャネルが形
成されたままとなる。この状態が、MFSFETが情報
「1」を記憶した状態である。
す図である。図8において、縦軸は分極Pを示し、横軸
は電界Eを示している。このP−Eヒステリシスループ
を参照して、図7のMFSFETに対する情報の書き込
みおよび消去の原理を説明する。MFSFETに情報
「1」を書き込む場合、基板1に接地電位を与え、かつ
ゲート電極6に正の抗電圧より十分大きなプログラミン
グ電圧を印加する。抗電圧とは、強誘電体の残留電極を
取り除くのに必要な電界Ecを得るための電圧をいう。
このとき、強誘電体は、ゲート電極6と基板1との間に
発生する電界によって、発生した電界の方向とほぼ同じ
方向のP1まで分極し、チャネルが形成される。その
後、プログラミング電圧が遮断されても、Q1の状態と
なって分極状態はほぼそのままの残留し、チャネルが形
成されたままとなる。この状態が、MFSFETが情報
「1」を記憶した状態である。
【0005】一方、MFSFETから情報「1」を消去
する、すなわち情報「0」を記憶させる場合、書き込み
時とは反対に、基板1に接地電位を与え、かつゲート電
極6に負の抗電圧より十分小さなプログラミング電圧を
印加する。このとき、ゲート電極6と基板1との間に書
き込み時とはほぼ反対方向の電界が発生する。したがっ
て、この電界効果によって、強誘電体の分極状態が反転
し、R1の状態まで分極する。その後、プログラミング
電圧が遮断されても、S1の状態となり、分極状態はほ
ぼそのままの維持される。この過程においては、チャネ
ルは形成されない。この状態が、MFSFETが情報
「0」を記憶した状態である。
する、すなわち情報「0」を記憶させる場合、書き込み
時とは反対に、基板1に接地電位を与え、かつゲート電
極6に負の抗電圧より十分小さなプログラミング電圧を
印加する。このとき、ゲート電極6と基板1との間に書
き込み時とはほぼ反対方向の電界が発生する。したがっ
て、この電界効果によって、強誘電体の分極状態が反転
し、R1の状態まで分極する。その後、プログラミング
電圧が遮断されても、S1の状態となり、分極状態はほ
ぼそのままの維持される。この過程においては、チャネ
ルは形成されない。この状態が、MFSFETが情報
「0」を記憶した状態である。
【0006】また、MFSFETに記憶された情報の読
み出しについては、ソース領域3とドレイン領域4との
間にある一定の電圧を印加し、このときに電流がチャネ
ル領域2を流れるかどうかによって、情報「1」および
情報「0」のいずれが記憶されているか判断され、読み
出しが行われる。図9は、上記MFSFETを利用した
不揮発性メモリを構成した場合のメモリセルアレイ回路
の一例を示している。図9において、Aはメモリセルア
レイであって、メモリセルアレイAは、スイッチングト
ランジスタとしてのMFSFET10(m,n-1),10(m,
n),10(m,n+1) ・・・と、選択トランジスタとしての
MOS型電界効果トランジスタ(以下、MOS(Metal O
xide Semiconductor) FETという)11(m,n-1),11
(m,n),11(m,n+1) ・・・とから成る不揮発性記憶素子
(以下、メモリセルとういう)がマトリクス状に配置さ
れて構成されいる。以下、MFSFET10(m,n-1),1
0(m,n),10(m,n+1) ・・・を総称するときは「MFS
FET10」、MOSFET11(m,n-1),11(m,n),1
1(m,n+1) ・・・を総称するときは「MOSFET1
1」という。
み出しについては、ソース領域3とドレイン領域4との
間にある一定の電圧を印加し、このときに電流がチャネ
ル領域2を流れるかどうかによって、情報「1」および
情報「0」のいずれが記憶されているか判断され、読み
出しが行われる。図9は、上記MFSFETを利用した
不揮発性メモリを構成した場合のメモリセルアレイ回路
の一例を示している。図9において、Aはメモリセルア
レイであって、メモリセルアレイAは、スイッチングト
ランジスタとしてのMFSFET10(m,n-1),10(m,
n),10(m,n+1) ・・・と、選択トランジスタとしての
MOS型電界効果トランジスタ(以下、MOS(Metal O
xide Semiconductor) FETという)11(m,n-1),11
(m,n),11(m,n+1) ・・・とから成る不揮発性記憶素子
(以下、メモリセルとういう)がマトリクス状に配置さ
れて構成されいる。以下、MFSFET10(m,n-1),1
0(m,n),10(m,n+1) ・・・を総称するときは「MFS
FET10」、MOSFET11(m,n-1),11(m,n),1
1(m,n+1) ・・・を総称するときは「MOSFET1
1」という。
【0007】そして、MFSFET10のドレインに
は、MOSFET11のソースが接続されている。ま
た、MFSFET10のゲートは、ワードラインWLn-
1,WLn.WLn+1 ・・・を介してロウデコーダ12と接
続されいる。また、MOSFET11のゲートには、選
択制御ラインSLn-1,SLn,SLn+1 ・・・が接続され
ている。さらに、MOSFET11のドレインは、デー
タラインDLm-1,DLm,DLm+1 ・・・を介してコラム
デコーダ13と接続されている。なお、図中14はセン
スアンプである。
は、MOSFET11のソースが接続されている。ま
た、MFSFET10のゲートは、ワードラインWLn-
1,WLn.WLn+1 ・・・を介してロウデコーダ12と接
続されいる。また、MOSFET11のゲートには、選
択制御ラインSLn-1,SLn,SLn+1 ・・・が接続され
ている。さらに、MOSFET11のドレインは、デー
タラインDLm-1,DLm,DLm+1 ・・・を介してコラム
デコーダ13と接続されている。なお、図中14はセン
スアンプである。
【0008】ここで、図9を参照して、スイッチング素
子としてのMFSFET10(m,n)だけに情報を書き込
む場合について説明する。MFSFET10(m,n) だけ
に情報を書き込むためには、MFSFET10(m,n) の
ゲートとドレインとの間だけ、抗電圧より十分大きなプ
ログラミング電圧Vppを印加する必要がある。これは、
ワードラインWLn にだけロウデコーダ12からプログ
ラミング電圧Vppを、選択制御ラインSLn にだけある
一定電圧V ddをそれぞれ印加し、かつデータラインDL
m には基板と同電位の接地電位を、それ以外のデータラ
インDLm-1,DLm+1 ・・・にはプログラミング禁止電
圧V i をそれぞれ印加することによって行われる。この
電位差によって、MFSFET10(m,n) の強誘電体は
発生した電界方向とほぼ同じ方向に分極する。すなわ
ち、この状態は、MFSFET10(m,n) だけ情報
「1」が書き込まれたことを意味する。
子としてのMFSFET10(m,n)だけに情報を書き込
む場合について説明する。MFSFET10(m,n) だけ
に情報を書き込むためには、MFSFET10(m,n) の
ゲートとドレインとの間だけ、抗電圧より十分大きなプ
ログラミング電圧Vppを印加する必要がある。これは、
ワードラインWLn にだけロウデコーダ12からプログ
ラミング電圧Vppを、選択制御ラインSLn にだけある
一定電圧V ddをそれぞれ印加し、かつデータラインDL
m には基板と同電位の接地電位を、それ以外のデータラ
インDLm-1,DLm+1 ・・・にはプログラミング禁止電
圧V i をそれぞれ印加することによって行われる。この
電位差によって、MFSFET10(m,n) の強誘電体は
発生した電界方向とほぼ同じ方向に分極する。すなわ
ち、この状態は、MFSFET10(m,n) だけ情報
「1」が書き込まれたことを意味する。
【0009】次に、MFSFET10(m,n) に書き込ま
れた情報「1」だけを消去する、すなわち情報を書き換
える場合について図10を参照して説明する。なお、図
10に示したメモリセルアレイ回路の構成は図9と同様
である。MFSFET10(m,n) に書き込まれた情報
「1」だけを消去するためには、MFSFET10(m,
n) のゲートとドレインとの間だけに書き込み時とは逆
の電圧を印加する必要がある。これは、データラインD
Lm にだけ電圧Vddをそれぞれ印加し、かつ全てのワー
ドラインに基板の電位と同じ接地電位を印加することに
よって行われる。この電位差によってMFSFET10
(m,n) の強誘電体の分極状態が反転する。すなわち、こ
の状態は、MFSFET10(m,n) の情報が「1」から
「0」に書き換えられたことを意味する。
れた情報「1」だけを消去する、すなわち情報を書き換
える場合について図10を参照して説明する。なお、図
10に示したメモリセルアレイ回路の構成は図9と同様
である。MFSFET10(m,n) に書き込まれた情報
「1」だけを消去するためには、MFSFET10(m,
n) のゲートとドレインとの間だけに書き込み時とは逆
の電圧を印加する必要がある。これは、データラインD
Lm にだけ電圧Vddをそれぞれ印加し、かつ全てのワー
ドラインに基板の電位と同じ接地電位を印加することに
よって行われる。この電位差によってMFSFET10
(m,n) の強誘電体の分極状態が反転する。すなわち、こ
の状態は、MFSFET10(m,n) の情報が「1」から
「0」に書き換えられたことを意味する。
【0010】つづいて、MFSFET10(m,n) に書き
込まれた情報だけを読み出しする場合について、図11
を参照して説明する。なお、図11に示したメモリアレ
イ回路の構成は図9と同様である。MFSFET10
(m,n) に書き込まれた情報だけを読み出しするために
は、MFSFET10(m,n) のソース−ドレイン間にあ
る一定電圧を印加した場合に、ソース−ドレイン間を電
流が流れるかどうか、すなわちチャネルが形成されてい
るかどうかで、情報「1」と情報「0」とが区別され、
情報が読み出される。
込まれた情報だけを読み出しする場合について、図11
を参照して説明する。なお、図11に示したメモリアレ
イ回路の構成は図9と同様である。MFSFET10
(m,n) に書き込まれた情報だけを読み出しするために
は、MFSFET10(m,n) のソース−ドレイン間にあ
る一定電圧を印加した場合に、ソース−ドレイン間を電
流が流れるかどうか、すなわちチャネルが形成されてい
るかどうかで、情報「1」と情報「0」とが区別され、
情報が読み出される。
【0011】さらに詳しく説明すると、選択ラインSL
n にだけ電圧Vddを印加し、かつデータラインDLm に
電圧Vddを抵抗15を介して印加する。また、MFSF
ET10(m,n) のソースは接地されている。したがっ
て、選択制御ラインSLn と接続する選択素子としての
MOSFET11(m,n) のソース−ドレイン間はオン状
態に変わるから、MFSFET10(m,n) のソース−ド
レイン間は電位差Vddを有する。このとき、MFSFE
T10(m,n) が情報「1」を記憶している場合、MFS
FET10(m,n) にはチャネルが形成されているから、
データラインDLm を流れる電流はMFSFET10
(m,n) のチャネルを介して接地電位に落ちる。したがっ
て、コラムデコーダ13には入力されない。
n にだけ電圧Vddを印加し、かつデータラインDLm に
電圧Vddを抵抗15を介して印加する。また、MFSF
ET10(m,n) のソースは接地されている。したがっ
て、選択制御ラインSLn と接続する選択素子としての
MOSFET11(m,n) のソース−ドレイン間はオン状
態に変わるから、MFSFET10(m,n) のソース−ド
レイン間は電位差Vddを有する。このとき、MFSFE
T10(m,n) が情報「1」を記憶している場合、MFS
FET10(m,n) にはチャネルが形成されているから、
データラインDLm を流れる電流はMFSFET10
(m,n) のチャネルを介して接地電位に落ちる。したがっ
て、コラムデコーダ13には入力されない。
【0012】一方、MFSFET10(m,n) が情報
「0」を記憶している場合、MFSFET10(m,n) に
はチャネルが形成されていないから、データラインDL
m を流れる電流はMFSFET10(m,n) のチャネルに
流れず、コラムデコーダ13に入力される。コラムデコ
ーダ13では、データラインDLm からの入力だけを出
力するようにしておく。この出力は、センスアンプ14
によって、増幅され、読み出される。
「0」を記憶している場合、MFSFET10(m,n) に
はチャネルが形成されていないから、データラインDL
m を流れる電流はMFSFET10(m,n) のチャネルに
流れず、コラムデコーダ13に入力される。コラムデコ
ーダ13では、データラインDLm からの入力だけを出
力するようにしておく。この出力は、センスアンプ14
によって、増幅され、読み出される。
【0013】なお、特定のMFSFETの情報を同様に
読み出す場合のために、データラインDLm 以外のデー
タラインにも電圧Vddが抵抗15を介して印加される。
読み出す場合のために、データラインDLm 以外のデー
タラインにも電圧Vddが抵抗15を介して印加される。
【0014】
【発明が解決しようとする課題】近年、半導体産業の発
展に伴い、不揮発性メモリの集積化が要求されている。
この要求に応えるためには、メモリセルアレイ回路の集
積度を向上させることが考えられる。しかしながら、図
9ないし図11に示したメモリセルアレイ回路は2トラ
ンジスタ/1セルであるため、不揮発性メモリの集積化
にあまり貢献できなかった。そこで、図12に示すよう
な、1トランジスタ/1セル構造のメモリ集積回路が提
案されている。
展に伴い、不揮発性メモリの集積化が要求されている。
この要求に応えるためには、メモリセルアレイ回路の集
積度を向上させることが考えられる。しかしながら、図
9ないし図11に示したメモリセルアレイ回路は2トラ
ンジスタ/1セルであるため、不揮発性メモリの集積化
にあまり貢献できなかった。そこで、図12に示すよう
な、1トランジスタ/1セル構造のメモリ集積回路が提
案されている。
【0015】図12のメモリセルアレイにあっては、各
スイッチングトランジスタ20A,20B,20C,2
0D・・・のドレインにはドレインライン21A,21
B・・・が、ソースにはデータライン22A,22B・
・・が、ゲートにはワード線23A,23B・・・が接
続されている。このメモリLSIにおいて、スイッチン
グトランジスタ20Aからの情報の読み出しは、全ての
ワードラインを接地電位に設定した上、データライン2
2Aにだけ電流を供給し、かつドレインライン21Aを
接地電位に、その他のドレインラインをデータライン2
2Aと同レベルに設定することにより行われる。このと
き、データライン22Aに電圧の降下が存在するかどう
かで、スイッチングトランジスタ20Aが「1」、
「0」のうちいずれの情報を記憶しているかが判断され
る。すなわち、スイッチングトランジスタ20Aが情報
「1」を記憶(導通状態)している場合、データライン
22Aは電圧降下を示す。一方、スイッチングトランジ
スタ20Aが情報「0」を記憶(非導通状態)している
場合、データライン22Aは電圧降下を示さない。
スイッチングトランジスタ20A,20B,20C,2
0D・・・のドレインにはドレインライン21A,21
B・・・が、ソースにはデータライン22A,22B・
・・が、ゲートにはワード線23A,23B・・・が接
続されている。このメモリLSIにおいて、スイッチン
グトランジスタ20Aからの情報の読み出しは、全ての
ワードラインを接地電位に設定した上、データライン2
2Aにだけ電流を供給し、かつドレインライン21Aを
接地電位に、その他のドレインラインをデータライン2
2Aと同レベルに設定することにより行われる。このと
き、データライン22Aに電圧の降下が存在するかどう
かで、スイッチングトランジスタ20Aが「1」、
「0」のうちいずれの情報を記憶しているかが判断され
る。すなわち、スイッチングトランジスタ20Aが情報
「1」を記憶(導通状態)している場合、データライン
22Aは電圧降下を示す。一方、スイッチングトランジ
スタ20Aが情報「0」を記憶(非導通状態)している
場合、データライン22Aは電圧降下を示さない。
【0016】ところが、スイッチングトランジスタ20
Aが情報「0」を、他のスイッチングトランジスタが情
報「1」を記憶している場合、すなわちスイッチングト
ランジスタ20Aが非導通状態にあり、他のスイッチン
グトランジスタが導通状態にある場合、スイッチングト
ランジスタ20Aが情報「0」を記憶しているにもかか
わらず、データライン22Aは電圧降下を示すことがあ
った。というのは、データライン22Aに供給された電
流は、リーク電流として太実線の経路Pを介して接地電
位に落ちてしまうからである。したがって、誤読み出し
という問題点から、1トランジスタ/1セルを実施する
ことができなかった。
Aが情報「0」を、他のスイッチングトランジスタが情
報「1」を記憶している場合、すなわちスイッチングト
ランジスタ20Aが非導通状態にあり、他のスイッチン
グトランジスタが導通状態にある場合、スイッチングト
ランジスタ20Aが情報「0」を記憶しているにもかか
わらず、データライン22Aは電圧降下を示すことがあ
った。というのは、データライン22Aに供給された電
流は、リーク電流として太実線の経路Pを介して接地電
位に落ちてしまうからである。したがって、誤読み出し
という問題点から、1トランジスタ/1セルを実施する
ことができなかった。
【0017】本発明は、上記に鑑み、1トランジスタ/
1セル構造にもかかわらず誤読み出しを起こさない不揮
発性記憶素子およびこれを利用した不揮発性記憶装置、
ならびに不揮発性記憶素子の製造方法の提供を目的とす
る。
1セル構造にもかかわらず誤読み出しを起こさない不揮
発性記憶素子およびこれを利用した不揮発性記憶装置、
ならびに不揮発性記憶素子の製造方法の提供を目的とす
る。
【0018】
【課題を解決するための手段】本発明請求項1による不
揮発性記憶素子は、半導体基板にチャネル領域を挟んで
形成されたソース領域およびドレイン領域と、チャネル
領域上に電荷を蓄積する強誘電体膜を介して設けられた
ゲート電極とを有するスイッチングトランジスタと、ス
イッチングトランジスタのソース領域にバリアメタルを
接触させて形成されたショットキーダイオードとを備え
ているものである。
揮発性記憶素子は、半導体基板にチャネル領域を挟んで
形成されたソース領域およびドレイン領域と、チャネル
領域上に電荷を蓄積する強誘電体膜を介して設けられた
ゲート電極とを有するスイッチングトランジスタと、ス
イッチングトランジスタのソース領域にバリアメタルを
接触させて形成されたショットキーダイオードとを備え
ているものである。
【0019】請求項2による不揮発性記憶装置は、請求
項1記載の不揮発性記憶素子がマトリックス状に配列さ
れ、各スイッチングトランジスタのゲートに、ワードラ
インがそれぞれ接続され、各スイッチングトランジスタ
のドレインに、データラインがそれぞれ接続され、各ス
イッチングトランジスタのソースに、ショットキーダイ
オードを介してソースラインがそれぞれ接続されている
ものである。
項1記載の不揮発性記憶素子がマトリックス状に配列さ
れ、各スイッチングトランジスタのゲートに、ワードラ
インがそれぞれ接続され、各スイッチングトランジスタ
のドレインに、データラインがそれぞれ接続され、各ス
イッチングトランジスタのソースに、ショットキーダイ
オードを介してソースラインがそれぞれ接続されている
ものである。
【0020】請求項3による不揮発性記憶素子の製造方
法は、半導体基板上に、スイッチングトランジスタの強
誘電体膜、ゲート電極を順次形成する工程、半導体基板
に、チャネル領域を挟んでソース領域およびドレイン領
域を形成する工程、層間絶縁膜を積層した後、エッチン
グによりソース領域を露出させる工程、前記工程にて露
出したソース領域に対してバリアメタルを接触させてシ
ョットキーダイオードを形成する工程、バリアメタル上
に、ソース配線層を形成する工程、ソース配線層上に、
層間絶縁膜を積層した後、エッチングによりドレイン領
域を露出させる工程、ならびに前記工程にて露出したド
レイン領域に接触させてドレイン電極配線層を形成する
工程を含むことを特徴としている。
法は、半導体基板上に、スイッチングトランジスタの強
誘電体膜、ゲート電極を順次形成する工程、半導体基板
に、チャネル領域を挟んでソース領域およびドレイン領
域を形成する工程、層間絶縁膜を積層した後、エッチン
グによりソース領域を露出させる工程、前記工程にて露
出したソース領域に対してバリアメタルを接触させてシ
ョットキーダイオードを形成する工程、バリアメタル上
に、ソース配線層を形成する工程、ソース配線層上に、
層間絶縁膜を積層した後、エッチングによりドレイン領
域を露出させる工程、ならびに前記工程にて露出したド
レイン領域に接触させてドレイン電極配線層を形成する
工程を含むことを特徴としている。
【0021】請求項4による不揮発性記憶素子の製造方
法は、請求項3記載の製造方法において、高融点金属を
使用して、ショットキーダイオードとソース配線層とを
一度に形成することを特徴としている。
法は、請求項3記載の製造方法において、高融点金属を
使用して、ショットキーダイオードとソース配線層とを
一度に形成することを特徴としている。
【0022】
【作用】上記請求項1の不揮発性記憶素子では、強誘電
体膜を有するスイッチングトランジスタのソース領域に
バリアメタルを接触させてショットキーダイオードを形
成しているので、ソース領域およびドレイン領域の不純
物拡散層を浅くして、素子を高集積化することができ
る。
体膜を有するスイッチングトランジスタのソース領域に
バリアメタルを接触させてショットキーダイオードを形
成しているので、ソース領域およびドレイン領域の不純
物拡散層を浅くして、素子を高集積化することができ
る。
【0023】請求項2の不揮発性記憶装置において、選
択すべき不揮発性記憶素子が接続されているソースライ
ンには抗電圧より小さい電圧SAを、他のソースライン
には接地電位をそれぞれ印加する。また、選択すべき不
揮発性記憶素子が接続されているデータラインを接地電
位に、選択すべき不揮発性記憶素子が接続されていない
データラインを電位SAにそれぞれ設定する。さらに、
ワードラインをフローティング状態に選択的に設定す
る。そうすると、選択すべき不揮発性記憶素子内のスイ
ッチングトランジスタにチャネルが形成されているかど
うかで、情報「1」と情報「0」とが区別され、スイッ
チングトランジスタに書き込まれた情報が読み出され
る。
択すべき不揮発性記憶素子が接続されているソースライ
ンには抗電圧より小さい電圧SAを、他のソースライン
には接地電位をそれぞれ印加する。また、選択すべき不
揮発性記憶素子が接続されているデータラインを接地電
位に、選択すべき不揮発性記憶素子が接続されていない
データラインを電位SAにそれぞれ設定する。さらに、
ワードラインをフローティング状態に選択的に設定す
る。そうすると、選択すべき不揮発性記憶素子内のスイ
ッチングトランジスタにチャネルが形成されているかど
うかで、情報「1」と情報「0」とが区別され、スイッ
チングトランジスタに書き込まれた情報が読み出され
る。
【0024】このとき、各スイッチングトランジスタの
ソースは、ショットキーダイオードを介してソースライ
ンに接続されているので、非選択の不揮発性記憶素子に
おいては、当該素子内のスイッチングトランジスタに接
続されたショットキーダイオードによってリーク電流が
遮断される。そのため、誤って非選択の不揮発性記憶素
子の情報が読み出されることはない。
ソースは、ショットキーダイオードを介してソースライ
ンに接続されているので、非選択の不揮発性記憶素子に
おいては、当該素子内のスイッチングトランジスタに接
続されたショットキーダイオードによってリーク電流が
遮断される。そのため、誤って非選択の不揮発性記憶素
子の情報が読み出されることはない。
【0025】請求項3の製造方法では、ショットキーダ
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項4の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項4の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
【0026】
【実施例】以下、本発明の一実施例を図1ないし図6に
基づいて詳述する。まず、本実施例に係る不揮発性記憶
装置(以下、不揮発性メモリという)の回路構成につい
て、図2を参照しつつ説明する。図2は本発明の一実施
例に係る不揮発性メモリの回路図である。
基づいて詳述する。まず、本実施例に係る不揮発性記憶
装置(以下、不揮発性メモリという)の回路構成につい
て、図2を参照しつつ説明する。図2は本発明の一実施
例に係る不揮発性メモリの回路図である。
【0027】図2において、30はメモリセルアレイで
あって、メモリセルアレイ30は、不揮発性記憶素子
(以下、不揮発性メモリセルという)31A,31B,
31C,31D・・・がマトリックス状に所定の容量で
配列されてなる。以下、不揮発性メモリセル31A,3
1B,31C,31D・・・を総称するときは「不揮発
性メモリセル31」という。
あって、メモリセルアレイ30は、不揮発性記憶素子
(以下、不揮発性メモリセルという)31A,31B,
31C,31D・・・がマトリックス状に所定の容量で
配列されてなる。以下、不揮発性メモリセル31A,3
1B,31C,31D・・・を総称するときは「不揮発
性メモリセル31」という。
【0028】不揮発性メモリセル31は、電荷を蓄積す
る強誘電体ゲート絶縁膜32を有するスイッチングトラ
ンジスタ(以下、MFSFET(Metal Ferroelectric S
emiconductor Feild Effect Transistor) という)33
A,33B,33C,32D・・・と、ショットキーダ
イオード34A,34B,34C,34D・・・とから
構成されている。以下、MFSFET33A,33B,
33C,33D・・・を総称するときは「MFSFET
33」、ショットキーダイオード34A,34B,34
C,34D・・・を総称するときは「ショットキーダイ
オード34」という。
る強誘電体ゲート絶縁膜32を有するスイッチングトラ
ンジスタ(以下、MFSFET(Metal Ferroelectric S
emiconductor Feild Effect Transistor) という)33
A,33B,33C,32D・・・と、ショットキーダ
イオード34A,34B,34C,34D・・・とから
構成されている。以下、MFSFET33A,33B,
33C,33D・・・を総称するときは「MFSFET
33」、ショットキーダイオード34A,34B,34
C,34D・・・を総称するときは「ショットキーダイ
オード34」という。
【0029】MFSFET33は、強誘電体の特徴であ
る残留分極を利用し、電気的に分極状態を変えることに
より2種類の情報を記憶することができる。すなわち、
MFSFET33は、情報「1」を記憶した場合にチャ
ネルが形成され、情報「0」を記憶した場合にチャネル
は形成されない。そして、MFSFET33のゲートに
は、ワードライン35A,35B・・・が、ドレインに
はデータライン36A,36B・・・が、ソースには、
ショットキーダイオード34を介してソースライン37
A,37B・・・がそれぞれ接続されている。すなわ
ち、ショットキーダイオード34のカソードがMFSF
ET33のソースに、アノードがソースライン37A,
37B・・・にそれぞれ接続さている。
る残留分極を利用し、電気的に分極状態を変えることに
より2種類の情報を記憶することができる。すなわち、
MFSFET33は、情報「1」を記憶した場合にチャ
ネルが形成され、情報「0」を記憶した場合にチャネル
は形成されない。そして、MFSFET33のゲートに
は、ワードライン35A,35B・・・が、ドレインに
はデータライン36A,36B・・・が、ソースには、
ショットキーダイオード34を介してソースライン37
A,37B・・・がそれぞれ接続されている。すなわ
ち、ショットキーダイオード34のカソードがMFSF
ET33のソースに、アノードがソースライン37A,
37B・・・にそれぞれ接続さている。
【0030】ここで、上記不揮発性メモリの書き込み、
読み出しおよび消去の動作を説明する。なお、説明の便
宜上、メモリセル31Aを選択した場合を想定する。 <書き込み>メモリセル31Aが接続されているワード
ライン35AにMFSFETの強誘電体ゲート絶縁膜が
十分分極できる電圧Vppを、他のワードライン35B・
・・にはVpp/2の電圧をそれぞれ印加する。ただし、
Vpp/2は抗電圧を越えないものとする。また、ソース
ライン37A,37B・・・およびメモリセル31Aが
接続されているデータライン36Aには接地電位を、他
のデータライン36B・・・にはプログラミング電圧V
i をそれぞれ印加する。そうすると、メモリセル31A
内のMFSFET33Aの強誘電体ゲート絶縁膜32は
発生した電界方向とほぼ同じ方向に分極し、MFSFE
T33Aに情報「1」が書き込まれる。 <読み出し>メモリセル31Aが接続されているソース
ライン37Aには抗電圧より小さい電圧SAを、他のソ
ースライン37B・・・には接地電位をそれぞれ印加す
る。また、メモリセル31Aが接続されているデータラ
イン36Aを接地電位に、メモリセル31Aが接続され
ていないデータライン36B・・・を電位SAにそれぞ
れ設定する。さらに、ワードライン35A,35B・・
・をフローティング状態に選択的に設定する。そうする
と、メモリセル31A内のMFSFET33Aのソース
−ドレイン間を電流が流れるかどうか、すなわちチャネ
ルが形成されているかどうかで、情報「1」と情報
「0」とが区別され、MFSFET33Aに書き込まれ
た情報が読み出される。
読み出しおよび消去の動作を説明する。なお、説明の便
宜上、メモリセル31Aを選択した場合を想定する。 <書き込み>メモリセル31Aが接続されているワード
ライン35AにMFSFETの強誘電体ゲート絶縁膜が
十分分極できる電圧Vppを、他のワードライン35B・
・・にはVpp/2の電圧をそれぞれ印加する。ただし、
Vpp/2は抗電圧を越えないものとする。また、ソース
ライン37A,37B・・・およびメモリセル31Aが
接続されているデータライン36Aには接地電位を、他
のデータライン36B・・・にはプログラミング電圧V
i をそれぞれ印加する。そうすると、メモリセル31A
内のMFSFET33Aの強誘電体ゲート絶縁膜32は
発生した電界方向とほぼ同じ方向に分極し、MFSFE
T33Aに情報「1」が書き込まれる。 <読み出し>メモリセル31Aが接続されているソース
ライン37Aには抗電圧より小さい電圧SAを、他のソ
ースライン37B・・・には接地電位をそれぞれ印加す
る。また、メモリセル31Aが接続されているデータラ
イン36Aを接地電位に、メモリセル31Aが接続され
ていないデータライン36B・・・を電位SAにそれぞ
れ設定する。さらに、ワードライン35A,35B・・
・をフローティング状態に選択的に設定する。そうする
と、メモリセル31A内のMFSFET33Aのソース
−ドレイン間を電流が流れるかどうか、すなわちチャネ
ルが形成されているかどうかで、情報「1」と情報
「0」とが区別され、MFSFET33Aに書き込まれ
た情報が読み出される。
【0031】このとき、MFSFET33のソースは、
ショットキーダイオード34を介してソースライン37
A,37B・・・に接続されているので、他のメモリセ
ル31B,31C,31D・・・においては、セル31
B,31C,31D・・・内のMFSFET33B,3
3C,33D・・・に接続されたショットキーダイオー
ド35B,35C,35D・・・によってリーク電流が
遮断される。そのため、誤ってメモリセル31B,31
C,31D・・・の情報が読み出されることはない。 <消去>ワードライン毎の一括消去である。すなわち、
メモリセル31Aが接続されているワードライン35A
に書き込み時とは極性の異なる電圧−Vppを印加する。
さらに、ワードライン35B・・・、ソースライン37
A,37B・・・およびデータライン36A,36B・
・・を全て接地電位に設定する。そうすると、ワードラ
イン35Aに接続されている全てのメモリセルの情報が
消去される。
ショットキーダイオード34を介してソースライン37
A,37B・・・に接続されているので、他のメモリセ
ル31B,31C,31D・・・においては、セル31
B,31C,31D・・・内のMFSFET33B,3
3C,33D・・・に接続されたショットキーダイオー
ド35B,35C,35D・・・によってリーク電流が
遮断される。そのため、誤ってメモリセル31B,31
C,31D・・・の情報が読み出されることはない。 <消去>ワードライン毎の一括消去である。すなわち、
メモリセル31Aが接続されているワードライン35A
に書き込み時とは極性の異なる電圧−Vppを印加する。
さらに、ワードライン35B・・・、ソースライン37
A,37B・・・およびデータライン36A,36B・
・・を全て接地電位に設定する。そうすると、ワードラ
イン35Aに接続されている全てのメモリセルの情報が
消去される。
【0032】次に、上記不揮発性メモリセルの構造につ
いて、図1を参照しつつ説明する。図1は不揮発性メモ
リセルの断面図である。不揮発性メモリセル31は、図
1の如く、半導体基板40にチャネル領域41を挟んで
形成されたソース領域42およびドレイン領域43と、
チャネル領域41上に電荷を蓄積する強誘電体ゲート絶
縁膜32を介して設けられたゲート電極44とを有する
MFSFET33と、MFSFET33のソース領域4
2にバリアメタル45を接触、いわゆるショットキー接
合させて形成されたショットキーダイオード34とから
構成されている。
いて、図1を参照しつつ説明する。図1は不揮発性メモ
リセルの断面図である。不揮発性メモリセル31は、図
1の如く、半導体基板40にチャネル領域41を挟んで
形成されたソース領域42およびドレイン領域43と、
チャネル領域41上に電荷を蓄積する強誘電体ゲート絶
縁膜32を介して設けられたゲート電極44とを有する
MFSFET33と、MFSFET33のソース領域4
2にバリアメタル45を接触、いわゆるショットキー接
合させて形成されたショットキーダイオード34とから
構成されている。
【0033】なお、図中46はソース配線層、47はド
レイン電極配線層、48は層間絶縁膜、49はフィール
ド酸化膜であって、ソース配線層46はバリアメタル4
5上に、ドレイン電極配線層47はドレイン領域43に
接触させて層間絶縁膜48上にそれぞれ形成されてい
る。ところで、本出願人は、ソース領域内にさらにソー
ス領域と異なる不純物を拡散させてPNダイオードを形
成した不揮発性メモリセルを提案している。しかしなが
ら、この技術では、ソース領域内でPNダイオードを形
成するために、ソース領域およびドレイン領域の拡散層
を浅くすると、ソース領域内のPN接合部と基板または
ウェルが導通してしまう。このため、拡散層を深く形成
しなければならず、セルの高集積化が図れなった。
レイン電極配線層、48は層間絶縁膜、49はフィール
ド酸化膜であって、ソース配線層46はバリアメタル4
5上に、ドレイン電極配線層47はドレイン領域43に
接触させて層間絶縁膜48上にそれぞれ形成されてい
る。ところで、本出願人は、ソース領域内にさらにソー
ス領域と異なる不純物を拡散させてPNダイオードを形
成した不揮発性メモリセルを提案している。しかしなが
ら、この技術では、ソース領域内でPNダイオードを形
成するために、ソース領域およびドレイン領域の拡散層
を浅くすると、ソース領域内のPN接合部と基板または
ウェルが導通してしまう。このため、拡散層を深く形成
しなければならず、セルの高集積化が図れなった。
【0034】これに対し、本実施例の不揮発性メモリセ
ルでは、MFSFET33のソース領域42にバリアメ
タル45を接触させてショットキーダイオード34を形
成しているので、ソース領域42およびドレイン領域4
3の不純物拡散層を浅くすることができる。よって、セ
ルを高集積化することができる。次に、上記不揮発性メ
モリセルの製造方法について、図3ないし図6を参照し
つつ説明する。図3ないし図6不揮発性メモリセルの製
造方法を工程順に示す断面図である。
ルでは、MFSFET33のソース領域42にバリアメ
タル45を接触させてショットキーダイオード34を形
成しているので、ソース領域42およびドレイン領域4
3の不純物拡散層を浅くすることができる。よって、セ
ルを高集積化することができる。次に、上記不揮発性メ
モリセルの製造方法について、図3ないし図6を参照し
つつ説明する。図3ないし図6不揮発性メモリセルの製
造方法を工程順に示す断面図である。
【0035】まず、図3(a)のように、半導体基板4
0上に、フィールド酸化膜49を形成する。次に、図3
(b)のように、半導体基板40上に、PbTiO3 等
の強誘電体50を高周波スッパタリング法により堆積さ
せた後、熱処理を数時間行う。高周波スッパタリング法
は、例えば以下の条件で行うとよい。ターゲット半径は
80nm、ターゲット基板ペースは35nm、ターゲッ
トRP電圧は1.6kV、スパッタリングパワーは15
0W、スパッタリングガスは9:1の割合で混合された
ArとO2 の混合ガス、ガス圧は2×10-2Torr、
基板温度は400〜500℃、スパッタリング率は3n
m/分とする。このとき、ターゲットに鉛(10Wt%
でかつ、か焼(calciation)したもの)補償を行う必要が
ある。また、基板温度については、スパッタリング時は
400℃に保ち、その後熱処理中は500℃にするとよ
い。
0上に、フィールド酸化膜49を形成する。次に、図3
(b)のように、半導体基板40上に、PbTiO3 等
の強誘電体50を高周波スッパタリング法により堆積さ
せた後、熱処理を数時間行う。高周波スッパタリング法
は、例えば以下の条件で行うとよい。ターゲット半径は
80nm、ターゲット基板ペースは35nm、ターゲッ
トRP電圧は1.6kV、スパッタリングパワーは15
0W、スパッタリングガスは9:1の割合で混合された
ArとO2 の混合ガス、ガス圧は2×10-2Torr、
基板温度は400〜500℃、スパッタリング率は3n
m/分とする。このとき、ターゲットに鉛(10Wt%
でかつ、か焼(calciation)したもの)補償を行う必要が
ある。また、基板温度については、スパッタリング時は
400℃に保ち、その後熱処理中は500℃にするとよ
い。
【0036】そして、図3(c)のように、強誘電体5
0上に、白金等の電極材料51をスパッタリング法によ
り堆積させる。その後、図4(a)のように、レジスト
をマスクとし、エッチングにより強誘電体50、電極材
料51を削って、半導体基板40上に、MFSFETの
強誘電体ゲート絶縁膜32、ゲート電極44を形成す
る。
0上に、白金等の電極材料51をスパッタリング法によ
り堆積させる。その後、図4(a)のように、レジスト
をマスクとし、エッチングにより強誘電体50、電極材
料51を削って、半導体基板40上に、MFSFETの
強誘電体ゲート絶縁膜32、ゲート電極44を形成す
る。
【0037】しかる後、図4(b)のように、セルフア
ライメントにより不純物を導入して、半導体基板40の
表層部に、チャネル領域41を挟んでソース領域42お
よびドレイン領域43を形成する。次に、図4(c)の
ように、層間絶縁膜48Aを積層した後、エッチングに
よりコンタクトホールを形成してソース領域42を露出
させる。
ライメントにより不純物を導入して、半導体基板40の
表層部に、チャネル領域41を挟んでソース領域42お
よびドレイン領域43を形成する。次に、図4(c)の
ように、層間絶縁膜48Aを積層した後、エッチングに
よりコンタクトホールを形成してソース領域42を露出
させる。
【0038】そして、図5(a)のように、図4(c)
の工程にて露出したソース領域42に対して高融点金属
(例えば、白金)等のバリアメタル45を接触させて蒸
着した後、窒素雰囲気中でソース領域42とのオーミッ
クコンタクト(ohmic contact) がとれない程度の低い温
度(例えば、600℃前後)でアニーリングしてショッ
トキーダイオードを形成する。なお、バリアメタル45
の厚みは、例えば50〜100nmであるのが好まし
い。
の工程にて露出したソース領域42に対して高融点金属
(例えば、白金)等のバリアメタル45を接触させて蒸
着した後、窒素雰囲気中でソース領域42とのオーミッ
クコンタクト(ohmic contact) がとれない程度の低い温
度(例えば、600℃前後)でアニーリングしてショッ
トキーダイオードを形成する。なお、バリアメタル45
の厚みは、例えば50〜100nmであるのが好まし
い。
【0039】その後、図5(b)のように、スパッタリ
ング法によりバリアメタル45上にアルミニウム等の配
線材料52を蒸着させる。しかる後、図5(c)のよう
に、配線材料52をパターニングしてソース配線層46
を形成する。このとき、バリアメタル45も配線材料5
2とともに削られる。
ング法によりバリアメタル45上にアルミニウム等の配
線材料52を蒸着させる。しかる後、図5(c)のよう
に、配線材料52をパターニングしてソース配線層46
を形成する。このとき、バリアメタル45も配線材料5
2とともに削られる。
【0040】次に、図6(a)のように、層間絶縁膜4
8A46上に、層間絶縁膜48Bを積層した後、エッチ
ングによりコンタクトホールを形成してドレイン領域4
3を露出させる。最後に、図6(b)のように、図6
(a)の工程にて露出したドレイン領域46に接触させ
てドレイン電極配線層47を形成する。
8A46上に、層間絶縁膜48Bを積層した後、エッチ
ングによりコンタクトホールを形成してドレイン領域4
3を露出させる。最後に、図6(b)のように、図6
(a)の工程にて露出したドレイン領域46に接触させ
てドレイン電極配線層47を形成する。
【0041】このように、バリアメタル45のアニール
温度を低くしてバリアメタル45とソース領域42との
オーミックコンタクトを少なくし、バリアメタル45を
ソース領域42にショットキー接合させているので(図
5(a)参照)、バリアメタル45の形成と同時にショ
ットキーダイオードを形成することができる。また、シ
ョットキーダイオードを構成するバリアメタル45と、
ソース配線層46を構成する配線材料62とを共通にす
れば、ショットキーダイオードとソース配線層46とを
同時に形成することができ、製造プロセスが簡略化され
る。
温度を低くしてバリアメタル45とソース領域42との
オーミックコンタクトを少なくし、バリアメタル45を
ソース領域42にショットキー接合させているので(図
5(a)参照)、バリアメタル45の形成と同時にショ
ットキーダイオードを形成することができる。また、シ
ョットキーダイオードを構成するバリアメタル45と、
ソース配線層46を構成する配線材料62とを共通にす
れば、ショットキーダイオードとソース配線層46とを
同時に形成することができ、製造プロセスが簡略化され
る。
【0042】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
て、スイッチングトランジスタとしてMNOS型やフロ
ーティング型のMFSFETを用いてもよい。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
て、スイッチングトランジスタとしてMNOS型やフロ
ーティング型のMFSFETを用いてもよい。
【0043】
【発明の効果】以上の説明から明らかな通り、本発明請
求項1の不揮発性記憶素子では、ソース領域およびドレ
イン領域の不純物拡散層を浅くして、素子を高集積化す
ることができる。請求項2の不揮発性記憶装置は、読み
出し時に、非選択の不揮発性記憶素子においては、当該
素子内のスイッチングトランジスタに接続されたショッ
トキーダイオードによってリーク電流が遮断されるた
め、誤って非選択の不揮発性記憶素子の情報が読み出さ
れることはない。
求項1の不揮発性記憶素子では、ソース領域およびドレ
イン領域の不純物拡散層を浅くして、素子を高集積化す
ることができる。請求項2の不揮発性記憶装置は、読み
出し時に、非選択の不揮発性記憶素子においては、当該
素子内のスイッチングトランジスタに接続されたショッ
トキーダイオードによってリーク電流が遮断されるた
め、誤って非選択の不揮発性記憶素子の情報が読み出さ
れることはない。
【0044】請求項3の製造方法では、ショットキーダ
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項4の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項4の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
【図1】本発明の一実施例に係る不揮発性記憶素子の断
面図である。
面図である。
【図2】図1の不揮発性記憶素子を利用した不揮発性記
憶装置の回路図である。
憶装置の回路図である。
【図3】不揮発性記憶素子の製造方法を工程順に示す断
面図である。
面図である。
【図4】図3のつづきを工程順に示す断面図である。
【図5】図4のつづきを工程順に示す断面図である。
【図6】図5のつづきを工程順に示す断面図である。
【図7】従来の不揮発性記憶素子のスイッチングトラン
ジスタの断面図である。
ジスタの断面図である。
【図8】強誘電体のP−Eヒステリシス特性を示す図で
ある。
ある。
【図9】図7のスイッチングトランジスタを利用した不
揮発性記憶装置における書き込み動作を示す回路図であ
る。
揮発性記憶装置における書き込み動作を示す回路図であ
る。
【図10】図7のスイッチングトランジスタを利用した
不揮発性記憶装置における読み出し動作を示す回路図で
ある。
不揮発性記憶装置における読み出し動作を示す回路図で
ある。
【図11】図7のスイッチングトランジスタを利用した
不揮発性記憶装置における消去動作を示す回路図であ
る。
不揮発性記憶装置における消去動作を示す回路図であ
る。
【図12】従来の1トランジスタ/1セル構造を有する
不揮発性記憶装置の回路図である。
不揮発性記憶装置の回路図である。
30 メモリセルアレイ 31,31A,31B,31C,31D・・・ メモリ
セル 32 強誘電体ゲート絶縁膜 33,33A,33B,33C,33D・・・ MFS
FET 34,34A,34B,34C,34D・・・ ショッ
トキーダイオード 35A,35B・・・ ワードライン 36A,36B・・・ データライン 37A,37B・・・ ドレインライン 40 半導体基板 41 チャネル領域 42 ソース領域 43 ドレイン領域 44 ゲート電極 45 バリアメタル 46 ソース配線層 47 ドレイン電極配線層 48,48A,48B 層間絶縁膜
セル 32 強誘電体ゲート絶縁膜 33,33A,33B,33C,33D・・・ MFS
FET 34,34A,34B,34C,34D・・・ ショッ
トキーダイオード 35A,35B・・・ ワードライン 36A,36B・・・ データライン 37A,37B・・・ ドレインライン 40 半導体基板 41 チャネル領域 42 ソース領域 43 ドレイン領域 44 ゲート電極 45 バリアメタル 46 ソース配線層 47 ドレイン電極配線層 48,48A,48B 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/115 8728−4M H01L 27/10 434
Claims (4)
- 【請求項1】半導体基板にチャネル領域を挟んで形成さ
れたソース領域およびドレイン領域と、チャネル領域上
に電荷を蓄積する強誘電体膜を介して設けられたゲート
電極とを有するスイッチングトランジスタと、 スイッチングトランジスタのソース領域にバリアメタル
を接触させて形成されたショットキーダイオードとを備
えていることを特徴とする不揮発性記憶素子。 - 【請求項2】請求項1記載の不揮発性記憶素子がマトリ
ックス状に配列され、 各スイッチングトランジスタのゲートに、ワードライン
がそれぞれ接続され、 各スイッチングトランジスタのドレインに、データライ
ンがそれぞれ接続され、 各スイッチングトランジスタのソースに、ショットキー
ダイオードを介してソースラインがそれぞれ接続されて
いることを特徴とする不揮発性記憶装置。 - 【請求項3】半導体基板上に、スイッチングトランジス
タの強誘電体膜、ゲート電極を順次形成する工程、 半導体基板に、チャネル領域を挟んでソース領域および
ドレイン領域を形成する工程、 層間絶縁膜を積層した後、エッチングによりソース領域
を露出させる工程、 前記工程にて露出したソース領域に対してバリアメタル
を接触させてショットキーダイオードを形成する工程、 バリアメタル上に、ソース配線層を形成する工程、 ソース配線層上に、層間絶縁膜を積層した後、エッチン
グによりドレイン領域を露出させる工程、ならびに前記
工程にて露出したドレイン領域に接触させてドレイン電
極配線層を形成する工程を含むことを特徴とする不揮発
性記憶素子の製造方法。 - 【請求項4】請求項3記載の製造方法において、高融点
金属を使用して、ショットキーダイオードとソース配線
層とを一度に形成することを特徴とする不揮発性記憶素
子の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6524592A JP3118063B2 (ja) | 1992-03-23 | 1992-03-23 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 |
US08/034,699 US5361225A (en) | 1992-03-23 | 1993-03-19 | Nonvolatile memory device utilizing field effect transistor having ferroelectric gate film |
US08/561,324 US5563081A (en) | 1992-03-23 | 1995-11-21 | Method for making a nonvolatile memory device utilizing a field effect transistor having a ferroelectric gate film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6524592A JP3118063B2 (ja) | 1992-03-23 | 1992-03-23 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05267687A true JPH05267687A (ja) | 1993-10-15 |
JP3118063B2 JP3118063B2 (ja) | 2000-12-18 |
Family
ID=13281338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6524592A Expired - Fee Related JP3118063B2 (ja) | 1992-03-23 | 1992-03-23 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5361225A (ja) |
JP (1) | JP3118063B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6373743B1 (en) | 1999-08-30 | 2002-04-16 | Symetrix Corporation | Ferroelectric memory and method of operating same |
JPH0745794A (ja) * | 1993-07-26 | 1995-02-14 | Olympus Optical Co Ltd | 強誘電体メモリの駆動方法 |
US5691935A (en) * | 1995-07-13 | 1997-11-25 | Douglass; Barry G. | Memory element and method of operation thereof |
US5691934A (en) * | 1995-07-13 | 1997-11-25 | Douglass; Barry G. | Memory cell and method of operation thereof |
US5875127A (en) * | 1996-10-24 | 1999-02-23 | Yin; Ronald Loh-Hwa | Non-volatile semiconductor memory device having a floating gate storage capacitor and method of operating thereof |
US6225655B1 (en) | 1996-10-25 | 2001-05-01 | Texas Instruments Incorporated | Ferroelectric transistors using thin film semiconductor gate electrodes |
US5851844A (en) * | 1996-11-07 | 1998-12-22 | Motorola, Inc. | Ferroelectric semiconductor device and method of manufacture |
US5898317A (en) * | 1996-12-23 | 1999-04-27 | Motorola, Inc. | Configurable monolithic semiconductor circuit and method for configuring |
US5923184A (en) * | 1996-12-23 | 1999-07-13 | Motorola, Inc. | Ferroelectric transistor logic functions for programming |
US6025735A (en) * | 1996-12-23 | 2000-02-15 | Motorola, Inc. | Programmable switch matrix and method of programming |
US6462193B1 (en) | 1997-02-21 | 2002-10-08 | The Scripps Research Institute | Hydroxyazepanes as inhibitors of glycosidase and HIV protease |
US6339238B1 (en) | 1998-10-13 | 2002-01-15 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
US20050094457A1 (en) * | 1999-06-10 | 2005-05-05 | Symetrix Corporation | Ferroelectric memory and method of operating same |
US6370056B1 (en) * | 2000-03-10 | 2002-04-09 | Symetrix Corporation | Ferroelectric memory and method of operating same |
DE19931124C1 (de) | 1999-07-06 | 2001-02-15 | Infineon Technologies Ag | Speicherzellenanordnung mit einem ferroelektrischen Transistor |
KR100311496B1 (ko) * | 1999-08-16 | 2001-10-18 | 김영환 | 불휘발성 강유전체 메모리 장치 및 그 제조방법 |
US20030235936A1 (en) * | 1999-12-16 | 2003-12-25 | Snyder John P. | Schottky barrier CMOS device and method |
US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
US6515889B1 (en) * | 2000-08-31 | 2003-02-04 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory |
WO2003015181A1 (en) * | 2001-08-10 | 2003-02-20 | Spinnaker Semiconductor, Inc. | Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate |
US20060079059A1 (en) * | 2001-08-10 | 2006-04-13 | Snyder John P | Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate |
JP2005516389A (ja) * | 2002-01-23 | 2005-06-02 | スピネカ セミコンダクター, インコーポレイテッド | 歪み半導体基板を用いてショットキまたはショットキのような接触を形成するソースおよび/またはドレインを有する電界効果トランジスタ |
PT1503645E (pt) * | 2002-02-28 | 2009-02-18 | Gaymar Ind Inc | Dispositivo auto-ajustável para amortecimento |
CN100419909C (zh) * | 2002-03-15 | 2008-09-17 | 三洋电机株式会社 | 强感应体存储器及其动作方法和存储器装置 |
US6974737B2 (en) * | 2002-05-16 | 2005-12-13 | Spinnaker Semiconductor, Inc. | Schottky barrier CMOS fabrication method |
US8125003B2 (en) * | 2003-07-02 | 2012-02-28 | Micron Technology, Inc. | High-performance one-transistor memory cell |
JP4775849B2 (ja) * | 2006-01-13 | 2011-09-21 | 富士通セミコンダクター株式会社 | 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法 |
JP5064816B2 (ja) * | 2006-03-28 | 2012-10-31 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
KR102521580B1 (ko) * | 2019-07-31 | 2023-04-12 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3832700A (en) * | 1973-04-24 | 1974-08-27 | Westinghouse Electric Corp | Ferroelectric memory device |
JPS55140265A (en) * | 1979-04-13 | 1980-11-01 | Fujitsu Ltd | Semiconductor memory device and method of fabricating the same |
US4431305A (en) * | 1981-07-30 | 1984-02-14 | International Business Machines Corporation | High density DC stable memory cell |
JPS61196498A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
US4893272A (en) * | 1988-04-22 | 1990-01-09 | Ramtron Corporation | Ferroelectric retention method |
JPH0263386A (ja) * | 1988-08-30 | 1990-03-02 | Toshiba Corp | 多重化信号抽出装置 |
US5198994A (en) * | 1988-08-31 | 1993-03-30 | Kabushiki Kaisha Toshiba | Ferroelectric memory device |
US5032891A (en) * | 1989-05-17 | 1991-07-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
-
1992
- 1992-03-23 JP JP6524592A patent/JP3118063B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-19 US US08/034,699 patent/US5361225A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
JP4974880B2 (ja) * | 2005-01-27 | 2012-07-11 | スパンション エルエルシー | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3118063B2 (ja) | 2000-12-18 |
US5361225A (en) | 1994-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3118063B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 | |
US5345415A (en) | Nonvolatile semiconductor memory utilizing a ferroelectric film | |
US5563081A (en) | Method for making a nonvolatile memory device utilizing a field effect transistor having a ferroelectric gate film | |
EP0682370B1 (en) | Storage device | |
US6898105B2 (en) | Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device | |
US5768185A (en) | Non-volatile semiconductor memory of a metal ferroelectric field effect transistor | |
US5300799A (en) | Nonvolatile semiconductor storage device with ferroelectric capacitors | |
US8143667B2 (en) | Semiconductor device having non-volatile memory and method of fabricating the same | |
US6285577B1 (en) | Non-volatile memory using ferroelectric capacitor | |
US5737261A (en) | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film | |
KR960016106B1 (ko) | 비 휘발성 반도체 메모리 장치 | |
US5449935A (en) | Semiconductor device including non-volatile memories | |
JP3026869B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
US20040262665A1 (en) | Semiconductor storage device, method for operating thereof, semiconductor device and portable electronic equipment | |
JP3251699B2 (ja) | 不揮発性記憶装置 | |
JPH06125094A (ja) | 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法 | |
JPH05205487A (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 | |
JPH04253375A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JPH05206411A (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 | |
JPH07161854A (ja) | 不揮発性メモリ | |
JPH0982905A (ja) | 強誘電体メモリ装置及びその駆動方法 | |
JP3026868B2 (ja) | 半導体不揮発性記憶装置 | |
JP3021133B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
JPH06244434A (ja) | 不揮発性記憶装置及びその製造方法 | |
JPH09148541A (ja) | 強誘電体メモリ装置及びその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |