JP5019436B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に係り、特に高集積メモリを備えた低電力プロセッサに適用して有効な技術に関する。
SOI(Silicon on Insulator)構造を有するMOS(Metal−Oxide−Semiconductor)型トランジスタは、絶縁膜上のシリコン層の膜厚が薄い完全空乏型トランジスタと、シリコン層の膜厚が厚い部分空乏型トランジスタとに分類される。特許文献1には、SOI構造を有する完全空乏型トランジスタと部分空乏型トランジスタを1つの半導体基板上に混載した半導体集積回路装置が開示されている。特許文献2には、部分空乏型トランジスタを用いて、空乏化していない領域にMOS型トランジスタの動作によるインパクトイオン化によって生じるキャリアを注入した状態と、このキャリアをMOS型トランジスタのドレイン側のPN接合を順バイアスにして取り去った状態とにより、2値の情報を記憶できるメモリが開示されている。
特開平9−135030号公報 特開2003−68877号公報
本発明者は、完全空乏型トランジスタで論理回路を形成し、部分空乏型トランジスタでメモリを形成し、これらの論理回路とメモリとを1つの半導体基板上に混載する手段について検討した。特許文献1では、高耐圧が必要な回路は部分空乏型トランジスタを用いて構成し、かつ低電力・高速化が必要な回路は完全空乏型トランジスタを用いて構成することが記載されているだけである。また、特許文献2には、部分空乏型トランジスタをメモリセルとして、閾値電圧の異なる2つの状態を生じさせる構成についての記載があるのみである。本発明者は、論理回路とメモリとを1つの半導体基板上に混載するとき、特許文献1,2を適用しただけでは不充分な点、即ち動作モードに応じて速度、電力消費をコントロール可能とすること、さらにリテンション特性を改善することのあることを認識した。
本発明の目的は、動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善できる半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
即ち、SOI構造を有する部分空乏型の第1MOSトランジスタは、絶縁膜の下に、ゲート端子とは独立に電圧が印加可能にされた第1半導体領域を有し、記憶素子を形成する。SOI構造を有する完全空乏型の第2MOSトランジスタは、絶縁膜の下に、ゲート端子とは独立に電圧が印加可能にされた第2半導体領域を有し、論理回路を形成する。これにより、第1半導体領域と第2半導体領域に印加する電圧を動作モードに応じてコントロールすれば、動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善できる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善できる。
1.代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係る半導体集積回路は、各々が電気的に分離されて絶縁膜(3)上に形成されたSOI構造を有する部分空乏型の第1MOSトランジスタ(6)と完全空乏型の第2MOSトランジスタ(7,8)とを含む。前記第1MOSトランジスタの前記絶縁膜の下に、前記第1MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第1半導体領域(14)を有する。前記第2MOSトランジスタの前記絶縁膜の下に、前記第2MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第2半導体領域(14A,22)を有する。前記第1MOSトランジスタは、チャネル形成用の第3半導体領域(12)に過剰のキャリアを蓄積した第1の状態と、前記過剰のキャリアが前記第3半導体領域から減少された第2の状態とによって情報を保持する記憶素子(4)を形成する。前記第2トランジスタは、論理回路(5)を形成する。
上記より、第1MOSトランジスタでは、絶縁膜を介してチャネル形成用の第3半導体領域に対向する第1半導体領域に印加する電圧がコントロール可能とされるから、この電圧が動作モードに応じてコントロールされると、空乏化していない領域に保存されたキャリアの保存特性がコントロールされることになり、リテンション特性を改善できる。第2MOSトランジスタでは、絶縁膜を介してチャネル形成用の半導体領域に対向する第2半導体領域に印加する電圧がコントロール可能とされるから、この電圧が動作モードに応じてコントロールされて、閾値電圧が低くなると速度を速くでき、閾値電圧が高くなると電力消費を抑えることができる。これにより、第2MOSトランジスタでは、動作モードに応じて速度、電力消費がコントロール可能になる。
具体的な一つの形態として、第4半導体領域(16)と第5半導体領域(18)とを更に備える。第4半導体領域は、前記第1半導体領域と半導体基板(2)が同一の導電型であるときに、前記第1半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の半導体領域である。第5半導体領域は、前記第4半導体領域と同一の導電型であり、前記第4半導体領域に電圧を印加するための半導体領域である。上記より、第1半導体領域と半導体基板との間に第4半導体領域を配置し、第5半導体領域を介して第4半導体領域に電圧を印加することで、第1半導体領域と第4半導体領域との間に逆バイアスをかけ、その結果、第1半導体領域と半導体基板とを電気的に分離して、リーク電流の発生を防止できる。
別の形態として、第6半導体領域(16A)と第7半導体領域(18A)とを更に備える。第6半導体領域は、前記第2半導体領域と前記半導体基板が同一の導電型であるときに、前記第2半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の半導体領域である。第7半導体領域は、前記第6半導体領域と同一の導電型であり、前記第6半導体領域に電圧を印加するための半導体領域である。上記より、第2半導体領域と半導体基板との間に第6半導体領域を配置し、第7半導体領域を介して第6半導体領域に電圧を印加することで、第2半導体領域と第6半導体領域との間に逆バイアスをかけ、その結果、第2半導体領域と半導体基板とを電気的に分離して、リーク電流の発生を防止できる。
更に別の形態として、バルク構造を有する第3MOSトランジスタ(51,52)を更に含む。前記第3MOSトランジスタのチャネル形成用の第8半導体領域は、前記第3MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第9半導体領域(14B,22B)を有する。上記より、第3MOSトランジスタでは、第9半導体領域を用いて電圧を印加することにより、閾値電圧を制御できる。また、バルク構造を有する第3MOSトランジスタからなるアナログ回路等の設計資産の有効利用を図ることができる。
更に別の形態として、第3MOSトランジスタは、外部入力端子(53)に接続される入力保護素子(50)を形成する。前記入力保護素子は、ゲートが接地端子に接続されたnMOSと、ゲートが電源端子に接続されたpMOSとを有する。上記より、入力端子に正又は負の高圧サージが印加されたとき、第3MOSトランジスタのソース・基板間が順方向バイアスされて高電圧を基板に逃がすことができる。
更に別の形態として、第10半導体領域(16B)と第11半導体領域(18B)とを更に備える。第10半導体領域は、前記第8半導体領域と前記半導体基板が同一の導電型であるときに、前記第8半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の半導体領域である。第11半導体領域は、前記第10半導体領域と同一の導電型であり、前記第10半導体領域に電圧を印加するための半導体領域である。上記より、第8半導体領域と半導体基板との間に第10半導体領域を配置し、第11半導体領域を介して第10半導体領域に電圧を印加することで、第8半導体領域と第10半導体領域との間に逆バイアスをかけ、その結果、第8半導体領域と半導体基板とを電気的に分離して、リーク電流の発生を防止できる。
〔2〕本発明の代表的な実施の形態に係る半導体集積回路は、各々が電気的に分離されて第1絶縁膜(3)上に形成されたSOI構造を有する部分空乏型の第1MOSトランジスタ(6)と完全空乏型の第2MOSトランジスタ(7,8)とを含む。前記第1MOSトランジスタの前記第1絶縁膜の下に、前記第1MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第1半導体領域(61)を有する。前記第2MOSトランジスタの前記第1絶縁膜の下に、前記第2MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第2半導体領域(62,63)を有する。前記第1半導体領域及び前記第2半導体領域と半導体基板(2)の間に配置された第2絶縁膜(60)を有する。前記第1MOSトランジスタは、チャネル形成用の第3半導体領域(12)に過剰のキャリアを蓄積した第1の状態と、前記過剰のキャリアが前記第3半導体領域から減少された第2の状態とによって情報を保持する記憶素子(4)を形成する。前記第2MOSトランジスタは、論理回路(5)を形成する。
上記〔1〕の半導体集積回路と比べて、第1半導体領域と第2半導体領域が第2絶縁膜を介して半導体基板と電気的に分離されており、構造が簡素化されると共にリーク電流の発生が防止されている点が異なる。そして上記同様に、第1MOSトランジスタでは動作モードに応じてリテンション特性を改善できる。また、第2MOSトランジスタでは動作モードに応じて速度、電力消費がコントロール可能になる。
〔3〕本発明の代表的な実施の形態に係る半導体集積回路は、上述した半導体集積回路の前記第2絶縁膜の下から前記半導体基板を取り除いた第1半導体集積回路(61A)と第2半導体集積回路(61B)とを有し、前記第1半導体集積回路と前記第2半導体集積回路が積層されている。上記より、機械的又は化学的なプロセスにより半導体基板を取り除くことで、第2絶縁膜を最下層とした第1半導体集積回路と第2半導体集積回路を形成できる。第1半導体集積回路と第2半導体集積回路は、上述した半導体集積回路よりも薄い層であるから、これらを積層してもその厚さは小さい。その結果、3次元的に高集積化された半導体集積回路を得ることができる。
具体的な一つの形態として、前記第1半導体集積回路上の配線を用いた第1巻き線(63A)と、前記第2半導体集積回路上の配線を用いた第2巻き線(63B)とを有し、前記第1半導体集積回路と前記第2半導体集積回路は、前記第1巻き線と前記第2巻き線により電磁的に結合される。上記より、第1半導体集積回路と第2半導体集積回路は薄い層であるから、第1巻き線と第2巻き線の間の距離は小さくなる。これにより、第1巻き線と第2巻き線では、相互インダクタンスを大きくできるから、いずれか一方の巻き線に電流が流れることで磁場が生じ、この磁場により他方の巻き線に電流が流れることになる。つまり、一方で発生した信号を他方で容易に読み取ることができるから、第1半導体集積回路と第2半導体集積回路の間での無線通信が可能となる。
別の形態として、前記第1半導体集積回路上に設けられた第1電極と、前記第2半導体集積回路上に前記第1電極に対向して設けられた第2電極とを有し、前記第1半導体集積回路と前記第2半導体集積回路は、前記第1電極と前記第2電極により容量結合される。上記より、第1半導体集積回路と第2半導体集積回路は薄い層であるから、第1電極と第2電極間の距離を極めて小さくできる。そのため、第1電極と第2電極からなるコンデンサの機能、即ちキャパシタンスを大きくできるから、第1半導体集積回路と第2半導体集積回路の間での容量結合による無線通信が容易となる。
更に別の形態として、前記第1半導体集積回路上に設けられた発光素子(65A)と、前記第2半導体集積回路上に設けられた受光素子(64B)とを有し、前記第1半導体集積回路と前記第2半導体集積回路は、前記発光素子と前記受光素子を用いて光通信を行う。上記より、第1半導体集積回路と第2半導体集積回路は薄い層であるから、発光素子と受光素子間の距離を小さくできる。そのため、仮にこれらの素子が発光効率や受光効率が低い場合であっても、第1半導体集積回路と第2半導体集積回路の間での光通信が可能となる。
2.実施の形態の説明
次に、実施の形態について更に詳述する。
《実施形態1》
図1には、本発明の実施形態1に係る半導体集積回路の断面構造が例示される。半導体集積回路1は、SOI構造を採用しており、P型のシリコン基板(p−sub)2を下層とし、例えば30nm以下の薄い絶縁膜である埋め込み酸化膜(Buried Oxide、BOX)層(以下、UTBという)3上に形成されたn型MOSトランジスタ(以下、nMOSという)及びp型MOSトランジスタ(以下、pMOSという)等を有している。半導体集積回路1には、シリコン基板2に、メモリ(Memory)4と論理回路(LOGIC)5が混載されている。メモリ4は、複数のメモリセルを有している。1個のメモリセルは、1個の部分空乏(partially-depleted、PD)型のnMOS6で形成されている。ここでは一例として、メモリセルをnMOSで形成するようにしたが、pMOSで形成してもよい。論理回路5は、完全空乏(fully-depleted、FD)型のnMOS7とpMOS8とを有している。部分空乏型のnMOS6は、完全空乏型のnMOS7とpMOS8に比べて、図示のようにUTB3上のシリコン層の厚さが厚く形成されている。また、これらのnMOS6,7とpMOS8は、溝堀型絶縁領域としてのSTI(Shallow Trench Isolation)層9により電気的に分離されている。
まず、部分空乏型のnMOS6について説明する。部分空乏型のnMOS6では、UTB3の上に形成されたシリコン層に、n型ソース領域とされるn+領域10とn型ドレイン領域とされるn+領域11とが形成され、その間にチャネル形成用のp型のチャネル形成領域12が形成されている。チャネル形成領域12は、不図示のゲート絶縁膜を介して、ワード線WLに接続されたゲート端子に接続されている。n+領域11は、ビット線BLに接続されたドレイン端子に接続されている。n+領域10は、ソース線SLに接続されたソース端子に接続されている。ソース線は、拡散層でメモリセル間を接続し、いくつかのメモリセルのブロック毎により低抵抗な金属配線等と接続される。これらのゲート、ドレイン及びソースの各端子は、シリコンと高融点金属との化合物であるシリサイド(silicide)を用いたサリサイド(salicide、SC)構造13とされる。
部分空乏型のnMOS6におけるUTB3の下には、バックゲートとされるp型の半導体領域(以下、バックゲート領域という)14が形成されている。バックゲート領域14には、STI層9の表面に引き出されたp+領域15を介して、ゲート電極とは独立に電圧が印加可能とされる。このとき、上記したようにUTB3が30nm以下と薄いので、印加する電圧(基板バイアス電圧)が低電圧であっても、チャネル形成領域12に電界を発生させることができ、閾値電圧が制御可能とされる。メモリセルを形成する部分空乏型のnMOS6では、チャネル形成領域12の空乏化していない部分に、MOS動作によるインパクトイオン化により生成された過剰のキャリア(ホール)を注入した第1状態と、ドレインとチャネル形成領域12の間に順方向電流を流して、過剰ホールをドレインに放出させた第2状態とを有する。これにより、部分空乏型のnMOS6において、例えば第1状態をデータ“1”とし、第2状態をデータ“0”とすれば、2値の情報を保持できることになる。
また、部分空乏型のnMOS6では、バックゲート領域14に印加する基板バイアス電圧を後述する動作モード(図7参照)に応じてコントロール可能とされるから、例えば第1状態におけるキャリアの保存特性が制御可能とされ、リテンション特性を改善できる。即ち、バックゲート領域14に印加する基板バイアス電圧をコントロールすれば、第1状態におけるキャリアを空乏化していない部分に留めるような電界をチャネル形成領域12内に発生させることができる。また、基板バイアス電圧を印加して閾値電圧を制御すれば、メモリセルに対する書換えを高速に行うこともできる。ここで、閾値電圧の制御は、上記リテンション特性の改善、書換えの高速化を図るためだけでなく、例えばメモリ4の製造後、1個のnMOS6から形成された1個のメモリセル毎の閾値電圧のばらつきを低減するために行うようにしてもよい。
バックゲート領域14とシリコン基板2の間には、n型の半導体領域(以下、dn領域という)16が配置されている。また、dn領域16とSTI層9との間には、図示のように、STI層9の表面に引き出されたn+領域17を介してdn領域16に電圧を印加するためのn領域18が配置されている。n領域18を介してdn領域16に電圧を印加すれば、バックゲート領域14とdn領域16との間に逆バイアスをかけることになる。その結果、バックゲート領域14とシリコン基板2は、電気的に分離されて、リーク電流の発生を防止できる。
次に、完全空乏型のnMOS7について説明する。ここで上記した部分空乏型のnMOS6で同一機能等を有する箇所には同一符号を付し、説明を省略する。この完全空乏型のnMOS7の構造は、部分空乏型のnMOS6と比べると、UTB3上に形成されたシリコン層の厚さが薄いこと、このシリコン層に対応してSTI層9の厚さが薄いこと以外は、略同一とされる。また、バックゲート領域14Aとシリコン基板2との間には、上記dn領域16と同一機能を有するdn領域16Aが配置されている。dn領域16AとSTI層19の間には、上記n領域18と同一機能を有するn領域18Aが配置されている。このため、完全空乏型のnMOS7においても、バックゲート領域14Aを用いて、チャネル形成領域12に電界を発生させて閾値電圧を制御できる。
次に、完全空乏型のpMOS8について説明する。完全空乏型のpMOS8では、UTB3の上に形成されたシリコン層に、p型ソース領域とされるp+領域19とp型ドレイン領域とされるp+領域20とが形成され、その間にチャネル形成用のn型のチャネル形成領域21が形成されている。チャネル形成領域21は、不図示のゲート絶縁膜を介してゲート端子に接続されている。p+領域20は、ドレイン端子に接続されている。p+領域19は、ソース端子に接続されている。これらのゲート、ドレイン及びソースの各端子は、サリサイド構造13とされる。完全空乏型のpMOS8におけるUTB3の下には、バックゲートとされるn型のバックゲート領域22が形成されている。バックゲート領域22には、STI層9の表面に引き出されたn+領域23を介して、ゲート電極とは独立に電圧が印加される。このとき、上記したようにUTB3が30nm以下と薄いので、印加する基板バイアス電圧が低電圧であっても、チャネル形成領域21に電界を発生させることができ、閾値電圧が制御可能とされる。
上記した完全空乏型のnMOS7とpMOS8は、論理回路5を形成しており、それぞれのバックゲート領域14A,22とチャネル形成領域12,21の間にUTB3が配置されているから、それぞれのドレイン領域11,20とバックゲート領域14A,22の間の接合容量を大幅に削減できる。さらに、バックゲート領域14A,22による閾値電圧の制御により、閾値電圧を高くすれば、電力消費の低減が図られ、閾値電圧を低くすれば、高速化が図られる。即ち、完全空乏型のnMOS7とpMOS8において、バックゲート領域14A,22に印加する基板バイアス電圧をコントロールすれば、速度、電力消費がコントロール可能とされる論理回路5を形成できる。従って、半導体集積回路1によれば、メモリ4と論理回路5とを1個のシリコン基板2上に単に混載するだけでなく、部分空乏型トランジスタで形成したメモリ4のリテンション特性を改善でき、完全空乏型トランジスタで形成した論理回路5の速度、電力消費をコントロール可能にできる。さらに、半導体集積回路1では、1個のメモリセルが1個の部分空乏型トランジスタで形成されるから、メモリ4内により多数のメモリセルが配置可能となり、大容量化を図ることもできる。
図2には、半導体集積回路1の回路構成が例示されている。ここでは、半導体集積回路1をメモリ回路に適用したときの回路構成を例示している。半導体集積回路1は、上記シリコン基板2上において領域Aと領域Bに区分されている。領域Aは、メモリセルアレイ(MARY)30と電源回路(VGEN)31とを含み、これらは部分空乏型のMOSで形成されている。このようにすれば、メモリセルアレイ30においてメモリセルのリテンション特性を改善できる。電源回路31については、高電圧耐性が比較的良い部分空乏型のMOSを用いているから、要求される所定の電圧を発生でき、さらにメモリセルと同じ部分空乏型のMOSを用いることで各特性を容易に合わせることができるので、設計が容易とされる。
領域Bは、CPU32と、制御回路(CNT)33と、センスアンプ(SEAMP)及びYデコーダ(YDEC)34と、ワードドライバ(WDRV)及びXデコーダ(XDEC)35と、アドレスバッファ(ADB)36と、入出力回路(I/O)37等を含み、これらの回路は完全空乏型のMOSで形成されている。これにより、領域Bにおける上記各回路は、バックゲートを用いた閾値電圧の制御を行うことで、速度、電力消費のコントロールが可能とされる。
図3には、メモリセルアレイ30のレイアウトが例示されている。図4は、メモリセルアレイ30のA−A’断面図であり、図5は、B−B’断面図である。メモリセルアレイ30は、部分空乏型のMOSで形成されており、図3中、一点鎖線で囲んだ領域が1個のnMOSで形成された単位メモリセル38とされる。メモリセル38は、図3に示すように、ワード線WL1〜WL5のピッチ(線幅とスペースの合計)と、ビット線BL1〜BL4のピッチ(線幅とスペースの合計)のそれぞれ1個分で構成される。また、領域CNは、メモリセルのnMOSのドレインとビット線とを接続する領域とされる。一般に、線幅とスペースとは等しいと仮定し、これを「F」と示す慣例に従うと、図示したメモリセル38は、「2F×2F」の大きさで形成されていることになる。メモリセルアレイ30の断面構造は、図4、図5に示すように、メモリ4で示したnMOS6がアレイ状に並べられた構造となっており、シリコン基板2を最下層として、dn領域16、バックゲート領域14、UTB3が積層され、さらに、UTB3上に部分空乏型のnMOS6が形成されている。このnMOS6は、バックゲート領域14に基板バイアス電圧を印加することで、上記したように閾値電圧を制御し、トランジスタとしての特性を制御できる。
図6は、メモリセルとされるnMOSの各端子を例示する図である。図中、BGは、バックゲート領域14に電圧を印加するためのバックゲート端子を示している。ここでは、1個のメモリセル38を示し、さらに端子に接続されるワード線WL、ビット線BL、ソース線SLと、バックゲート端子BGとを例示した。図7には、動作モードに応じてメモリセルの各端子に印加される電圧値が例示されている。各端子に印加される電圧は、実際の動作では時間的に変化するパルスで与えられる。図7に例示した電圧が、実際の動作の状態を決定する時の電圧関係を示していることは当業者であれば理解できる。
以下、電圧関係について説明する。図7に例示される表には、読出し、“0”書込み、“1”書込み、選択待機時、非選択待機時からなる5つの動作モードと、単位(V)と、上記WL、BL、SL、BGによる各端子と、各動作モードに応じて各端子に印加される電圧値とが示されている。「読出し」では、ワード線WLに1V、ビット線BLに1Vを印加し、ソース線SLを0V、バックゲート端子BGを0Vとする。これにより、“0”書込み状態と“1”書込み状態とを電流差で区別する。
「“0”書込み」では、ワード線WLに2V、ビット線BLに2Vを印加し、ソース線SLを0V、バックゲート端子BGを0Vとする。これにより、このトランジスタにはオン電流が流れ、チャネル形成領域12の空乏化していない部分にMOSの動作によるインパクトイオン化によって生じるキャリア(ホール)が注入され、閾値電圧の低い状態(例えば0.5V)が実現される。「“1”書込み」では、ワード線WLに2Vを印加し、ビット線BLに−2Vを印加し、ソース線SLを0V、バックゲート端子BGを0Vとする。これにより、ビット線BLが接続されたnMOSのドレイン領域ではPN接合が順バイアスとなり、チャネル形成領域12の空乏化していない部分に蓄えられていたキャリアが放出され、閾値電圧の高い状態(例えば1.5V)が実現される。
「選択待機時」とは、メモリセルアレイ30の制御の単位であるバンクが選択されており、この選択されたバンクの中でアクセスされていないメモリセルの状態をいう。選択待機時では、ワード線WLに−2Vを印加し、ビット線BL、ソース線SL及びバックゲート端子BGを0Vとする。「非選択待機時」とは、上記バンク自体が選択されていない状態をいう。非選択待機時では、選択待機時と異なり、バックゲート端子BGに−2Vを印加している。このようにすれば、チャネル形成領域12の空乏化していない部分にキャリアを留めるような方向に電界を発生させることになるので、メモリセル38のリテンション特性を改善できる。
図8には、CPUとメモリがチップ上に搭載されているときの構成が例示されている。チップ(Chip)40は、CPU41とメモリ42を備えている。CPU41は、完全空乏型のMOSで構成されている。メモリ42は、タイル状に配列された複数のバンクB11〜B44を有する。CPU41は、複数のバンクB11〜B44との間で、クロックCLK、データDATA、アドレスADDRESS、バックゲートコントロール信号BGCNTSを送受信する。図9には、バンクB11の回路構成が例示されている。他のバンクB12〜B44は、バンクB11と略同一であるので、説明を省略する。バンクB11は、領域A1と領域B1に区分される。領域A1には、メモリアレイ(MARY)43が配置されており、これらは部分空乏型のMOSで形成されている。領域B1には、制御回路(CNT)44と、Yデコーダ(YDEC)及びセンスアンプ(SEAMP)45と、Xデコーダ(XDEC)及びワードドライバ46と、アドレスバッファ(ADB)47と、ラッチ回路(LATCH)を備えた入出力回路(I/O)48が配置されており、これらは完全空乏型のMOSで形成されている。制御回路44には、図示のようにバックゲートコントロール信号BGCNTSとクロックCLKが入力される。入出力回路48には、クロックCLKに同期してデータDATA及びアドレスADDRESSが入出力される。
つまり、バンクB11は、クロックCLKに同期して動作するメモリ回路とされ、クロックCLKに同期して入力されるアドレスADDRESS及びデータDATAに基づいて読出し及び書込みを行い、クロックCLKに同期してデータDATAを出力する。また、バンクB11には、バックゲートコントロール信号BGCNTSがCPU41から入力される。以下、図8に例示したチップ40上に搭載された複数のバンクB11〜B44からなるメモリ42に対してCPU41がバックゲートコントロール信号BGCNTSを入力するときの制御について概略的に説明する。まず、CPU41とバンクB11は図示しない上層配線により接続されており、CPU41がバンクB11にデータDATA及びアドレスADDRESSを出力し、バンクB11からCPU41にデータDATAが出力されるまでには複数クロック(例えば5クロック)を要する。他のバンクB12〜B44も同様に不図示の上層配線でCPU41に接続され、データDATAの送受信に複数クロックを要する。
ここで、バンクB11とバンクB11に隣接したバンクB12とに着目する。CPU41がバンクB12を選択して、データDATAをクロックCLK毎にバンクB12に出力したとき、実際にバンクB12からのデータDATAがCPU41に到達するまでには、複数クロックを要する。言換えると、バンクB12とCPU41の間で通信が完了するまでの間は、CPU41はバンクB12に対して新たなアクセスをすることはできない。しかし、その間にも、CPU41は、バンクB12との通信が完了した後にバンクB11を例えば非選択待機時から選択待機時に動作モード(図7参照)を移行させる旨の指示を受け付けることはできる。そして、その指示を反映させたバックゲートコントロール信号BGCNTSを、バンクB12とCPU41の間で通信が完了するまでにバンクB11に対して出力する。このようにすれば、上記通信が完了した後、実際にCPU41がバンクB11を選択したときには、既にバックゲートコントロール信号BGCNTSがバンクB11に対して出力されているから、バンクB11における動作モードの移行を問題なく実行できる。
《実施形態2》
図10には、本発明の実施形態2に係る半導体集積回路の断面構造が例示される。以下の各実施形態では、上記半導体集積回路1と同一機能等を有する箇所については同一符号を付し、説明を適宜省略する。半導体集積回路1Aには、シリコン基板2上に、SOI構造を有する部分空乏型(PD)のnMOS6からなるメモリ4と、SOI構造を有する完全空乏型(FD)のnMOS7とpMOS8からなる論理回路5と、バルク構造を有するnMOS51とpMOS52からなる入力保護素子50と、が混載されている。メモリ4と論理回路5については、上記した半導体集積回路1のものと同一構造を有するので、説明を省略する。また、バルク構造とは、ここでは、それぞれのMOSが個別に電気的に分離されていない構造、例えば同一導電型の複数のMOSトランジスタをウエル領域のような共通の半導体領域に形成した構造をいう。バルク構造を有するnMOS51とpMOS52は、SOI構造を有する完全空乏型のnMOS7とpMOS8と比べると、UTB3が配置されていない点が異なり、互いに電気的に分離されていない。このため、バルク構造を有するnMOS51とpMOS52は、CMOSと同じ構造とされ、例えばI/O回路での入力保護素子50を形成できる。また、バルク構造を有するnMOS51とpMOS52は、例えばチャネル形成領域と連続したバックゲート領域14B,22Bを有している。バックゲート領域14Bとシリコン基板2の間には、上記dn領域16,16Aと同一機能を有するdn領域16Bが配置されている。また、dn領域16BとSTI層9の間には、上記n領域18,18Aと同一機能を有するn領域18Bが配置されている。図11には、バルク構造を有するnMOSとpMOSからなる入力保護素子を含む回路構成が例示されている。ここでは、入力保護素子50は、外部入力端子53と、保護対象とされる適宜の保護対象回路54との間に配置されている。入力保護素子50は、ゲートが接地端子VSSに接続されたnMOS51と、ゲートが電源端子VDDに接続されたpMOS52とを有する。pMOS52のバックゲート領域22Bは、電源端子VDDに接続されている。nMOS51のバックゲート領域14Bは、接地端子VSSに接続されている。
入力保護素子50は、接地端子VSSと電源端子VDDの間の電圧(通常電圧)が例えば外部入力端子53から印加されたときには、nMOS51とpMOS52は共にOFF状態とされ、通常電圧が入力バッファ等の保護対象回路54に印加されることになる。電源端子VDDよりも高い正の高圧サージ(過大な正電圧)が外部入力端子53から印加されたときには、pMOS52がON状態となって過大な正電圧を電源端子VDDに逃がすことになる。さらに、pMOS52は、バルク構造を有しているので、過大な正電圧が印加されたときソース・基板間のPN接合に順方向電流が流れ、過大な正電圧をシリコン基板2に逃がすことになる。また、接地端子VSSよりも低い負の高圧サージ(過大な負電圧)が外部入力端子53から印加されたときには、nMOS51がON状態となって過大な負電圧を接地端子VSSに逃がすことになる。同様にnMOS51のソース・バックゲート間に順方向電流が流れて、負電圧サージを吸収することができる。従って、バルク構造を有するnMOS51とpMOS52は、保護素子として機能し、外部入力端子53から過大な正電圧、負電圧が印加されても保護対象回路54を保護できる。また、バルク構造を有するnMOS51とpMOS52を半導体集積回路1Aに搭載することで、バルク構造を有するアナログ回路等の設計資産の有効利用を図ることもできる。
図12には、半導体集積回路1Aの回路構成が例示されている。以下では、図2に例示した各回路と同一機能等を有する部分には同一符号を付して、説明を適宜省略する。半導体集積回路1Aは、シリコン基板2上において領域Aと領域Cと領域Dに区分されている。領域Cは、図2に例示した領域Bと比べると、入出力回路を含んでない点が異なり、それ以外は完全空乏型のMOSで形成された図示の各回路を含む。領域Dは、バルク構造を有するnMOS51とpMOS52からなる領域であって、例えば上記入力保護素子50や適宜のアナログ回路を備えた入出力回路55を含んでいる。このように、半導体集積回路1Aでは、メモリ4、論理回路5及びバルク構造を有するMOSからなる入力保護素子50やアナログ回路等を1個のシリコン基板2上に混載し、さらに動作モードに応じて、メモリ4のリテンション特性を改善でき、論理回路5の速度、電力消費をコントロール可能にできる。
《実施形態3》
図13には、本発明の実施形態3に係る半導体集積回路の断面構造が例示される。半導体集積回路1Bは、図1に例示した上記半導体集積回路1と比べると、UTB3とシリコン基板2の間の構造が異なっている。即ち、半導体集積回路1Bでは、シリコン基板2上には、シリコン基板2よりも機械的又は化学的処理に対して耐性が高い埋め込み酸化膜(以下、TBという)60が積層されている。さらに、このTB60上には、部分空乏型のnMOS6のバックゲート領域61と、完全空乏型のnMOS7のバックゲート領域62と、完全空乏型のpMOS8のバックゲート領域63がそれぞれ積層されている。TB60は、これらのバックゲート領域61,62,63とシリコン基板2とを電気的に分離している。このため、半導体集積回路1Bでは、リーク電流の発生を防止するための図1に例示したnMOS6,7におけるdn領域16等を配置する必要がなく、積層構造を簡素化できる。さらに、半導体集積回路1Bでは、上記dn領域16等を配置しないことで、nMOS6,7とpMOS8をより接近させて配置できるから、サイズを小さくすることもできる。
図14には、半導体集積回路1Bの上層配線までを示す構造例が示されている。即ち、半導体集積回路1Bは、上層配線とされるメタル配線MAと、このメタル配線MAのさらに上層に配置されたメタル配線MBとを含み、これらの上層配線を用いることで例えば上記CPU41とメモリ42間での信号(図8参照)や、論理回路5間での信号の送受信が可能とされる。さらに、TB60は、上記したようにシリコン基板2よりも機械的又は化学的な処理に対して耐性があるので、ある程度の厚さがあれば、シリコン基板2に代わってこの積層構造における最下層とすることができる。つまり、シリコン基板2は通常のシリコンであるから、TB60を一種のストッパとして、半導体集積回路1Bの裏面から機械的又は化学的な手段によって、シリコン基板2を取り除くことができる。このとき、必要に応じてTB60とシリコン基板2の界面にNシリコン層等を予め配置するようにしてもよい。
図15には、機械的又は化学的なプロセスによりシリコン基板2を取り除き、TB60を最下層とした半導体集積回路61Aと半導体集積回路61Bを形成し、さらに半導体集積回路61A,61Bを積層した状態が例示されている。半導体集積回路61Aと半導体集積回路61Bは、シリコン基板2が取り除かれた分、半導体集積回路1Bよりも薄い層であるから、これらを積層してもその厚さは小さくなる。その結果、半導体集積回路61A,61Bを積層することで、3次元的に回路を高集積化した構造を得ることができる。このとき、ウエハ単位で、シリコン基板2を取り除き、ウエハ毎に積層して上記構造を形成し、その後に必要なサイズに切断するようにしてもよい。
次に、図16〜図18を用いて、積層された半導体集積回路61A,61B間での通信を可能とする構造について説明する。半導体集積回路61A,61Bでは、TB60を最下層とすることで、半導体集積回路61A,61B間を配線で接続するだけでなく、無線通信や光通信を行うことが可能とされる。具体的には、図16に例示するように、半導体集積回路61A,61Bに通信素子62を配置すればよい。図17には、通信素子としてコイルを用いた例が示されている。この例では、半導体集積回路61Aに上層配線を用いた巻き線63Aを設け、半導体集積回路61B上に上層配線を用いた巻き線63Bを設けている。半導体集積回路61Aと半導体集積回路61Bは薄い層であるから、巻き線63Aと巻き線63Bの間の距離は小さくなる。このため、巻き線63Aと巻き線63Bでは、相互インダクタンスを大きくでき、いずれか一方の巻き線、例えば巻き線63Aに電流が流れることで磁場が生じ、この磁場により他方の巻き線、例えば巻き線63Bに電流が流れることになる。つまり、一方で発生した信号を他方で容易に読み取ることができるから、半導体集積回路61Aと半導体集積回路61Bは、巻き線63Aと巻き線63Bにより電磁的に結合され、層間での無線通信が可能となる。
図18には、通信素子として発光素子と受光素子を用いた例が示されている。この例では、半導体集積回路61Aに、受光素子としてのフォトレセプタ64Aと発光素子としてのフォトトランジスタ65Aとを設け、半導体集積回路61Bにフォトレセプタ64Bとフォトトランジスタ65Bを設けている。ここで、フォトトランジスタ65Aは、フォトレセプタ64Bに対向するように設けられている。フォトレセプタ64Aは、フォトトランジスタ65Bに対向するように設けられている。ここで、半導体集積回路61Aと半導体集積回路61Bは薄い層であるから、発光素子と受光素子間の距離を小さくできる。さらに、上記フォトトランジスタとフォトレセプタを交互に配置すれば、シリコンで構成され、一般的には発光効率や受光効率が低い素子を用いても半導体集積回路61A,61Bにおける層間の光通信を容易に行うことができる。このように、半導体集積回路1Bからシリコン基板2を取り除いた半導体集積回路61A,61Bを積層することにより、3次元的に回路を高集積化した構造を得られる上に、層間の光通信や無線通信も容易に行うことができる。
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図2に例示した領域Aを部分空乏型のMOSで構成するとしたが、nMOS6だけを用いるようにしてもよい。このようにすれば、実際の設計においてコストを抑えることができる。この場合には、電源回路3では、完全空乏型のMOSでパルスを発生させ、このパルスを領域Bの回路に入力すればよい。また、MOSを電源とグランドの間に多段に配置し、各MOSに加わる電圧を制限することにより、完全空乏型のMOSのみで電源回路を構成することも可能である。この場合は、領域Aにはメモリセルアレイ30だけが含まれることになる。また、領域Bに含まれる上記回路は、完全空乏型のMOSで形成されているとしたが、上記回路のうちメモリセルアレイ30に直接入力する回路については部分的に領域Aに含まれる可能性もある。さらに、アナログ回路の一部は領域Aに形成される場合もある。また、上記各回路では、例えば閾値電圧のばらつき補正や、動作モードに応じたダイナミックな閾値電圧の制御を行うようにしてもよい。また、図3に例示した領域CNの大きさは、一例として示したものであるから、ビット線に対する大きさが図示されたものよりも大きい場合もある。
図7に例示した“0”書込みでは、バックゲート端子BGの電圧を0Vにしたが、これに限られず、例えば負に設定して、インパクトイオン化を加速するようにしてもよい。また、図12に例示した半導体集積回路1Aにおける回路構成では、領域Aに電源回路31が含まれるとしたが、回路構成によっては電源回路31を領域Cに配置するようにしてもよい。さらに、図13に例示した半導体集積回路1Bに、図10で例示した半導体集積回路1Aでのバルク構造を有するnMOS51とpMOS52を搭載するようにしてもよい。
図15では半導体集積回路61A,61Bを積層した2層構造を示したが、これに限られず、3層以上の積層構造としてもよい。また、半導体集積回路61A,61Bは、図13に例示した半導体集積回路1Bを基本構造としているが、各層全てが同一構造を有している必要はなく、例えば搭載されている回路が異なってもよい。さらに、層によっては、シリコン基板2上に上記各領域を全て含む必要はない。
また、半導体集積回路61A,61Bを積層することで可能とされる通信方法としては、図17、図18においてコイルを用いた無線通信、フォトトランジスタやフォトレセプタを用いた光通信を例示したが、これに限られない。即ち、半導体集積回路61A上に金属板を設け、この金属板に対向するように半導体集積回路61Bにも金属板を設けるようにしてもよい。このようにすれば、半導体集積回路61Aと半導体集積回路61Bは薄い層であるから、対向する2枚の金属板の距離を極めて小さくできるので、2枚の金属板からなるコンデンサの機能、即ちキャパシタンスを大きくできる。その結果、半導体集積回路61Aと半導体集積回路61Bの間での容量結合による無線通信が容易とされる。
本発明の実施形態1に係る半導体集積回路の断面構造を例示する説明図である。 図1に示す半導体集積回路の回路構成を例示する説明図である。 メモリセルアレイのレイアウトを例示する説明図である。 メモリセルアレイのA−A’断面を示す図である。 メモリセルアレイのB−B’断面を示す図である。 メモリセルとされるnMOSの各端子を例示する図である。 動作モードに応じてメモリセルの各端子に印加される電圧値を例示する説明図である。 CPUとメモリがチップ上に搭載されているときの構成を例示する説明図である。 バンクB11の回路構成を例示する説明図である。 本発明の実施形態2に係る半導体集積回路の断面構造を例示する説明図である。 バルク構造を有するnMOSとpMOSからなる入力保護素子を含む回路構成を例示する説明図である。 図10に示す半導体集積回路の回路構成を例示する説明図である。 本発明の実施形態3に係る半導体集積回路の断面構造を例示する説明図である。 図13に示す半導体集積回路の上層配線までを示す構造例を示す説明図である。 半導体集積回路を積層した例を示す説明図である。 積層された半導体集積回路に通信素子を配置した例を示す説明図である。 通信素子としてコイルを用いた例を示す説明図である。 通信素子として発光素子と受光素子を用いた例を示す説明図である。
符号の説明
1,1A,1B 半導体集積回路
2 シリコン基板
3 埋め込み酸化膜
4 メモリ
5 論理回路
6 部分空乏型のnMOS
7 完全空乏型のnMOS
8 完全空乏型のpMOS
12 チャネル形成領域
14 バックゲート領域
51 バルク構造を有するnMOS
52 バルク構造を有するpMOS
WL ワード線
BL ビット線
SL ソース線
BG バックゲート端子

Claims (4)

  1. 第1半導体集積回路と、第2半導体集積回路とを有し、前記第1半導体集積回路と前記第2半導体集積回路が積層された半導体集積回路であって、
    前記第1半導体集積回路及び前記第2半導体集積回路の夫々は、
    各々が電気的に分離されて第1絶縁膜上に形成されたSOI構造を有する部分空乏型の第1MOSトランジスタと完全空乏型の第2MOSトランジスタとを含み、
    前記第1MOSトランジスタの前記第1絶縁膜の下に、前記第1MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第1半導体領域を有し、
    前記第2MOSトランジスタの前記第1絶縁膜の下に、前記第2MOSトランジスタのゲート端子とは独立に電圧が印加可能にされた第2半導体領域を有し
    前記第1半導体領域及び前記第2半導体領域の下に配置された第2絶縁膜を有し、
    前記第1MOSトランジスタは、チャネル形成用の第3半導体領域に過剰のキャリアを蓄積した第1の状態と、前記過剰のキャリアが前記第3半導体領域から減少された第2の状態とによって情報を保持する記憶素子を形成し、
    前記第2MOSトランジスタは、論理回路を形成する半導体集積回路。
  2. 前記第1半導体集積回路上の配線を用いた第1巻き線と、前記第2半導体集積回路上の配線を用いた第2巻き線とを有し、
    前記第1半導体集積回路と前記第2半導体集積回路は、前記第1巻き線と前記第2巻き線により電磁的に結合される請求項1記載の半導体集積回路。
  3. 前記第1半導体集積回路上に設けられた第1電極と、前記第2半導体集積回路上に前記第1電極に対向して設けられた第2電極とを有し、
    前記第1半導体集積回路と前記第2半導体集積回路は、前記第1電極と前記第2電極により容量結合される請求項1記載の半導体集積回路。
  4. 前記第1半導体集積回路上に設けられた発光素子と、前記第2半導体集積回路上に設けられた受光素子とを有し、
    前記第1半導体集積回路と前記第2半導体集積回路は、前記発光素子と前記受光素子を用いて光通信を行う請求項1記載の半導体集積回路。
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