KR20040095284A - 반도체장치 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 반도체장치에 관한 것으로, 특히 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 성능과 내압뿐만 아니라, 반도체기판의 기계적인 강도도 만족할 수 있고, 또한 사진제판공정시에 노광장치 등의 조정의 시간이 불필요한 반도체장치를 제공하는 것을 목적으로 한다.
그리고, 상기 목적을 달성하기 위해, 제1 주표면(MS1)과는 반대측의 제2 주표면(MS2)에, 측면(91) 및 저면(92)에 의해 규정되는 오목부(9)를 가진 반도체기판(1)과, 반도체기판(1)의 오목부(9)의 저면(92)의 표면 내에 배치된 반도체영역(IP5)과, 제2 주표면(MS2)측의 주변영역(1A)의 표면 내에 배치된 반도체영역(IP4)과, 오목부(9)의 측면(91) 상에 배치되고, 반도체영역 (IP4)과 (IP5)를 전기적으로 절연하는 절연막(IL)을 구비하고 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서는, 일반적으로, 기판비 저항에 의해 정해지는 소정의 두께까지는, 반도체기판의 두께가 두꺼울 수록 내압이 높아지고, 상기 소정의 두께 이상에서는, 거의 일정한 내압이 된다. 한편, 반도체기판의 두께가 두꺼워짐에 따라 온저항이 높아지고, 전력손실이 커져 성능은 저하한다.
이상의 것으로부터, 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서는, 성능과 내압의 밸런스를 고려해서 최적의 기판 두께를 결정하게 된다.
한편으로, 반도체장치의 제조에 있어서는, 처리공정 도중에 반도체기판의 깨어짐이나, 흠, 반도체기판의 휘어짐 등의 문제를 방지하는 관점으로부터, 최적의 기판 두께가 존재한다.
예를 들면 일본특허공개평 8-213292호 공보(특허문헌 1이라 호칭)에는, 반도체 웨이퍼의 중량을 경감하는 구성이 개시되어 있지만, 이면측에 복수의 오목부를 설치함으로써, 기계적 강도를 저하시키지 않고, 중량을 경감하는 구성이 개시되어 있다.
일본특허공개평 4-192474호 공보(특허문헌 2라 호칭)에는, 반도체칩에 설치된 회로패턴의 부정한 해독을 방지하기 위해, 반도체칩의 이면에 복수의 오목부를 설치함으로써, 부정한 해독시에 반도체칩이 파쇄되기 쉽게 하는 구성이 개시되어 있다.
또한 반도체기판 상에 사진제판에 의해 소정의 패턴을 형성할 때에, 반도체기판의 두께가 극단적으로 얇으면, 기존의 노광장치 등에서는 초점심도를 조정하지 않으면 안되고, 많은 시간을 요하므로, 사진제판공정의 관점으로부터도 최적의 기판 두께가 존재한다.
따라서, 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서는, 성능과 내압뿐만 아니라, 반도체기판의 기계적인 강도나, 사진제판공정도 고려해서 기판 두께를 결정하지 않으면 안된다. 이들 조건을 만족시키기 위해, 에피택셜 성장기판을 사용하는 것이 제안되어 있지만, 에피택셜 성장층의 두께를 두껍게 하기 위해서는 시간이 걸려, 비용적으로 고가인 것으로 되어 있었다.
(발명의 개시)
본 발명은, 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 성능과 내압뿐만 아니라, 반도체기판의 기계적인 강도도 만족할 수 있고, 또한 사진제판공정시에 노광장치 등의 조정의 시간이 불필요한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치의 제1 형태는, 반도체기판의 제1 주표면에 설치된 제1 주전극과, 상기 반도체기판의 제2 주표면에 설치된 제2 주전극을 구비하고, 상기 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 상기 반도체기판은, 상기 제2 주표면에 설치된 적어도 1개의 오목부를 갖는 것으로, 제1 두께를 갖는 제1 영역과, 상기 제1 두께보다도 얇은 제2 두께를 갖는 제2 영역을 적어도 구비하고, 상기 제2 영역은, 상기 적어도 1개의 오목부의 형성영역에 대응하며, 상기 제2 주전극은 상기 오목부 내에 배치되고, 상기 제2 두께는, 상기 반도체장치의 내압을 만족시키는 두께로 설정된다.
본 발명에 관한 반도체장치의 제1 형태에 의하면, 예를 들면 제1 두께를, 제조과정에 있어서, 반도체 웨이퍼에 깨어짐이나 흠이 생기기 어렵고, 또한, 노광장치 등에서의 특별한 초점심도조정을 필요로 하지 않는 두께로 설정함으로써 제조시의 불량발생을 감소하고, 제조 비용을 감소할 수 있음과 동시에, 온저항의 감소와 내압의 유지의 밸런스가 떨어진 반도체장치를 얻을 수 있다.
본 발명에 관한 반도체장치의 제2 형태는, 반도체기판의 제1 주표면에 설치된 제1 주전극과, 상기 반도체기판의 제2 주표면에 설치된 제2 주전극을 구비하고, 상기 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 상기 반도체기판은, 상기 제2 주표면에 설치된 적어도 1개의 오목부를 갖는 것으로, 제1두께를 갖는 제1 영역과, 상기 제1 두께보다도 얇은 제2 두께를 갖는 제2 영역을 적어도 구비하고, 상기 제2 두께는, 상기 반도체장치의 내압을 유지하는 두께로 설정되며, 상기 제2 영역은, 상기 적어도 1개의 오목부의 형성영역에 대응하고, 상기 적어도 1개의 오목부 내는 도체층이 매립되며, 상기 제2 주전극은 상기 도체층의 표면 상에 배치된다.
본 발명에 관한 반도체장치의 제2 형태에 의하면, 예를 들면 제1 두께를, 제조과정에 있어서, 반도체 웨이퍼에 깨어짐이나 흠이 생기기 어렵고, 또한, 노광장치 등에서의 특별한 초점심도조정을 필요로 하지 않는 두께로 설정함으로써, 제조시의 불량발생을 감소하고, 제조비용을 감소할 수 있음과 동시에, 온저항의 감소와 내압의 유지의 밸런스가 떨어진 반도체장치를 얻을 수 있다. 또한 적어도 1개의 오목부 내에 도체층을 매립함으로써 반도체기판의 기계적인 강도를 향상시킬 수 있고, 반도체장치의 제조공정에서의 반도체기판의 취급을 용이하게 할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부된 도면 에 의해 보다 명백하게 된다.
본 발명은 반도체장치에 관한 것으로, 특히 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 관한 것이다.
도 1은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 구성을 나타내는 단면도이다.
도 2는, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 구성을 나타내는 평면도이다.
도 3은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 웨이퍼 상태에서의 구성을 나타내는 평면도이다.
도 4는, 본 발명에 관한 반도체장치의 실시예 1의 구성을 나타내는 단면도이다.
도 5는, 본 발명에 관한 반도체장치의 실시예 2의 구성을 나타내는 단면도이다.
도 6은, 본 발명에 관한 반도체장치의 실시예 3의 구성을 나타내는 단면도이다.
도 7은, 본 발명에 관한 반도체장치의 실시예 4의 구성을 나타내는 단면도이다.
도 8은, 본 발명에 관한 반도체장치의 실시예 5의 구성을 나타내는 단면도이다.
도 9는, 본 발명에 관한 반도체장치의 실시예 6의 구성을 나타내는 단면도이다.
도 10은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 다른 구성예를 나타내는 단면도이다.
도 11은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 다른 구성예를 나타내는 단면도이다.
도 12는, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 다른 구성예를 나타내는 단면도이다.
도 13은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 구성을 나타내는 평면도이다.
도 14는, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 웨이퍼 상태에서의 구성을 나타내는 평면도이다.
도 15는, 다이싱 라인의 배치위치를 나타내는 평면도이다.
도 16은, 다이싱 라인의 배치위치를 나타내는 단면도이다.
도 17은, 다이싱 라인을 설정한 상태의 반도체 웨이퍼의 구성을 나타내는 평면도이다.
도 18은, 다이싱 라인을 설정한 상태의 반도체 웨이퍼의 구성을 나타내는 평면도이다.
도 19는, 필드콘택링의 배치위치를 나타내는 평면도이다.
도 20은, 필드콘택링의 배치위치를 나타내는 단면도이다.
도 21은, 복수의 오목부를 갖는 반도체기판의 구성을 나타내는 평면도이다.
도 22는, 복수의 오목부를 갖는 반도체기판의 웨이퍼 상태에서의 구성을 나타내는 평면도이다.
도 23은, 복수의 오목부를 갖는 반도체기판의 구성을 나타내는 평면도이다.
도 24는, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 변형예의 구성예를 나타내는 단면도이다.
도 25는, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 구성을 나타내는 단면도이다.
도 26은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 구성을 나타내는 평면도이다.
도 27은, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 구성을 나타내는 평면도이다.
도 28은, 본 발명에 관한 반도체장치의 실시예 7의 구성을 나타내는 단면도이다.
도 29는, 본 발명에 관한 반도체장치의 실시예 7의 제조공정을 설명하는 단면도이다.
도 30은, 본 발명에 관한 반도체장치의 실시예 7의 제조공정을 설명하는 단면도이다.
도 31은, 본 발명에 관한 반도체장치의 실시예 7의 제조공정을 설명하는 단면도이다.
도 32는, 본 발명에 관한 반도체장치의 실시예 7의 제조공정을 설명하는 단면도이다.
도 33은, 본 발명에 관한 반도체장치의 실시예 7의 제조공정을 설명하는 단면도이다.
도 34는, 본 발명에 관한 반도체장치의 실시예 7의 보다 구체적인 구성을 나타내는 단면도이다.
도 35는, 본 발명에 관한 반도체장치의 실시예 7의 구성에서, 보다 한정적인 사용형태를 나타내는 단면도이다.
도 36은, 본 발명에 관한 반도체장치의 실시예 7의 변형예 1의 구성을 나타내는 단면도이다.
도 37은, 본 발명에 관한 반도체장치의 실시예 7의 변형예 2의 구성을 나타내는 단면도이다.
본 발명에 관한 실시예의 설명에 먼저, 실시예에 공통되는 반도체기판의 구성에 대하여 도 1∼도 3을 사용하여 설명한다.
도 1은, 실시예에 공통되는 반도체기판(1)을 나타내는 단면도이다.
도 1에 나타내는 반도체기판(1)은, 제1 주표면(MS1)과는 반대측의 제2 주표면(MS2)에, 측면(91) 및 저면(92)에 의해 규정되는 오목부(9)를 가지고 있다. 반도체기판(1)은, 오목부(9)를 갖는 것으로, 두께 A의 주변영역(1A)(제1 영역)과, 두께 A보다도 얇은 두께 B의 중앙영역(1B)(제2 영역)을 가진 구성으로 되어 있다.
즉, 오목부(9)의 저면(92)으로부터 제1 주표면(MS1)에 걸쳐 수직한 방향의 두께가 두께 B이고, 두께 A보다도 얇게 되어 있다.
여기서, 두께 A는, 반도체장치의 제조과정에 있어서, 반도체 웨이퍼에 깨어짐이나 흠이 생기기 어렵고, 또한, 사진제판공정에 있어서, 노광장치 등에서의 특별한 초점심도조정을 필요로 하지 않는 정도의 두께로 설정되어 있다. 예를 들면, 6인치의 반도체 웨이퍼를 예로 들면, 500∼650㎛로 설정되어 있다.
한편, 두께 B는, 온저항의 감소와 내압을 고려해서 결정되고, 예를 들면600V의 내압의 반도체장치를 상정한 경우, 60㎛로 설정된다.
도 2에 반도체기판(1)을, 제1 주표면(MS1)측에서 보았을 경우의 평면도를 나타낸다. 도 2에 나타내는 바와 같이 오목부(9)는 반도체기판(1)의 거의 중앙부에 설치되고, 그 평면형상은 직사각형이다. 그리고 오목부(9)의 주위가 두께 A의 주변영역(1A)으로 되어 있다. 이때, 도 2에서의 X-X선에서의 화살표 방향의 단면이 도 1에 해당한다. 물론, 오목부(9)의 평면형상은 원형이라도, 타원형이라도, 또한, 보다 복잡한 형상이라도 되는 것은 말할 필요도 없다.
이때, 도 1 및 도 2에 나타낸 반도체기판(1)은, 반도체칩에 가공한 상태의 반도체기판이지만, 오목부(9)의 형성은 반도체 웨이퍼의 상태에서 웨이퍼 프로세스의 1개로서 행한다. 도 3에는, 반도체 웨이퍼(WF1)에서 각 칩에 대응하도록 오목부(9)를 설치한 상태를 나타내고 있고, 반도체 웨이퍼(WF1)의 한쪽의 주표면에, 복수의 오목부(9)가 매트릭스형으로 배치되어 있다. 이 반도체 웨이퍼(Wf1)를 소정의 다이싱 라인을 따라 다이싱함으로써, 복수의 반도체기판(1)을 얻을 수 있다.
이와 같이, 두께가 다른 부분을 갖는 반도체기판(1)을 사용하여, 두께 방향으로 주전류가 흐르는 반도체장치를 제조함으로써 제조과정에 있어서, 반도체 웨이퍼에 깨어짐이나 흠이 생기기 어렵고, 또한, 노광장치 등에서의 특별한 초점심도조정을 필요로 하지 않고, 온저항의 감소와 내압의 유지의 밸런스가 떨어진 반도체장치를 얻는다는 제1 효과를 나타낸다.
또한, 도 3에 나타내는 바와 같이 반도체 웨이퍼(WF1) 상에서는, 두께의 얇은 부분의 각각의 면적은, 웨이퍼의 전체 면적에 비해 작고, 두께의 얇은 부분에서의 휘어짐을 억제할 수 있다. 또한 반도체칩 대응부분이 모두 같은 구조이므로, 예를 들면, 휘어짐이 발생해도, 반도체칩 사이에서 동일한 휘어짐이 되고, 반도체칩 사이에서의 특성의 변동을 작게 할 수 있다는 제2 효과를 나타낸다.
또한 IGBT(절연 게이트 바이폴라 트랜지스터 : insulated gate bipolar transistor)를 예로 들면, 두께가 얇은 중앙영역(1B)에, IGBT의 특성에 관계하는 부분을 형성함으로써, 캐리어의 라이프타임 제어를 위해 조사하는 에너지선(전자빔, 이온빔 등)의 조사 에너지를 낮게 할 수 있다. 이 결과, 라이프타임 제어영역의 형성깊이의 정밀도를 높여, 분포 폭이 작은 라이프타임 제어영역의 형성이 가능해지고, 특성 변동이 작은 반도체장치를 얻는다는 제3 효과를 나타낸다.
이하, 본 발명에 관한 실시예 1∼6으로서, 반도체기판(1)을 사용하여 구성된 반도체장치의 구성에 대하여 설명한다.
(A. 실시예 1)
도 4에 실시예 1에 관한 반도체장치(100)의 구성을 나타낸다. 도 4에 나타내는 바와 같이 반도체장치 100은, 도 1을 사용하여 설명한 반도체기판(1)과, 해당 반도체기판(1)의 오목부(9)의 측면(91) 상 및 저면(92) 상을 포함해서 제2 주표면(MS2)의 전체면에 배치되고, 반도체기판(1)에 대하여 오믹접촉(혹은 쇼트키 접촉)하는 재료로 구성된 전극(ML)을 구비하고 있다.
여기서, 반도체기판(1)의 재질이 실리콘인 경우, 오믹접촉하는 재료로서는, 알루미늄(Al) 또는 알루미늄의 합금이 사용된다.
또한 반도체기판(1)의 재질이 실리콘인 경우, 쇼트키 접촉하는 재료로서는,티타늄(Ti), 하프늄(Hf), 니켈(Ni) 및 텅스텐(W) 등이 사용된다.
오믹접촉에서는, 금속과 반도체층과의 접합부에 배리어가 형성되지 않고, 양쪽 방향으로 전류를 흐르게 할 수 있다. 한편, 쇼트키 접촉에서는, 금속과 반도체층과의 접합부에 배리어가 형성되고, 한쪽 방향으로는 전류를 흐르게 할 수 있지만, 반대의 방향으로는 전류를 흐르게 할 수 없다. 따라서, 쇼트키 접촉은, 그것 자체로 다이오드(쇼트키 다이오드)를 구성 할 수 있다.
여기서, 반도체기판(1)의 오목부(9)를 갖는 제2 주표면에 배치되는 전극(ML)을, 오믹접촉하는 재료로 구성하고, 해당 오믹전극을 컬렉터전극으로 하는 IGBT나, 해당 오믹전극을 애노드전극으로 하는 다이오드를 구성함으로써 전류가 흐르고 있는 상태에서의 소자저항을 작게 할 수 있고, 동작 주파수가 비교적 낮은 저주파소자에 알맞은 구성이 된다.
또한 전극(ML)을, 쇼트키 접촉하는 재료로 구성하고, 해당 쇼트키 전극을 컬렉터전극으로 하는 IGBT나, 해당 쇼트키 전극을 애노드전극으로 하는 다이오드를 구성함으로써 스위칭시의 전력손실이 작은 소자를 얻을 수 있고, 동작 주파수가 비교적 높은 고주파 소자에 알맞은 구성이 된다.
이때, 반도체기판(1)을 사용함으로써, 먼저 설명한 제1∼제3 효과를 나타내는 것은 말할 필요도 없다.
(B. 실시예 2)
도 5에 실시예 2에 관한 반도체장치(200)의 구성을 나타낸다. 도 5에 나타내는 바와 같이 반도체장치 200은, 도 1을 사용하여 설명한 반도체기판(1)과, 반도체기판(1)의 오목부(9)의 표면 내를 포함해서, 제2 주표면(MS2)의 표면 내에 전체 면적에 배치된 반도체영역(IP1)을 가지고 있다.
여기서, 반도체영역(IP1)의 불순물 농도는, 반도체기판(1)의 불순물 농도에 비해 높아지도록 설정되어 있다.
예를 들면 반도체기판(1)의 불순물 농도가 1×1013/cm3∼1×1015/cm3으로 하면, 반도체영역(IP1)의 불순물 농도는 1×1020/cm3이상으로 설정되어 있다.
이렇게, 고농도의 반도체영역(IP1)을, 반도체기판(1)의 오목부(9)를 갖는 제2 주표면(MS2)의 표면 내에 형성함으로써, 쇼트키 배리어를 얇게 하여, 제2 주표면(MS2) 표면을 오믹접촉에 알맞은 상태로 할 수 있다.
따라서, 온저항의 감소와 내압을 고려해서 결정된 두께 B를 갖는 중앙영역(1B)에, 소자특성에 관계되는 전극, 즉 애노드, 캐소드, 컬렉터 및 드레인 등을 형성함으로써, 동작특성에 뛰어난 IGBT나 다이오드, MOSFET(MOS field effect transistor)을 얻을 수 있다.
이때, 반도체기판(1)을 사용함으로써, 먼저 설명한 제1∼제3 효과를 나타내는 것은 말할 필요도 없다.
(C. 실시예 3)
도 6에 실시예 3에 관한 반도체장치(300)의 구성을 나타낸다. 도 6에 나타내는 바와 같이 반도체장치 300은, 도 1을 사용하여 설명한 반도체기판(1)과, 반도체기판(1)의 오목부(9)의 표면 내를 포함해서, 제2 주표면(MS2)의 표면 내에 전체 면적에 배치된 반도체영역(IP2)을 가지고 있다.
여기서, 반도체영역(IP2)의 불순물의 도전형은, 반도체기판(1)의 불순물의 도전형과는 반대의 도전형으로 설정되어 있다.
예를 들면 반도체기판(1)의 불순물의 도전형이 N형인 경우에는, 반도체영역(IP2)의 불순물의 도전형은 P형으로 설정한다. 이에 따라 제2 주표면(MS2)측이 애노드가 된 다이오드를 얻을 수 있다.
이때, 반도체기판(1)의 불순물의 도전형과, 반도체영역(IP2)의 불순물의 도전형을 바꾼 경우에는, 제2 주표면(MS2)측이 캐소드가 된 다이오드를 얻을 수 있다.
이때, 반도체기판(1)을 사용함으로써, 먼저 설명한 제1 및 제2 효과를 나타내는 것은 말할 필요도 없다.
(D. 실시예 4)
도 7에 실시예 4에 관한 반도체장치(400)의 구성을 나타낸다. 도 7에 나타내는 바와 같이 반도체장치 400은, 도 1을 사용하여 설명한 반도체기판(1)과, 반도체기판(1)의 오목부(9)의 표면 내를 포함해서, 제2 주표면(MS2)의 표면 내에 전체 면적에 배치된 반도체영역(IP3)을 가지고 있다.
여기서, 반도체영역(IP3)의 불순물의 도전형은, 반도체기판(1)의 불순물의 도전형과 동일한 도전형으로 설정되어 있다.
예를 들면 반도체기판(1)의 불순물의 도전형이 N형인 경우에는, 반도체영역(IP3)의 불순물의 도전형은 N형으로 설정한다. 그리고, 제1 주표면(MS1)측에 P형의반도체영역(도시하지 않음)을 설치함으로써, 제2 주표면(MS2)측이 캐소드로 된 다이오드를 얻을 수 있다.
이때, 반도체영역(IP3)의 불순물 농도를 반도체기판(1)의 불순물 농도보다도 높게 설정하면, 도 5를 사용하여 설명한 실시예 2와 마찬가지로, 제2 주표면(MS2) 표면을 오믹접촉에 알맞은 상태로 할 수 있다.
이때, 반도체기판(1)을 사용함으로써, 먼저 설명한 제1 및 제2 효과를 나타내는 것은 말할 필요도 없다.
(E. 실시예 5)
도 8에 실시예 5에 관한 반도체장치(500)의 구성을 나타낸다. 도 8에 나타내는 바와 같이 반도체장치 500은, 도 1을 사용하여 설명한 반도체기판(1)과, 해당 반도체기판(1)의 오목부(9)의 저면(92) 상에 배치된 전극(ML2)과, 제2 주표면(MS2)측의 주변영역(1A) 상에 배치된 전극(ML1)과, 오목부(9)의 측면(91) 상에 배치되고, 전극 ML1과 ML2를 전기적으로 절연하는 절연막(IL)을 구비하고 있다.
이와 같이, 반도체기판(1)의 오목부(9)의 저면(92) 상에 배치된 전극(ML2)과 제2 주표면(MS2)측의 주변영역(1A) 상에 배치된 전극(ML1)을 전기적으로 절연함으로써 온저항의 감소와 내압을 고려해서 결정된 두께 B를 갖는 중앙영역(1B)과 주변영역(1A)에서, 다른 기능이나 특성을 갖는 반도체소자를 형성 할 수 있다.
(F. 실시예 6)
도 9에 실시예 6에 관한 반도체장치(600)의 구성을 나타낸다. 도 9에 나타내는 바와 같이 반도체장치 600은, 도 1을 사용하여 설명한 반도체기판(1)과, 반도체기판(1)의 오목부(9)의 저면(92)의 표면 내에 배치된 반도체영역(IP5)과, 제2 주표면(MS2)측의 주변영역(1A)의 표면 내에 배치된 반도체영역(IP4)과, 오목부(9)의 측면(91) 상에 배치되고, 반도체영역 IP4와 IP5를 전기적으로 절연하는 절연막(IL)을 구비하고 있다.
이와 같이, 반도체기판(1)의 오목부(9)의 저면(92)의 표면 내에 배치된 반도체영역(IP5)과 제2 주표면(MS2)측의 주변영역(1A)의 표면 내에 배치된 반도체영역(IP4)을 전기적으로 절연함으로써, 온저항의 감소와 내압을 고려해서 결정된 두께 B를 갖는 중앙영역(1B)과 주변영역(1A)에서, 다른 기능이나 특성을 갖는 복수의 종류의 반도체소자를 형성 할 수 있다.
예를 들면 반도체기판(1)을 고저항의 N형 기판으로 하고, 제1 주표면(MS1) 상에 제어전극 및 제1 주전극을 형성하고, 제1 주표면(MS1)측에 N채널 MOS 트랜지스터를 형성한다. 그리고, 오목부(9)의 저면(92)의 표면 내의 반도체영역(IP5)을 P형 반도체영역으로 하고, 주변영역(1A)의 표면 내의 반도체영역(IP4)을 N형 반도체영역으로 하며, 반도체영역 IP4 및 IP5 상에 각각 제2 주전극을 배치한다.
이에 따라, P형의 반도체영역(IP5), N형의 반도체기판(1) 및 N채널 MOS트랜지스터로 IGBT가 구성되고, N형의 반도체영역(IP4), N형의 반도체기판(1) 및 N채널MOS 트랜지스터를 구성하는 P형 반도체영역으로 다이오드가 구성된다.
이때, 상기 IGBT 및 다이오드는, 제1 및 제2 주전극에 제공하는 전위를 변경함으로써 상보적으로 동작하고, 하프 브리지를 구성할 수 있다.
이때, 반도체영역 IP4 및 IP5 상의 제2 주전극은, 각각 캐소드전극 및 컬렉터전극으로서 동작하지만, 오목부(9)의 면적을 변경함으로써, 캐소드전극과 컬렉터전극과의 면적비를 변경할 수 있다.
또한 주변영역(1A)에 제2 주표면(MS2)측으로부터, 캐리어의 라이프타임 제어를 위한 에너지선(전자빔, 이온빔 등)을 조사해서 라이프타임 제어영역을 형성하고, 주변영역(1A)에만 있어서 라이프타임 제어를 행할 수도 있다. 이에 따라 IGBT의 동작을 손상시키지 않고, 다이오드의 리커버리를 감소시키는 것도 가능하게 된다.
이때, 반도체장치(600)의 구체적인 구성에 대해서는, 후에, 실시예 7에서 또 설명한다.
(G. 반도체기판의 다른 구성예)
이상 설명한 실시예 1∼6에서는, 도 1에 나타낸 2종류의 두께를 갖는 반도체기판(1)을 사용하는 것을 전제로서 설명했지만, 두께가 다른 영역을 갖는 기판으로서는, 도 1에 한정되는 것은 아니다.
예를 들면 도 10에 나타내는 반도체기판(2)과 같이 3종류의 두께를 가진 구성이라도 된다. 즉, 제1 주표면(MS1)과는 반대측의 제2 주표면(MS2)에, 다른 깊이에 저면 93 및 94를 갖는 2단 구조의 오목부(9A)를 구비하고 있다. 이 때문에, 반도체기판(2)은, 두께 A의 주변영역(2A)(제1 영역)과, 두께 B의 제1 중앙영역(2B)(제2 영역)과, 두께 C의 제2 중앙영역(2C)을 가진 구성으로 되어 있다.
즉, 주변영역(2A)의 두께 A가 가장 두껍고, 오목부(9A)의 저면 93으로부터 제1 주표면(MS1)에 걸쳐 수직인 방향의 두께가, 가장 얇은 두께 B이고, 오목부(9A)의 저면 94로부터 제1 주표면(MS1)에 걸친 수직인 방향의 두께가 두께 C이며, 두께 A와 두께 B의 중간의 두께로 되어 있다.
여기서, 두께 A 및 두께 B는, 반도체기판(1)과 마찬가지로 6인치의 반도체 웨이퍼를 예로 들면, 각각 500∼650㎛ 및 60㎛로 설정되어 있고, 두께 C는, 예를 들면 1200V의 내압의 반도체장치를 상정했을 경우 120㎛로 설정된다.
이와 같이, 반도체기판(2)은, 다른 깊이에 저면 93 및 94를 갖는 오목부(9A)를 구비하는 것으로 3종류의 두께를 갖는 것으로 되고, 형성되는 반도체소자의 종류를 증가할 수 있다.
또한 도 11에 나타내는 반도체기판(3)과 같이 3종류의 두께를 가진 구성이라도 된다. 즉, 제1 주표면(MS1)과는 반대측의 제2 주표면(MS2)에, 깊이가 다른 오목부 9 및 9B를 구비하고 있다. 이 때문에, 반도체기판(3)은, 두께 A의 주변영역(3A)(제1 영역)과, 오목부 9의 위치에 대응하는 두께 B의 최박영역(3B)(제2 영역)과, 오목부 9B의 위치에 대응하는 두께 C의 중간두께영역(3C)을 가진 구성으로 되어 있다. 이때, 두께 A, 두께 B 및 두께 C의 대소관계는 반도체기판(2)과 동일하다.
이상, 3종류의 두께를 갖는 반도체기판에 대하여 설명했지만, 3종류의 두께로 한정되는 것은 아니며, 다단 구조의 오목부, 혹은 깊이의 다른 복수의 오목부를 설치함으로써 3종류 이상의 두께를 가진 반도체기판을 얻을 수 있다.
또한 2종류의 두께를 갖는 반도체기판의 구조로서는, 도 1의 반도체기판(1)에 한정되는 것은 아니며, 도 12에 나타내는 구조라도 된다.
즉, 도 12에 나타내는 반도체기판(4)은, 제2 주표면(MS2)의 한쪽의 사이드에 오목부(9)를 가지고, 오목부(9)의 위치에 대응하는 두께 B의 최박영역(4B)(제2 영역)과, 제1 영역(4B)의 주위의 두께 A의 주변영역(4A)(제1 영역)을 가지고 있다. 이때, 오목부(9)가 설치된 사이드와는 반대의 사이드는, 오목부를 갖지 않고, 단일한 두께 두께 A만큼의 단일두께영역(4C)(제1 영역)으로 되어 있다.
이러한 구성의 반도체기판(4)에 있어서는, 최박영역(4B) 및 주변영역(4A)에서는, 반도체기판(1)과 동일하게 기판의 두께방향으로 주전류가 흐르는 반도체장치를 형성하고, 단일두께영역(4C)에서는, 기판의 평면방향으로 주전류가 흐르는 반도체장치를 형성함으로써, 다른 기능이나 특성을 갖는 복수종류의 반도체소자를 형성 할 수 있다.
또한, 반도체기판(1)의 오목부(9)의 평면형상은, 도 2를 사용하여 설명한 바와 같이 주변영역(1A)으로 둘러싸여진 직사각형이었지만, 도 13에 나타내는 바와 같이 스트라이프형의 형상이라도 된다. 즉, 도 13에 나타내는 반도체기판(5)은, 그 평행하는 2변에 따른 부분에만 주변영역(5A)(제1 영역)을 가지고, 해당 주변영역(5A)에 끼워진 영역이 중앙영역(5B)(제2 영역)이며, 거기가 오목부(90)의 배치위치에 대응하고 있으므로, 오목부(90)는 스트라이프형으로 되어 있다. 이때, 도 13에서의 Y-Y선에서의 화살표 방향의 단면이 도 1에 해당한다.
이때, 반도체기판(1)과 같이 오목부(9)의 주위를 주변영역(1A)으로 둘러싸거나, 반도체기판(5)과 같이 오목부(90)의 양쪽 사이드에 주변영역(5A)을 설정함으로써, 오목부 9나 오목부 90은 기판의 거의 중앙에 위치하게 된다. 따라서, 이들 반도체기판을 사용하여 반도체칩을 제작하는 경우에, 다이본드시에 해당 반도체칩을 다이패드 상에 수평으로 탑재할 수 있다. 즉, 4변 혹은 평행하는 2변에 설치된 주변영역이 다이패드에 접하므로, 반도체칩이 다이패드에 대하여 기울어지지 않는다. 따라서, 와이어본딩에서 배선을 행할 때에, 와이어와 반도체칩을 항상 동일한 각도로 본딩할 수 있고, 균일한 와이어본딩이 실현된다. 이 결과, 본딩 부분의 접촉저항의 불균일에 의한 전류집중을 방지할 수 있다.
이때, 도 13에 나타내는 반도체기판(5)을 얻기 위한 반도체 웨이퍼의 평면구성을 도 14에 나타낸다. 도 14에는, 반도체 웨이퍼(WF2)에서 스트라이프형의 오목부(90)를 설치한 상태를 나타내고 있고, 반도체 웨이퍼(WF2)의 한쪽의 주표면에, 스트라이프형의 복수의 오목부(90)가 병렬로 배치되어 있다.
이 반도체 웨이퍼(WF2)를 소정의 다이싱 라인을 따라 다이싱함으로써, 복수의 반도체기판(5)을 얻을 수 있다.
(H. 다이싱 라인과 오목부와의 관계)
실시예 1∼6에서 설명한 반도체장치(100∼600)는, 반도체 웨이퍼의 상태에서의 제조과정(웨이퍼 프로세스)이 종료한 후, 소정의 다이싱 라인에 따라 다이싱함으로써 각각 분할되어, 독립한 칩이 된다.
예를 들면 도 1 및 도 2에 나타낸 반도체기판(1)을 사용하는 경우의 다이싱 라인과 반도체기판(1)과의 위치 관계는, 도 15에 나타내는 바와 같은 관계가 된다.
즉, 반도체기판(1)이 세로방향의 다이싱 라인 DL1과, 횡방향의 다이싱 라인DL2에 의해 둘러싸여져 있다.
여기서, 도 15에서의 W-W선에서의 단면도를 도 16에 나타낸다. 도 16에 나타내는 바와 같이 다이싱 라인 DL1 및 DL2의 배치영역의 두께는, 두께 A로 되어 있어, 다이싱시에 다이서(dicer)의 날이 맞닿아 힘이 가해진 경우라도, 반도체기판(1)이 휘어지는 것은 방지되고, 휘어짐에 의해 반도체기판(1)이 파손하거나, 다이싱 라인이 삐뚤어지거나 하는 것을 방지할 수 있다.
도 17에 반도체기판(1)을 얻기 위한 반도체 웨이퍼(WF1)에 대하여 다이싱 라인 DL1 및 DL2를 설정한 상태의 평면도를 나타낸다.
또한, 도 18에는 반도체기판(5)을 얻기 위한 반도체 웨이퍼(WF2)에 대하여 다이싱 라인 DL1 및 DL2를 설정한 상태의 평면도를 나타낸다.
이때, 도 18에 나타내는 반도체 웨이퍼(WF2)에서는, 종방향의 다이싱 라인 DL2는, 스트라이프형의 오목부(90) 상을 횡단하고 있고, 두께가 얇은 부분을 절단하게 되지만, 먼저 설명한 바와 같이 오목부(90)의 양쪽 사이드는 두꺼운 주변영역(1A)으로 되어 있으므로, 다이싱시에 반도체기판(1)이 휘어지는 것은 방지된다.
(Ⅰ. 필드콘택링과 오목부와의 관계)
실시예 1∼6에서 설명한 반도체장치(100∼600)에서는, 제1 주표면의 구조에 대해서는 특히 언급하지 않았지만, 고전압의 반도체장치에 있어서는, 반도체칩의 주변부에서의 전계를 완화하기 위해, 제1 주표면의 표면 내에, 필드콘택링(필드 리미팅 링이라고도 호칭됨)을 가진 구성이 많다.
필드콘택링은, 기판과의 사이에 접합을 형성하도록, 기판의 도전형과는 반대인 도전형의 불순물을 포함해서 구성되고, 거의 기판형상에 따른 전계를 완화하는필요로부터, 두께가 두꺼운 영역에 설치하는 것이 바람직하고, 오목부에 의해 두께가 얇아진 영역이, 필드콘택링으로서 반드시 최적의 영역이라고는 말할 수 없는 경우가 있다.
그래서, 도 19에 나타내는 바와 같이 필드콘택링 FCR을, 오목부(9)를 둘러싸는 주변영역(1A)에 설치함으로써 기판 주표면에 수직인 방향의 전계의 완화를 유효하게 행할 수 있다.
도 19에서의 Z-Z선에서의 단면도를 도 20에 나타낸다. 도 20에 나타내는 바와 같이 필드콘택링 FCR의 하부에는, 충분한 두께가 확보되어 있으므로, 과도적인 공핍층의 연장에 대한 마진을 얻을 수 있다.
이때, 도 13을 사용하여 설명한 스트라이프형의 오목부(90)를 갖는 반도체기판(5)에 있어서도, 필드콘택링 FCR을 설치하는 것은 불가능하지 않다. 즉, 오목부(90)의 위치에 대응하는 중앙영역(5B)의 두께 B가, 필드콘택링 FCR의 형성깊이보다도 두꺼우면 필드콘택링 FCR을 설치할 수 있으므로, 반도체기판(5)의 주변영역(5A)뿐만 아니라 중앙영역(5B)을 횡단하도록 필드콘택링 FCR을 설치할 수 있다.
이때, 도 19에서는, 필드콘택링 FCR에 의해 둘러싸여지는 오목부(9)는 1개만이었지만, 도 11을 사용하여 설명한 반도체기판(3)과 같이, 복수의 오목부를 갖는 구성에서도 필드콘택링을 설치하는 것은 가능하다.
도 21에는, 필드콘택링 FCR에 의해 둘러싸여진 영역에 2개 오목부(19)를 가진 반도체기판(6)의 구성을 나타낸다. 도 21에서, 오목부(19)의 형성영역 이외의 영역은 두께가 두꺼운 영역이고, 도 21에서의 U-U선에서의 화살표 방향 단면은 도11을 사용하여 설명한 반도체기판(3)의 단면구조에 해당하고, V-V선에서의 화살표 방향 단면이 도 12를 사용하여 설명한 반도체기판(4)의 단면구조에 해당한다고 할 수도 있다.
도 21에 나타내는 반도체기판(6)과 같이, 복수의 오목부를 갖는 반도체기판을 얻기 위한 반도체 웨이퍼의 평면구성을 도 22에 나타낸다. 도 22에는, 반도체 웨이퍼(WF3)에서 각 칩에 대응하는 위치에, 각각 복수의 오목부(19)를 설치한 상태를 나타내고 있고, 반도체 웨이퍼(WF3)의 한쪽의 주표면에, 복수의 오목부(19)가 매트릭스형으로 배치되어 있다. 이 반도체 웨이퍼(WF3)를 소정의 다이싱 라인을 따라 다이싱함으로써, 복수의 반도체기판(6)을 얻을 수 있다.
이때, 반도체기판에 설치하는 오목부는, 2개로 한정되는 것도 아니고, 또한 모두가 동일한 형상으로 한정되는 것도 아니며, 각각의 배치위치가 대칭한 위치관계에 한정되는 것도 아니다.
예를 들면, 도 23에 나타내는 반도체기판(60)은, 평면형상이 직사각형의 오목부 191 및 192, 평면형상이 L자형의 오목부 193을 가지고 있다. 오목부 191과 오목부 192와는, 형상은 직사각형이라도 면적은 다르고, 오목부 191은 1개이지만, 오목부 192는 복수설치된다.
이들 오목부를 갖는 반도체기판을 얻기 위한 반도체 웨이퍼의 평면 구성은, 복수의 점형의 오목부가 반도체 웨이퍼의 주표면 한 면에 밀집한 구성이 된다.
(J. 반도체기판의 변형예)
이상 설명한 반도체기판(1∼6)에서는, 오목부를 구성하는 측면이 기판 주표면에 대하여 수직을 이루도록 형성되어 있었다. 그 때문에 제2 주표면측에서 오목부를 보았을 경우, 오목부의 측면은 볼 수 없었다.
그러나, 도 24에 나타내는 반도체기판(7)의 오목부(9C)와 같이, 오목부(9C)를 구성하는 측면(96)이, 기판 주표면에 대하여 90°를 넘는 각도 θ를 이루도록 구성해도 된다. 이에 따라 제2 주표면측에서 오목부를 본 경우, 오목부의 측면을 볼 수 있게 된다. 여기서, 주변영역(7A)(제1 영역)은 두께 A를 가지고, 중앙영역(7B)은 두께 B(제2 영역)를 갖는다.
이때, 도 24에서는, 저면(95)에 대한 측면(96)의 경사각도를 각도 θ로서 나타내고 있지만, 이것은 저면(95)이 기판 주표면과 평행한 것을 전제로서의 편의적인 표시이다. 이때, 각도 θ의 최대값은 175° 정도이다.
이와 같이, 측면(96)의 경사각도를 90°를 넘는 각도로 함으로써 오목부(9C)가 형성된 상태의 반도체 웨이퍼를 슬라이드시켜 반송하는 경우에, 오목부(9C)의 각부가 반송장치 중 어느 하나의 돌기부에 걸리는 것에 의한 반송에러나, 각부의 결손을 방지할 수 있다.
또한, 오목부(9C)의 저면(95)의 모서리에 오염물질이나, 여분의 퇴적물이 축적하는 것도 방지할 수 있다.
또한, 도 4에 나타내는 바와 같이, 제2 주표면(MS2)의 전체면에 전극 ML을 형성하는 경우나, 도 5에 나타내는 바와 같이, 제2 주표면(MS2)의 표면 내에 반도체영역(IP1)을 형성하는 경우에는, 측면에 대한 전극(ML)이나 반도체영역(IP1)의 형성이 용이하게 된다.
이때, 도 8에 나타내는 바와 같이 측면 상에 절연막(IL)을 형성하는 경우에도, 절연막(IL)의 형성이 용이해지는 것은 말할 필요도 없다.
(K. 실시예 7)
도 11을 사용하여 설명한 반도체기판(3)과 같이 깊이가 다른 복수의 오목부를 갖는 것으로 복수의 두께를 갖는 반도체기판을 얻을 수 있지만, 도 25에 나타내는 바와 같이, 동일한 깊이의 오목부를 복수설치함으로써 동일종류의 복수의 소자를 형성하는 구성으로 해도 된다.
즉, 도 25에 나타내는 반도체기판(8)은, 제1 주표면(MS1)과는 반대측의 제2 주표면(MS2)에, 측면(97) 및 저면(98)으로 규정되는 오목부(9D)를 복수구비하고 있다. 이 때문에, 오목부(9D)의 위치에 대응하는 두께 B의 오목부 영역(8B)(제2 영역)과, 오목부 영역(8B) 이외에서 두께 A의 메사영역(8A)(제1 영역)을 가진 구성으로 되어 있다.
도 26에 반도체기판(8)을 제2 주표면측에서 본 평면형상의 일례를 나타낸다. 도 26에 나타내는 바와 같이 오목부(9D)의 평면형상은 스트라이프형이고, 복수의 스트라이프형의 오목부(9D)가 반도체기판(8)의 주표면 내에 병렬로 배치되어 있다. 이때 도 26에서, 복수의 오목부(9)를 횡단하도록 절단한 단면이 도 26의 단면구조에 해당한다.
이때, 반도체기판(8)의 평면형상의 다른 예를 도 27에 나타낸다. 도 27에 나타내는 바와 같이, 오목부(9D)의 평면형상은 직사각형 형상이고, 복수의 직사각형 형상의 오목부(9D)가 반도체기판(8)의 주표면 내에 매트릭스형으로 배치되어 있다.
(K-1. 장치구성)
이하, 본 발명에 관한 실시예 7에서는, 도 25에 나타내는 반도체기판(8)을 사용하여 구성된 반도체장치(700)의 구성에 대하여 설명한다. 이때, 반도체기판(8)의 면형상으로서는 도 26에 나타내는 형상을 상정한다.
도 28에 본 발명에 관한 실시예 6의 반도체장치 700의 단면구성을 나타낸다. 이때, 도 28에 나타내는 단면구성은, 도 25에 나타내는 반도체기판(8)에서의 1개의 오목부(9D)에 대응해서 형성되는 반도체장치의 구성을 나타내고 있다. 이때, 반도체기판(8)은 고비저항의 N형 기판으로서 취급하는 것으로 한다.
도 28에 나타내는 반도체장치(700)에서는, 반도체기판(8)의 제1 주표면(MS1)의 표면 내에 전체면에 걸쳐 P형 반도체영역(902)이 형성되어 있다.
그리고, 제1 주표면(MS1)의 표면으로부터 P형 반도체영역(902)을 관통해서 반도체기판(8) 내에 달하는 2개의 트렌치(903)가 설치되고, 트렌치(903)의 내벽면은 게이트 절연막(904)에 의해 덮어져 있다. 또한, 게이트 절연막(904)에 의해 둘러싸여진 트렌치(903) 내의 영역에는 전도체가 매립되어 게이트전극(905)을 구성하고 있다.
또한, P형 반도체영역(902)의 표면 내에는, 게이트 절연막(904)에 적어도 일부가 접하도록 선택적으로 형성된 비교적 고농도의 N형 반도체영역(906)이 배치되어 있다. N형 반도체영역(906)은 2개의 트렌치(903)의 각각의 양쪽 사이드에 설치되지만, 트렌치 사이에서 대향하는 N형 반도체영역(906)의 사이에는 비교적 고농도의 P형 반도체영역(907)이 설치된다. 이때, P형 반도체영역(907)은, P형 반도체영역(902)에 대한 양호한 전기적 콘택을 얻기 위한 구성이다.
그리고, 서로 인접하는 N형 반도체영역(906) 및 P형 반도체영역(907)의 상부에 접하도록 제1 주전극(908)이 배치되어 있다.
제1 주전극(908)은 N형 반도체영역(906) 및 P형 반도체영역(907)에, 외부단자 ET로부터 전위를 제공하는 전극이다. 이때, 제1 주전극(908)은 반도체장치(700)의 동작에 따라, 에미터전극으로서 기능하는 경우도 있으면, 애노드전극 또는 소스전극으로서 기능하는 경우도 있다. 또한, 게이트전극(905)에는 외부단자 GT로부터 제어전압이 제공된다.
또한, 반도체기판(8)의 제2 주표면(MS2)에 설치된 오목부(9D)에서는, 저면(98)에 대응하는 반도체기판(8)의 표면 내에 P형 컬렉터영역(912)이 설치되어 있다.
또한 제2 주표면(MS2)측의 메사영역(8A)의 표면 내에는, N형 반도체영역(913)이 설치된다. 그리고, 오목부(9D)의 측면에는 측벽절연막(914)이 설치되어 있고, P형 컬렉터영역(912)과 N형 반도체영역(913)과의 기판 표면에서의 전기적인 분리를 행하는 구성으로 되어 있다.
그리고, P형 컬렉터영역(912) 및 N형 반도체영역(913)에 접하도록 제2 주전극(916a) 및 제3 주전극(916b)이 배치되어 있다.
제2 주전극(916a)은, P형 컬렉터영역(912)에 외부단자 CT로부터 전위를 제공하는 전극이고, 제3 주전극(916b)은 N형 반도체영역(913)에 외부단자 KT로부터 전위를 제공하는 전극이다. 이때, 제2 주전극(916a)은, 컬렉터전극으로서 기능하고,제3 주전극(916b)은, 반도체장치(700)의 동작에 따라, 캐소드전극으로서 기능하는 경우도 있으면, 드레인전극으로서 기능하는 경우도 있다.
또한, 메사영역(8A) 내의 제2 주표면(MS2) 근처의 위치에, 캐리어의 라이프타임이 짧아진 라이프타임 제어영역(915)이 설치된다. 해당 영역은, 전자빔이나 프로톤, He 등의 이온빔의 조사에 의해 형성되는 영역이다.
여기서, 반도체장치(700)는, 제1∼제3 주전극에 제공하는 전압조건에 의해 IGBT, 다이오드 및 MOSFET로서 동작한다. 즉, 외부단자 ET가 접지전위, 외부단자 CT가 정전위인 경우, 외부단자 GT에 제공되는 신호에 따라 IGBT로서 동작한다.
또한, 외부단자 ET가 접지전위, 외부단자 KT가 부전위, 외부단자 GT에 오프신호가 제공된 경우에는 다이오드로서 동작한다.
또한, 외부단자 ET가 접지전위, 외부단자 XT가 정전위인 경우, 외부단자 GT에 제공되는 신호에 따라 MOSFET로서 동작한다.
반도체장치(700)에서는, 외부단자 CT와 외부단자 XT가 동일한 정전위인 경우, IGBT로서 동작하도록 P형 컬렉터영역(912)과 N형 반도체영역(913)(캐소드영역)과의 거리가 떨어져 있도록 설정되어 있다. 즉, 캐소드에, 설정된 미소전류가 흐른 경우에, 컬렉터영역 근방에서의 반도체기판의 전위가 PN 접합의 일함수 차이 이상으로 되어있는 바와 같이, 그 사이의 거리 (즉 저항값)가 설정되어 있다.
여기서, IGBT로서 동작하는 경우, 제1 주전극(908)은 에미터전극이 되고, 제2 주전극(916a)은 컬렉터전극이 되며, 제1 주표면(MS1)에 형성된 N형 반도체영역(906)은 에미터영역, P형 반도체영역(902)은 채널영역을 포함하는 영역이 되고, P형 반도체영역(907)은 보디콘택영역이 된다.
또한, 다이오드로서 동작하는 경우, 제1 주전극(908)은 애노드전극이 되고, 제3 주전극(916b)은 캐소드전극이 되며, 제1 주표면(MS1)에 형성되어 P형 반도체영역(902)은 애노드영역, P형 반도체영역(907)은 애노드 콘택영역, 제2 주표면(MS2)측의 메사영역(8A)의 표면 내에 설치된 N형 반도체영역(913)은 캐소드영역이 된다.
또한, MOSFET로서 동작하는 경우, 제1 주전극(908)은, 소스전극이 되고, 제3 주전극(916b)은 드레인 전극이 되며, N형 반도체영역(906)은 소스영역이 되고, P형 반도체영역(902)은 채널영역을 포함하는 보디영역이 되고, P형 반도체영역(907)은 보디콘택 역, N형 반도체영역(913)은 드레인영역이 된다.
(K-2. 제조방법)
이하, 제조공정을 순서대로 나타내는 단면도인 도 29∼도 33을 사용하여 반도체장치(700)의 제조방법을 설명한다.
우선, 도 28을 사용하여 반도체기판(8) 및 제1 주표면(MS1)측의 구성의 제조공정을 설명한다.
이때, 제1 주표면(MS1)측의 구성은, 종래로부터 공지의 일반적인 IGBT 또는 MOSFET와 동일한 제조공정을 경과해서 형성되므로, 공지의 기술에 대하여 설명을 생략한다.
고비저항의 N형의 반도체기판(8)은, 내압 클래스에 의해 그 비저항이나, P형 컬렉터영역(912)의 바닥과 트렌치(903)의 바닥과의 거리 L이 다르지만, 예를 들면 내압 1200V 클래스인 경우에는, 비저항은 40∼60Ωcm, 거리 L은 100∼200㎛ 정도로설정되고, 그것보다도 내압 클래스가 낮으면 비저항은 낮아져, 거리 L은 짧아진다.
P형 반도체영역(902)은, MOSFET 및 IGBT로서 동작하는 경우에는, 채널영역을 포함한 보디영역이 되므로, MOSFET 또는 IGBT의 임계치전압에 근거하여 불순물 농도나 깊이가 설정된다.
이때, 불순물 농도나 확산 깊이는, 이온주입조건이나, 열확산조건에 의해 결정된다. 예를 들면 불순물 농도는, 보통은 MOSFET의 소스전극 또는 IGBT의 에미터전극과 접하는 영역에서, 1×1017/cm3∼1×1018/cm3이 되도록 설정되고, 확산 깊이는 트렌치 홈(903)을 넘지 않을 정도로, 수㎛의 깊이로 설정된다.
또한, 트렌치(903)는, 2∼10㎛의 피치로 에칭에 의해 설치되고, 폭은 0.5∼3.0㎛, 깊이는 3∼20㎛로 설정된다.
트렌치(903)의 내벽 표면에 배치되는 게이트 절연막(904)은, MOSFET를 구성하는 절연막이고, 게이트 구동전압이나 포화전류, 용량 등에 근거하여 최적의 두께가 되도록 설정된다. 일반적으로는 10∼200nm의 두께의 실리콘 산화막이 사용되고, 열산화나 퇴적 등에 의해 형성된다.
트렌치(903) 내에 매립된 게이트전극(905)은, 고불순물 농도의 다결정 실리콘막이나, 예를 들면 텅스텐 실리사이드 등의 고융점 금속재료, 혹은 그것들의 다층막으로 구성된다. 일반적으로는, 트렌치(903)의 폭의 1/2 이상의 두께의 도전막을 제1 주표면(MS1) 상에 퇴적한 후, 이방성 에칭 등에 의해 평탄화해서 얻을 수 있지만, 사진제판에 의해 소정 패턴의 마스크를 형성한 후, 도전막을 퇴적하고, 에칭을 행해서 얻을 수도 있다.
여기서, 게이트전극(905)의 재료의 일함수값에 의해, P형 반도체영역(902)의 최적농도는 바뀌고, 극단적인 경우, 트렌치(903) 측면을 따라 N형 반도체영역을 설정하고, 게이트 절연막에 접한 영역에, 에미터영역과 동일도전형(N형)의 박층을 설치한 배리드 채널구조로 하는 경우도 있다.
N형 반도체영역(906), P형 반도체영역(907)은, 어느 것도 사진제판에 의한 패터닝과 이온주입에 의해 형성되고, 표면농도가 예를 들면 1×1020/cm3이상으로 설정된다.
제1 주전극(908)은, N형 반도체영역(906) 및 P형 반도체영역(907)을 덮도록 형성된 층간절연막(도시하지 않음)을 사진제판과 에칭에 의해 선택적으로 개구하고, 예를 들면 알루미늄과 실리콘의 화합물로 구성되는 도전막을 퇴적해서 형성된다.
또한 제1 주전극(908) 상에 도시하지 않은 보호막이 형성되고, 상기 보호막의 소정부분에 설정된 개구 구멍부를 통해 외부전원에 접속된다.
다음에 도 29∼도 33을 사용하여 제2 주표면(MS2)측의 구성의 제조공정을 설명한다. 이때, 이하의 설명에서는, 제1 주표면(MS1)측에서는, 제1 주전극(908)에서 하층의 구성은 형성완료된 것으로 한다.
우선, 제1 주표면(MS1)측에 제1 주전극(908)에서 하층의 구성을 형성한 후, 도 29에 나타내는 공정에서, 제1 주표면(MS1) 상을 레지스트 마스크 RM1로 덮는다.
그리고, 제2 주표면(MS2) 상에는 오목부(9D)를 설치하기 위한 개구부를 갖는 레지스트 마스크 RM2를 형성하고, 해당 레지스트 마스크 RM2를 사용하여 이방성 에칭에 의해 반도체기판(8)을 에칭해서 오목부(9D)를 형성한다.
오목부(9D)의 깊이는, 반도체장치(700)의 내압 클래스나, 반도체기판(8)의 최종 두께 및 비용 등에 근거하여 최적화된 값이 되도록 설정된다. 이때, 비용이 허용하는 범위에서, 전술한 바와 같이 P형 컬렉터영역(912)과 트렌치(903)의 저부와의 거리 L(도 28 참조)이, 예를 들면 내압 1200V 클래스에서는 100∼200㎛가 되도록 설정되고, 그것보다도 내압 클래스가 낮으면 거리 L은 짧아지도록 설정된다.
이때, 오목부(9D)의 깊이의 최소치는, IGBT의 컬렉터로서의 P형 컬렉터영역(912), MOSFET로서의 드레인영역(913)(도 28 참조)에 동일전위를 제공하고, 게이트전극(905)에 채널이 ON하는 조건의 전압을 인가한 경우에, IGBT 동작하도록 설정된다.
따라서, 오목부(9D)의 깊이는 반도체기판(8)의 메사영역(8A)의 비저항, P형 컬렉터영역(912)의 불순물 농도, P형 컬렉터영역(912)과 N형 반도체영역(913)과의 면적비, 정격전류밀도, 또한 MOSFET 동작으로부터 IGBT 동작으로 변화될 때의 전압과 전류의 관계의 허용범위, 즉 스냅백의 허용범위 등에 근거하여 설정된다.
이때, 오목부(9D)의 폭이나 피치는 임의로 설정할 수 있고, 폭은 0.2∼100㎛가 대표값이지만, 전술한 바와 같이, P형 컬렉터영역(912)과 N형 반도체영역(913)과의 면적비에 언밸런스가 생기지 않도록 설정된다.
또한, 오목부(9D)의 형성의 타이밍은 상기에 한정되는 것은 아니지만, 일반적으로 중금속으로 구성되는 전극재료에 의한 금속오염 등을 고려하면, 제1 주전극(908)을 형성하기 전이 바람직하다.
다음에 레지스트 마스크 RM2를 제거한 후, 도 30에 나타내는 공정에서, 제2 주표면의 전체면에 절연막(IL1)을 형성한다. 절연막(IL1)은, 선택산화나 퇴적에 의해 형성된다.
그리고, 도 31에 나타내는 공정에서, 오목부(9D)의 측면(97)에만 측벽절연막(914)으로서 남도록 이방성 에칭을 행한다.
이때, 측벽절연막(914)은, P형 컬렉터영역(912)이나 N형 반도체영역(913)의 형성 전후의 어느 하나로 형성해도 되지만, N형 반도체영역(913) 및 P형 컬렉터영역(912)의 형성시에는, 오목부(9D)의 측면(97)에 대응하는 영역에, N형 반도체영역(913) 및 P형 컬렉터영역(912)에 주입되는 불순물의, 몇%∼몇십%에 해당하는 양의 불순물이 주입되는 가능성이 있으므로, N형 반도체영역(913) 및 P형 컬렉터영역(912)의 형성 전에 측벽절연막(914)을 형성하는 것이 바람직하다.
다음에, 제2 주표면(MS2)측의 메사영역(8A)의 표면 내에 이온주입에 의해 N형 반도체영역(913)을 형성한 후, 도 32에 나타내는 공정에서, 제2 주표면(MS2) 상에, 오목부(9D)에 대응하는 부분인지 개구부로 된 레지스트 마스크 RM3을 배치한다. 그리고, 오목부(9D)의 저면(98)에 대응하는 반도체기판(8)의 표면 내에 이온주입에 의해 P형 컬렉터영역(912)을 형성한다. P형 컬렉터영역(912)의 형성시에 이온주입은, 기판을 기울여 회전시킴으로써 경사진 방향으로부터 주입하는 경사회전 이온주입을 채용하는 것이 바람직하다.
이때, P형 컬렉터영역(912) 및 N형 반도체영역(913)은, 어느 불순물 농도도 1×1016∼1×1021/cm3의 범위로 설정된다. 또한 형성순서는 기본적으로는 어느 쪽이나 되지만, 후에 설명하는 바와 같이 P형 컬렉터영역(912)을 먼저 형성하는 것이 바람직하다.
다음에, 레지스트 마스크 RM3을 제거한 후, 도 33에 나타내는 공정에서, 오목부(9D) 내를 레지스트 마스크 RM4로 덮은 후, 제2 주표면 MS2측에서, 전자선, 프로톤 혹은 He 이온 등을 조사함으로써, 메사영역(8A) 내의 제2 주표면(MS2) 근처의 위치에 결정결함영역을 만들고, 캐리어의 라이프타임을 짧게 한 라이프타임 제어영역(915)을 형성한다.
이때, 라이프타임 제어영역(915)의 형성의 타이밍은 상기에 한정되는 것은 아니지만, 라이프타임 제어영역(915)의 어닐링에 의한 활성화의 정도는, P형 컬렉터영역(912) 및 N형 반도체영역(913)의 활성화의 정도보다도 작아서 좋으므로, P형 컬렉터영역(912) 및 N형 반도체영역(913)의 어닐링 후에 형성하는 것이 바람직하다.
라이프타임 제어영역(915)은, 반도체장치(700)가 다이오드로서 동작하는 경우, 캐리어 증폭률을 억제하고, 리커버리 특성을 향상시킬 수 있다.
이후, 레지스트 마스크 RM1 및 RM4를 제거한 후, 제1 주표면(MS1) 상에서는 제1 주전극(908)을, 제2 주표면 상에서는 제2 주전극(916a) 및 제3 주전극(916b)을 형성함으로써 반도체장치(700)가 완성된다.
이때, 제2 주전극(916a) 및 제3 주전극 916b는, 금이나 은을 포함하는 다층금속막으로 구성하므로, 금속오염을 방지하기 위해, 웨이퍼 프로세스의 최종공정으로 형성하는 것이 바람직하다.
이때, 도 28에 나타낸 반도체장치(700)에서는, P형 컬렉터영역(912)에 직접적으로 접하도록, 오목부(9D)의 저면(98)에 제2 주전극(916a)이 배치되고, 제2 주전극(916a)이 외부단자 CT에 접속되는 구성을 나타냈지만, 실제로는 오목부(9D)의 저면(98)에 제2 주전극(916a)을 설치하지 않고, 예를 들면 도 34에 나타내는 바와 같이 오목부(9D)를 도체층(920)에서 매립하고, 도체층(920)의 표면 상에 제2 주전극(916a)을 형성하는 구성을 채용한다. 이렇게 함으로써 외부단자 CT와의 접속이 용이하게 할 수 있음과 동시에, 오목부(9D)가 도체층(920)에서 매립되므로, 반도체기판(8)의 기계적 강도가 늘어나, 반도체장치의 제조공정에서의 반도체기판(8)의 취급이 용이하게 된다.
여기서, 도체층(920)은, 텅스텐(W)이나 티타늄(Ti) 등의 고융점 금속층으로 구성하면 되고, 도 32를 사용하여 설명한 P형 컬렉터영역(912)의 형성 후에 오목부(9D)를 매립한다. 이때, 오목부(9D)의 매립은, 제조공정이 빠른 단계로 행하는 것이 바람직하고, 오목부(9D)를 매립한 후에, N형 반도체영역(913)이나 라이프타임 제어영역(915)을 형성함으로써, 기계적 강도가 늘어난 반도체기판(8)에 대하여 이온주입을 시행하게 되고, 반도체기판(8)의 반송 등의 취급이 용이하게 된다.
또한, 도 28에 나타낸 반도체장치(700)에서는, 제2 주전극(916a) 및 제3 주전극(916b)을 서로 독립한 전극으로 한 구성을 나타냈지만, 도 35에 나타내는 반도체장치(700A)와 같이, 오목부(9D)를 도체층(920)에서 매립한 구조로 하고, N형 반도체영역(913)의 표면 및 도체층(920)의 표면 상의 양쪽에 걸치도록 공통 주전극(916)을 배치한 구성으로 해도 된다. 이때, 공통 주전극(916)은 외부단자 CT에 접속된다.
이러한 구성에서, N형 반도체영역(913) 및 P형 컬렉터영역(912)에 동일한 정전위가 제공된 경우, P형 컬렉터영역(912)과 N형 반도체영역(913)(캐소드영역)과의 거리가 떨어지도록 설정되어 있으므로, 반도체장치(700A)는 IGBT로서 동작 할 수 있다.
이때, 반도체장치(700A)가 IGBT로서 동작하는 경우, 제1 주전극(908)은 에미터전극이 되고, 공통 주전극(916)은 컬렉터전극이 되며, 제1 주표면(MS1)에 형성된 N형 반도체영역(906)은 에미터영역, P형 반도체영역(902)은 채널영역을 포함하는 보디영역이 되고, P형 반도체영역(907)은 보디콘택영역이 된다.
또한 외부단자 ET가 접지전위, 공통 주전극(916)이 부전위, 외부단자 GT에 오프신호가 제공된 경우에는 다이오드로서 동작한다.
이 경우, 제1 주전극(908)은 애노드전극이 되고, 공통 주전극(916)은 캐소드전극이 되고, 제1 주표면(MS1)에 형성되어 P형 반도체영역(902)은 애노드영역, P형 반도체영역(907)은 애노드 콘택영역, 제2 주표면(MS2)측의 메사영역(8A)의 표면 내에 설정된 N형 반도체영역(913)은 캐소드영역이 된다.
또한, 반도체장치(700A)에서는, 제2 주표면(MS2) 상에는 공통 주전극(916)만을 설치함으로써 완료하므로, 제2 주표면(MS2)측에 복수의 주전극 패턴을 설치하는 경우에 비해 제조공정을 간략화할 수 있다.
(L. 변형예 1)
이상 설명한 실시예 7의 반도체장치 700 및 700A에서는, 제2 주표면(MS2)측의 메사영역(8A)의 표면 내에는, N형 반도체영역(913)을 설치한 구성을 나타냈지만, 도 36에 나타내는 반도체장치 700B와 같이, N형 반도체영역 913 대신에, P형 반도체영역 912a를 설치한 구성으로 해도 된다.
이러한 구성을 채용하는 경우, P형 컬렉터영역(912)과 P형 반도체영역(912a)과의 전기적인 분리를 행할 필요는 없으므로, 오목부(9D)의 측면에 측벽절연막을 설치할 필요는 없다.
그리고, 반도체장치 700B에서는, 오목부(9D)를 도체층(920)에서 매립한 구조로 하고, P형 반도체영역(912a)의 표면 및 도체층(920)의 표면 상의 양쪽에 걸치도록 공통 주전극(916)이 배치되어 있다. 이때, 공통 주전극(916)은 외부단자 CT에 접속된다.
이러한 구성에서, P형 컬렉터영역(912) 및 P형 반도체영역(912a)에 동일한 정전위가 제공된 경우, 반도체장치 700B는 IGBT로서 동작 할 수 있다.
즉, 반도체장치 700B가 IGBT로서 동작하는 경우, 제1 주전극(908)은 에미터전극이 되고, 공통 주전극(916)은 컬렉터전극이 되며, 제1 주표면(MS1)에 형성된 N형 반도체영역(906)은 에미터영역, P형 반도체영역(902)은 채널영역을 포함하는 보디영역이 되고, P형 반도체영역(907)은 보디콘택영역이 된다.
이때, 반도체장치 700B에서는, 먼저 설명한 바와 같이, 오목부(9D)의 측면에는 측벽절연막이 존재하지 않고, 오목부(9D)를 도체층(920)에서 매립함으로써 오목부(9D)의 측면을 규정하는 N형의 반도체기판(8)에 도체층(920)이 접하게 되므로, IGBT 동작시에 전자가 도체층(920)을 통해 외부단자 CT에 흐르기 쉬워지므로, 고속동작이 가능해진다.
(M. 변형예 2)
이상에서 설명한 실시예 7의 반도체장치 700 및 700A에서는, 제2 주표면(MS2)측의 메사영역(8A)의 표면 내에는, N형 반도체영역(913)을 설치한 구성을 나타냈지만, 도 37에 나타내는 반도체장치 700C와 같이, N형 반도체영역 913 대신에, P형 반도체영역 912a를 설치하고, 또한 오목부(9D)의 측면을 규정하는 N형의 반도체기판(8)의 표면 내에 P형 반도체영역(912b)을 설치하며, P 형 컬렉터영역(912)과 P형 반도체영역(912a)을 P형 반도체영역(912b)에 의해 전기적으로 접속한 구성으로 해도 된다.
그리고, 반도체장치 700C에서는, 오목부(9D)를 도체층(920)에서 매립한 구조로 하고, P형 반도체영역(912a)의 표면 및 도체층(920)의 표면 상의 양쪽에 걸치도록 공통 주전극(916)이 배치되어 있다. 이때, 공통 주전극(916)은 외부단자 CT에 접속된다.
이러한 구성에서, P형 컬렉터영역(912) 및 P형 반도체영역(912a)에 동일한 정전위가 제공된 경우, 반도체장치 700C는 IGBT로서 동작 할 수 있다.
즉, 반도체장치 700C가 IGBT로서 동작하는 경우, 제1 주전극(908)은 에미터전극이 되고, 공통 주전극(916)은 컬렉터전극이 되며, 제1 주표면(MS1)에 형성된 N형 반도체영역(906)은 에미터영역, P형 반도체영역(902)은 채널영역을 포함하는 보디영역이 되고, P형 반도체영역(907)은 보디콘택영역이 된다.
이때, 반도체장치 700C에서는, 먼저 설명한 바와 같이, 오목부(9D)의 측면을규정하는 N형의 반도체기판(8)의 표면 내에는 P형 반도체영역(912b)이 배치되고, 오목부(9D)가 도체층(920)에서 매립되어 있으므로, IGBT 동작시에는 홀이 P형 반도체영역(912b)을 통해 외부단자 CT로부터 반도체장치 700C 내에 유입하기 쉬워지므로, 고속동작이 가능해진다.
또한, P형 컬렉터영역 912, P형 반도체영역 912a 및 P형 반도체영역 912b의 존재에 의해 P형 불순물영역의 면적이 증가하므로, IGBT 동작시의 전류가 증가하고, 온전압을 감소할 수 있다.
이때, P형 반도체영역 912b는, 오목부(9D)의 저면(98)에 대응하는 반도체기판(8)의 표면 내에 P형 컬렉터영역(912)을 형성할 때의 경사회전 이온주입을 이용함으로써 제조공정을 복잡하게 하지 않고 형성하는 것이 가능하다. 이 경우, P형 컬렉터영역(912)의 형성시보다도, 더욱 기판을 기울이는 것으로 P형 반도체영역 912b를 형성 할 수 있다.
(N. 응용예)
실시예 7로서 설명한 반도체장치 700에서는, 제1 주표면(MS1)측에, 일반적인 트렌치형 소자를 형성한 구성을 나타냈지만, 제1 주표면(MS1)측에 트렌치형 소자를 변형한 구성을 채용해도 되고, 또한 평면형 소자를 채용해도 된다. 또한 트랜지스터 구조가 아니라 사이리스터 구조를 채용해도 된다.
또한 반도체장치 700에서는, 반도체기판 8이 N형인 것을 전제로 했지만, P 형이어도 되는 것은 말할 필요도 없다.
또한, 반도체장치 700에서는 오목부(9D)의 저면에 P형 컬렉터영역(912)을 설치하고 있지만, 오목부(9D)의 저면의 결정성의 거칠함 등에 따라서는, 오목부(9D)의 저면이 P형 불순물을 유입하지 않아도 실질적으로 p형 영역으로서 기능하는 경우에는, P형 컬렉터영역은 생략해도 된다.
이때, 저면의 거칠함에 대해서는, 그 거칠함이 거칠 수록 P형에 가까운 특성이 되고, P형 불순물을 유입하는 경우에도, 오목부 저면이 거칠 수록, 예각부에서의 캐리어 방출 에너지가 작아지므로, 홀의 주입이 발생하기 쉬울 수 있어, 온전압을 하강시킬 수 있다.
이와 같이, P형 컬렉터영역을 형성하는 영역의 표면 거칠함을 거칠게 함으로써 온전압의 감소효과는, 반도체기판(8)의 제2 주표면(MS2)에 오목부가 없고, P형 컬렉터영역의 깊이가 2.0㎛ 이하의, 소위 NPT(논펀치스루)형 IGBT에 대하여도 적용가능하다.
또한 반도체장치 700에서는, 제2 주전극(916a) 및 제3 주전극(916b)을, 각각 외부단자 CT 및 외부단자 KT에 접속하는 구성을 나타냈지만, 제2 주전극(916a)과 제3 주전극(916b)을 측벽절연막(914) 상을 통해 접속한 구성으로 해도 된다.
또한 반도체장치 700에서는, 다이오드로서의 리커버리를 억제하기 위해, 라이프타임 제어영역(915)을 설치했지만, 반도체장치(700)의 사양에 따라서는 생략할 수 있는 경우도 있다.
반대로, P형 컬렉터영역(912)의 불순물 농도에 따라서는, 라이프타임 제어영역(915)을 P형 컬렉터영역(912)보다도 제1 주표면(MS1)측 근처의 위치에도 설치하는 것이 바람직한 경우도 있다, 또한 반도체기판(8)의 거의 전역에 걸쳐 라이프타임 제어영역을 설치하는 경우도 있다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모두 ·의 국면에 있어서, 예시이며, 본 발명이 그것에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위에서 벗어나지 않고 상정될 수 있는 것으로 이해된다.

Claims (20)

  1. 반도체기판(1∼8)의 제1 주표면(MS1)에 설치된 제1 주전극과,
    상기 반도체기판(1∼8)의 제2 주표면(MS2)에 설치된 제2 주전극을 구비하고, 상기 반도체기판(1∼8)의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서,
    상기 반도체기판(1∼8)은, 상기 제2 주표면(MS2)에 설치된 적어도 1개의 오목부(9, 9A∼9D)를 갖는 것으로 제1 두께(A)를 갖는 제1 영역과, 상기 제1 두께보다도 얇은 제2 두께(B)를 갖는 제2 영역을 적어도 구비하고,
    상기 제2 영역은, 상기 적어도 1개의 오목부 (9, 9A∼9D)의 형성영역에 대응하며,
    상기 제2 주전극은 상기 적어도 1개의 오목부(9, 9A∼9D) 내에 배치되고,
    상기 제2 두께는, 상기 반도체장치의 내압을 유지하는 두께로 설정되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제2 주전극(ML)은, 상기 반도체기판(1)과 오믹접촉 혹은 쇼트키 접촉하는 재료로 구성되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 적어도 1개의 오목부(9)의 저면에 대응하는 상기 반도체기판(1)의 표면 내에 배치되고, 상기 반도체기판(1)의 불순물 농도보다도 높은 불순물 농도를 갖는 반도체영역(IP1, IP2, IP3)을 더 구비하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 반도체영역(IP2)의 도전형은, 상기 반도체기판(1)의 도전형과는 반대의 도전형인 것을 특징으로 하는 반도체장치.
  5. 제 3 항에 있어서,
    상기 반도체영역(IP3)의 도전형은, 상기 반도체기판의 도전형과 동일한 도전형인 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 오목부(9)는, 상기 반도체장치의 거의 중앙부에 배치되는 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 적어도 1개의 오목부(9)의 측면에 대응하는 상기 반도체기판(1)의 표면에 배치된 절연막(IL)을 더 구비하는 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 반도체기판(1)의 상기 제1 주표면(MS1)의 표면 내에 설치되고, 상기 반도체장치의 주변부에서의 전계를 완화하는 필드콘택링(FCR)을 더 구비하며,
    상기 제2 영역은, 상기 필드콘택링(FCR)으로 둘러싸여지는 영역에 배치되는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 필드콘택링 (FCR)은, 상기 제1 영역에 대응하는 상기 반도체기판(1)의 상기 제1 주표면(MS1)의 표면 내에 배치되는 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 적어도 1개의 오목부(9C)의 측면은, 상기 제2 주표면(MS2)에 대하여 90°를 넘는 각도로 경사지는 반도체장치.
  11. 제 1 항에 있어서,
    상기 반도체기판(8)은 제1 도전형으로서,
    상기 반도체기판(8)의 상기 제1 주표면(MS1)의 표면 내에 전체면에 걸쳐 배치된 제2 도전형의 제1 반도체영역(902)과,
    상기 제1 주표면(MS1)의 표면으로부터 상기 제1 반도체영역(902)을 관통하도록 배치된 트렌치(903)와,
    상기 트렌치(903)의 내벽면을 덮는 게이트 절연막(904)과,
    상기 게이트 절연막(904)에 의해 둘러싸여진 상기 트렌치(903) 내에 매립된 게이트전극(905)과,
    상기 제1 반도체영역(902)의 표면 내에 선택적으로 배치되고, 상기 게이트 절연막(904)에 일부가 접하는 제1 도전형의 제2 반도체영역(906)과,
    상기 적어도 1개의 오목부(9D)의 저면(98)에 대응하는 상기 반도체기판(8)의 표면 내에 설치된, 제2 도전형의 제3 반도체영역(912)과,
    상기 제2 주표면(MS2)측의 상기 제1 영역의 표면 내에 설치된 제1 도전형의 제4 반도체영역(913)과,
    상기 제4 반도체영역(913)에 접하도록 설치된 제3 주전극(916b)을 더 구비하고,
    상기 제1 주전극(908)은, 상기 제2 반도체영역(906)에 접하도록 배치되며,
    상기 제2 주전극(916a)은, 상기 제3 반도체영역(912)에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 적어도 1개의 오목부는, 도체층(920)에 의해 매립되고, 상기 제3 반도체영역(912)은 상기 도체층(920)에 접하며, 상기 제2 주전극(916a)은 상기 도체층 (920)의 표면 상에 배치되는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 제2 주전극(916a) 및 상기 제3 주전극(916b)은, 공통 주전극(916)으로서 상기 제4 반도체영역(913)의 표면 및 상기 도체층 (920)의 표면의 양쪽에 걸치도록 배치되는 것을 특징으로 하는 반도체장치.
  14. 제 11 항에 있어서,
    상기 제1 영역에서 상기 제3 반도체영역(912)보다도 상기 제2 주표면(MS2) 근처의 위치에 설정된, 캐리어의 라이프타임이 짧아진 라이프타임 제어영역(915)을더 구비한 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서,
    상기 제1 영역에서 상기 제3 반도체영역(912)보다도 상기 제1 주표면(MS1) 근처의 위치에 설정된, 캐리어의 라이프타임이 짧아진 라이프타임 제어영역(915)을 더 구비한 것을 특징으로 하는 반도체장치.
  16. 제 11 항에 있어서,
    상기 오목부(9D)의 측면에 대응하는 상기 반도체기판(8)의 표면에 배치된 절연막(914)을 더 구비한 것을 특징으로 하는 반도체장치.
  17. 제 11 항에 있어서,
    상기 오목부(9D)의 깊이는, 상기 제3 반도체영역(912)의 바닥과 상기 트렌치(903)의 바닥과의 거리가 100∼200㎛가 되도록 설정되는 것을 특징으로 하는 반도체장치.
  18. 제 11 항에 있어서,
    상기 오목부(9D)의 폭은, 0.2∼100㎛의 범위로 설정되는 것을 특징으로 하는 반도체장치.
  19. 제 1 항에 있어서,
    상기 제1 두께(A)는, 500∼650㎛의 범위로 설정되고, 상기 제2 두께(B)는 60㎛ 정도로 설정되는 것을 특징으로 하는 반도체장치.
  20. 반도체기판(8)의 제1 주표면(MS1)에 설치된 제1 주전극과,
    상기 반도체기판(8)의 제2 주표면(MS2)에 설치된 제2 주전극을 구비하고, 상기 반도체기판(8)의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서,
    상기 반도체기판(8)은, 상기 제2 주표면(MS2)에 설치된 적어도 1개의 오목부(9D)를 갖는 것으로 제1 두께를 갖는 제1 영역(8A)과, 상기 제1 두께보다도 얇은 제2 두께를 갖는 제2 영역(8B)을 적어도 구비하며,
    상기 제2 두께는, 상기 반도체장치의 내압을 유지하는 두께로 설정되고,
    상기 제2 영역은, 상기 적어도 1개의 오목부(9D)의 형성영역에 대응하며,
    상기 적어도 1개의 오목부(9D) 내의 도체층(920)이 매립되고,
    상기 제2 주전극은 상기 도체층(920)의 표면 상에 배치되는 것을 특징으로하는 반도체장치.
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