JPH06350109A - Ｐｉｎ構造半導体装置 - Google Patents
Ｐｉｎ構造半導体装置Info
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- JPH06350109A JPH06350109A JP16384993A JP16384993A JPH06350109A JP H06350109 A JPH06350109 A JP H06350109A JP 16384993 A JP16384993 A JP 16384993A JP 16384993 A JP16384993 A JP 16384993A JP H06350109 A JPH06350109 A JP H06350109A
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- intrinsic semiconductor
- pin structure
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- cathode
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- H01L2924/10157—Shape being other than a cuboid at the active surface
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Abstract
(57)【要約】
【目的】 動作抵抗の小さい横形ＰＩＮ構造及びウエハ
割れを防止した縦形ＰＩＮ構造を提供すること。 【構成】 真性半導体基板１の表面にメサ部（凸部）Ｍ
1 、Ｍ2 及び逆メサ部（凹部）Ｒ1 、Ｒ2 、Ｒ3 を設け
る。逆メサ部Ｒ1 の真性半導体基板（Ｉ層）１内にアノ
ードとしてのＰ+ 形不純物注入領域３を形成し、逆メサ
部Ｒ2 の真性半導体基板１内にカソードとしてのＮ+ 形
不純物注入領域２を形成し、これにより横形ＰＩＮ構造
を得る。
割れを防止した縦形ＰＩＮ構造を提供すること。 【構成】 真性半導体基板１の表面にメサ部（凸部）Ｍ
1 、Ｍ2 及び逆メサ部（凹部）Ｒ1 、Ｒ2 、Ｒ3 を設け
る。逆メサ部Ｒ1 の真性半導体基板（Ｉ層）１内にアノ
ードとしてのＰ+ 形不純物注入領域３を形成し、逆メサ
部Ｒ2 の真性半導体基板１内にカソードとしてのＮ+ 形
不純物注入領域２を形成し、これにより横形ＰＩＮ構造
を得る。
Description
【０００１】
【産業上の利用分野】本発明はＰＩＮ構造半導体装置に
関する。
関する。
【０００２】
【従来の技術】縦形ＰＩＮ構造においては、高比抵抗の
Ｐ形もしくはＮ形の半導体基板つまりＩ層半導体基板の
上下にＰ+ 形不純物注入領域及びＮ+ 形不純物濃度注入
を形成している。このような縦形ＰＩＮ構造においては
動作特性をＩ層半導体基板の厚さにより制御する。この
結果、たとえばＩ層半導体基板の厚さを１００〜２００
μｍと薄くしなければならず、従って、拡散工程中にお
けるウエハ割れを招き、歩留りの低下つまり製造コスト
の上昇を招く。
Ｐ形もしくはＮ形の半導体基板つまりＩ層半導体基板の
上下にＰ+ 形不純物注入領域及びＮ+ 形不純物濃度注入
を形成している。このような縦形ＰＩＮ構造においては
動作特性をＩ層半導体基板の厚さにより制御する。この
結果、たとえばＩ層半導体基板の厚さを１００〜２００
μｍと薄くしなければならず、従って、拡散工程中にお
けるウエハ割れを招き、歩留りの低下つまり製造コスト
の上昇を招く。
【０００３】上述のウエハ割れを防止する横形ＰＩＮ構
造を図３を参照して説明する。高比抵抗たとえば１ＫΩ
・ｃｍ〜８ＫΩ・ｃｍのＰ--形もしくはＮ--形半導体基
板つまり真性（Ｉ層）半導体基板１の表面にＮ+ 形不純
物注入領域２及びＰ+ 形不純物注入領域３、３' が形成
されている。なお、Ｎ+ 形不純物注入領域２は該当部分
のみ開口された酸化層（ＳｉＯ2)をマスクとして不純物
を注入拡散して形成され、その際、真性半導体基板１の
裏面はＮ+ 形不純物が注入されないようにレジスト層で
覆われている。また、Ｐ+ 形不純物注入領域３、３' は
該当部分のみ開口された酸化層（ＳｉＯ2)をマスクとし
て不純物を注入拡散して形成され、このとき、同時に、
真性半導体基板１の裏面にもＰ+ 形不純物注入領域３"
が形成される。上記酸化層は図３において参照番号４と
して残存せしめられる。さらに、ＣＶＤ法による酸化層
５及び低圧ＣＶＤ法で形成された窒化層（Ｓｉ3Ｎ4)６
に開口された箇所にアノード電極７及びカソード電極
７' を設け、真性半導体基板１の裏面にはオーミック金
属層（たとえば、Ｔｉ−Ａｇ）８を設ける。なお、横形
ＰＩＮ構造においても、真性半導体基板１の裏面にＰ+
形不純物注入領域３"を設けたのはリーク電流防止であ
る。
造を図３を参照して説明する。高比抵抗たとえば１ＫΩ
・ｃｍ〜８ＫΩ・ｃｍのＰ--形もしくはＮ--形半導体基
板つまり真性（Ｉ層）半導体基板１の表面にＮ+ 形不純
物注入領域２及びＰ+ 形不純物注入領域３、３' が形成
されている。なお、Ｎ+ 形不純物注入領域２は該当部分
のみ開口された酸化層（ＳｉＯ2)をマスクとして不純物
を注入拡散して形成され、その際、真性半導体基板１の
裏面はＮ+ 形不純物が注入されないようにレジスト層で
覆われている。また、Ｐ+ 形不純物注入領域３、３' は
該当部分のみ開口された酸化層（ＳｉＯ2)をマスクとし
て不純物を注入拡散して形成され、このとき、同時に、
真性半導体基板１の裏面にもＰ+ 形不純物注入領域３"
が形成される。上記酸化層は図３において参照番号４と
して残存せしめられる。さらに、ＣＶＤ法による酸化層
５及び低圧ＣＶＤ法で形成された窒化層（Ｓｉ3Ｎ4)６
に開口された箇所にアノード電極７及びカソード電極
７' を設け、真性半導体基板１の裏面にはオーミック金
属層（たとえば、Ｔｉ−Ａｇ）８を設ける。なお、横形
ＰＩＮ構造においても、真性半導体基板１の裏面にＰ+
形不純物注入領域３"を設けたのはリーク電流防止であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、図３に
示す従来の横形ＰＩＮ構造においては、アノード・カソ
ード間における電流パスが酸化層と真性半導体基板との
界面にも存在する。この真性半導体基板界面は各熱処理
工程での半導体結晶（たとえば、シリコン単結晶）の損
失が大きく、従って、この界面近傍のキャリアのライフ
タイムが短くなり、この結果、ＰＩＮ構造の動作抵抗
（いわゆるＲｄ特性）が大きくなるという課題がある。
なお、ここで、Ｒｄ（Diode Resistance) 特性とは、Ｐ
ＩＮ構造（ダイオード）の順方向に電流ＩF を流したと
きのＰＩＮ構造の抵抗Ｒｄの特性（曲線）を意味し、通
常、ＰＩＮダイオードは、電流ＩF が小さいときには抵
抗Ｒｄは大きく、電流ＩF が大きいときには抵抗Ｒｄは
小さく設計されている。
示す従来の横形ＰＩＮ構造においては、アノード・カソ
ード間における電流パスが酸化層と真性半導体基板との
界面にも存在する。この真性半導体基板界面は各熱処理
工程での半導体結晶（たとえば、シリコン単結晶）の損
失が大きく、従って、この界面近傍のキャリアのライフ
タイムが短くなり、この結果、ＰＩＮ構造の動作抵抗
（いわゆるＲｄ特性）が大きくなるという課題がある。
なお、ここで、Ｒｄ（Diode Resistance) 特性とは、Ｐ
ＩＮ構造（ダイオード）の順方向に電流ＩF を流したと
きのＰＩＮ構造の抵抗Ｒｄの特性（曲線）を意味し、通
常、ＰＩＮダイオードは、電流ＩF が小さいときには抵
抗Ｒｄは大きく、電流ＩF が大きいときには抵抗Ｒｄは
小さく設計されている。
【０００５】従って、本発明の目的は、動作抵抗が小さ
い横形ＰＩＮ構造半導体装置を提供することにある。他
の目的は、ウエハ割れしにくい縦形ＰＩＮ構造半導体装
置を提供することにある。
い横形ＰＩＮ構造半導体装置を提供することにある。他
の目的は、ウエハ割れしにくい縦形ＰＩＮ構造半導体装
置を提供することにある。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、真性半導体基板表面にアノード用及び／
またはカソード用の凹部を設け、この凹部に不純物を注
入しているアノード及び／またはカソード領域とする。
つまり、横形ＰＩＮ構造であれば、真性半導体基板の表
面に少なくとも２つの凹部を設ける。また、縦形ＰＩＮ
構造であれば、真性半導体基板の表面に少なくとも１つ
の凹部を設け、真性半導体基板の裏面にカソードまたは
アノード用の不純物注入領域を設ける。
めに本発明は、真性半導体基板表面にアノード用及び／
またはカソード用の凹部を設け、この凹部に不純物を注
入しているアノード及び／またはカソード領域とする。
つまり、横形ＰＩＮ構造であれば、真性半導体基板の表
面に少なくとも２つの凹部を設ける。また、縦形ＰＩＮ
構造であれば、真性半導体基板の表面に少なくとも１つ
の凹部を設け、真性半導体基板の裏面にカソードまたは
アノード用の不純物注入領域を設ける。
【作用】上述の手段によれば、横形ＰＩＮ構造において
は電流パスが真性半導体基板界面に形成されない。ま
た、縦形ＰＩＮ構造においては、凹部以外の真性半導体
基板の厚みは十分大きくなる。
は電流パスが真性半導体基板界面に形成されない。ま
た、縦形ＰＩＮ構造においては、凹部以外の真性半導体
基板の厚みは十分大きくなる。
【０００７】
【実施例】図１は本発明の第１の実施例としての横形Ｐ
ＩＮ構造半導体装置を示す断面図である。図１におい
て、高比抵抗のＰ--もしくはＮ--形半導体基板つまり真
性半導体基板１にはメサ部Ｍ1 、Ｍ2 を形成してあり、
メサ部Ｍ1 、Ｍ2 によって形成された逆メサ部Ｒ1 、Ｒ
2 、Ｒ3 の真性半導体基板１内にＮ+ 形不純物注入領域
２、Ｐ+ 形不純物注入領域３、３’が形成されている。
他の構成要素は図３の構成要素と同一である。
ＩＮ構造半導体装置を示す断面図である。図１におい
て、高比抵抗のＰ--もしくはＮ--形半導体基板つまり真
性半導体基板１にはメサ部Ｍ1 、Ｍ2 を形成してあり、
メサ部Ｍ1 、Ｍ2 によって形成された逆メサ部Ｒ1 、Ｒ
2 、Ｒ3 の真性半導体基板１内にＮ+ 形不純物注入領域
２、Ｐ+ 形不純物注入領域３、３’が形成されている。
他の構成要素は図３の構成要素と同一である。
【０００８】次に、図１の横形ＰＩＮ構造半導体装置の
製造方法について説明する。まず、真性半導体基板１を
準備し、この両面を熱酸化して酸化層（ＳｉＯ2)（図示
せず）を形成し、真性半導体基板１の表面側にフォトリ
ソグラフィー技術を用いてメサ部Ｍ1 、Ｍ2 に対応する
パターンでこの酸化層をパターニングする。このパター
ニングの際には、真性半導体基板１の裏面側の酸化層が
除去されないようにレジスト層を塗布しておき、パター
ニング後そのレジスト層を除去する。この状態でウェッ
トエッチングにより真性半導体基板１をエッチングして
図１に示すメサ部Ｍ1 、Ｍ2 及び逆メサ部Ｒ1 、Ｒ2 、
Ｒ3 を形成する。たとえば、このときのメサ部Ｍ1 、Ｍ
2 の厚さ（逆メサ部Ｒ1 、Ｒ2 、Ｒ3 の深さ）は１２μ
ｍ程度である。次に、熱酸化して全面に５０００〜８０
００Å程度の酸化層（ＳｉＯ2)を形成し、逆メサ部Ｒ2
に対応する部分を開口し、この開口を介してＮ形不純物
（ＰあるいはＡｓ）を注入拡散してＮ+ 形不純物注入領
域２を形成し、その後、上記酸化層を除去する。また、
再び熱酸化して全面に４０００〜６０００Å程度の酸化
層（ＳｉＯ2)を形成し、逆メサ部Ｒ1 、Ｒ3 に対応する
部分を開口し、これらの開口を介してＰ形不純物（Ｂ）
を注入拡散してＰ+ 形不純物注入領域３、３"を形成
し、その後、上記酸化層を除去する。なお、この形不純
物の注入拡散の際には、真性半導体基板１の裏面側にも
同時にＰ+ 形不純物注入領域３”を形成する。
製造方法について説明する。まず、真性半導体基板１を
準備し、この両面を熱酸化して酸化層（ＳｉＯ2)（図示
せず）を形成し、真性半導体基板１の表面側にフォトリ
ソグラフィー技術を用いてメサ部Ｍ1 、Ｍ2 に対応する
パターンでこの酸化層をパターニングする。このパター
ニングの際には、真性半導体基板１の裏面側の酸化層が
除去されないようにレジスト層を塗布しておき、パター
ニング後そのレジスト層を除去する。この状態でウェッ
トエッチングにより真性半導体基板１をエッチングして
図１に示すメサ部Ｍ1 、Ｍ2 及び逆メサ部Ｒ1 、Ｒ2 、
Ｒ3 を形成する。たとえば、このときのメサ部Ｍ1 、Ｍ
2 の厚さ（逆メサ部Ｒ1 、Ｒ2 、Ｒ3 の深さ）は１２μ
ｍ程度である。次に、熱酸化して全面に５０００〜８０
００Å程度の酸化層（ＳｉＯ2)を形成し、逆メサ部Ｒ2
に対応する部分を開口し、この開口を介してＮ形不純物
（ＰあるいはＡｓ）を注入拡散してＮ+ 形不純物注入領
域２を形成し、その後、上記酸化層を除去する。また、
再び熱酸化して全面に４０００〜６０００Å程度の酸化
層（ＳｉＯ2)を形成し、逆メサ部Ｒ1 、Ｒ3 に対応する
部分を開口し、これらの開口を介してＰ形不純物（Ｂ）
を注入拡散してＰ+ 形不純物注入領域３、３"を形成
し、その後、上記酸化層を除去する。なお、この形不純
物の注入拡散の際には、真性半導体基板１の裏面側にも
同時にＰ+ 形不純物注入領域３”を形成する。
【０００９】次に、酸化層をパターニングして図１の酸
化層５として残存せしめ、さらに、低圧ＣＶＤ法による
１０００〜３０００Å厚さ窒化層（Ｓｉ3Ｎ4)を形成
し、図１に示すごとく、パターニングする。つまり、逆
メサ部Ｒ1 、Ｒ2 の不純物注入領域２、３を開口する。
この開口部にアルミニウム層よりなるアノード電極７及
びカソード電極７’を形成する。図１に示すごとく形成
された横形ＰＩＮ構造においては、アノード・カソード
間の電流パスに真性半導体基板１の界面は存在せず、従
って、動作抵抗を小さくできる。なお、図１において
は、アノード電極７に加えてオーミック金属層８もアノ
ード電極として作用せしめることもできる。
化層５として残存せしめ、さらに、低圧ＣＶＤ法による
１０００〜３０００Å厚さ窒化層（Ｓｉ3Ｎ4)を形成
し、図１に示すごとく、パターニングする。つまり、逆
メサ部Ｒ1 、Ｒ2 の不純物注入領域２、３を開口する。
この開口部にアルミニウム層よりなるアノード電極７及
びカソード電極７’を形成する。図１に示すごとく形成
された横形ＰＩＮ構造においては、アノード・カソード
間の電流パスに真性半導体基板１の界面は存在せず、従
って、動作抵抗を小さくできる。なお、図１において
は、アノード電極７に加えてオーミック金属層８もアノ
ード電極として作用せしめることもできる。
【００１０】図２は本発明の第２の実施例としての縦形
ＰＩＮ構造半導体装置を示す断面図である。図２におい
ては、図１の不純物注入領域３にアノード電極を設け
ず、オーミック金属層８をアノード電極として作用せし
めた。縦形ＰＩＮ構造においては、上述のごとく、Ｉ層
つまり真性半導体基板１の厚さを薄くしなければならな
いが、図２においては、メサ部Ｍ1 、Ｍ2 が真性半導体
基板１の厚さを実質的に大きくしており、これにより、
拡散工程中におけるウエハ割れを防止できる。また、図
２においては、逆メサ部Ｒ1 、Ｒ3 における深さは図１
の場合に比較して浅くしてあり、これにより、拡散工程
中におけるウエハ割れをさらに防止できる。図２の縦形
ＰＩＮ構造半導体装置の製造方法は図１の横形ＰＩＮ構
造半導体装置の製造方法とほぼ同一であるが、逆メサ部
Ｒ1 、Ｒ3 と逆メサ部Ｒ2 とでその深さが異なるので、
上述のメサ部製造工程を２回行っている点が異なる。
ＰＩＮ構造半導体装置を示す断面図である。図２におい
ては、図１の不純物注入領域３にアノード電極を設け
ず、オーミック金属層８をアノード電極として作用せし
めた。縦形ＰＩＮ構造においては、上述のごとく、Ｉ層
つまり真性半導体基板１の厚さを薄くしなければならな
いが、図２においては、メサ部Ｍ1 、Ｍ2 が真性半導体
基板１の厚さを実質的に大きくしており、これにより、
拡散工程中におけるウエハ割れを防止できる。また、図
２においては、逆メサ部Ｒ1 、Ｒ3 における深さは図１
の場合に比較して浅くしてあり、これにより、拡散工程
中におけるウエハ割れをさらに防止できる。図２の縦形
ＰＩＮ構造半導体装置の製造方法は図１の横形ＰＩＮ構
造半導体装置の製造方法とほぼ同一であるが、逆メサ部
Ｒ1 、Ｒ3 と逆メサ部Ｒ2 とでその深さが異なるので、
上述のメサ部製造工程を２回行っている点が異なる。
【００１１】なお、上述の実施例においては、メサ部及
び逆メサ部を真性半導体基板表面に形成しているが、他
の形状を形成してもよい。要するに、真性半導体基板表
面にメサ部等の凸状形状及び逆メサ部等の凹状形状を形
成すればよい。また、不純物については、上述の実施例
において、適宜Ｐ形をＮ形に、Ｎ形をＰ形にしてアノー
ド・カソードを交換し得る。また、上述の実施例におい
て、アノード電極、カソード電極のいずれにも接続され
ていない不純物注入領域はリーク電流を防止する役目を
なす。
び逆メサ部を真性半導体基板表面に形成しているが、他
の形状を形成してもよい。要するに、真性半導体基板表
面にメサ部等の凸状形状及び逆メサ部等の凹状形状を形
成すればよい。また、不純物については、上述の実施例
において、適宜Ｐ形をＮ形に、Ｎ形をＰ形にしてアノー
ド・カソードを交換し得る。また、上述の実施例におい
て、アノード電極、カソード電極のいずれにも接続され
ていない不純物注入領域はリーク電流を防止する役目を
なす。
【発明の効果】以上説明したように本発明によれば、真
性半導体基板に凹部を設けているので、横形ＰＩＮ構造
においては動作抵抗を小さくでき、また、縦形ＰＩＮ構
造においてはウエハ割れを防止できる。
性半導体基板に凹部を設けているので、横形ＰＩＮ構造
においては動作抵抗を小さくでき、また、縦形ＰＩＮ構
造においてはウエハ割れを防止できる。
【図１】本発明の第１の実施例としての横形ＰＩＮ構造
半導体装置を示す断面図である。
半導体装置を示す断面図である。
【図２】本発明の第２の実施例としての縦形ＰＩＮ構造
半導体装置を示す断面図である。
半導体装置を示す断面図である。
【図３】従来の横形ＰＩＮ構造半導体装置を示す断面図
である。
である。
１─Ｉ層半導体基板 ２─Ｎ+ 形不純物注入領域 ３、３'、３" ─Ｐ+ 形不純物注入領域 ４、５─酸化層 ６─窒化層 ７─アソード電極 ７’─カソード電極 ８─オーミック金属層 Ｍ1 、Ｍ2 ─メサ部 Ｒ1 、Ｒ2 、Ｒ3 ─逆メサ部
Claims (5)
- 【請求項１】 アノード用及びカソード用の２つの凹部
（Ｒ1 、Ｒ2 ）を表面に設けた真性半導体基板（１）
と、 該各凹部の真性半導体基板内に設けられた互いに反対導
電形の不純物注入アノード及びカソード領域（３、２）
とを具備するＰＩＮ構造半導体装置。 - 【請求項２】 さらに、前記真性半導体基板の裏面に設
けられた一導電形の不純物注入領域（３")を具備する請
求項１に記載のＰＩＮ構造半導体装置。 - 【請求項３】 前記真性半導体基板の裏面に設けられた
不純物注入領域をもアノード領域もしくはカソード領域
とした請求項２に記載のＰＩＮ構造半導体装置。 - 【請求項４】 アノード用もしくはカソード用の凹部
（Ｒ2 ）を設けた真性半導体基板（１）と、 該凹部の真性半導体基板内に設けられた一導電形の不純
物注入アノードもしくはカソード領域（２）と、 前記真性半導体基板の裏面に設けられた前記導電形の反
対導電形の不純物注入カソードもしくはアノード領域
（３")とを具備するＰＩＮ構造半導体装置。 - 【請求項５】 前記真性半導体基板に前記凹部より浅い
凹部（Ｒ1 、Ｒ2 ）を設け、該浅い凹部の真性半導体基
板内に設けられた前記反対導電形の不純物注入領域
（３、３')を具備する請求項４に記載のＰＩＮ構造半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16384993A JPH06350109A (ja) | 1993-06-10 | 1993-06-10 | Ｐｉｎ構造半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16384993A JPH06350109A (ja) | 1993-06-10 | 1993-06-10 | Ｐｉｎ構造半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350109A true JPH06350109A (ja) | 1994-12-22 |
Family
ID=15781929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16384993A Pending JPH06350109A (ja) | 1993-06-10 | 1993-06-10 | Ｐｉｎ構造半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066391A1 (ja) * | 2003-01-20 | 2004-08-05 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| JP2008113000A (ja) * | 2006-10-26 | 2008-05-15 | Samsung Electronics Co Ltd | マクロ及びマイクロ周波数のチューニングが可能な半導体素子及びそれを備えるアンテナと周波数チューニング回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS4966077A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS5251542A (en) * | 1975-10-22 | 1977-04-25 | Japan Storage Battery Co Ltd | Method of connecting adjacent batteries |
| JPS55165685A (en) * | 1979-06-12 | 1980-12-24 | Nec Corp | Microwave diode |
| JPS59101878A (ja) * | 1982-12-01 | 1984-06-12 | Nec Corp | 半導体装置 |
| JPS61104676A (ja) * | 1984-10-29 | 1986-05-22 | Nec Corp | 半導体装置 |
| JPH01262671A (ja) * | 1988-04-14 | 1989-10-19 | Sanyo Electric Co Ltd | Ｐｉｎダイオード及びその製造方法 |
-
1993
- 1993-06-10 JP JP16384993A patent/JPH06350109A/ja active Pending
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