JP2019016738A

JP2019016738A - 半導体装置

Info

Publication number: JP2019016738A
Application number: JP2017134675A
Authority: JP
Inventors: 未浩中川; Mihiro Nakagawa
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2017-07-10
Filing date: 2017-07-10
Publication date: 2019-01-31

Abstract

【課題】半導体装置が備える縦型の半導体素子の損失を低減するとともに、半導体装置が備える半導体基板のクラックを好適に抑制する技術を提供する。【解決手段】半導体装置は、活性領域と前記活性領域の周囲に配置された周辺領域とを有する半導体基板を備えている。前記活性領域に、前記半導体基板の表面と裏面の間に電流を流すことが可能な縦型半導体素子が設けられている。前記裏面には、前記活性領域内に凹部が設けられている。前記凹部内に、金属層が配置されている。前記金属層の裏面が、はんだ接合可能な材料により覆われている。【選択図】図２

Description

本明細書に開示の技術は、半導体装置に関する。

半導体装置の損失を低減するために、半導体基板を薄板化する技術が広く知られている。特許文献１には、半導体ウエハを薄板化する技術が開示されている。半導体ウエハの周辺部には、半導体ウエハの上面から下面まで達する金属層または樹脂層が設けられている。半導体ウエハの外周縁から内周側に向かってクラックが生じた場合、金属層または樹脂層によってクラックが伸展することを抑制することができる。

特開２０１１−１５９８３８号公報

半導体基板の表面と裏面の間に電流を流すことが可能な縦型の半導体素子を備える半導体装置が知られている。縦型の半導体素子では、半導体基板を薄板化することで、損失を低減することができる。他方、半導体基板を薄板化すると、半導体基板の強度が低下するという問題がある。特許文献１の技術では、半導体ウエハの状態においてクラックの進展を抑制することができる。しかしながら、特許文献１の技術では、半導体ウエハを半導体装置に分離した後のことは考慮されていない。このため、半導体ウエハから分離された各半導体装置において、半導体基板が割れやすいという問題があった。本明細書では、半導体装置が備える縦型の半導体素子の損失を低減するとともに、半導体装置が備える半導体基板のクラックを好適に抑制する技術を提供する。

本明細書が開示する半導体装置は、活性領域と前記活性領域の周囲に配置された周辺領域とを有する半導体基板を備えている。前記活性領域に、前記半導体基板の表面と裏面の間に電流を流すことが可能な縦型半導体素子が設けられている。前記裏面には、前記活性領域内に凹部が設けられている。前記凹部内に、金属層が配置されている。前記金属層の裏面が、はんだ接合可能な材料により覆われている。

この半導体装置では、活性領域内の半導体基板の裏面に、凹部が設けられている。このため、凹部が設けられている部分では、活性領域における半導体基板の厚みが、周辺領域における半導体基板の厚みよりも薄い。縦型の半導体素子が動作する際には、活性領域において半導体基板の厚み方向に電流が流れる。なお、凹部内に配置されている金属層は、活性領域と導通する電極として機能する。電流が流れる領域である活性領域において半導体基板の厚みが薄いため、半導体素子の損失を低減することができる。また、周辺領域における半導体基板の厚みは厚いので、半導体基板の強度を確保することができる。さらに、凹部内に配置された金属層によって、半導体基板の強度をさらに向上させることができる。したがって、半導体基板を曲げる方向に応力が加わっても、半導体基板にクラックが生じ難い。このように、この半導体装置では、半導体素子の損失を低減するとともに、半導体基板の強度を確保することができる。

半導体モジュール１０の縦断面図。図１の部分拡大断面図。半導体基板２２の平面図。半導体モジュール１０の製造工程の説明図。半導体モジュール１０の製造工程の説明図。半導体モジュール１０の製造工程の説明図。

図１に示す実施形態の半導体モジュール１０は、上部リードフレーム１２、銅ブロック１６、半導体装置１９、金属層２４、下部リードフレーム３０及び樹脂層３２を有している。半導体装置１９は、半導体基板２２、上部電極層２０、下部電極層２６及び金属層２４を備えている。本実施形態では、半導体基板２２は、炭化ケイ素（ＳｉＣ）によって構成されている。半導体基板２２の表面には、上部電極層２０が設けられている。半導体基板２２の裏面には、金属層２４と下部電極層２６が設けられている。下部電極層２６は、半導体基板２２と金属層２４の裏面を覆っている。上部電極層２０は、はんだ層１８を介して銅ブロック１６の裏面に接続されている。銅ブロック１６の表面は、はんだ層１４を介して上部リードフレーム１２の裏面に接続されている。下部電極層２６は、はんだ層２８を介して下部リードフレーム３０の表面に接続されている。上部リードフレーム１２及び下部リードフレーム３０は、半導体基板２２に通電するための電極板として機能するとともに、半導体基板２２から放熱するための放熱板としても機能する。上部リードフレーム１２、銅ブロック１６、半導体装置１９及び下部リードフレーム３０からなる積層体の側面は、樹脂層３２によって覆われている。

図２は、図１の半導体基板２２の裏面を含む拡大断面図である。図２では、図１における上部電極層２０より上側の構成、はんだ層２８より下側の構成、及び樹脂層３２の図示は省略されていることに留意されたい。また、図３は、半導体基板２２の平面図である。

図２及び図３に示すように、半導体基板２２は、活性領域５０と、活性領域５０の周囲に配置された周辺領域６０とを有する。図示省略しているが、活性領域５０には、複数の半導体素子が形成されている。半導体素子は、半導体基板２２の表面２２ａ（すなわち、上部電極層２０）と裏面２２ｂ（下部電極層２６）の間に電流を流すことが可能な縦型半導体素子である。活性領域５０内に形成される縦型半導体素子の構造としては、特に限定されるものではなく、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のスイッチング素子が挙げられる。図３に示すように、周辺領域６０は、活性領域５０と半導体基板２２の外周端面との間に設けられている。半導体基板２２の外周端面から活性領域５０までの距離ｄ２（図３参照）は、特に限定されるものではないが、例えば１０００μｍ以下である。周辺領域６０には、活性領域５０が形成されていない。すなわち、半導体モジュール１０の通電時には、活性領域５０においては、半導体基板２２の表面２２ａと裏面２２ｂの間に主電流が流れ、周辺領域６０においては、電流があまり流れない。

半導体基板２２の裏面２２ｂには、活性領域５０内に凹部４０が設けられている。本実施形態では、半導体基板２２の裏面２２ｂには、活性領域５０内全域に設けられた凹部４０によって、活性領域５０と周辺領域６０の境界において段差が形成されている。すなわち、活性領域５０における半導体基板２２の厚みは、周辺領域６０における半導体基板２２の厚みよりも薄い。なお、凹部４０の深さ（半導体基板２２の厚み方向における、活性領域５０内の半導体基板２２の裏面２２ｂの位置と、周辺領域６０内の半導体基板２２の裏面２２ｂの位置との距離）ｄ１（図２参照）は、特に限定されるものではないが、例えば１μｍ以上である。

凹部４０内には、金属層２４が配置されている。金属層２４は、凹部４０内に隙間なく充填されている。金属層２４は、熱伝導率の高い材料または電気伝導率の高い材料により構成されている。具体的には、金属層２４は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等により構成されている。

金属層２４の裏面と、周辺領域６０における半導体基板２２の裏面２２ｂに跨る範囲は、下部電極層２６によって覆われている。下部電極層２６は、金属層２４の裏面と、周辺領域６０における半導体基板２２の裏面２２ｂの全域を覆っている。下部電極層２６は、はんだ接合可能な材料により構成されている。具体的には、下部電極層２６は、例えば、Ｃｕ、Ｎｉ、亜鉛（Ｚｎ）、鉛（Ｐｂ）等により構成されている。下部電極層２６の厚みは、特に限定されるものではないが、例えば１００ｎｍ以上である。下部電極層２６は、「はんだ接合可能な材料」の一例である。

本実施形態の半導体装置１９では、活性領域５０内の半導体基板２２の裏面２２ｂに、凹部４０が設けられている。このため、凹部４０が設けられている部分では、活性領域５０における半導体基板２２の厚みが、周辺領域６０における半導体基板２２の厚みよりも薄い。縦型の半導体素子が動作する際には、活性領域５０において半導体基板２２の厚み方向に主電流が流れる。凹部４０内に配置されている金属層２４は、活性領域５０と導通する電極として機能する。主電流が流れる領域である活性領域５０において半導体基板２２の厚みが薄いため、活性領域５０内に形成された半導体素子の損失を低減することができる。

また、周辺領域６０における半導体基板２２の厚みは厚いので、半導体基板２２の強度を確保することができる。さらに、凹部４０内に配置された金属層２４によって、半導体基板２２の強度をさらに向上させることができる。したがって、半導体基板２２を曲げる方向に応力が加わっても、半導体基板２２にクラックが生じ難い。このように、この半導体装置１９では、活性領域５０内に形成された半導体素子の損失を低減するとともに、半導体基板２２の強度を確保することができる。

次に、実施形態の半導体モジュール１０の製造方法について説明する。まず、図４に示すように、素子構造を形成した活性領域５０と、活性領域５０の周囲に配置された周辺領域６０とを有する半導体基板２２を準備する。このとき、半導体基板２２の厚みは、例えば、２００μｍとされる。そして、図５に示すように、半導体基板２２の裏面２２ｂに凹部４０を形成する。凹部４０は、半導体基板２２の周辺領域６０の裏面２２ｂをマスクし、活性領域５０内の裏面２２ｂをエッチングすることにより形成される。

次に、図６に示すように、周辺領域６０における半導体基板２２の裏面２２ｂをマスクし、スパッタリングによって、凹部４０内に金属層２４を形成する。次に、スパッタリングによって、金属層２４の裏面と半導体基板２２の周辺領域６０の裏面２２ｂを覆うように下部電極層２６を形成する（図２参照）。その後、図１に示すように、スパッタリングによって上部電極層２０を形成する。次に、はんだ層１４、１８、２８を介して上部リードフレーム１２、銅ブロック１６、半導体基板２２及び下部リードフレーム３０を積層し、その積層体をリフロー炉で加熱する。すると、はんだ層１４、１８、２８が一旦溶融し、その後に凝固する。その結果、上部リードフレーム１２、銅ブロック１６、半導体基板２２及び下部リードフレーム３０が互いに接合される。その後、積層体の周囲を樹脂層３２で覆うことで、図１に示す半導体モジュール１０が完成する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体モジュール
１２：上部リードフレーム
１４：はんだ層
１６：銅ブロック
１８：はんだ層
１９：半導体装置
２０：上部電極層
２２：半導体基板
２２ａ：表面
２２ｂ：裏面
２４：金属層
２６：下部電極層
２８：はんだ層
３０：下部リードフレーム
３２：樹脂層
４０：凹部
５０：活性領域
６０：周辺領域

Claims

活性領域と前記活性領域の周囲に配置された周辺領域とを有する半導体基板を備えており、
前記活性領域に、前記半導体基板の表面と裏面の間に電流を流すことが可能な縦型半導体素子が設けられており、
前記裏面には、前記活性領域内に凹部が設けられており、
前記凹部内に、金属層が配置されており、
前記金属層の裏面が、はんだ接合可能な材料により覆われている、
半導体装置。