JP4892172B2 - 半導体装置およびその製造方法 - Google Patents
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Description
前記半導体基板の主面に形成された第1導電型の第1半導体層と、
前記第1半導体層上に形成され、前記第1導電型とは逆の第2導電型の複数の第2半導体層と、
前記第2半導体層上に形成された前記第1導電型の複数の第3半導体層と、
平面で隣り合う前記第3半導体層間に形成されたゲート電極と、
前記第3半導体層および前記ゲート電極上に形成された第1絶縁膜と、
平面で隣り合う前記ゲート電極間に配置されるように前記第1絶縁膜に形成され、前記第3半導体層に接する複数の第1溝部と、
平面で隣り合う前記ゲート電極間において、前記第1半導体層内にて前記第2半導体層に接するように形成された前記第1導電型の第4半導体層と、
前記第2半導体層内にて前記第1溝部の底部に接するように形成された前記第2導電型の第5半導体層と、
前記第1溝部の内部に形成され、前記第3半導体層および前記第5半導体層と電気的に接続する第1電極とを有し、
前記第1半導体層および前記第3半導体層は、前記MISFETのソースまたはドレインを形成し、前記第2半導体層はチャネル形成領域を形成し、
前記第4半導体層の不純物濃度は、前記第1半導体層の不純物濃度より高いものである。
(a)半導体基板の主面に第1導電型の第1半導体層を形成する工程と、
(b)前記半導体基板に前記第1導電型とは逆の第2導電型の不純物を導入して前記第1半導体層上に前記第2導電型の第2半導体層を形成する工程と、
(c)前記半導体基板上にゲート電極を形成する工程と、
(d)前記第2半導体層上に前記第1導電型の第3半導体層を形成する工程と、
(e)前記第3半導体層および前記ゲート電極上に第1絶縁膜を形成する工程と、
(f)平面で隣り合う前記ゲート電極間に配置されるように、前記第1絶縁膜に前記第3半導体層に達する複数の第1溝部を形成する工程と、
(g)前記第1溝部の底部から前記第2導電型の不純物を導入し、前記第2半導体層内にて前記第1溝部の底部に接するように前記第2導電型の第5半導体層を形成する工程と、
(h)前記第1溝部の底部から前記第2導電型の不純物を導入し、前記第2半導体層内に前記第5半導体層に接するように前記第2導電型の第6半導体層を形成する工程と、
(i)前記第1溝部の底部から前記第1導電型の不純物を導入し、前記第1半導体層内に前記第5半導体層に接するように前記第1導電型の第4半導体層を形成する工程と、
(j)前記第1溝部の内部に、前記第3半導体層および前記第5半導体層と電気的に接続する第1電極を形成する工程とを含み、
前記第3半導体層は、平面で隣り合う前記第3半導体層間に前記ゲート電極が配置されるように形成し、
前記第4半導体層は、前記第4半導体層の不純物濃度が前記第1半導体層の不純物濃度より高くなるように形成し、
前記第6半導体層は、前記第6半導体層の不純物濃度が前記第5半導体層の不純物濃度より低くなるように形成し、
前記第1半導体層および前記第3半導体層をソースまたはドレインとし、前記第2半導体層をチャネル形成領域とするMISFETを形成するものである。
本実施の形態1の半導体装置は、たとえばソース・ドレイン間の耐圧が約100V以下であるnチャネル型のトレンチゲート型パワーMISFETを有するものである。このような本実施の形態1の半導体装置の製造方法を図1〜図11を用いて工程順に説明する。
本実施の形態2の半導体装置は、前記実施の形態1の半導体装置と同様に、たとえばソース・ドレイン間の耐圧が約100V以下であるnチャネル型のトレンチゲート型パワーMISFETを有するものである。
本実施の形態3の半導体装置は、前記実施の形態1、2の半導体装置と同様に、たとえばソース・ドレイン間の耐圧が約100V以下であるnチャネル型のトレンチゲート型パワーMISFETを有するものである。
本実施の形態4の半導体装置は、たとえばソース・ドレイン間の耐圧が約100V以下であるnチャネル型のプレーナゲート型パワーMISFETを有するものである。
1B n-型単結晶シリコン層(第1半導体層)
3 酸化シリコン膜
5 溝(第2溝部)
6 酸化シリコン膜(第2絶縁膜)
7 多結晶シリコン膜(導電体)
8 ゲート電極
9 酸化シリコン膜
9A キャップ絶縁膜(第1絶縁膜)
10 p-型半導体領域(第2半導体層)
12 n+型半導体領域(第3半導体層)
14 絶縁膜(第1絶縁膜)
14A サイドウォールスペーサ(第1絶縁膜)
15 コンタクト溝(第1溝部)
20 p+型半導体領域(第5半導体層)
21 p型半導体領域(第6半導体層)
22 n型半導体領域(第4半導体層)
23 ソースパッド(ソース電極(第1電極))
101 半導体基板
102 エピタキシャル層
103 チャネル層
104 n型半導体層
105 p型半導体層
106 溝部
107 ゲート酸化膜
108 絶縁膜
109 孔部
110 ゲート電極
CHP チップ領域
GL ゲート配線
GP ゲートパッド
L1、L2、L3 配線
THR 酸化シリコン膜(第3絶縁膜)
Claims (10)
- 複数のMISFETが形成された半導体基板を有する半導体装置であって、
前記半導体基板の主面に形成された第1導電型の第1半導体層と、
前記第1半導体層上に形成され、前記第1導電型とは逆の第2導電型の複数の第2半導体層と、
前記第2半導体層上に形成された前記第1導電型の複数の第3半導体層と、
平面で隣り合う前記第3半導体層間に形成されたゲート電極と、
前記第3半導体層および前記ゲート電極上に形成された第1絶縁膜と、
平面で隣り合う前記ゲート電極間に配置されるように前記第1絶縁膜に形成され、かつ前記第3半導体層に接する複数の第1溝部と、
平面で隣り合う前記ゲート電極間において、前記第1半導体層内に形成され、かつ前記第1溝部の底部に自己整合的に形成された前記第1導電型の第4半導体層と、
前記第2半導体層内にて前記第1溝部の底部に接するように形成され、かつ前記第1溝部の底部に自己整合的に形成された前記第2導電型の第5半導体層と、
前記第4半導体層と前記第5半導体層との間に、前記第4半導体層および前記第5半導体層に接するように形成され、かつ前記第1溝部の底部に自己整合的に形成された前記第2導電型の第6半導体層と、
前記第1溝部の内部に形成され、前記第3半導体層および前記第5半導体層と電気的に接続する第1電極とを有し、
前記第1溝部は、前記半導体基板の主面から前記第3半導体層を貫通するように形成され、
前記第1半導体層および前記第3半導体層は、前記MISFETのソースまたはドレインを形成し、前記第2半導体層はチャネル形成領域を形成し、
前記第4半導体層の不純物濃度は、前記第1半導体層の不純物濃度より高く、
前記第6半導体層の不純物濃度は、前記第5半導体層の不純物濃度より低いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極は、平面で隣り合う前記第1溝部間にて前記半導体基板の主面から前記第2半導体層を貫通するように形成された第2溝部内に形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第5半導体層は前記第1溝部の底部を覆うように、前記第1溝部の底部は前記第5半導体層内に形成されることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記ドレインと前記ソースとの間の耐圧は、100V以下であることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
隣り合う前記MISFETは、1μm以下のピッチで形成されていることを特徴とする半導体装置。 - 複数のMISFETを有する半導体装置の製造方法であって、
(a)半導体基板の主面に第1導電型の第1半導体層を形成する工程、
(b)前記半導体基板に前記第1導電型とは逆の第2導電型の不純物を導入して前記第1半導体層上に前記第2導電型の第2半導体層を形成する工程、
(c)前記半導体基板上にゲート電極を形成する工程、
(d)前記第2半導体層上に前記第1導電型の第3半導体層を形成する工程、
(e)前記第3半導体層および前記ゲート電極上に第1絶縁膜を形成する工程、
(f)平面で隣り合う前記ゲート電極間に配置されるように、前記第1絶縁膜に前記第3半導体層に達する複数の第1溝部を形成する工程、
(g)前記第1溝部の底部から前記第2導電型の不純物を導入し、前記第2半導体層内にて前記第1溝部の底部に接するように前記第2導電型の第5半導体層を形成する工程、
(h)前記第1溝部の底部から前記第2導電型の不純物を導入し、前記第2半導体層内の前記第5半導体層の下部に前記第5半導体層に接するように前記第2導電型の第6半導体層を形成する工程、
(i)前記第1溝部の底部から前記第1導電型の不純物を導入し、前記第1半導体層内の前記第6半導体層の下部に前記第6半導体層に接するように前記第1導電型の第4半導体層を形成する工程、
(j)前記第1溝部の内部に、前記第3半導体層および前記第5半導体層と電気的に接続する第1電極を形成する工程、
を含み、
前記第1溝部は、前記半導体基板の主面から前記第3半導体層を貫通するように形成され、
前記第3半導体層は、平面で隣り合う前記第3半導体層間に前記ゲート電極が配置されるように形成し、
前記第4半導体層は、前記第4半導体層の不純物濃度が前記第1半導体層の不純物濃度より高くなるように形成し、
前記第6半導体層は、前記第6半導体層の不純物濃度が前記第5半導体層の不純物濃度より低くなるように形成し、
前記第1半導体層および前記第3半導体層をソースまたはドレインとし、前記第2半導体層をチャネル形成領域とするMISFETを形成することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(c)工程は、前記(b)工程より前に行い、
(c1)前記半導体基板の主面に第2溝部を形成する工程、
(c2)前記第2溝部内に第2絶縁膜を形成する工程、
(c3)前記第2絶縁膜の存在下で前記第2溝部内に導電体を埋め込み、前記ゲート電極を形成する工程、
を含み、前記第2半導体層は、前記第2溝部が前記第2半導体層を貫通するように形成することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(c)工程は、前記(b)工程より後に行い、
(c1)前記半導体基板の主面に前記第2半導体層を貫通する第2溝部を形成する工程、
(c2)前記第2溝部内に第2絶縁膜を形成する工程、
(c3)前記第2絶縁膜の存在下で前記第2溝部内に導電体を埋め込み、前記ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(h)工程における前記不純物導入時および前記(i)工程における前記不純物導入時には、前記半導体基板の主面に垂直な方向から所定の第1の角度だけ傾いた方向から前記不純物を導入することを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(h)工程における前記不純物導入時および前記(i)工程における前記不純物導入時には、前記半導体基板上に第3絶縁膜を形成し、前記第3絶縁膜を通して前記不純物を導入することを特徴とする半導体装置の製造方法。
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