KR20040067881A

KR20040067881A - 펄스 출력회로, 시프트 레지스터 및 전자기기

Info

Publication number: KR20040067881A
Application number: KR1020040000911A
Authority: KR
Inventors: 나가오소우; 타나다요시푸미; 시오노이리유타카; 미야케히로유키
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2003-01-17
Filing date: 2004-01-07
Publication date: 2004-07-30
Also published as: US8798226B2; CN101674068B; CN101674068A; US6813332B2; US20040140839A1; US20050062515A1; CN100566158C; CN1518221A; TW200416514A; KR101098395B1; US20130251091A1; US20060280279A1; TWI340310B; US7116748B2; JP2004226429A; JP4425547B2

Abstract

단일 도전형의 TFT로 구성되고, 또한 출력신호의 진폭을 정상으로 얻을 수 있는 표시장치의 구동회로를 제공한다. TFT(101, 104)에 펄스가 입력되어 ON되고, 노드 α의 전위가 상승한 후, (VDD-VthN)이 된 점에서 부유상태가 된다. 따라서 TFT(105)가 ON되고, 클록신호가 하이레벨이 됨에 따라 출력노드의 전위가 상승한다. 한편, TFT(105)의 게이트전극의 전위는, 출력노드의 전위상승에 따라, 용량(107)의 동작에 의해 더욱 상승하여, (VDD+ VthN)보다 높아진다. 따라서, 출력노드의 전위는, TFT 105의 임계값에 의해 전압강하 하지 않고 VDD까지 상승한다. 그후, 다음단 출력이 TFT 103에 입력되어 ON되고, 다시 TFT 102, 106 노드 α의 전위는 하강하여 TFT 105가 OFF되어, 출력노드의 전위는 로우 레벨이 된다.

Description

펄스 출력회로, 시프트 레지스터 및 전자기기{PULSE OUTPUT CIRCUIT, SHIFT REGISTER AND ELECTRONIC EQUIPMENT}

본 발명은, 펄스 출력회로, 시프트 레지스터 및 표시장치에 관한 것이다.

최근에, 절연체 상, 특히 유리, 플라스틱 기판 상에 반도체 박막을 사용하여 이루어진 박막 트랜지스터(이하, TFT로 표기한다)를 사용하여 회로를 형성한 표시장치, 특히 액티브 매트릭스형 표시장치의 개발이 진행되고 있다. TFT를 사용하여 형성된 액티브 매트릭스형 표시장치는, 매트릭스 형태로 배치된 수십만 내지 수백만의 화소를 갖고, 각 화소에 배치된 TFT에 의해, 각 화소의 전하를 제어하여 영상을 표시하고 있다.

더구나, 최근의 기술로서, 비정질 TFT 대신에, 전기적 특성이 우수한 폴리실리콘 TFT를 사용하여, 화소를 구성하는 화소 TFT 이외에, 화소부의 주변영역에 TFT를 사용하여 구동회로를 동시에 형성한다고 하는 방식이 발전하고 있어, 장치의 경박단소화, 저소비전력화에 대단히 공헌하며, 그것에 따라, 최근에 그 응용분야의확대가 현저한 휴대정보단말의 표시부 등에는 불가결한 디바이스로 되고 있다.

일반적으로, 표시장치의 구동회로를 구성하는 회로로서는, N형 TFT와 P형 TFT를 조합한 CMOS 회로가 사용되고 있다. CMOS 회로의 특징으로서는, 논리가 반전하는(하이 레벨로부터 로우 레벨, 또는 로우 레벨로부터 하이 레벨) 순간에만 전류가 흐르고, 소정 데이터 유지중에는, 이상적으로는 전류가 흐르지 않기(실제로는, 미소한 누설전류가 존재함) 때문에, 회로 전체에서의 소비전력을 매우 낮게 억제하는 것이 가능한 점, 또한 P형 TFT와 N형 TFT가 서로 상보적이기 때문에, 고속동작이 가능한 점을 들 수 있다.

그러나, 제조공정을 고려하면, CMOS 회로는, 이온도핑공정 등이 복잡해지기 때문에, 그것의 공정수가 증가하여 제조비용에 직접 영향을 주고 있다. 그래서, 종래 CMOS 회로로 구성되었던 회로를, N형 TFT 또는 P형 TFT 중 어느 한쪽의 단일 도전형의 TFT를 사용하여 구성하고, 또한 CMOS 회로와 같은 정도의 고속동작을 실현한 것이 제안되었다(예를 들면, 특허문헌 1 참조).

특허문헌 1에 기재된 회로는, 도 2a∼도 2c에 나타낸 바와 같이, 출력단자에 접속되어 있는 TFT(205)의 게이트전극을, 일시적으로 부유상태로 함으로써 TFT(205)의 게이트와 소스간의 용량결합을 이용하여, 그것의 게이트전극의 전위를, 전원전위보다도 높은 전위로 하는 것이 가능하다. 그 결과, TFT(205)의 임계값에 기인한 전압강하를 생기게 하지 않고, 진폭감쇠가 없는 출력을 얻을 수 있다.

이와 같은 TFT(205)에서의 동작은, 부트스트랩 동작으로서 알려져 있다. 이 동작은, TFT의 임계값에 기인한 전압강하를 생기게 하지 않고, 펄스 출력을 용이하게 한다.

[특허문헌 1]

일본국 특허공개 2002-335153호 공보

도 2b에 나타낸 펄스 출력회로를 참조하여, 출력노드의 전위에 주목한다. 도 2c는, 도 2a에 나타낸 시프트 레지스터의 동작타이밍을 나타낸다. 펄스의 입출력이 없는 기간동안, 도 2b에 나타낸 펄스 출력회로에서, 입력단자 2 및 3의 전위는 로우 레벨이 된다. 즉, TFT 201∼204가 모두 OFF가 된다. 따라서, TFT 205, 206의 게이트전극은 모두 부유상태가 된다.

이때, 입력단자(1), 즉 TFT 205의 제 1 전극인 드레인영역(여기서는, TFT 205의 소스와 드레인영역은, 그 전위가 낮은 쪽을 소스영역, 높은 쪽을 드레인영역으로 표기한다)에는, 클록신호 CK1 또는 CK2가 입력된다. 부유상태가 된 TFT 205의 게이트전극의 전위, 즉 노드 α의 전위는, 드레인영역과의 용량결합에 의해, 클록신호에 따라서, 도 2c에서 도면부호 250으로 표시한 것처럼 노이즈로서 변동된다.

이 전위변동은, 정상적인 펄스의 진폭과 비교하면 훨씬 작기 때문에, 전원전압(VDD-VSS 사이의 전위차)가 큰 경우에는 그 정도는 문제가 되지는 않는다. 요컨대, 이 노이즈와 같은 전위변동에 의해, TFT 205가 오동작할 염려는 작지만, 소비전력 등을 감소하기 위해 저전압동작을 채택하는 경우에, 오동작의 원인이 될 가능성이 있다.

본 발명은, 상술한 과제를 감안하여 이루어진 것으로, 회로 내의 노이즈를 저감하여, 보다 확실한 동작을 보증하는 펄스 출력회로, 및 시프트 레지스터를 제공하는데 주목적이 있다.

도 1은 본 발명의 실시형태를 나타낸 도면,

도 2는 단일 도전형의 TFT으로 구성된 종래의 시프트 레지스터와 펄스 출력회로의 구성을 나타낸 도면,

도 3은 본 발명의 실시예를 나타낸 도면,

도 4는 본 발명의 실시예를 나타낸 도면,

도 5는 본 발명이 적용가능한 전자기기의 예를 나타낸 도면,

도 6은 본 발명의 펄스 출력회로에 있어서, 동작중의 TFT에 대한 스트레스에 관해 나타낸 도면,

도 7은 스트레스 저감을 위한 구성을 추가한 본 발명의 실시예를 나타낸 도면,

도 8은 스트레스 저감을 위한 구성을 추가한 본 발명의 실시예를 나타낸 도면,

도 9는 스트레스 저감을 위한 구성을 추가한 본 발명의 실시예를 나타낸 도면,

도 10은 스트레스 저감을 위한 구성을 추가한 본 발명의 실시예를 나타낸 도면.

*도면의 주요 부분에 대한 부호의 설명*

100 : 펄스 출력회로 107 : 용량수단

110 : 제 1 진폭보상회로 120 : 제 2 진폭보상회로

상술한 과제를 해결하기 위해, 본 발명에서는 이하와 같은 대책을 꾀하였다.

펄스출력이 없는 기간에 노이즈 형태의 전위의 변동이 생기는 원인으로서, TFT 205, 206이 모두 부유상태가 되고, 더구나 이 TFT 205의 드레인영역에, 클록신호 등의 진폭을 갖는 신호의 입력이 있는 점을 들었다.

따라서, 본 발명에 따르면, TFT 205와 같이, 클록신호 등의 진폭을 갖는 신호가 입력된 TFT는, 펄스 출력이 없는 기간에도 ON 또는 OFF로 고정되도록 구성한다.

이때, 본 명세서에서, 표시장치란, 화소에 액정소자를 사용하여 이루어진 액정표시장치 및, 전계발광(EL) 소자를 비롯한 발광소자를 사용하여 이루어진 표시장치를 포함하는 것으로 한다. 표시장치의 구동회로란, 표시장치에 배치된 화소에 영상신호를 입력하여, 영상의 표시를 행하기 위한 처리를 행하는 회로를 가리키며, 시프트 레지스터, 인버터 등을 비롯한 펄스 출력회로나, 앰프 등을 비롯한 증폭회로를 포함하는 것으로 한다.

본 발명의 펄스 출력회로는,

제 1 내지 제 3 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 1 진폭보상회로와,

제 2 진폭보상회로와,

용량수단을 구비한 펄스 출력회로에 있어서,

상기 제 1 및 제 2 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 1 트랜지스터의 게이트전극은, 상기 제 1 진폭보상회로의 출력단자와 전기적으로 접속되며,

상기 제 2 트랜지스터의 게이트전극은, 상기 제 2 진폭보상회로의 출력단자와 전기적으로 접속되고,

상기 제 2 입력단자는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제 2 진폭보상회로의 제 1 입력단자와 각각 전기적으로 접속되며,

상기 제 3 입력단자는, 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 제 2 진폭보상회로의 출력단자는, 상기 제 1 진폭보상회로의 제 2 입력단자와 전기적으로 접속된 것을 특징으로 한다.

본 발명의 펄스 출력회로는,

제 1 내지 제 3 입력단자와,

출력단자와,

제 1 진폭보상회로와,

제 2 진폭보상회로와,

용량수단과,

주사방향 전환회로를 구비한 펄스 출력회로에 있어서,

상기 제 1 트랜지스터의 제 2 전극과, 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 제 2 입력단자는, 상기 주사방향 전환회로를 통해, 상기 제 1 진폭보상회로의 입력단자, 및 상기 제 2 진폭보상회로의 제 1 입력단자 또는 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되며,

상기 제 3 입력단자는, 상기 주사방향 전환회로를 통해, 상기 제 1 진폭보상회로의 입력단자, 및 상기 제 2 진폭보상회로의 제 1 입력단자 또는 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 제 2 진폭보상회로의 출력단자는, 상기 제 1 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 주사방향 전환회로가 제 1 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제 2 진폭보상회로의 제 1 입력단자에 각각 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 2 진폭보상회로의 제 2 입력단자에 입력되며,

상기 주사방향 전환회로가 제 2 상태를 취할 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 2 진폭보상회로의 제 2 입력단자에 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제 2 진폭보상회로의 제 1 입력단자에 각각 입력되는 것을 특징으로 한다.

본 발명의 펄스 출력회로는,

제 1 내지 제 4 입력단자와,

출력단자와,

제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 3 트랜지스터와,

제 1 및 제 2 진폭보상회로와,

용량수단을 구비한 펄스 출력회로에 있어서,

상기 제 1, 제 2 및 제 3 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과, 상기 제 2 트랜지스터의 제 2 전극은, 상기 출력단자와 각각 전기적으로 접속되며,

상기 제 4 입력단자는, 상기 제 3 트랜지스터의 게이트전극과 전기적으로 접속되며,

상기 제 3 트랜지스터의 제 2 전극은, 상기 제 2 트랜지스터의 게이트전극과 전기적으로 접속된 것을 특징으로 한다.

본 발명의 펄스 출력회로는,

제 1 내지 제 3 입력단자와,

출력단자와,

제 2 전원 또는 게이트전극과 전기적으로 접속된 제 1 전극을 포함한 제 3 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 4 트랜지스터와,

상기 제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 5 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 6 트랜지스터와,

용량수단을 구비한 펄스 출력회로에 있어서,

상기 제 1 내지 제 6 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 3 트랜지스터의 제 2 전극과, 상기 제 4 트랜지스터의 제 2 전극 각각은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되며,

상기 제 5 트랜지스터의 제 2 전극과, 상기 제 6 트랜지스터의 제 2 전극 각각은, 상기 제 2 트랜지스터의 게이트전극과 상기 제 4 트랜지스터의 게이트전극에 전기적으로 접속되고,

상기 제 3 트랜지스터의 게이트전극과, 상기 제 6 트랜지스터의 게이트전극 각각은, 상기 제 2 입력단자와 전기적으로 접속되며,

상기 제 5 트랜지스터의 게이트전극은, 상기 제 3 입력단자와 전기적으로 접속된 것을 특징으로 한다.

또한, 상기 펄스 출력회로는, 제 7 트랜지스터를 구비하고, 상기 제 7 트랜지스터의 게이트전극은, 상기 제 2 전원과 전기적으로 접속되며, 상기 제 3 트랜지스터의 출력전극과, 상기 제 1 트랜지스터의 게이트전극 사이에 설치되어도 된다.

또한, 상기 펄스 출력회로는,

게이트전극과 접속된 제 1 전극을 포함한 제 7 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 8 트랜지스터를구비하고,

상기 제 7 트랜지스터는, 상기 제 3 트랜지스터의 출력전극과, 상기 제 1 트랜지스터의 게이트전극 사이에 설치되며,

상기 제 8 트랜지스터의 게이트전극은, 상기 제 2 트랜지스터의 게이트전극과 상기 제 4 트랜지스터의 게이트전극과 각각 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 2 전극은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되어도 된다.

본 발명의 펄스 출력회로는,

제 1 내지 제 3 입력단자와,

출력단자와,

용량수단과,

주사방향 전환회로를 구비한 펄스 출력회로에 있어서,

상기 제 1 내지 제 6 트랜지스터의 채널영역은, 동일 도전형이고,

상기 제 5 트랜지스터의 제 2 전극과, 상기 제 6 트랜지스터의 제 2 전극 각각은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극에 전기적으로 접속되고,

상기 제 3 트랜지스터의 게이트전극과, 상기 제 6 트랜지스터의 게이트전극 각각은, 상기 주사방향 전환회로를 통해, 상기 제 2 입력단자 또는 상기 제 3 입력단자와 전기적으로 접속되며,

상기 제 5 트랜지스터의 게이트전극은, 상기 주사방향 전환회로를 통해, 상기 제 2 입력단자 또는 상기 제 3 입력단자와 전기적으로 접속되고,

상기 주사방향 전환회로가 제 1 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극에 각각 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 5 트랜지스터의 게이트전극에 입력되며,

상기 주사방향 전환회로가 제 2 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 5 트랜지스터의 게이트전극에 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극에 각각 입력되는 것을 특징으로 한다.

또한, 상기 펄스 출력회로는,

게이트전극과 전기적으로 접속된 제 1 전극을 포함한 제 7 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 8 트랜지스터를 구비하고,

상기 제 8 트랜지스터의 게이트전극은, 상기 제 2 트랜지스터의 게이트전극과 상기 제 4 트랜지스터의 게이트전극에 각각 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 2 전극은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되어도 된다.

본 발명의 펄스 출력회로는,

제 1 내지 제 4 입력단자와,

출력단자와,

상기 제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 7 트랜지스터와,

용량수단을 구비한 펄스 출력회로에 있어서,

상기 제 1 내지 제 7 트랜지스터의 채널영역은, 동일 도전형이고,

상기 제 5 트랜지스터의 제 2 전극과, 상기 제 6 트랜지스터의 제 2 전극 및 상기 제 7 트랜지스터의 제 2 전극 각각은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극에 전기적으로 접속되고,

상기 제 5 트랜지스터의 게이트전극은, 상기 제 3 입력단자와 전기적으로 접속되고,

상기 제 7 트랜지스터의 게이트전극은, 상기 제 4 입력단자와 전기적으로 접속된 것을 특징으로 한다.

또한, 상기 펄스 출력회로는, 제 8 트랜지스터를 구비하고, 상기 제 8 트랜지스터의 게이트전극은, 상기 제 2 전원과 전기적으로 접속되며, 상기 제 3 트랜지스터의 출력전극과, 상기 제 1 트랜지스터의 게이트전극 사이에 설치되어도 된다.

또한, 상기 펄스 출력회로는,

제 1 전극에 전기적으로 접속된 게이트전극을 포함한 제 8 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 9 트랜지스터를 구비하되,

상기 제 8 트랜지스터는, 상기 제 3 트랜지스터의 출력전극과, 상기 제 1 트랜지스터의 게이트전극 사이에 설치되며,

상기 제 9 트랜지스터의 게이트전극은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극과 각각 전기적으로 접속되고, 상기 제 9 트랜지스터의 제 2 전극은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되어도 된다.

본 발명에 있어서, 상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 제 2 전극 사이의 용량을 사용하여도 된다.

본 발명에 있어서, 상기 용량수단은, 활성층 재료, 게이트전극 재료 및 배선재료중 어느 하나를 각각 포함하는 제 1 막 및 제 2 막과, 상기 제 1 막 및 제 2 막 사이에 설치된 절연막으로 형성된 용량을 사용하여도 된다.

본 발명의 펄스 출력회로를 복수단 사용하여, 예를 들면 시프트 레지스터가 제공된다.

[실시형태]

도 1a는 본 발명의 복수단의 펄스 출력회로(100)를 사용하여 이루어진 시프트 레지스터를 나타낸다. 이 시프트 레지스터는, 제 1 클록신호 CK1, 제 2 클록신호 CK2, 스타트 펄스 SP에 의해 제어된다. 펄스 출력회로(100)의 구성을 도 1b에 나타낸다. 펄스 출력회로(100)는, TFT 101∼106 및 용량수단(107)을 갖는다. 점선 틀 110으로 둘러싸인 부분은 제 1 진폭보상회로로서, TFT 101, 102로 구성된다. 점선 틀 120으로 둘러싸인 부분은 제 2 진폭보상회로로서, TFT 103, 104로 구성된다.용량수단(107)은, TFT 105의 게이트와 소스 사이에 설치되어 있다. 특허문헌 1에 기재된 종래 예와 비교하여, TFT 102의 접속 및 동작이 다르다.

그 동작에 관해 설명한다. 도 1c에 나타낸 바와 같이, CK1, CK2 및 SP가 펄스 출력회로(100)에 입력된다. 이때, CK1, CK2 및 SP의 신호진폭은, 하이 레벨일 때 VDD, 로우 레벨일 때 VSS(간단함을 위해, VSS=0으로 가정한다)라고 한다. SP가 하이 레벨로 되어, TFT 101, 104가 ON하여, TFT 105의 게이트전극의 전위, 즉 노드 α의 전위는 상승하고, TFT 102, 106의 게이트전극의 전위는 하강한다. TFT 103의 게이트전극은, 이때 로우 레벨이 되어 있어, OFF되어 있다.

TFT 102, 106의 게이트전극의 전위는, VSS까지 하강하여, TFT 102, 106은 OFF된다. 한편, 노드 α의 전위는, VDD-VthN(VthN은 TFT 101∼106의 임계값으로 한다)가 된 점에서, TFT 101이 OFF되어, 노드 α는 부유상태가 된다. 이윽고, SP는 로우 레벨이 되어, TFT 101, 104는 OFF된다.

이때, TFT 105에 대해서, TFT 105의 게이트전극의 전위는, VDD-VthN으로 되어 있다. 여기서, TFT 105의 게이트와 소스간 전압이 그것의 임계값을 상회하고 있는 경우, 즉, VDD_VthN_Vss>VthN이면, TFT 105가 ON된다.

그리고, TFT 105의 드레인영역에 접속되어 있는 입력단자 1의 전위, 즉 CK1의 전위가 상승한다. TFT 105가 ON되어 있기 때문에, 소스와 드레인 사이에 전류가 생겨, 출력노드(SROut1), 즉 TFT 105의 소스영역의 전위가 상승을 시작한다. TFT 105의 게이트와 소스 사이에는 용량수단(107)에 의한 용량결합이 존재하여, 출력노드(SROut1)의 전위상승에 따라, 부유상태로 되어 있는 TFT 105의 게이트전극의 전위가 다시 상승한다. 최종적으로는, TFT 105의 게이트전극의 전위는, VDD+VthN보다도 높아져, 출력노드(SROut1)의 전위는 VDD와 같아진다. 다음단 이후도 마찬가지로, 펄스가 출력된다(SROut2, SROut3).

요컨대, TFT 101∼104를 사용하여 구성되는 진폭보상회로는, 출력단자에 펄스를 출력할 때, TFT 101의 게이트전극의 전위를 일시적으로 부유상태로 하는 것에 의해, 용량결합을 이용하여 전원 VDD보다도 높은 전위를 실현하여, 진폭감쇠가 없는 펄스 출력을 얻기 위해 사용하고 있다. 이 구성은 특별히 한정하지 않고, 일부 종류의 제어용 펄스에 의해, 출력단자에 접속된 TFT의 게이트전극을 부유상태로 할 수 있으면 구성은 자유이다.

SROut1에 대해서, 펄스의 출력후, CK1는 하이 레벨로부터 로우 레벨로 변화한다. 이 변화에 따라, SROut1의 전위도 하강을 시작한다. 한편, CK2가 하이 레벨이 되는 타이밍에서, 전술한 것과 같은 동작이 제 2 단에서도 행해져, SROut2에 펄스가 출력된다. 이 펄스는, 제 1단에서, 입력단자 3에 입력되어, TFT 103이 ON된다. 이에 따라, TFT 102, 106의 게이트전극의 전위가 상승하여 ON된다. 이것에 따라, TFT 105의 게이트전극의 전위, 및 SROut1의 전위가 하강한다. 그후, SROut2의 출력이 하이 레벨로부터 로우 레벨이 되면, TFT 103이 OFF된다. 따라서, TFT 102, 106은, 이 때에 부유상태로 되고, 제 1 단에서는 다음의 SP가 입력될 때까지, 이 상태가 계속된다.

종래 펄스 출력회로에서는, 펄스가 출력되지 않은 기간에, TFT 105의 게이트전극이 부유상태로 되어 있었다. 한편, 본 실시형태에 따르면, 펄스가 출력되지 않은 기간에, TFT 102, 106의 게이트전극이 부유상태가 된다. 이때, TFT 102, 106은 함께 ON된 상태인채 부유상태로 되어 있기 때문에, TFT 105의 게이트전극, 및 출력노드(SROut1)의 전위는, TFT 102, 106을 통해 로우 레벨로 결정된다. 특히, 드레인영역에 CK1가 입력된 TFT 105는, OFF상태로 결정되어 있어, 그것의 게이트전극, 즉 노드 α에서 종래 펄스 출력회로에서와 같은 노이즈가 발생하는 문제점도 없다.

따라서, 도 1c에 나타낸 바와 같이, 노드 α의 전위는, 종래 펄스 출력회로와 비교하여 클록신호의 영향을 받지 않게 된다. 따라서, 회로동작을 더욱 안정한 것으로 할 수 있어, 더욱 더 저전압동작이 예상된다.

[실시예]

이하, 본 발명의 실시예에 관해 기재한다.

(실시예 1)

도 3a 및 도 3b는, 상기 실시형태에서 나타낸 시프트 레지스터에, 주사방향 전환 기능을 부가한 것의 예이다. 도 3a에서, 도 1a에 나타낸 시프트 레지스터에는, 주사방향 전환신호 L/R와 주사방향 전환신호 L/Rb의 입력단자가 추가된다.

도 3b는, 도 3a에서의 펄스 출력회로(300)의 일단의 구성을 나타낸 것이다. 펄스 출력회로 본체의 구성은, 상기 실시형태에 나타낸 도 1b과 같고, 입력단자 2 및 입력단자 3과, 펄스 출력회로 본체 사이에, TFT 311∼314를 사용하여 구성된 주사방향 전환회로(330)를 갖는다.

도 3b에 나타낸 바와 같이, TFT 301, 304의 게이트전극은, TFT 311을 통해입력단자 2와 접속되고, TFT 312를 통해 입력단자 3과 접속되어 있다. TFT 303의 게이트전극은, TFT 313을 통해 입력단자 2와 접속되고, TFT 314를 통해 입력단자 3과 접속되어 있다. TFT 311, 314의 게이트전극에는, 주사방향 전환신호 L/R이 입력되고, TFT 312, 313의 게이트전극에는, 주사방향 전환신호 L/Rb가 입력된다. L/R 및 L/Rb는, 배타적으로 하이 레벨 또는 로우 레벨이 되고, 따라서 본 실시예의 주사방향 전환회로는, 다음의 2개의 상태를 취한다.

첫 번째로, L/R가 하이 레벨, L/Rb가 로우 레벨일 때, TFT 311, 314가 ON되고, TFT 312, 313이 OFF된다. 따라서, TFT 301, 304의 게이트전극에는, 입력단자 2에서 신호가 입력되고, TFT 303의 게이트전극에는, 입력단자 3에서 신호가 입력된다.

두 번째로, L/R이 로우 레벨, L/Rb가 하이 레벨일 때, TFT 312, 313이 ON되고, TFT 311, 314가 OFF된다. 따라서, TFT 301, 304의 게이트전극에는, 입력단자 3에서 신호가 입력되고, TFT 303의 게이트전극에는, 입력단자 2에서 신호가 입력된다.

즉, 여기서 사용된 주사방향 전환회로는, 입력단자 2 및 3 중에서 어느 한쪽에는 전단의 펄스를 입력하고, 다른쪽에는 후단의 펄스를 입력한다고 하는 동작이, 외부 제어에 의해 임의로 선택할 수 있는 것이면 된다. 여기서는, 4개의 TFT 311∼314를 사용하여 구성하였지만, 그것의 구성을 한정하는 것은 아니며, 어디까지나 일례로 한다.

즉, 주사방향 전환회로가 제 1 상태일 때, 펄스의 출력은, 제 1단, 제 2단,…, 최종단의 순서로 되고, 주사방향 전환회로가 제 2 상태일 때, 펄스의 출력은, 최종단, …, 제 2단, 제 1단의 순서가 된다. 본 발명에서는, 간단한 회로의 추가에 의해 이들 기능을 용이하게 부가할 수 있다. 여기서, 본 실시예는, 회로를 N형 TFT를 사용하여 구성한 예로서, P형 TFT을 사용하여 구성하는 것도 가능하다. 후자의 경우에, 신호의 하이 레벨과 로우 레벨의 관계와 TFT의 ON과 OFF의 관계는, 본 실시예와는 반대로 된다는 것은 말할 필요도 없다.

이때, 본 실시예에서 나타낸 주사방향 전환회로는, 단지 일례로서, 다른 구성의 사용에 의해 동일한 기능을 부가하여도 된다.

(실시예 2)

도 4a에 나타낸 바와 같이, 상기 실시형태에서 나타낸 시프트 레지스터에, 초기화 신호(INI)를 부가하는 예에 관해 설명한다.

초기화 신호(INI)는, 도 4b에 나타낸 바와 같이, 새로 설치한 TFT 411의 게이트전극에 입력된다. TFT 411이 ON되면, TFT 406의 게이트전극의 전위가 상승하고, TFT 406이 ON되어 출력노드의 전위가 VSS로 고정된다.

이러한 초기화의 동작을, 샘플링펄스의 출력이 시작되기 전, 즉 전원투입 직후나, 도 4c에 나타낸 바와 같이, 라인기간 450의 일부에 설치된 귀선기간 460 중에 행함으로써, 전단의 출력노드의 전위를 VSS로 고정할 수 있다. 본 발명에서 나타낸 것과 같은 다이내믹회로(적어도 1개의 노드가 부유상태로 되어 동작하는 회로)에 있어서, 스태틱회로와 동일한 동작 신뢰성, 노이즈 내성을 실현하는데에 있어서, 본 실시예에서 나타낸 것과 같은, 노드의 초기화동작 등은 효과적이다.

(실시예 3)

상기 실시형태에서 설명한 펄스 출력회로의 동작중에, TFT 101, 102, 105, 106의 상태에 주목한다(도 6a 참조).

제 k-1단의 펄스 출력회로에서 펄스가 출력되고, 계속해서 제 k단의 펄스 출력회로에서 펄스가 출력될 때의 각 노드의 상태를 도 6b에 나타낸다. 여기서, 점선 틀 601로 둘러싸인 기간, 즉, 제 k단에서, 출력노드(SROutk)의 전위상승에 따라, 부트스트랩 동작이 행해지고 있는 기간에 주목한다.

상기 실시형태에서 설명한 것처럼, 전단(여기서는, 제 k-1단)의 펄스가 출력되어, 제 k단의 입력단자 2에 입력되면, TFT 101이 ON되어, 노드 α의 전위는, (VDD-VthN)까지 상승한다(도 6c 참조). 이 상태에서, TFT 101은, 그것의 게이트와 소스간 전압이 임계값을 하회하기 때문에, OFF된다. 따라서, 노드α는, (VDD-VthN)의 전위로 된 채로, 부유상태가 된다.

이때, 노드 α의 전위가 VDD미만이기 때문에, TFT 101에서, 노드 α와 접속된 측이 소스영역, 전원 VDD와 접속된 측이 드레인영역으로 된다.

이어서, 클록신호(CK1)가 로우 레벨로부터 하이 레벨로 변화하면, TFT 105의 게이트와 소스 사이의 용량결합에 의해, 노드 α의 전위가 (VDD-VthN)로부터 더욱 상승한다. 이때, 노드 α의 전위는, (VDD+ VthN)보다 높은 전위(여기서는, VDD-VthN+ΔV로 표기)까지 상승하므로, 출력단자의 전위가 전압강하를 일으키지 않고, VDD까지 확실히 상승한다(도 6d 참조).

이때, 노드 α의 전위는 VDD보다 크기 때문에, TFT 101에서, 노드 α와 접속된 측이 드레인영역, 전원 VDD와 접속된 측이 드레인영역으로 된다.

TFT 101에서, 도 6c에 도시된 상태에서는 게이트와 소스간 전압은 ｜VthN｜으로, 게이트와 드레인간 전압은 0이다. 도 6d에 도시된 상태에서는, 게이트와 소스간 전압은 ｜VSS-(VDD-VthN+ΔV｜가 되고, 게이트와 드레인간 전압은 ｜VSS-VDD｜가 된다. 따라서, TFT 101에서는, 출력단자에 펄스가 출력되는 순간, 도 6c의 상태에서 도 6d의 상태로 천이함으로써, 게이트와 소스 사이, 게이트와 드레인 사이 모두, 음의 큰 값의 바이어스 전압이 인가되기 때문에 큰 스트레스가 걸려, 열화의 요인이 될 수 있다.

이를 해결하기 위해서, 도 7a에 나타낸 바와 같이, TFT 101의 접속법을 변경한다. 상기 실시형태에서, TFT 101의 소스영역과 드레인영역은, 한쪽이 전원 VDD에, 다른쪽이 노드 α에 접속되어 있지만, 전원 VDD에 접속된 측을, 게이트전극, 즉 입력단자 2와 접속한다.

이 구성에서, 상기와 동일한 동작을 하는 경우, TFT 101의 상태에 관해 설명한다. 도 7b에 나타낸 상태가, 도 6c에 나타낸 상태에 해당하고, 도 7c에 나타낸 상태가, 도 6d에 나타낸 상태에 해당한다. 도 7b에서, TFT 101의 게이트와 소스간 전압은 ｜VthN｜이며, 게이트와 드레인간 전압은, 노드가 접속되어 있기 때문에 항상 0이 된다. 도 7c에서, TFT 101의 게이트와 소스간 전압은 ｜VSS-(VDD-VthN+ΔV｜로 변화하지만, 게이트와 드레인간 전압은 0으로 변화하지 않는다.

따라서, 상기 실시형태에 나타낸 구성에 대해, 게이트와 드레인 사이에 음의 큰 값의 바이어스 전압이 인가되지 않기 때문에, 스트레스로 인한 TFT 101의 열화를 억제할 수 있다.

또한, TFT 101에 인가되는 음의 바이어스 전압에 의한 열화를 억제하는 다른 구성에서는, 도 8a에 나타낸 바와 같이, TFT 101과 TFT 102 사이에, 게이트전극을 전원 VDD에 접속된 TFT 801를 설치하는 구성을 들 수 있다.

이 구성에서, 상기와 동일한 동작을 하는 경우에 관해 설명한다. 도 8b에 나타낸 상태가, 도 7b에 나타낸 상태에 해당하고, 도 8c에 나타낸 상태가, 도 7c에 나타낸 상태에 해당한다. 도 8b에서, TFT 101의 게이트와 소스간 전압은 ｜VthN｜이며, TFT 101의 게이트와 드레인간 전압은, 노드가 접속되어 있기 때문에 항상 0이 된다. TFT 801의 게이트전극의 전위는 VDD이므로, 이 TFT에서 소스와 드레인간의 전압강하는, 여기서는 생기지 않는다. 즉, 노드 α의 전위는, VDD-VthN이 된다.

이어서, 도 8c에 나타낸 상태에서, 노드 α의 전위는 (VDD-VthN+ΔV)까지 상승하지만, TFT 801이 설치된 것에 의해, TFT 101의 소스영역의 전위는, (VDD-VthN) 이상으로는 상승하지 않는다. 요컨대, 도 7c에 나타낸 상태와 비교하여, 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값이 작아진다. TFT 801에서는, 소스영역의 전위는 (VDD-VthN)이고, 드레인영역의 전위는 (VDD-VthN+ΔV)이며, 게이트전극의 전위는 VDD에서 변화하지 않고 유지되기 때문에, TFT 801에서의 음의 바이어스 전압은 작다.

따라서, 도 7a 내지 도 7c에 나타낸 구성과 비교하여, TFT의 게이트와 소스 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스로 인한 TFT 101의 열화를 더욱 더 억제할 수 있다.

도 8a에 설치한 TFT 801은, 도 9a에 TFT 901로서 나타낸 바와 같이, TFT 101의 소스영역과, TFT 105의 게이트전극, 즉 노드 α와의 사이에 설치하더라도, 도 9b 및 도 9c에 나타낸 바와 같이, 동일한 효과를 얻을 수 있다.

더구나, 도 10a에 나타낸 바와 같이, TFT 901의 게이트전극과 드레인전극을 접속하고, 다이오드와 같이 정류성이 있는 구성으로 하여도 된다. 이 구성에서도, 도 10b 및 도 10c에 나타낸 바와 같이, TFT 101의 소스영역의 전위는 VDD-VthN으로 유지되어, 음의 큰 값의 바이어스 전압이 인가되지 않는다.

그러나, 다음단의 펄스가 출력되고, 해당 단의 펄스가 하이 레벨로부터 로우 레벨로 변화할 때, TFT 102가 ON되고, TFT 101의 소스영역의 전위가 VSS가 되더라도, TFT 901의 소스영역으로부터 드레인영역으로의 전류는 생기지 않기 때문에, 노드 α에 저장된 전하를 방전하는 경로가 없다. 이를 해결하기 위해, 여기서는, TFT 1001을 설치하는 것에 의해, 다음단의 펄스 출력에 의해, TFT 1001가 ON되어, 노드 α의 전위를 하강시키도록 하고 있다.

(실시예 4)

실시형태 및 실시예 1, 2에서 나타낸 구성에 따르면, 회로는 모두 N형 TFT를 사용하여 구성되었지만, 단일 도전형의 TFT를 사용한다는 점에서, P형 TFT만을 사용하여 동일한 구성으로 하여도 된다. 후자의 경우에, 도시하지 않았지만, TFT의 접속은 동일하여도 되고, 전원전위의 고저를 실시형태 및 실시예 1, 2의 경우와는 반대로 할 수 있다. 마찬가지로, 입력되는 신호의 하이 레벨 및 로우 레벨도 모두 반전된다.

(실시예 5)

본 발명은, 다양한 전자기기에 사용하고 있는 표시장치의 제조에 적용 가능하다. 이러한 전자기기에는, 휴대정보단말(전자 노트북, 모바일 컴퓨터 등), 비디오카메라, 디지털카메라, 퍼스널컴퓨터, 텔레비젼, 휴대전화 등을 들 수 있다. 그것들의 일례를 도 5a 내지 도 5g에 나타낸다.

도 5a는 액정디스플레이(LCD)로서, 하우징(3001), 지지대(3002), 표시부(3003) 등으로 구성된다. 본 발명은, 표시부(3003)에 적용 가능하다.

도 5b는 비디오카메라로서, 본체(3011), 표시부(3012), 음성입력부(3013), 조작스위치(3014), 배터리(3015), 화상 수신부(3016) 등으로 구성된다. 본 발명은, 표시부(3012)에 적용 가능하다.

도 5c는 노트북 형태의 퍼스널컴퓨터로서, 본체(3021), 하우징(3022), 표시부(3023), 키보드(3024) 등으로 구성된다. 본 발명은, 표시부(3023)에 적용 가능하다.

도 5d는 휴대정보단말로서, 본체(3031), 스타일러스(3032), 표시부(3033), 조작버튼(3034), 외부 인터페이스(3035) 등으로 구성된다. 본 발명은, 표시부(3033)에 적용 가능하다.

도 5e는 음향재생장치, 구체적으로는 차량탑재용 오디오장치로서, 본체(3041), 표시부(3042), 조작스위치(3043, 3044) 등으로 구성된다. 본 발명은 표시부(3042)에 적용 가능하다. 또한, 본 실시예에서는 차량탑재용 오디오장치를 예로 들었지만, 휴대형 또는 가정용의 오디오장치에 사용하여도 된다.

도 5f는 디지털카메라로서, 본체(3051), 표시부(A)(3052), 접안부(3053), 조작스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성된다. 본 발명은, 표시부(A)(3052) 및 표시부(B)(3055)에 적용 가능하다.

도 5g는 휴대전화로서, 본체(3061), 음성출력부(3062), 음성입력부(3063), 표시부(3064), 조작스위치(3065), 안테나(3066) 등으로 구성된다. 본 발명은, 표시부(3064)에 적용 가능하다.

이때, 본 실시예에 나타낸 예는 극히 일례이고, 본 발명의 용도는 상기 내용으로 한정되지 않는다.

본 발명에 의하면, 표시장치의 구동회로 및 화소부를, 단일 도전형의 TFT만으로 구성할 수 있어, 표시장치의 제조공정을 감소시킴으로써, 저비용화, 수율의 향상에 기여하여, 보다 저가에 표시장치의 공급이 가능해진다.

Claims

제 1 내지 제 3 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 1 진폭보상회로와,

제 2 진폭보상회로와,

용량수단을 구비하고,

상기 제 1 및 제 2 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 1 트랜지스터의 게이트전극은, 상기 제 1 진폭보상회로의 출력단자와 전기적으로 접속되며,

상기 제 2 트랜지스터의 게이트전극은, 상기 제 2 진폭보상회로의 출력단자와 전기적으로 접속되고,

상기 제 2 입력단자는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제2 진폭보상회로의 제 1 입력단자에 각각 전기적으로 접속되며,

상기 제 3 입력단자는, 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 제 2 진폭보상회로의 출력단자는, 상기 제 1 진폭보상회로의 제 2 입력단자와 전기적으로 접속된 것을 특징으로 하는 펄스 출력회로.
제 1 내지 제 3 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 1 진폭보상회로와,

제 2 진폭보상회로와,

용량수단과,

주사방향 전환회로를 구비하고,

상기 제 1 및 제 2 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과, 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 1 트랜지스터의 게이트전극은, 상기 제 1 진폭보상회로의 출력단자와 전기적으로 접속되며,

상기 제 2 트랜지스터의 게이트전극은, 상기 제 2 진폭보상회로의 출력단자와 전기적으로 접속되고,

상기 제 2 입력단자는, 상기 주사방향 전환회로를 통해, 상기 제 1 진폭보상회로의 제 1 입력단자, 및 상기 제 2 진폭보상회로의 제 1 입력단자 또는 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되며,

상기 제 3 입력단자는, 상기 주사방향 전환회로를 통해, 상기 제 1 진폭보상회로의 입력단자, 및 상기 제 2 진폭보상회로의 제 1 입력단자 또는 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 제 2 진폭보상회로의 출력단자는, 상기 제 1 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 주사방향 전환회로가 제 1 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제 2 진폭보상회로의 제 1 입력단자에 각각 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 2 진폭보상회로의 제 2 입력단자에 입력되며,

상기 주사방향 전환회로가 제 2 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 2 진폭보상회로의 제 2 입력단자에 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제 2 진폭보상회로의 제 1 입력단자에 각각 입력되는 것을 특징으로 하는 펄스 출력회로.
제 1 내지 제 4 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 3 트랜지스터와,

제 1 진폭보상회로와,

제 2 진폭보상회로와,

용량수단을 구비하고,

상기 제 1, 제 2 및 제 3 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 1 트랜지스터의 게이트전극은, 상기 제 1 진폭보상회로의 출력단자와 전기적으로 접속되며,

상기 제 2 트랜지스터의 게이트전극은, 상기 제 2 진폭보상회로의 출력단자와 전기적으로 접속되고,

상기 제 2 입력단자는, 상기 제 1 진폭보상회로의 제 1 입력단자 및 상기 제 2 진폭보상회로의 제 1 입력단자에 각각 전기적으로 접속되며,

상기 제 3 입력단자는, 상기 제 2 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 제 2 진폭보상회로의 출력단자는, 상기 제 1 진폭보상회로의 제 2 입력단자와 전기적으로 접속되고,

상기 제 4 입력단자는, 상기 제 3 트랜지스터의 게이트전극과 전기적으로 접속되며,

상기 제 3 트랜지스터의 제 2 전극은, 상기 제 2 트랜지스터의 게이트전극과 전기적으로 접속된 것을 특징으로 하는 펄스 출력회로.
제 1 내지 제 3 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 2 전원 또는 게이트전극과 전기적으로 접속된 제 1 전극을 포함한 제 3 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 4 트랜지스터와,

상기 제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 5 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 6 트랜지스터와,

용량수단을 구비하고,

상기 제 1 내지 제 6 트랜지스터의 채널영역은 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 3 트랜지스터의 제 2 전극과 상기 제 4 트랜지스터의 제 2 전극 각각은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되며,

상기 제 5 트랜지스터의 제 2 전극과 상기 제 6 트랜지스터의 제 2 전극 각각은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극에 전기적으로 접속되고,

상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극 각각은, 상기 제 2 입력단자와 전기적으로 접속되며,

상기 제 5 트랜지스터의 게이트전극은, 상기 제 3 입력단자와 전기적으로 접속된 것을 특징으로 하는 펄스 출력회로.
제 1 내지 제 3 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 2 전원 또는 게이트전극과 전기적으로 접속된 제 1 전극을 포함한 제 3 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 4 트랜지스터와,

상기 제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 5 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 6 트랜지스터와,

용량수단과,

주사방향 전환회로를 구비하고,

상기 제 1 내지 제 6 트랜지스터의 채널영역은, 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 3 트랜지스터의 제 2 전극과 상기 제 4 트랜지스터의 제 2 전극 각각은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되며,

상기 제 5 트랜지스터의 제 2 전극과 상기 제 6 트랜지스터의 제 2 전극 각각은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극에 전기적으로 접속되고,

상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극 각각은, 상기 주사방향 전환회로를 통해, 상기 제 2 입력단자 또는 상기 제 3 입력단자와 전기적으로 접속되며,

상기 제 5 트랜지스터의 게이트전극은, 상기 주사방향 전환회로를 통해, 상기 제 2 입력단자 또는 상기 제 3 입력단자와 전기적으로 접속되고,

상기 주사방향 전환회로가 제 1 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극에 각각 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 5 트랜지스터의 게이트전극에 입력되며,

상기 주사방향 전환회로가 제 2 상태에 있을 때, 상기 제 2 입력단자에 입력된 신호는, 상기 제 5 트랜지스터의 게이트전극에 입력되고, 상기 제 3 입력단자에 입력된 신호는, 상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극에 각각 입력되는 것을 특징으로 하는 펄스 출력회로.
제 1 내지 제 4 입력단자와,

출력단자와,

상기 제 1 입력단자와 전기적으로 접속된 제 1 전극을 포함한 제 1 트랜지스터와,

제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 2 트랜지스터와,

제 2 전원 또는 게이트전극과 전기적으로 접속된 제 1 전극을 포함한 제 3 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 4 트랜지스터와,

상기 제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 5 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 6 트랜지스터와,

상기 제 2 전원과 전기적으로 접속된 제 1 전극을 포함한 제 7 트랜지스터와,

용량수단을 구비하고,

상기 제 1 내지 제 7 트랜지스터의 채널영역은, 동일 도전형이고,

상기 제 1 트랜지스터의 제 2 전극과 상기 제 2 트랜지스터의 제 2 전극 각각은, 상기 출력단자와 전기적으로 접속되며,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 상기 제 1 트랜지스터의 제 2 전극 사이에 설치되고,

상기 제 3 트랜지스터의 제 2 전극과 상기 제 4 트랜지스터의 제 2 전극 각각은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속되며,

상기 제 5 트랜지스터의 제 2 전극, 상기 제 6 트랜지스터의 제 2 전극 및 상기 제 7 트랜지스터의 제 2 전극 각각은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극과 전기적으로 접속되고,

상기 제 3 트랜지스터의 게이트전극과 상기 제 6 트랜지스터의 게이트전극 각각은, 상기 제 2 입력단자와 전기적으로 접속되며,

상기 제 5 트랜지스터의 게이트전극은, 상기 제 3 입력단자와 전기적으로 접속되고,

상기 제 7 트랜지스터의 게이트전극은, 상기 제 4 입력단자와 전기적으로 접속된 것을 특징으로 하는 펄스 출력회로.
제 4 항 또는 제 5 항에 있어서,

제 7 트랜지스터를 더 구비하고,

상기 제 7 트랜지스터의 게이트전극은, 상기 제 2 전원과 전기적으로 접속되며,

상기 제 7 트랜지스터는, 상기 제 3 트랜지스터의 출력전극과 상기 제 1 트랜지스터의 게이트전극 사이에 설치된 것을 특징으로 하는 펄스 출력회로.
제 6 항에 있어서,

제 8 트랜지스터를 더 구비하고,

상기 제 8 트랜지스터의 게이트전극은, 상기 제 2 전원과 전기적으로 접속되며,

상기 제 8 트랜지스터는, 상기 제 3 트랜지스터의 출력전극과 상기 제 1 트랜지스터의 게이트전극 사이에 설치된 것을 특징으로 하는 펄스 출력회로.
제 4 항 또는 제 5 항에 있어서,

게이트전극과 접속된 제 1 전극을 포함한 제 7 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 8 트랜지스터를 더 구비하고,

상기 제 7 트랜지스터는, 상기 제 3 트랜지스터의 출력전극과 상기 제 1 트랜지스터의 게이트전극 사이에 설치되며,

상기 제 8 트랜지스터의 게이트전극은, 상기 제 2 트랜지스터의 게이트전극과 상기 제 4 트랜지스터의 게이트전극에 각각 전기적으로 접속되고,

상기 제 8 트랜지스터의 제 2 전극은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속된 것을 특징으로 하는 펄스 출력회로.
제 6 항에 있어서,

게이트전극과 접속된 제 1 전극을 포함한 제 8 트랜지스터와,

상기 제 1 전원과 전기적으로 접속된 제 1 전극을 포함한 제 9 트랜지스터를 더 구비하고,

상기 제 8 트랜지스터는, 상기 제 3 트랜지스터의 출력전극과 상기 제 1 트랜지스터의 게이트전극 사이에 설치되며,

상기 제 9 트랜지스터의 게이트전극은, 상기 제 2 트랜지스터의 게이트전극 및 상기 제 4 트랜지스터의 게이트전극에 각각 전기적으로 접속되고,

상기 제 9 트랜지스터의 제 2 전극은, 상기 제 1 트랜지스터의 게이트전극과 전기적으로 접속된 것을 특징으로 하는 펄스 출력회로.
제 1 항 내지 제 6 항, 제 8 항 및 제 10 항 중 어느 한 항에 있어서,

상기 용량수단은, 상기 제 1 트랜지스터의 게이트전극과 제 2 전극 사이의 용량을 사용하는 것을 특징으로 하는 펄스 출력회로.
제 1 항 내지 제 6 항, 제 8 항 및 제 10 항 중 어느 한 항에 있어서,

상기 용량수단은, 활성층 재료, 게이트전극 재료 및 배선재료중 어느 하나를 각각 포함하는 제 1 막 및 제 2 막과, 상기 제 1 막과 상기 제 2 막 사이에 설치된 절연막으로 형성된 용량을 사용하는 것을 특징으로 하는 펄스 출력회로.
청구항 1 내지 6, 청구항 8 및 청구항 10 중 어느 하나에 기재된 펄스 출력회로를 복수단 구비한 것을 특징으로 하는 시프트 레지스터.
청구항 1 내지 6, 청구항 8 및 청구항 10 중 어느 하나에 기재된 펄스 출력회로를 사용한 것을 특징으로 하는 전자기기.