KR20040065560A - 전계 효과 트랜지스터 디바이스 - Google Patents
전계 효과 트랜지스터 디바이스 Download PDFInfo
- Publication number
- KR20040065560A KR20040065560A KR10-2004-7007430A KR20047007430A KR20040065560A KR 20040065560 A KR20040065560 A KR 20040065560A KR 20047007430 A KR20047007430 A KR 20047007430A KR 20040065560 A KR20040065560 A KR 20040065560A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- drain
- capacitor electrode
- field effect
- effect transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 230000005669 field effect Effects 0.000 title claims abstract description 62
- 239000003990 capacitor Substances 0.000 claims abstract description 146
- 230000004888 barrier function Effects 0.000 claims abstract description 22
- 230000005684 electric field Effects 0.000 claims abstract description 22
- 238000007493 shaping process Methods 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 21
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 24
- 210000000746 body region Anatomy 0.000 description 13
- 238000009413 insulation Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 소스 영역(33), 드레인 영역(14) 및 드레인 드리프트 영역(11)을 포함하는 전계 효과 트랜지스터 디바이스(1)에 관한 것이며, 상기 디바이스는 상기 드리프트 영역(11)에 인접하여 있는 전계 형성 영역(a field shaping region)(20)을 포함하되, 상기 전계 형성 영역(20)은 사용 시에 전압이 상기 소스 영역(33)과 상기 드레인 영역(14) 간에 인가되고 상기 디바이스가 비도전성 상태일 때 실질적으로 일정한 전계가 상기 전계 형성 영역(20) 및 이 영역에 인접하는 드리프트 영역(11)에서 생성된다. 진성 반도체인 상기 전계 형성 영역(20)은 제 1 캐패시터 전극 영역(21)과 제 2 캐패시터 전극 영역(22) 간의 캐패시터 유전체 영역(20)으로서 기능하고, 상기 제 1 캐패시터 전극 영역(21)과 상기 제 2 캐패시터 전극 영역(22)은 상기 유전체 영역(20)의 인접하는 각각의 단부이며 서로 다른 전자 에너지 장벽을 갖는다. 상기 제 1 캐패시터 전극 영역(21)과 상기 제 2 캐패시터 전극 영역(22)은 서로 다른 도전성 타입의 반도체 영역이거나 이들은 반도체 영역(21) 및 쇼트키 장벽 영역(224, 도 4 참조)일 수 있다. 이 디바이스는 특히 고전압 또는 저전압 DC 전력 애플리케이션에서 적합한 절연 게이트 디바이스(1,13,15,17,171,171,19,12)이거나 RF 애플리케이션에서 적합한 쇼트키 게이트 디바이스(181,182,183)일 수 있다.
Description
전계 효과 트랜지스터의 전압 차단 능력은 도펀트 농도를 감소시키고 드레인 드리프트 영역의 크기를 증가시킴으로써 증가될 수 있다. 그러나, 이는 또한 이 디바이스가 도전성 상태일 때 이 디바이스를 통한 다수 전하 캐리어 경로의 저항 및 길이를 증가시킨다. 이는 이 디바이스를 통한 다수 전하 캐리어에 대한 전류 경로의 직렬 저항 및 이에 따른 이 전계 효과 트랜지스터 디바이스의 온 저항이 대략적으로 요구된 항복 전압의 제곱에 비례하여 증가함을 의미한다.
미국 특허 제 4,754,310 호는 본 명세서에서 참조로서 인용되며(필립스 참조 번호 PHB32740) 반대되는 도전성 타입을 갖는 제 2 영역과 함께 개재된 한 도전성 타입의 제 1 영역으로 형성된 구역으로서 드레인 드리프트 영역을 제공함으로써 상기의 문제를 다루고 있는데 여기서 상기 제 1 영역과 제 2 영역의 크기 및 도펀트 농도는 상기 디바이스가 전압 차단 모드로 동작하고 상기 구역의 자유 전하 캐리어가 공핍될 때에 상기 제 1 영역 및 제 2 영역 내의 단위 면적 당 공간 전하가 이 공간 전하로부터 기인되는 전계가 어밸런치 항복 현상이 발생할 수 있는 임계 전계 강도보다 작도록 하는 정도로 균형을 이루도록 된다. 이로써, 제 1 영역과 제 2 영역으로 하지 않을 때 요구되는 것보다 높은 도핑 농도와 이로써 낮은 저항을 개별적으로 갖는 두 개의 개재된 반도체 영역을 사용하여서 이 제 1 영역과 제 2 영역의 직렬 저항 및 따라서 디바이스의 온 저항이 감소되면서 필요한 항복 전압 특성을 획득할 수 있다.
미국 특허 제 4,654,310를 사용하여 최상의 결과를 얻기 위해서는, 드레인 드리프트 영역 내의 각 폴(pole) 간의 전하 균형이 정확하게 되어야 한다. 말하자면, 제 1 도전성 타입과 이에 반대되는 도전성 타입의 두 개의 개재된 영역의 접합부에 수직으로의 도핑 농도의 적분값이 약 2*1012cm-2과 동일한 값을 가져야 한다. 집적 회로 처리 기술에서 이렇게 정확하게 도핑 레벨을 구현하는 것은 쉽지 않으며 두 영역 중 어느 한 영역에서 도핑 농도의 작은 변화가 발생해도 드레인 드리프트 영역을 따라서 요구된 전하 균형 정도로부터 큰 편차가 유발되며 디바이스의 항복 전압은 이에 따라서 크게 감소한다.
본 명세서에서 참조로서 인용되는 WO 01/59847로서 공개된 국제 특허 출원(필립스 참조 번호 PHNL 000066)은 종형 고전압 절연 게이트 전계 효과 디바이스의 경우에 항복 전압과 온 저항의 절충 관계를 개선하는 다른 방법을 제공한다. 전계 형성 영역은 바디 영역에서 드레인 영역까지 드레인 드리프트 영역을 통해서 연장된다. 이 전계 형성 영역은, 디바이스가 도전성 상태가 아니고 전압이 주 전극들 간에 인가되어 드레인 드리프트 영역 내에서 드레인 영역을 향하여 공핍 영역이 연장되게 하여 디바이스의 항복 전압을 증가시킬 때에, 소스 영역으로부터의 전류 누설 경로를 제공하는 반절연성(semi-insulative) 또는 저항성 영역이다. 이 저항성 경로를 따르는 작은 누설 전류는 이 경로를 따라서 선형 전압 강하가 발생하게 한다. 따라서, 실질적으로 일정한 수직 전계가 이 경로를 따라서 그리고 이에 따라 그에 인접하는 드레인 드리프트 영역에서 생성되는데 이러한 현상으로 인해서 항복 전압이 이 전계 형성 영역이 존재하지 않는 경우에 발생할 수 있는 불균일한 전계의 경우의 항복 전압보다 크게 된다. 따라서, 미국 특허 제 4,754,310 호의 경우, 소정의 요구된 항복 전압을 위해서, 드레인 드리프트 영역의 도핑 농도를 증가시키고 따라서 통상적인 디바이스에 비해서 이 디바이스의 온 저항을 감소시킬 수 있다.
발명의 개요
본 발명의 목적은 드레인 드리프트 영역에 인접하는 전계 형성 영역을 구비할 뿐만 아니라 실질적으로 일정한 전계가 이 전계 형성 영역에서 여러 상이한 방식에 의해서 그리고 여러 상이한 구조에 의해서 생성되는 전계 효과 트랜지스터 반도체 디바이스를 제공하는 것이다.
본 발명에 따라서, 소스 영역, 드레인 영역 및 드레인 드리프트 영역을 포함하는 전계 효과 트랜지스터 디바이스가 제공되며, 이 디바이스는 드리프트 영역에 인접하여 있는 전계 형성 영역을 구비하며 상기 전계 형성 영역은 사용시에 전압이 소스 영역과 드레인 영역 간에 인가되고 이 디바이스가 비도전성 상태일 때 실질적으로 일정한 전계가 상기 전계 형성 영역에서 그리고 이에 따라 그에 인접하는 드리프트 영역에서 생성되도록 구성되며, 상기 전계 형성 영역은 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 간의 캐패시터 유전체 영역으로서 기능하고, 상기 제 1 캐패시터 전극 영역과 상기 제 2 캐패시터 전극 영역은 상기 유전체 영역의 인접하는 각각의 단부이며 서로 다른 전자 에너지 장벽을 갖는다.
실질적으로 일정한 전계는 소정의 전압에서 전계 형성 영역 및 이에 따라 그에 인접하는 드리프트 영역에서 생성된 최대 전계가 이 디바이스의 항복 전압이 비교적 보다 커졌기 때문에 상기 전계 형성 영역이 존재하지 않을 경우와 비교하여 감소됨을 의미한다. 이 감소된 최대 전계는 전계 형성 영역 및 드리프트 영역의 길이를 따라 존재하는 전계의 적분값이 증가되는 것과 이로써 보다 커진 항복 전압과 연관된다. 상기 전계 형성 영역 및 이에 인접하는 드리프트 영역을 따라 존재하지만 디바이스의 기하 구조를 포함하는 다수의 요인에 의존하는 완전하게 균일한 전계를 가질 수 있으며 여기서 상기 요인은 가령 드리프트 영역의 길이를 따라 존재하는 전계 형성 영역의 길이 및 상기 전계 형성 영역이 상기 드리프트 영역의 폭을 가로질러 영향을 미치는 정도를 포함한다.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역의 전자 에너지 장벽이 서로 다르며 이로써 사용 시에 전압이 소스 영역과 드레인 영역 간에 인가되고 디바이스가 비도전성 상태일 때 상기 전계 형성 영역은 저항성 영역보다는 캐패시터 유전체 영역으로 작용하며 이 전계 형성 영역에서는 어떠한 공간 전하도 실질적으로 존재하지 않으며, 드레인 드리프트 영역 내부에서는 이 드레인 드프트 영역과 함께 제 1 캐패시터 전극 영역 내의 공간 전하와 제 2 캐패시터 전극 영역 내의 공간 전하 간의 전하 균형이 존재한다. 말하자면, 드레인 드리프트 영역 내의 전하와 제 1 캐패시터 전극 영역 내의 전하를 더한 전하는 제 2 캐패시터 전극 영역의 전하를 보상한다. 인가된 전압은 WO 01/59847에서 개시된 구성에서 제공된 전계 형성 영역을 통해 인가된 누설 전류을 생성하기 보다는 본 발명에서처럼 전계 형성 영역 내에 실질적으로 일정한 전계를 용량성으로 생성한다. 또한, 드리프트 영역의 길이를 따라 존재하는 두 개의 반대되는 도전성 타입의 영역 간의 정확한 전하 균형을 제공하는 미국 특허 제 4,754,310의 구성이 가지고 있는 문제는 본 발명의 구성에서는 발생하지 않는다.
본 발명에 따른 디바이스에서, 캐패시터 유전체 영역은 진성 반도체 물질이거나 드리프트 영역보다 약하게 도핑된 외인성 반도체 물질이거나 가령 산소 도핑된 다결정 실리콘과 질소 도핑된 다결정 실리콘 중 하나를 포함하는 반절연성 물질일 수 있다.
본 발명에 따른 디바이스에서, 캐패시터 유전체 영역은 절연성 영역에 의해서 드레인 드리프트 영역으로부터 분리된다. 이 절연성 영역은 캐패시터 유전체 영역과 드레인 드리프트 영역 간의 전기 전도를 억제하며 이는 계면 상태와 관련된디바이스 성능에서 특히 유리하다. 이상적이지 않는 계면으로 인해서 기생 전하가 포함될 수도 있다. 이러한 계면 상태는 절연층에 의해서 감소된다. 그러나, 드리프트 영역에서 생성된 전계는 이 절연성 영역이 없는 경우에 본 발명의 목적을 성취하는데 있어서 충분하게 균일하다.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역은 제 1 도전성 타입을 갖는 반도체 영역이며 제 1 캐패시터 전극 영역은 상기 제 1 도전성 타입에 반대되는 제 2 도전성 타입을 갖는 반도체 영역이다. 이 경우에 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 간의 서로 다른 전자 에너지 장벽은 두 개의 반도체 도전성 타입 간의 서로 다른 일함수에 의해서 제공된다. 이와 달리, 제 1 캐패시터 전극 영역은 반도체 영역이며 제 2 캐패시터 전극 영역은 쇼트키 장벽 영역일 수 있다. 이 경우에 제 1 캐패시터 전극 영역의 일함수는 제 1 캐패시터 전극 쇼트키 장벽 영역의 쇼트키 전자 에너지 장벽과 다른 전자 에너지 장벽이다. 이 두 경우에 제 1 캐패시터 전극 반도체 영역은 드레인 영역과 동일한 도전성 타입을 갖는다.
본 발명에 따른 디바이스에서, 트랜지스터는 절연 게이트 전계 효과 트랜지스터이다. 이는 트렌치 게이트 트랜지스터일 수 있는 종형 트랜지스터이다.
WO 01/59847에서 개시된 발명은 종형 고전압 절연 게이트 전계 효과 디바이스와 연관된다. 본 발명에 따라서 규정된 종형 트렌치 게이트 트랜지스트 디바이스는 200 볼트 이상의 항복 전압을 갖는 고전압 디바이스이며 여기서 이 디바이스의 온 저항은 주로 드레인 드리프트 영역의 저항에 의해서 결정된다. 그러나, 이후에 설명될 이유들로 인해서, 본 발명에 따른 종형 트렌치 게이트 디바이스는 각기 약 200 볼트 이하 또는 약 50 볼트 이하의 항복 전압을 갖는 매체 또는 저전압 디바이스일 수 있다. 50 볼트 이하의 항복 전압의 경우, 디바이스의 온 저항은 주로 채널 수용 영역의 저항에 의해서 결정된다. 이러한 매체 또는 저전압 디바이스에서 이후에 설명될 이유들로 인해서 트랜지스터의 게이트 대 드레인 전하를 줄이기 위해서 트렌치 게이트의 바닥에서의 게이트 절연부가 채널 수용 영역에 인접하는 게이트 절연부보다 큰 것이 바람직하다. 이 경우에 트렌치 게이트의 바닥에 있는 게이트 절연부는 채널 수용 영역에 인접하는 게이트 절연부와 동일한 물질이지만 두께는 보다 크다.
트랜지스터가 절연 게이트 전계 효과 트랜지스터인 본 발명에 따른 디바이스에서, 이 트랜지스터는 상기 디바이스의 상부 주요 표면 아래에 존재하는 드리프트 영역, 드레인 영역 및 소스 영역을 갖는 횡형 트랜지스터이며, 평면 절연 게이트가 상기 상부 주요 표면 위에 존재하며, 캐패시터 유전체 영역 및 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 상기 상부 주요 표면 위에 존재한다. 이와 달리, 상기 절연 게이트 전계 효과 트랜지스터는 디바이스의 상부 주요 표면 아래에 존재하는 드레인 드리프트 영역, 드레인 영역 및 소스 영역을 구비한 횡형 트랜지스터이며 상기 드레인 드리프트 영역은 다수의 횡적으로 이격된 부분으로 분할되며 상기 캐패시터 유전체 영역은 상부 주요 표면 아래에 존재하면서 다수의 횡적으로 이격된 부분을 포함하되, 상기 이격된 유전체 영역 부분과 상기 이격된 드리프트 영역 부분은 서로 교번하여 존재한다. 이 경우에, 절연 게이트는 드레인 영역에대향하는 드레인 드리프트 영역의 단부에서 상부 주요 표면 아래에서 연장되거나 평면 절연 게이트는 상부 주요 표면 상에 존재한다.
본 발명에 따른 절연 게이트 전계 효과 트랜지스터 디바이스에서, 트랜지스터는 드레인 영역과 드레인 전극 사이에서 상기 드레인 영역과 반대되는 도전성 타입을 갖는 반도체 영역을 갖는 절연 게이트 바이폴라 트랜지스터일 수 있다.
본 발명에 따른 전계 효과 트랜지스터 디바이스는 DC 전력 애플리케이션에서 사용된다. 이들은 무선 주파수 애플리케이션에서 또한 사용된다. 전계 형성 영역의 효과는 DC 전력 애플리케이션에서 중요한 소정 항복 전압에 대해 감소되어야 하는 디바이스의 온 저항 특성을 가능하게 할 뿐만 아니라 RF 애플리케이션에서 중요한 소정 항복 전압에 대한 컷 오프 주파수 증가를 가능하게 한다. 또한, 전계 형성 영역이 (가령, WO 01/59847에서처럼) 저항성 영역으로 작용하기 보다는 캐패시터 유전체 영역으로 작용하고 전압이 소스 영역과 드레인 영역 간에 인가되고 디바이스가 비도전성 상태일 때에 이 전계 형성 영역에는 실질적으로 어떠한 공간 전하도 존재하지 않기 때문에, 디바이스의 스위칭 속도가 크게 증가하게 되는데 이러한 특성은 RF 애플리케이션에서 매우 중요하다. 제 2 캐패시터 전극 영역이 반도체 영역이 되는 상술된 바와 같은 경우에서, 스위칭 속도는 이 제 2 캐패시터 전극 영역을 위한 반도체 물질의 종류 선택에 의해서 가령 실리콘보다는 실리콘 게르마늄 물질을 선택함으로써 개선될 수 있다. 또한, 상기 제 2 캐패시터 전극 영역이 반도체 영역보다는 쇼트키 장벽 영역인 경우에 스위칭 속도가 더 개선된다. 이 디바이스가 상술된 바와 같이 절연 게이트 전계 효과 트랜지스터 디바이스일 경우에, 이 상술된 횡형 트랜지스터 디바이스는 특히 RF 애플리케이션에서 사용되기 적합하다.
본 발명에 따른 디바이스에서, 절연 게이트 전계 효과 트랜지스터가 사용되는 대신에, 쇼트키 게이트 전계 효과 트랜지스터가 사용된다. 이 쇼트키 게이트 전계 효과 트랜지스터는 종형 트랜지스터이다. 이와 달리, 이 트랜지스터는 디바이스의 상부 주요 표면 아래에 존재하는 드레인 드리프트 영역, 드레인 영역 및 소스 영역을 포함하는 횡형 트랜지스터이며, 쇼트키 게이트는 상기 상부 주요 표면 위에 존재하며, 상기 캐패시터 유전체 영역 및 상기 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 상기 상부 주요 표면 위에 존재한다.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역을 디바이스 전극으로 다양한 가능한 방식으로 접속시킬 수 있다. 일 실례에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 각기 소스 전극과 드레인 전극에 접속된다. 다른 실례에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역은 각기 드레인 전극과 게이트 전극에 접속된다. 다른 실례에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 중 적어도 하나는 드레인 전극 또는 게이트 전극 또는 소스 전극이 아닌 전극에 접속된다. 이 경우는 디바이스가 RF 디바이스인 경우에 유리한데 그 이유는 이로써 오직 일정한 DC 전압 또는 전류가 상기 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역을 통해서 전계 형성 영역으로 인가되며 상기 드레인 전극, 소스 전극 및 게이트 전극은 상기 일정한 DC 전압 또는 전류와 함께 RF 신호를 인가할 시에 사용되기 때문이다.
본 발명에 따른 디바이스에서, 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 중 적어도 하나가 드레인 전극 또는 게이트 전극 또는 소스 전극이 아닌 전극에 접속되는 경우를 제외하고, 제 1 캐패시터 전극 영역은 드레인 전극과 통합될 수 있다.
이제 본 발명의 실시예들이 첨부 도면을 참조하여 예시적으로 설명될 것이다.
전체 도면에서, 도시의 편리성과 명료성을 위해서 구성 요소의 일부분의 크기가 확대 또는 축소되었다. 전반적으로 동일한 참조 부호는 유사한 구성 요소를 지칭한다.
본 발명은 전계 효과 트랜지스터 반도체 디바이스에 관한 것이며 특히 이 디바이스의 온 저항과 항복 전압 간의 관계를 절충하는 것과 연관되는데 여기에만 한정되는 것은 아니다.
도 1은 본 발명에 따른 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도,
도 2a 내지 도 2e는 도 1에 도시된 디바이스를 제조할 시에 사용되는 방법의 일 실례의 단계들의 도면,
도 3은 본 발명에 따른 종형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도,
도 4는 본 발명에 따른 종형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스의 다른 실시예의 일부의 단면도,
도 5a 및 도 5b는 본 발명에 따른 평면 게이트 횡형 절연 게이트 전계 효과트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도 및 평면도,
도 6a, 도 6b 및 도 6c는 본 발명에 따른 평면 게이트 횡형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스의 다른 실시예의 일부의 2 개의 단면도 및 하나의 평면도,
도 7a, 도 7b 및 도 7c는 본 발명에 따른 횡형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 일부의 2 개의 단면도 및 하나의 평면도,
도 8 및 도 9는 본 발명에 따른 횡형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스의 두 개의 실시예의 단면도,
도 10은 본 발명에 따른 종형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스의 일 실시예의 단면도,
도 11은 본 발명에 따른, 도 1의 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스의 수정 실시예인 절연 게이트 바이폴라 트랜지스터 반도체 디바이스의 일 실시예의 일부의 단면도,
도 12는 도 1의 디바이스의 수정 디바이스인 본 발명에 따른 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터의 일 실시예의 일부의 단면도.
도 1은 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(1)의 도면이다. 이 디바이스(1)는 서로 대향하는 제 1 주요 표면 및 제 2 주요 표면(10a,10b)을 갖는 단결정 실리콘 반도체 바디(10)를 포함한다. 이 반도체바디(10)는 본 실례에서는 n+ 도전성 타입인 도전성 타입을 갖는 상대적으로 강하게 도핑된 기판(14)을 포함하며 이 기판은 이 디바이스의 드레인 영역을 형성한다. 본 실례에서는 n- 도전성 타입인 도전성 타입을 갖는 상대적으로 약하게 도핑된 영역(11)은 이 디바이스의 드레인 드리프트 영역을 형성한다. 통상적으로, 드레인 드리프트 영역(11) 내의 도펀트 농도는 1016cm-3이다.
게이트 유전체 층(30) 및 게이트 도전성 층(31)을 포함하는 절연 게이트 구조물(G)이 제 1 주요 표면(10a) 상에 제공된다. 본 기술 분야에서 알려진 바와 같이, 표면(10a) 상에서 아래로 평면적으로 관측할 때에 절연 게이트 구조물(G)은 개구를 갖는 규칙적인 그물 형상 또는 그리드 형상을 규정하며 이 개구 내에는 드레인 드리프트 영역(11)과 PN 접합부(34)를 형성하는 반대되는 도전성 타입(본 실례에서는 p 타입)의 바디 영역(32)과 제 1 도전성 타입(본 실례에서는 n 타입)의 소스 영역(33)을 포함하는 소스 셀(SC)이 형성되는데 여기서 상기 바디 영역(32)은 상기 소스 영역(33)과 함께 절연 게이트 구조물(G) 아래의 도전성 채널 영역(33a)을 규정하며 상기 도전성 채널은 절연 게이트 구조물(G)에 인가된 전압에 의해서 제어된다. 각 소스 셀(SC)은 가령 정방형, 육방형 또는 스트라이프형 또는 원형 기하 구조를 가질 수 있다.
절연 영역(35)이 게이트 구조물(G) 상에 제공된다. 모든 소스 영역(33)과 접촉하는 소스 금속 배선(36)이 제 1 주요 표면(10a) 상에서 절연 영역(35) 위에 제공되어 소스 전극(S)을 제공한다. 도시되지는 않았지만, 절연 게이트구조물(G)으로의 전기 접속은 절연 영역(35)을 통해 하나 이상의 윈도우를 형성하여 게이트 도전체 층(31)의 일부를 노출시키고 소스 금속 배선을 패터닝하여 개별 게이트 전극을 형성함으로써 제공된다. 금속 배선 층(16)은 드레인 전극(14)과 옴 접촉을 형성하여 드레인 전극(D)을 제공한다.
도 1은 오직 하나의 완성된 소스 셀(SC)을 도시하지만, 실제로 트랜지스터 디바이스(1)는 통상적으로 공통 드레인 영역(14)을 공유하는 수 많은 병렬 접속된 소스 셀을 포함하고 있다. 디바이스(1)는 종형 디바이스인데 말하자면 소스 영역(33)에서 드레인 영역(14)으로의 주 전류 경로가 제 1 주요 표면 및 제 2 주요 표면(10a,10b)에 대해서 수직인 방향으로 되어 있다.
지금까지 개시된 디바이스(1)의 구조는 통상적인 종형 DMOSFET를 형성한다. 그러나, 통상적인 DMOSFET에 비해서, 디바이스(1)는 주 드리프트 영역(11)을 걸쳐서 분포된 다수의 전계 형성 영역(20)을 가짐으로써 각 소스 셀(SC)은 상기 전계 형성 영역(20)과 연결된다. 이로써, 도 1에 도시된 바와 같이 절연 게이트 구조물(G)의 전체 부분 상에서 중앙에 위치한 드리프트 영역(11)의 부분은 이 드리프트 영역(11)의 부분 중 어느 한 측면에 인접하는 전계 형성 영역(20)을 갖는다. 각 전계 형성 영역(20)은 이 영역(20)의 하부 단부에 인접하면서 점선(14a)들 사이에 존재하고 n+ 드레인 영역(14) 내에 통합되어 있는 제 1 캐패시터 전극 영역(21)을 갖는다. 또한, 각 전계 형성 영역(20)은 제 2 캐패시터 전극 영역(22)을 갖는데 이 영역(22)은 p+ 도전성 타입 반도체 영역이며 영역(20)의 상부 단부에 인접한다. 이 p+ 캐패시터 전극 영역(22)의 각 측면은 소스 전극(S)에 접속된 바디 영역(32)에 인접하여 있다.
전계 형성 영역(20)의 각 측면은 절연 영역(23)에 의해서 드리프트 영역(11)으로부터 분리되며 상기 절연 영역(23)은 통상적으로 실리콘 이산화물이다. 이 절연 영역(23)은 선택 사양적이다.
n+ 반도체 제 1 캐패시터 전극 영역(21)과 p+ 반도체 제 2 캐패시터 전극 영역(22)의 서로 다른 일함수에 의해서 제공되는 서로 다른 전자 에너지 장벽으로 인해서, 사용 시에 전압이 소스 영역(33)과 드레인 영역(14) 간에 인가되고 즉 전압이 소스 전극(S)과 드레인 전극(D) 간에 인가되고 디바이스(1)가 비도전성 상태일 때에 실질적으로 일정한 전계가 각 전계 형성 영역(20) 및 이 영역에 인접하는 드리프트 영역(11) 내에서 생성된다. 인가된 전압은 이 전계 형성 영역(20)에서 실질적으로 일정한 전계를 용량성으로 생성한다. 따라서, 이러한 상태에서, 각 전계 형성 영역(20)은 캐패시터 유전체 영역으로서 기능하며, 이 전계 형성 영역(20)에서는 실질적으로 어떠한 공간 전하도 존재하지 않고, 드리프트 영역(11) 내부에서는 이 드리프트 영역(11)과 함께 제 1 캐패시터 전극 영역(21) 내의 공간 전하와 제 2 캐패시터 전극 영역(22) 내의 공간 전하 간의 전하 균형이 존재한다. 말하자면, 드레인 드리프트 영역(11) 내의 전하와 제 1 캐패시터 전극 영역(21) 내의 전하를 더한 전하는 제 2 캐패시터 전극 영역(22)의 전하를 보상한다. 디바이스(1)가 도전성 상태일 때, 영역(20)을 통한 경로는 드레인 드리프트 영역(11)을 통한 주 소스 대 드레인 전류 경로와 병렬로 된 작은 소스 대 드레인 전류를 간단하게 부가한다.
캐패시터 유전체 전계 형성 영역(20)은 진성 반도체 물질이거나 드리프트 영역보다 약하게 도핑된 외인성 반도체 물질(p 타입 또는 n 타입 도전성 물질)이거나 가령 산소 도핑된 다결정 실리콘 또는 질소 도핑된 다결정 실리콘과 같은 반절연 물질일 수 있다.
캐패시터 유전체 영역(20) 및 이에 따라 이 영역에 인접하는 드레인 드리프트 영역(11)을 따라서 생성된 실질적으로 일정한 수직 전계로 인해서 항복 전압은 이 전계 형성 영역이 존재하지 않을 시에 발생할 수 있는 비균일한 전계의 경우의 항복 전압보다 크게 된다. 따라서, 이 디바이스(1)의 소정의 요구된 항복 전압을 위해서, 드레인 드리프트 영역(11)의 도핑 농도를 증가시켜서 통상적인 디바이스에 비해서 이 디바이스의 온 저항을 감소시킬 수 있다.
도 1을 참조하여 설명된 디바이스(1)는 DC 전력 애플리케이션에서 사용된다. 이 디바이스는 무선 주파수 애플리케이션에서 또한 사용된다. 전계 형성 영역(20)의 효과는 DC 전력 애플리케이션에서 중요한 소정 항복 전압에 대해 감소되어야 하는 디바이스(1)의 온 저항 특성을 가능하게 할 뿐만 아니라 RF 애플리케이션에서 중요한 소정 항복 전압에 대한 컷 오프 주파수 증가를 가능하게 한다. 또한, 전계 형성 영역이 캐패시터 유전체 영역으로 작용하고 전압이 소스 영역(33)과 드레인 영역(14) 간에 인가되고 디바이스(1)가 비도전성 상태일 때에 이 전계 형성 영역(20)에는 실질적으로 어떠한 공간 전하도 존재하지 않기 때문에, 디바이스(1)의 스위칭 속도가 크게 증가하게 되는데 이러한 특성은 RF 애플리케이션에서 매우 중요하다. 제 2 캐패시터 전극 영역(22)이 반도체 영역이 되는 상술된 바와 같은 경우에서, 스위칭 속도는 이 제 2 캐패시터 전극 영역(22)을 위한 반도체 물질의 종류 선택에 의해서 가령 실리콘보다는 실리콘 게르마늄 물질을 선택함으로써 개선될 수 있다.
도 2a 내지 도 2e는 도 1에 도시된 VDMOSFET(1)를 제조하는 방법의 일 실례의 여러 단계들을 도시한 반도체 바디의 일부의 단면도이다. 단순성을 위해서, 도시된 도면은 도 1에 도시된 바와 같이 절연 게이트 구조물(G)이 중심이 되며, 도 1에 도시된 바와 같은 두 개의 인접하는 전계 형성 영역(20)의 폭을 따라서 그 폭의 오직 중간 정도까지만 그 중심 부분으로부터 횡적으로 연장되어 있다. 초기에, n+ 도전성 타입 기판으로 구성된 반도체 바디가 제공되어 드레인 영역(14)을 형성한다. 이어서, n- 도전성 타입 에피택셜 층(110)이 기판(14) 상에 성장하여 드레인 드리프트 영역(11)을 형성한다. 이어서, 게이트 유전체 층(30)이 실리콘 이산화물로서 성장 또는 증착되고 이어서 n+ 도핑된 다결정 실리콘의 게이트 도전성 층(31)이 증착된다. 잘 알려진 마스킹 및 에칭 기술에 의해서 층(30,31)이 이어서 패터닝되어 도 2a에서 도시된 바와 같이 게이트 구조물을 형성한다. 이어서, p 타입 바디 영역(32) 및 n+ 타입 소스 영역(33)이 적절한 마스크를 사용하여 연속적으로 주입되고 이어서 어닐링 단계를 받는다. p 바디(32) 프로파일 및 소스(33) 프로파일은 도 2b에서 도시된 바와 같이 게이트 산화물(30) 아래로 연장된다. 이 후에 하드 마스크를 사용하여 또는 가능하게는 자기 정렬형 방법을 사용하여 이방성 에칭 프로세스가 수행되며 이로써 층(33,32,110)을 통해서 기판 층(14)까지 아래로 트렌치를 에칭한다. 이어서, 이 트렌치는 성장 또는 증착에 의해서캐패시터 유전체 물질(20)로 충진되고 이어서 이 캐패시터 유전체 물질은 도 2c에서 도시된 바와 같이 p 바디(32)와 드리프트 영역(11)의 pn 접합부까지 아래로 이방성으로 에칭된다. 이어서, p+ 제 2 캐패시터 전극 영역(22)이 가령 도핑된 다결정 실리콘 반도체 물질을 증착함으로써 형성되고 이어서 이 증착된 물질은 도 2d에 도시된 바와 같이 소스 영역(33)과 p 바디 영역(32)의 접합부까지 아래로 에칭백된다. 단순성을 위해서 도시되지는 않았지만, 이어서 유전체 층이 구조물 표면 상에 제공되고 이어서 알려진 마스킹 및 에칭 기술에 의해서 패터닝되어 절연 영역(35)을 규정한다. 도시되지는 않았지만, 윈도우가 절연 영역(35) 내에 형성되어 이로써 게이트 도전성 층(31)과 접촉하는 금속 배선이 가능하게 되며 이어서 금속 배선 층이 증착되고 패터닝되어 도 2e에 도시된 바와 같이 소스 금속 배선(36)을 규정하며 도 1에서는 도시되지 않았지만 게이트 금속 배선을 규정한다. 단순성을 위해서, 도 1에 도시된 바와 같이 전계 형성 영역(20)을 드리프트 영역(11)으로부터 분리하는 절연 영역(23)은 이미 도 1을 참조하여 설명된 바와 같이 선택 사양적이기 때문에, 여기에서는 생략되었다. 그러나, 상기 영역(23)은, 캐패시터 유전체 영역(20)을 수용할 트렌치를 에칭한 이후에 노출된 실리콘 표면 상에 열적 산화물 층을 성장시키고 이어서 이 열적 산화물 층에 이방성 에칭 프로세스를 가하여 오직 트렌치의 측벽 상에서만 이 산화물이 남도록 함으로써, 형성될 수 있다.
도 3은 종형 트렌치 게이트 절연 게이트 전계 효과 트랜지스터 디바이스(13)의 도면이다. 이러한 디바이스에서 통상적인 바와 같이, 트렌치 게이트 구조물은 반도체 바디 내부에서 이 바디의 상부 표면으로부터 n+ 소스 영역(33) 및 P 바디 채널 수용 영역(32)을 통해서 드레인 드리프트 영역(11) 내부까지 연장된 트렌치(40)을 포함한다. 절연층(303,303a)이 트렌치(40) 내의 게이트 도전성 물질(31)과 트렌치에 인접한 반도체 바디 간에 제공된다. 바디 영역(32)의 일부는 트렌치의 측면에 있는 게이트 절연부(303)에 인접한 도전성 채널 영역(303a)을 규정한다. 상부 절연 층(35)이 게이트 도전성 물질(31) 상에 제공된다.
지금까지 기술된 디바이스(13)의 구조는 통상적인 종형 트렌치 게이트 MOSFET를 형성한다. 그러나, 도 1에 도시된 바와 같은 디바이스(1)와 동일한 방식으로 형성되고 동일한 효과를 구비하게 되면, 디바이스(13)도 또한 n+ 반도체 제 1 캐패시터 전극 영역(21)과 p+ 반도체 제 2 캐패시터 전극 영역(22)을 갖는 캐패시터 유전체 전계 형성 영역(20)을 갖는다.
도 3을 참조하여 기술된 종형 트렌치 게이트 트랜지스터 디바이스는 약 200 볼트 이상의 항복 전압을 갖는 고전압 DC 전력 디바이스이며 이 디바이스의 온 저항은 주로 드레인 드리프트 영역의 저항에 의해서 결정된다. 그러나, 이러한 종형 트렌치 게이트 디바이스는 약 200 볼트 이하 또는 약 50 볼트 이하의 항복 전압을 갖는 저전압 디바이스 또는 매체이다. 50 볼트 이하의 저전압 디바이스의 경우, 이 디바이스의 저항은 주로 채널 수용 영역의 저항에 의해서 결정된다. 이 디바이스들에서, 펀치 쓰루 상태 전압은 도 3에 도시된 바와 같은 채널 수용 p 바디 영역(32)의 정공 농도의 적분값에 의존한다. 이 정공 농도의 적분값이 높을수록 펀치 쓰루 현상이 발생하는 드레인 대 소스 전압이 높아진다. 도 3에 도시된 바와 같은 드레인 드리프트 영역(13)에서 드레인 대 소스 전압에 의해서 유도된 최대 전계가 감소되면, 정공 농도의 적분값은 증가한다. 따라서, 이 최대 전계를 감소시킴으로써 전계 형성 영역(20)은 펀치 쓰루 전압을 증가시킨다. 전계 형성 영역(20)의 효과는 소정의 펀치 쓰루 전압에 대해서 p 바디 영역(32) 내의 정공 농도의 적분값이 감소되며 이는 채널 저항 감소를 유발한다는 것이다. 그러나, 이러한 디바이스에서 전계 형성 영역(20)은 트랜지스터의 게이트 대 드레인 전하를 증가시키는 경향이 있다.
도 3에 도시된 디바이스(13)는 이 디바이스가 저전압 디바이스로서 사용될 경우에 채용될 수 있는 추가적인 특징을 도시하고 있다. 즉, 트렌치 게이트의 바닥에서의 게이트 절연부(303a)가 채널 수용 영역(32)에 인접하는 트렌치 게이트의 측면에서의 게이트 절연부보다 크다. 이 보다 큰 게이트 절연부(303a)는 트랜지스터의 게이트 대 드레인 전하를 감소시키며 이로써 상술된 단점들을 가능한한 상쇄시킨다. 트렌치 게이트의 바닥에서의 게이트 절연부(303a)의 물질은 채널 수용 영역(32)에 인접하는 트렌치 게이트의 측면에서의 게이트 절연부(303)와 동일한 물질이지만 두께가 보다 크다. 이와 달리, 보다 큰 게이트 절연부(303a)는 서로 상이한 유전체 물질로 구성된 샌드위치형 층들에 의해 제공될 수 있다.
도 4는 도 3에 도시된 디바이스(13)의 수정인 종형 트렌치 게이트 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(15)의 도면이다. 여기서 수정된 사항은 도 3의 p+ 반도체 영역(22)이 제 2 캐패시터 전극 영역이 되는 대신에 쇼트키장벽 영역(224)이 제 2 캐패시터 전극 영역이 된다. 이 영역(224)은 소스 금속 배선(36)을 캐패시터 유전체 전계 형성 영역(20)으로 아래로 연장시킴으로써 형성되거나 상기 영역(224)은 영역(20)과의 경계부에서 가령 실리사이드와 같은 금속간 화합물로 형성될 수 있다. 점선(224a)은 제 2 캐패시터 전극 영역(224)과 소스 금속 배선(36)의 공칭 경계부를 도시한다. 이 경우에 제 1 캐패시터 전극 영역(21)의 일함수는 제 2 캐패시터 전극 쇼트키 장벽 영역(224)의 쇼트키 전자 에너지 장벽과는 다른 전자 에너지 장벽이며 이러한 전자 에너지 장벽 간의 차이로 인해서 인가된 전압은 전계 형성 영역(20)에서 실질적으로 일정한 전계를 용량성으로 생성한다. 이 실시예에서 p 바디를 금속 컨택트와 접촉시키는 p+ 층은 3 차원으로 위치하며 이로써 p 바디와 소스 금속 전극 간의 옴 접촉을 갖는다.
도 5a 및 도 5b는 본 발명에 따른 평면 게이트 횡형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(17)의 일 실시예의 일부의 단면도 및 평면도이다. n+ 소스 영역(335), n- 드레인 영역(145) 및 n- 드레인 드리프트 영역(115)은 이 디바이스(17)의 상부 주요 표면(10a) 바로 아래에 존재한다. 게이트 유전체 층(305) 및 게이트 도전체 층(315)을 갖는 평면 절연 게이트는 상부 주요 표면(10a) 위에 존재한다. 또한, p 바디 채널 수용 영역(325)은 표면(10a) 바로 아래에 존재하며 소스 영역(335)과 함께 절연 게이트 아래의 도전성 채널 영역(335a)을 규정한다. 캐패시터 유전체 전계 형성 영역(205), n+ 반도체 제 1 캐패시터 전극 영역(215) 및 p+ 반도체 제 2 캐패시터 전극 영역(225)은 상부 주요 표면(10a) 위에 존재하며 절연 영역(235)에 의해서 드레인 드리프트 영역(115)으로부터 분리된다. 드레인 금속 배선 전극(165)은 드레인 영역(145) 및 제 1 캐패시터 전극 영역(215)와 접촉한다. 소스 금속 배선 전극(365)은 소스 영역(335) 및 인접하는 p+ 영역(50)과 접촉하며 게이트 도전성 층(315)을 피복하는 절연층(355) 위에서 연장되어 제 2 패패시터 전극 영역(225)과 접촉한다. 디바이스(17)는 기판(52) 상에 매립된 산화물 층(51)을 포함하는 실리콘 온 절연층(SOI) 프로세스를 사용하여 도시된 바와 같이 제조될 수 있다. 기판(52)은 강하게 도핑되며 디바이스의 바닥 부분에서 실질적으로 균일한 전계를 유도하는 게이트로서 기능한다.
도 6a, 도 6b 및 도 6c는 본 발명에 따른 다른 평면 게이트 횡형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(171)의 일부의 2 개의 단면도 및 하나의 평면도이다. n+ 소스 영역(336), n+ 드레인 영역(146) 및 n- 드레인 드리프트 영역(116)은 도 6a에 도시된 바와 같이 디바이스의 상부 주요 표면(10a) 바로 아래에 존재한다. 게이트 유전체 층(306) 및 게이트 도전체 층(316)을 갖는 평면 절연 게이트는 상부 주요 표면(10a) 위에 존재한다. p 바디 채널 수용 영역(326)은 표면(10a) 아래에 존재하며 소스 영역(336)과 함께 절연 게이트 아래의 도전성 채널 영역(336a)을 규정한다. 도 6b 및 도 6c에 도시된 바와 같이, 드레인 드리프트 영역(116)은 다수의 횡적으로 이격된 부분들로 분할되며 전계 형성 영역(206)도 다수의 횡적으로 이격된 부분들로 분할되며 이 두 분할된 부분들은 서로 교번하여 존재한다. n+ 반도체 제 1 캐패시터 전극 영역(216)은 캐패시터 유전체 영역(206)의 이격된 부분들에 인접한 드레인 영역(146)의 통합된 부분들에 의해서 형성된다. p 타입 반도체 제 2 캐패시터 전극 영역(226)은 캐패시터 유전체 영역(206)의 이격된 부분들에 p 바디 영역(326)의 통합된 부분 및 그에 인접하는 p+ 영역(50)에 의해서 형성된다. 드레인 금속 배선 전극(166)은 드레인 영역(146)과 제 1 캐패시터 전극 영역(216)과 접촉한다. 소스 금속 배선 전극(366)은 소스 영역(336) 및 제 2 캐패시터 전극 영역(226)의 일부인 그에 인접하는 p+ 영역(50)과 접촉한다. 디바이스(171)는 도 5a 및 도 5b에서 도시된 바와 같이 디바이스(17)과 유사한 방식으로 SOI 프로세스를 사용하여 제조될 수 있다.
도 7a, 도 7b 및 도 7c는 본 발명에 따른 횡형 트렌치 게이트 전계 효과 트랜지스터 반도체 디바이스(172)의 일부의 2 개의 단면도 및 하나의 평면도이다. 이 디바이스(172)는 도 6a, 도 6b 및 도 6c에서 도시된 디바이스(171)와 유사하지만 차이점은 절연 게이트가 드레인 영역(146)과 대향하는 드레인 드리프트 영역(116)의 단부에서 상부 주요 표면(10a) 아래로 연장된다는 점이다. 따라서, 도 7b의 단면도는 도 6b의 단면도와 유사하며 도 7a 및 도 7c는 절연 게이트의 트렌치 게이트 부분들(316a,306a)을 도시한다.
도 8은 본 발명에 따른 횡형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스(181)의 단면도이다. 이 디바이스(181)는 상부 주요 표면(10a)을 갖는 갈륨 아세나이드 반도체 바디(108)를 포함하며 상기 반도체 바디(108) 아래에는 절연성 또는 약하게 도핑된 반도체 기판(109)이 존재한다. n+ 타입 소스 영역(338), n- 타입 접합부 영역(328), n 타입 드레인 드리프트 영역(118) 및 n+ 타입 드레인 영역(148)이 상부 표면(10a) 아래에 존재한다. 금속 또는 실리사이드화된 금속 쇼트키 게이트(318)는 상부 표면(10a) 상의 접합부 영역(328)과 접촉한다.
지금까지 기술된 디바이스(181)의 구조는 통상적인 횡영 MOSFET를 형성한다. 그러나, 디바이스(181)는 상부 주요 표면 상에 존재하면서 절연 영역(238)에 의해서 드레인 드리프트 영역(118)으로부터 분리되는 캐패시터 유전체 전계 형성 영역(208) 및 n+ 반도체 제 1 캐패시터 전극 영역(218)을 갖는다. 드레인 금속 배선 전극(168)은 드레인 영역(148) 및 제 1 캐패시터 전극 영역(218)과 접촉한다. 소스 금속 배선 전극(368)은 소스 영역(338)과 접촉하며 쇼트키 게이트 영역(318)을 피복하는 절연층(358) 위에서 연장되어 직접적으로 또는 실리사이드화된 영역을 통해서 제 1 캐패시터 전극 영역(218)을 대향하는 캐패시터 유전체 영역(208)의 단부를 접촉한다. 전극(368)과 캐패시터 유전체 영역(208)의 접촉부는 쇼트키 장벽 영역(228)과 같은 제 2 캐패시터 전극 영역을 형성한다. 점선(228a)은 제 2 캐패시터 전극 영역(228)과 소스 금속 배선 전극(368)의 공칭 경계부를 도시한다.
도 9는 도 8에 도시된 디바이스(181)와 유사한 횡형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스(182)의 단면도이지만 서로 간의 차이점은 도 9의 디바이스에서 쇼트키 장벽 영역 제 2 캐패시터 전극 영역(229)이 캐패시터 유전체 영역(208)과 디바이스(182)의 금속 또는 실리사이드화된 금속 쇼트키 게이트(318)의 접촉부에 의해서 형성된다는 점이다. 점선(229a)은 제 2 캐패시터 전극 영역(229)과 쇼트키 게이트(318) 간의 공칭 경계부를 도시한다.
도 10은 본 발명에 따른 종형 쇼트키 게이트 전계 효과 트랜지스터 반도체 디바이스(183)의 일부의 단면도인데 이 디바이스(183)는 즉 종형 MESFET 또는 SIT(Static Induction Transistor)이다. 이 디바이스(183)는 n+ 드레인영역(149) 및 이 위에 존재하는 n- 드레인 드리프트 영역(119) 및 이 위에 존재하는 n- 또는 n 타입 접합부 영역(329) 및 이 위에 존재하는 n+ 소스 영역(339)을 연속적으로 가지고 있다. 드레인 전극(169)은 드레인 영역(149)과 접촉하며 소스 전극(369)은 소스 영역(339)과 접촉한다. 금속 또는 실리사이드화된 금속 쇼트키 게이트(319)는 접합부 영역(329)의 측면과 접촉한다. 캐패시터 유전체 전계 형성 영역(209)은 드레인 드리프트 영역(119)의 측면에 제공되며 절연 영역(239)에 의해서 상기 영역(119)으로부터 분리된다. 각 캐패시터 유전체 영역(209)은 이 영역(209)의 하부 단부에 인접하면서 점선(149a)에 의해서 도시된 바와 같이 드레인 영역(149)과 통합된 제 1 캐패시터 전극 영역(219)을 갖는다. 쇼트키 장벽 영역 제 2 캐패시터 전극 영역(2291)은 이 디바이스(183)의 금속 또는 실리사이드화된 금속 쇼트키 게이트(319)와 캐패시터 유전체 영역(209)의 접촉부에 의해서 형성된다. 점선(2291a)은 제 2 캐패시터 전극 영역(2291)과 쇼트키 게이트(319) 간의 공칭 경계부를 도시한다.
도 8, 도 9 및 도 10에 도시된 쇼트키 게이트 전계 효과 트랜지스터(181,182,183)의 수정에 있어서 쇼트키 게이트는 가령 InAlAs 및 InGsAs 또는 AlGaN/GaN 및 AlGaAs/GaAs와 같은 상이한 반도체 물질들을 샌드위치함으로써 형성될 수 있다. 이러한 디바이스는 HEMT(고 전자 이동도 트랜지스터)로서 알려져 있다.
도 11은 절연 게이트 바이폴라 트랜지스터 반도체 디바이스(IGBT)(19)의 일부의 단면도이다. 이 디바이스(19)는 다음과 같이 도 1에 도시된 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(1)가 수정된 것이다. 즉, 드레인 영역(14)과 드레인 전극(16) 사이에서 드레인 영역(14)과 반대되는 도전성 타입을 갖는 p+ 반도체 영역(150)이 존재한다. 이 p+ 영역(150)은 바이폴라 에미터로서 기능하며 드레인 영역(14) 및 드레인 드리프트 영역(11)은 바이폴라 베이스로서 기능하며 바디 영역(32)은 바이폴라 컬렉터로서 기능한다. 도 3, 도 4, 도 5a 및 도 5b, 도 6a 내지 도 6c, 도 7a 내지 도 7c에서 도시된 모든 절연 게이트 전계 효과 트랜지스터 반도체 디바이스는 상기와 마찬가지로 IGBT 디바이스로 수정될 수 있다.
도 12는 도 1의 디바이스의 수정 디바이스인 본 발명에 따른 평면 게이트 종형 절연 게이트 전계 효과 트랜지스터 반도체 디바이스(12)의 일부의 단면도이다. 디바이스(12)에서, 제 1 캐패시터 전극 영역(21) 및 제 2 캐패시터 전극 영역(22)은 각기 전극(V2,V1)에 접속되지만 이들 전극 중 그 어떠한 것도 드레인 전극 또는 게이트 전극 또는 소스 전극이 아니다. 캐패시터 유전체 전계 형성 영역(20)과 드레인 드리프트 영역(11) 간의 절연 영역(23)은 부분(23a)으로서 상부 바디 표면(10a)까지 연장되어 제 2 캐패시터 전극 영역(22)을 p 바디 영역(32)과 소스 전극(36)으로부터 분리시킨다. 이로써, 금속 배선이 제 2 캐패시터 전극 영역(22)과 접촉하는 독립 전극(V1)에 제공될 수 있다. 또한, 상기 절연 영역(23)은 부분(23b)으로서 드레인 영역(14) 내부로 그리고 가로질러서 아래로 연장되며 이로써 제 1 캐패시터 전극 영역(21)과 접촉하기 위해서 전극(V2)을 제공할 수 있다. 이 전극(V2)은 3 차원으로(도시되지 않음) 반도체 바디의 표면까지 위로 연장된다. 도 2c를 참조하여 상술된 바와 같은 트렌치 에칭 프로세스에서, 이 트렌치는 드레인 영역(14) 내부로 아래로 연장될 수 있다. 이 경우에, 성장해서 절연 영역(23)을 형성하는 열적 산화물 층은 이방성으로 에칭되지 않으며 이에 따라서 트렌치의 바닥에서 남게 되어 부분(23b)의 일부를 형성한다. 이어서, n+ 반도체 제 1 캐패시터 전극 영역(21)이 트렌치 내에 캐패시터 유전체 물질(20)을 제공하기 이전에 증착된다. 이와 달리, SOI 프로세스를 사용하며 이 프로세스에서 매립된 산화물 층을 사용하여 트렌치의 바닥에 절연부(23b)를 제공할 수 있다. 절연 영역 연장부(23b)을 생략함으로써 오직 하나의 독립형 전극(V1)을 제공할 수도 있다.
도 12의 디바이스(12)가 유리하게 사용될 수 있는 애플리케이션은 RF 디바이스 애플리케이션이며 여기서 오직 일정한 DC 전압 또는 전류가 제 1 캐패시터 전극 영역 및 제 2 캐패시터 전극 영역과 접촉하는 독립형 전극(V1,V2)을 통해서 상기 전계 형성 영역에 인가되며 한편 드레인 전극 및 소스 전극 및 게이트 전극은 이 일정한 DC 전압 또는 전류와 함께 RF 신호를 인가할 시에 사용된다. 도 12에서 도시된 바와 같이 하나 또는 두 개의 독립형 전극을 제공하도록 도 1의 디바이스(1)가 수정되는 것 이외에, 다른 상술된 임의의 예시적인 디바이스도 이와 같이 수정될 수 있다.
상술된 실례에서 소스 영역은 반도체 영역이었다. 그러나, 소스 영역은 가령 백금 실리사이드와 같은 쇼트키 금속화부에 의해서 제공되어서 바디 영역과 함께 쇼트키 장벽을 형성한다.
물론, 본 발명에서 도전성 타입은 반대로 될 수 있으며 실리콘이 아닌 다른 반도체 물질 가령 게르마늄 또는 게르마늄 실리콘 합금이 사용될 수도 있다.
Claims (18)
- 소스 영역, 드레인 영역 및 드레인 드리프트 영역을 포함하는 전계 효과 트랜지스터 디바이스에 있어서,상기 드리프트 영역에 인접하여 있는 전계 형성 영역(a field shaping region)을 포함하되,상기 전계 형성 영역은 사용 시에 전압이 상기 소스 영역과 상기 드레인 영역 간에 인가되고 상기 디바이스가 비도전성 상태일 때 실질적으로 일정한 전계가 상기 전계 형성 영역 및 이 영역에 인접하는 드리프트 영역에서 생성되도록 구성되며,상기 전계 형성 영역은 제 1 캐패시터 전극 영역과 제 2 캐패시터 전극 영역 간의 캐패시터 유전체 영역으로서 기능하고,상기 제 1 캐패시터 전극 영역과 상기 제 2 캐패시터 전극 영역은 상기 유전체 영역의 인접하는 각각의 단부이며 서로 다른 전자 에너지 장벽을 갖는전계 효과 트랜지스터 디바이스.
- 제 1 항에 있어서,상기 캐패시터 유전체 영역은 진성 반도체 물질인전계 효과 트랜지스터 디바이스.
- 제 1 항에 있어서,상기 캐패시터 유전체 영역은 상기 드리프트 영역보다 약하게 도핑된 외인성 반도체 물질인전계 효과 트랜지스터 디바이스.
- 제 1 항에 있어서,상기 캐패시터 유전체 영역은 반절연 물질(a semi-insulating material)인전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 캐패시터 유전체 영역은 절연 영역에 의해서 상기 드리프트 영역으로부터 분리되는전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 캐패시터 전극 영역은 상기 드레인 영역과 동일한 도전성 타입을갖는 반도체 영역이며,상기 제 2 캐패시터 전극 영역은 상기 제 1 캐패시터 전극 영역의 도전성 타입과 반대되는 도전성 타입을 갖는 반도체 영역인전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 캐패시터 전극 영역은 상기 드레인 영역과 동일한 도전성 타입을 갖는 반도체 영역이며,상기 제 2 캐패시터 전극 영역은 쇼트키 장벽 영역(Schottky barrier region)인전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 트랜지스터는 절연 게이트 전계 효과 트랜지스터인전계 효과 트랜지스터 디바이스.
- 제 8 항에 있어서,상기 트랜지스터는 종형 트랜지스터인전계 효과 트랜지스터 디바이스.
- 제 9 항에 있어서,상기 종형 트랜지스터는 트렌치 게이트 트랜지스터인전계 효과 트랜지스터 디바이스.
- 제 10 항에 있어서,상기 트랜지스터의 게이트 대 드레인 전하를 줄이기 위해서 트렌치 게이트의 바닥에서의 게이트 절연부가 채널 수용 영역에 인접하는 게이트 절연부보다 큰전계 효과 트랜지스터 디바이스.
- 제 8 항에 있어서,상기 트랜지스터는 상기 디바이스의 상부 주요 표면 아래에서 상기 소스 영역, 상기 드레인 영역 및 상기 드레인 드리프트 영역을 갖는 횡형 트랜지스터이며,평면 절연 게이트가 상기 상부 주요 표면 위에 존재하고,상기 캐패시터 유전체 영역 및 상기 제 1 캐패시터 전극 영역과 상기 제 2캐패시터 전극 영역은 상기 상부 주요 표면 위에 존재하는전계 효과 트랜지스터 디바이스.
- 제 8 항에 있어서,상기 트랜지스터는 상기 디바이스의 상부 주요 표면 아래에서 상기 소스 영역, 상기 드레인 영역 및 상기 드레인 드리프트 영역을 갖는 횡형 트랜지스터이며,상기 드레인 드리프트 영역은 다수의 횡적으로 이격된 부분으로 분할되고,상기 캐패시터 유전체 영역은 상기 상부 주요 표면 아래에 존재하면서 다수의 횡적으로 이격된 부분으로 분할되되,상기 다수의 이격된 유전체 영역 부분과 상기 다수의 이격된 드리프트 영역 부분은 서로 교번하여 존재하는전계 효과 트랜지스터 디바이스.
- 제 8 항 내지 제 13 항 중 어느 한 항에 있어서,상기 트랜지스터는 상기 드레인 영역과 드레인 전극 사이에서 상기 드레인 영역과 반대되는 도전성 타입의 반도체 영역을 갖는 절연 게이트 바이폴라 트랜지스터인전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 트랜지스터는 쇼트키 게이트 전계 효과 트랜지스터인전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 1 캐패시터 전극 영역과 상기 제 2 캐패시터 전극 영역은 각기 소스 전극과 드레인 전극에 접속된전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 1 캐패시터 전극 영역과 상기 제 2 캐패시터 전극 영역은 각기 드레인 전극과 게이트 전극에 접속된전계 효과 트랜지스터 디바이스.
- 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 1 캐패시터 전극 영역과 상기 제 2 캐패시터 전극 영역 중 적어도하나는 드레인 전극 또는 게이트 전극 또는 소스 전극이 아닌 전극에 접속된전계 효과 트랜지스터 디바이스.
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0127479.4 | 2001-11-16 | ||
| GBGB0127479.4A GB0127479D0 (en) | 2001-11-16 | 2001-11-16 | Trench-gate semiconductor devices and the manufacture thereof |
| GBGB0130019.3A GB0130019D0 (en) | 2001-11-16 | 2001-12-17 | Trench-gate semiconductor devices and the manufacture thereof |
| GB0130019.3 | 2001-12-17 | ||
| GB0221839A GB0221839D0 (en) | 2001-11-16 | 2002-09-20 | A field effect transistor semiconductor device |
| GB0221839.4 | 2002-09-20 | ||
| PCT/IB2002/004759 WO2003043089A1 (en) | 2001-11-16 | 2002-11-13 | A field effect transistor semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040065560A true KR20040065560A (ko) | 2004-07-22 |
Family
ID=9925865
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2004-7007430A KR20040065560A (ko) | 2001-11-16 | 2002-11-13 | 전계 효과 트랜지스터 디바이스 |
| KR10-2004-7007403A KR20040065224A (ko) | 2001-11-16 | 2002-11-14 | 트렌치 게이트 반도체 디바이스 및 이의 제조 방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2004-7007403A KR20040065224A (ko) | 2001-11-16 | 2002-11-14 | 트렌치 게이트 반도체 디바이스 및 이의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| KR (2) | KR20040065560A (ko) |
| AT (1) | ATE456155T1 (ko) |
| DE (1) | DE60235187D1 (ko) |
| GB (2) | GB0127479D0 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100785605B1 (ko) * | 2005-12-06 | 2007-12-14 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5128100B2 (ja) * | 2006-09-29 | 2013-01-23 | 三菱電機株式会社 | 電力用半導体装置 |
| US7994573B2 (en) | 2007-12-14 | 2011-08-09 | Fairchild Semiconductor Corporation | Structure and method for forming power devices with carbon-containing region |
| KR102053354B1 (ko) * | 2013-07-17 | 2019-12-06 | 삼성전자주식회사 | 매립 채널 어레이를 갖는 반도체 소자 및 그 제조 방법 |
-
2001
- 2001-11-16 GB GBGB0127479.4A patent/GB0127479D0/en not_active Ceased
- 2001-12-17 GB GBGB0130019.3A patent/GB0130019D0/en not_active Ceased
-
2002
- 2002-11-13 KR KR10-2004-7007430A patent/KR20040065560A/ko active IP Right Grant
- 2002-11-13 DE DE60235187T patent/DE60235187D1/de not_active Expired - Lifetime
- 2002-11-13 AT AT02781506T patent/ATE456155T1/de not_active IP Right Cessation
- 2002-11-14 KR KR10-2004-7007403A patent/KR20040065224A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100785605B1 (ko) * | 2005-12-06 | 2007-12-14 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040065224A (ko) | 2004-07-21 |
| DE60235187D1 (de) | 2010-03-11 |
| ATE456155T1 (de) | 2010-02-15 |
| GB0130019D0 (en) | 2002-02-06 |
| GB0127479D0 (en) | 2002-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1449256B1 (en) | A field effect transistor semiconductor device | |
| US7118970B2 (en) | Methods of fabricating silicon carbide devices with hybrid well regions | |
| KR100474214B1 (ko) | 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자 | |
| US7989886B2 (en) | Alignment of trench for MOS | |
| US20190386129A1 (en) | Power device having super junction and schottky diode | |
| US20110204435A1 (en) | Vertical capacitive depletion field effect transistor | |
| KR100762545B1 (ko) | Ｌｍｏｓｆｅｔ 및 그 제조 방법 | |
| US20220130996A1 (en) | Gate trench power semiconductor devices having improved deep shield connection patterns | |
| US6127695A (en) | Lateral field effect transistor of SiC, a method for production thereof and a use of such a transistor | |
| US20220149196A1 (en) | Gate trench power semiconductor devices having improved deep shield connection patterns | |
| EP1703566A1 (en) | MOS device having at least two channel regions | |
| KR20220003229A (ko) | 실리콘카바이드 트랜지스터 및 이의 제조방법 | |
| US10355132B2 (en) | Power MOSFETs with superior high frequency figure-of-merit | |
| JP7213398B2 (ja) | 絶縁ゲートバイポーラトランジスタ | |
| KR20040065560A (ko) | 전계 효과 트랜지스터 디바이스 | |
| CN113097297A (zh) | 功率器件结构及制作方法 | |
| US11233157B2 (en) | Systems and methods for unipolar charge balanced semiconductor power devices | |
| EP0314877A1 (en) | Power high election mobility structure | |
| KR100629020B1 (ko) | ＳｉＣ 측면 전계효과 트랜지스터, 그 제조 방법 및 상기 트랜지스터의 사용 방법 | |
| US20230352577A1 (en) | Vertical shielded gate accumulation field effect transistor | |
| JP3137078B2 (ja) | 半導体装置及びそれを用いたトランジスタ | |
| CN116895682A (zh) | 垂直屏蔽栅极累积场效应晶体管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |