CN116895682A - 垂直屏蔽栅极累积场效应晶体管 - Google Patents

垂直屏蔽栅极累积场效应晶体管 Download PDF

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Abstract

本公开涉及垂直屏蔽栅极累积场效应晶体管。累积MOSFET包括多个器件单元。每个器件单元包括与设置在掺杂半导体衬底中的垂直沟槽邻接的台面。台面具有设置在底台面部分上的顶台面部分。顶台面部分具有比底台面部分的宽度窄的宽度。邻接该台面的垂直沟槽具有顶沟槽部分和底沟槽部分。顶沟槽部分具有比底沟槽部分的宽度宽的宽度。电介质设置在垂直沟槽的侧壁上。设置在顶沟槽部分中的栅极电极在顶台面部分中形成累积沟道区，并且设置在底沟槽部分中的屏蔽电极在底台面部分中形成耗尽漂移区。

Description

垂直屏蔽栅极累积场效应晶体管
相关申请
本申请要求于2022年4月4日提交的美国临时专利申请第63/362,418号的优先权和权益，该美国临时专利申请全文以引用方式并入本文。
技术领域
本说明书涉及半导体器件和技术。特别地，本说明书涉及金属氧化物半导体场效应晶体管(MOSFET)器件。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)器件在许多功率切换应用中使用。在典型的MOSFET器件中，响应于所施加的栅极电压，栅极电极提供器件的导通和关断控制。例如，在N型增强型MOSFET中，响应于超过固有阈值电压的正栅极电压，当在p型主体区中形成导电性N型反型层(即沟道区)时，发生导通。反型层将N型源极区连接到N型漏极区，并且允许这些区之间的多数载流子传导。
在沟槽MOSFET器件中，栅极电极形成在从半导体材料诸如硅的主表面向下(例如，垂直向下)延伸的沟槽中。此外，屏蔽电极可形成在沟槽中的栅极电极下方。沟槽MOSFET器件中的电流流动主要是垂直的(例如，在N掺杂漂移区中)。器件单元可例如包括包含栅极电极的沟槽和包含器件的漏极、源极、主体和沟道区的邻接台面。示例性沟槽MOSFET器件可包括数百或数千个器件单元(各自包括沟槽和邻接台面)的阵列。
发明内容
在一般性方面中，一种累积金属氧化物半导体场效应晶体管(MOSFET)包括多个器件单元。每个器件单元包括与设置在掺杂半导体衬底中的垂直沟槽邻接的台面。台面具有设置在底台面部分上的顶台面部分。顶台面部分具有比底台面部分的宽度窄的宽度。邻接该台面的垂直沟槽具有顶沟槽部分和底沟槽部分。顶沟槽部分具有比底沟槽部分的宽度宽的宽度。电介质设置在垂直沟槽的侧壁上。设置在顶沟槽部分中的栅极电极在顶台面部分中形成累积沟道区，并且设置在底沟槽部分中的屏蔽电极在底台面部分中形成耗尽漂移区。
在一般性方面中，一种累积金属氧化物半导体场效应晶体管(MOSFET)包括形成在半导体衬底中的一对垂直沟槽之间的台面。台面具有设置在底台面部分上的顶台面部分。顶台面部分具有比底台面部分的宽度窄的宽度。台面包括累积沟道区和漂移区。源极区设置在台面中，并且电介质设置在台面的侧壁上。栅极电极设置在这对垂直沟槽中，栅极电极被偏置以跨设置在台面的侧壁上的电介质在顶台面部分中形成累积沟道区。此外，包括n掺杂柱和p掺杂柱的超结结构设置在半导体衬底上，并且电流再分布层设置在台面和超结结构之间。
在一般性方面中，一种用于制造累积MOSFET的方法包括形成邻接掺杂半导体衬底中的垂直沟槽的台面。台面具有设置在底台面部分上的顶台面部分。顶台面部分具有比底台面部分的宽度窄的宽度。垂直沟槽具有邻接顶台面部分的顶沟槽部分和邻接底台面部分的底沟槽部分。顶沟槽部分具有比底沟槽部分的宽度宽的宽度。
该方法还包括：在垂直沟槽的侧壁上设置电介质、在顶沟槽部分中设置栅极电极、以及在底沟槽部分中设置屏蔽电极。栅极电极被配置为跨设置在台面的侧壁上的电介质在顶台面部分中形成累积沟道区，并且屏蔽电极被配置为跨设置在台面的侧壁上的电介质在底台面部分中形成耗尽漂移区。
一个或多个实施方式的细节在附随附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。
附图说明
图1示出了根据本公开的原理的示例性累积MOSFET的一部分的横截面视图。
图2示出了具有以线性条带布局的台面和沟槽120的累积MOSFET的示例性器件单元。
图3示出了具有全环绕栅极(GAA)构型的累积MOSFET的示例性器件单元。
图4示出了设置在衬底上的累积MOSFET的器件单元的布局。
图5示出了Z-X平面中的台面和沟槽以及设置在与图5的平面垂直的Y方向上的p掺杂物区的横截面视图。
图6示出了累积MOSFET中的沟槽中的栅极电极和屏蔽电极的示例性布置。
图7示出了具有超结漏极结构的示例性累积MOSFET的横截面视图。
图8和图9示出了示例性低电压累积MOSFET的示例性电流-电压特性。
图10示出了用于制造垂直屏蔽栅极累积场效应晶体管的示例性方法。
具体实施方式
本文描述了用于功率切换应用的垂直屏蔽栅极累积MOSFET器件(下文中称为“累积MOSFET”)。将(例如，反型MOSFET的)几个器件单元封装在一起可提高电流承载能力并且减小器件的导通电阻(例如，Rds(on))。然而，随着半导体器件(例如，器件单元尺寸)缩小，越来越难以减小现有设计的单元间距，这至少是因为每个器件单元必须容纳不可缩放尺寸的源极和体接触。
正在考虑可被缩放到减小的单元节距的MOSFET器件结构或架构，例如，通过在实现较低的比导通电阻(Rsp(on))的同时逐渐变小的工艺技术节点。
如本文所述，器件的有源器件区(例如，源极区和漂移区)可形成于例如设置在沉积在半导体衬底(例如，掺杂(例如，N掺杂)半导体衬底)上的外延层中的两个垂直沟槽之间的台面中。半导体衬底可例如是具有在约10+19原子/cm3到10+20原子/cm3或更高范围中的n型掺杂物的重掺杂N型衬底。电介质层(例如，栅极电介质、屏蔽电介质)设置在垂直沟槽的侧壁上。从源极区通过漂移区到形成在半导体衬底中的漏极区的电流流动可由设置在垂直沟槽的侧壁上的电介质层上的垂直沟槽中所设置的电极(例如，栅极电极和屏蔽电极)电容性地控制。
在示例性具体实施中，设置在累积MOSFET中的两个垂直沟槽之间的台面可包括由栅极电极控制的轻掺杂累积沟道或区、以及由屏蔽电极耗尽的中掺杂或适度掺杂耗尽或漂移区。轻掺杂累积沟道或区可例如在例如约10+14原子/cm3到5x10+16原子/cm3的范围中被掺杂有n型掺杂物。中掺杂耗尽或漂移区可例如在例如约10+16原子/cm3到5x10+18原子/cm3的范围中被掺杂有n型掺杂物。漂移区可以比累积沟道区更宽。此外，控制累积沟道或区的栅极电极可具有比屏蔽电极更高的功函数。栅极电极具有大于例如约5.0eV的功函数。
在累积MOSFET的示例性具体实施中，垂直沟槽可具有容纳栅极电极的部分(例如，上沟槽部分)和容纳屏蔽电极的另一部分(例如，下沟槽部分)。在示例性具体实施中，沟槽的上部部分可具有比沟槽的下部部分的宽度大的宽度。对应地，两个邻接垂直沟槽之间的台面可包括顶台面部分和底台面部分，其中顶台面部分的宽度比底台面部分的宽度窄。在示例性具体实施中，沟槽的上部部分可具有比沟槽的下部部分的宽度大的宽度(例如，在约20nm到1μm的范围中)。对应地，两个邻接垂直沟槽之间的台面可包括顶台面部分和底台面部分，其中顶台面部分的宽度比底台面部分的宽度小或窄。
栅极电极可控制通过跨栅极电介质形成在窄的顶台面部分中的累积沟道或区的电流流动。该窄台面部分在本文中可被称为沟道区，并且底台面部分在本文中可被称为漂移区。在示例性具体实施中，在沟道区的顶部处形成的源极区可以是重掺杂N+区，沟道区可以是轻掺杂N区，并且漂移区可以是中(适度)掺杂N区。形成在漂移区的底部处的漏极区可以是重掺杂N+区。
在示例性具体实施中，形成在沟道区的顶部处的源极区可以是具有在例如约10+19原子/cm3到10+20原子/cm3或更高的范围中的n型掺杂物的重掺杂N型衬底。源极区可具有例如在例如约0.1μm到0.3μm的范围中的厚度或高度Ts。
累积MOSFET可被配置为使得当没有栅极-源极电压(即，在Vgs＝0V)被施加到栅极电极时器件处于关断状态(即，夹断)。器件中的栅极氧化物的边缘处的电场在关断状态下可以是小的或低的，使得在关断状态下不需要任何耗尽p-n结。
为了确保当没有栅极-源极电压(即，在Vgs＝0V)时器件处于关断状态(即，夹断)，具有高功函数ΦM的导体可用作器件中的MOS电容器的导体板(即，栅极电极或屏蔽电极)。高功函数导体可以是P+掺杂多晶硅，其具有例如大于5.0eV的功函数ΦM。其它高功函数导体可包括金属诸如铜、铁、铂、钯或镍，其可具有比P+掺杂多晶硅更高的功函数(例如，ΦM(Pt)＝6.0eV)。累积MOSFET可被配置(具有掺杂物浓度、电极材料、大小和尺寸)用于低或中电压(例如，10V到100V)功率切换应用。累积MOSFET不包括主体区或体接触(例如，不包括组合的主体-源极接触)，其会限制器件通过逐渐变小的工艺技术节点而缩放到减小的单元间距尺寸。例如，可在(例如，具有200nm沟道长度或更短的)短沟道技术中实现累积MOSFET。累积MOSFET中不存在主体区可对应于器件中不存在p-n主体二极管，并且可导致累积MOSFET中不存在或减少反向恢复电荷(Qrr)。栅极电极和屏蔽电极的功函数(WF)工程以及包裹式沟道的具体实施可使得能够实现器件的电流-电压和漏极电流(Id)泄漏特性的去耦。在示例性具体实施中，栅极电极可由具有比屏蔽电极高的功函数的材料制成。为了防止穿通，可控制(例如，在源极区与漏极区之间的)漂移区中的掺杂物浓度(例如，保持在高水平)以减小漏极区耗尽宽度延伸到源极区。
图1示出了根据本公开的原理的示例性累积MOSFET 100的一部分的横截面视图。
例如，可在设置在N+掺杂衬底20(例如，掺杂半导体衬底)上的外延层10中制造累积MOSFET 100。例如，N+掺杂衬底可形成累积MOSFET的漏极区。N+掺杂衬底20可以例如是具有在约10+19原子/cm3到10+20原子/cm3或更高范围中的n型掺杂物的重掺杂N型硅衬底。
累积MOSFET 100可包括在设置在衬底20上的外延层10中蚀刻的沟槽(例如，沟槽120)。可从MOSFET的顶表面S(例如，从外延层10的顶表面)朝向器件的漏极区(衬底20)垂直向下(例如，在负Z方向上)蚀刻沟槽(例如，沟槽120)。在示例性具体实施中，沟槽可彼此平行。可在两个相邻沟槽之间形成台面110。在示例性具体实施中，沟槽(例如，沟槽120)可具有(在Z方向上的)深度或高度H。在示例性具体实施中，沟槽高度H可在例如约1.0μm到5.0μm的范围中。
沟槽MOSFET器件的电流处理能力是由其栅极沟道宽度决定的。为了使成本最小化，可能重要的是，使晶体管的管芯面积大小尽可能小，并且通过在MOSFET管芯的整个区域上方重复形成多孔结构来增加沟道表面区域的宽度(即，增加“沟道密度”)。一种增加沟道密度(并因此增加沟道宽度)的方式是：减小器件单元的大小，并且在给定的表面区域中，按较小的间距，封装更多的器件单元。累积MOSFET 100的器件单元可包括例如台面110和相邻沟槽120(或两个半沟槽)。器件单元可例如在x方向上以间距P重复。在用于低电压切换应用或中等电压切换应用的累积MOSFET 100的示例性具体实施中，间距P可以在例如0.25μm到2.0μm的范围中(例如0.75μm)。
示例性累积MOSFET 100可包括数百或数千个器件单元(各自包括沟槽和邻接台面)的阵列。器件单元在本文可称为沟槽-台面单元，因为每个器件单元在几何上都包括沟槽和台面(或两个半台面)结构、或者台面和两个半沟槽结构。屏蔽电极和栅极电极(例如，屏蔽电极140和栅极电极130)可形成在沿台面(例如，台面110)延伸(例如对齐)的线性沟槽(例如，沟槽120)内。台面110和线性沟槽(例如，沟槽120)可具有(图4的在Z方向上延伸的)长度L(。
在示例性具体实施中，沟槽120的上沟槽部分120T可具有高度Hg和宽度W1，并且沟槽120的下沟槽部分120B可具有高度Hs和宽度W2。上沟槽部分120T的宽度W1可以大于下沟槽部分120B的宽度W2。栅极电极(例如，栅极电极130)可设置在上沟槽部分120T中，并且屏蔽电极(例如，屏蔽电极140)可设置在下沟槽部分120B中。栅极电介质(例如，栅极电介质132)可设置在栅极电极130与沟槽120的侧壁之间，并且屏蔽电介质(例如，屏蔽电介质142)可设置在屏蔽电极140与沟槽120的侧壁之间。
在示例性具体实施中，沟槽120的上沟槽部分120T的宽度W1和下沟槽部分120B的宽度W2可各自在例如约0.2μm到1.0μm的范围中。上沟槽部分120T的深度或高度可以在例如约0.2μm到1.0μm的范围中，并且下沟槽部分120B的深度或高度可以是例如约0.5μm到5.0μm。
屏蔽电极和栅极电极可由多晶硅或具有高功函数的金属(例如，P+多晶硅或具有高功函数的金属，诸如铂、钯或镍)制成。屏蔽电极和栅极电极可由具有不同功函数的不同导体制成。例如，屏蔽电极可由P+多晶硅制成，而栅极电极可由钯制成。
屏蔽电极和栅极电极通过电介质层(例如，多晶硅间电介质(IPD)层120I)而彼此隔离。例如，IPD层可以是氧化物或氮化物层。屏蔽电极和栅极电极也通过电介质层(例如，屏蔽电介质142和栅极电介质132)而与相邻台面(例如，台面110)中的硅隔离。屏蔽电介质142(具有厚度Tsd)和栅极电介质132(具有厚度Tgd)可例如包括氧化硅、高k栅极电介质(例如，氧化铪(HfO2)、氧化铝(Al2O3)等)，或者SiO2界面氧化物薄层(例如，1nm-5nm薄)和高k电介质层的堆叠。在示例性具体实施中，屏蔽电介质142可以是例如50nm厚的SiO2层，并且栅极电介质132可以是例如10nm厚的Al2O3层。
如图1所示，台面110(在外延层10中所蚀刻的相邻沟槽(例如，沟槽120)之间形成)可包括窄的顶台面部分110A(具有宽度W3)和较宽的底台面部分110B(具有宽度W4)(W4>W3)，符合相邻沟槽(例如沟槽120)(具有宽度W1的上沟槽部分120T，该宽度大于下沟槽部分120B的宽度W2)的形状。在示例性具体实施中，台面110的窄的顶台面部分110A的宽度W3可在约20nm到0.5μm的范围内，并且较宽的底台面部分110B的宽度W4可在约0.2μm到1.0μm的范围内(W4>W3)。换句话说，窄的顶台面部分110A(具有宽度W3)可具有在底座状的较宽的底台面部分110B上方垂直延伸的窄的带状或鳍状形状。
可在台面110中形成累积MOSFET 100的有源器件区。例如，源极区112(例如，N+掺杂区)可形成在台面110的大约顶表面S处；累积沟道区114(例如，轻N掺杂区)可形成在台面110的窄的顶台面部分110A中；并且耗尽或漂移区116(例如，适度掺杂N区)可形成在台面110的较宽的底台面部分110B中。
在示例性具体实施中，累积沟道区114(轻掺杂N区)可基于施加到栅极电极的电压来累积电荷，并且漂移区116(适度掺杂N区)可由施加到屏蔽电极的电压耗尽。在一些示例性具体实施中，栅极电极和屏蔽电极的功函数沿电流流动的方向(例如，Z方向)可以是不均一的，从而得到例如双阈值电压器件。
在示例性具体实施中，台面110中(即，在累积沟道区114中和在漂移区116中)的掺杂物浓度在垂直方向(例如，Z方向)上和在横向方向(例如，X方向)上可以是不均一的。非均一掺杂可帮助平滑输出电容。
在示例性具体实施中，累积MOSFET的器件布局可包括以线性条带布局的台面(例如，台面110)。例如，图2示出了具有沿Y方向以线性条带布局的台面110(和沟槽120)的累积MOSFET的器件单元200。台面的线性条带布局可提供比器件布局的其他构型更大的沟道密度。
在一些示例性具体实施中，台面110的窄的顶台面部分110A的窄的宽度(例如，宽度W3)可使得能够实现包括栅极电极130的全环绕栅极(GAA)构型的器件布局。例如，图3示出了在GAA构型中以柱布局的累积MOSFET的器件单元300。在图3中，出于例示的目的，GAA构型中栅极电极130的设置由围绕台面110的虚线圆C象征性地描绘。
在示例性具体实施中，累积MOSFET 100中的器件单元(例如，台面110和沟槽120)的布局可由p掺杂环围绕以用于在雪崩条件下的稳健性(换句话说，器件可承受雪崩电流条件并且在Vds超过关断状态电压时不被破坏)。图4示出了设置在衬底20上的外延层10的顶表面S上的累积MOSFET的器件单元(例如，图2的器件单元200)的布局的顶视图。如图4中所示，包括具有长度L的台面(例如，台面110)的器件单元(例如，器件单元200)可在区域A中按器件单元间距P以阵列重复地设置。此外，p掺杂环40设置在区域A的围绕区域A中的器件单元(例如，器件单元200)的布局的周边上。可通过离子注入形成p掺杂环40。
如前文在累积MOSFET 100中所述，台面(例如，台面110)至少在台面的有源部分(即，包括源极区112、累积沟道区114和漂移区116的部分)中不包括主体区或体接触。在一些示例性具体实施中，如图5所示，为了器件的雪崩稳健性，累积MOSFET 100可包括在台面的端部处(例如，在栅极条带的端部处)注入到外延层10中的p掺杂物区(例如，p掺杂物区170、p掺杂物区180)。在一个示例性具体实施中，可在有源栅极区之外(例如，在累积沟道区114之外)在Y方向上在台面的端部处注入p掺杂物区170。在另一示例性具体实施中，可在有源屏蔽耗尽区之外(例如，在台面110的较宽的底台面部分110B中所形成的漂移区116之外)在Y方向上在台面的端部处注入p掺杂物区180。在示例性具体实施中，p掺杂物区170和/或p掺杂物区180可连接到图4的p掺杂环40。
p掺杂物区(例如，p掺杂物区170或p掺杂物区180)可形成分流二极管，该分流二极管在高击穿(雪崩)条件下钳位电压以保护累积器件免受高电场影响。
在示出Z-X平面中的台面110和邻接沟槽(例如，沟槽120)的横截面视图的图5中，设置在垂直于图5的平面的Z方向上的p掺杂物区170和p掺杂物区180被描绘为虚线椭圆。
在一些示例性具体实施中，累积MOSFET 100中的屏蔽电极可通过沟槽(例如，沟槽120)中的栅极电极(栅极电极130)垂直地延伸到外延层10的顶表面S。
例如，图6示出了累积MOSFET 600，其中屏蔽电极(例如，屏蔽电极145)和栅极电极(例如，栅极电极135)设置在器件中的台面(例如，台面110)的相邻侧上的沟槽(例如，沟槽120)中。如图6所示，设置在沟槽120的下沟槽部分120B中的屏蔽电极(屏蔽电极145)通过设置在沟槽(例如沟槽120)中的栅极电极(栅极电极135)延伸到外延层10的顶表面S。屏蔽电极的这种布置的优点在于，器件的栅极电极、屏蔽电极和源极都可在器件的顶部上接触。
对于一些器件，超结原理允许功率MOSFET(即超结MOSFET)的厚漂移区被重掺杂，从而减小对电子流动的电阻而不损害击穿电压。重掺杂区(例如，n掺杂区)与以相反载流子极性(空穴)类似地重P掺杂的区并置。这两个类似但相反掺杂的区有效地抵消它们的移动电荷，并形成在关断状态期间支持高电压的耗尽区。另一方面，在导通状态期间，漂移区的较高掺杂允许载流子容易流动，从而减小导通电阻。
超结MOSFET包括漏极结构(超结漏极结构)，其中多个垂直p-n结(由邻接的p型和n型柱形成)被布置在漏极区中，因此可在保持高电压的同时实现低导通电阻Rds(on)和减小的栅极电荷Qg。超结漏极结构中的n型柱和p型柱可例如通过在半导体衬底上顺序地沉积、图案化和掺杂(注入)半导体材料的多个外延层来递增地、外延逐层级地制造。在这种超结漏极结构中，主电流路径(例如，n掺杂柱)可以比常规高电压MOSFET更重地掺杂(例如，10倍)。这降低了漏极的导通状态电阻。p型柱和n型柱的电流路径的尺寸可以被设定成使得当晶体管正关断并出现阻断电压时，耗尽区随着电荷载流子从p型柱的迁移而形成，从而得到几乎中性的空间电荷区以及高的阻断电压能力。
例如，图7示出了具有超结漏极结构的累积MOSFET 700，该超结漏极结构包括设置在衬底20上方的器件的N掺杂漏极区(漂移区116)中的台面(例如，台面110)的底部处的p掺杂柱(例如，p掺杂柱30)。p掺杂柱(例如，p掺杂柱30)可与形成在n掺杂外延层10中的n掺杂柱(例如，n掺杂柱32)形成垂直p-n结(例如，p-n结31)。p掺杂柱可通过离子注入形成。可例如从Y方向形成与p掺杂柱30的电接触(未示出)。累积MOSFET 700的漂移区116可包括在超结漏极结构的p掺杂柱(例如，p掺杂柱30)和n掺杂柱(例如，n掺杂柱32)上方延伸的电流分布层118。
如上所述，累积MOSFET(例如，累积MOSFET 100)可包括轻掺杂沟道区和被屏蔽沟槽耗尽的中掺杂漂移区。漂移区也可比沟道区更宽，并且控制沟道区的沟道栅极电极可具有比控制漂移区的屏蔽电极更高的功函数。
此外，此类累积MOSFET可具有以下特性中的一个或多个特性：(a)条带或圆形设计(例如，全环绕栅极(GAA)结构)；(b)在横向和垂直方向上的非均一掺杂，以平滑输出电容；(c)具有p+多晶硅接触的p型栅极区域；(d)作为栅极金属的铂(Pt)、钯(Pd)或镍(Ni)；(e)高k栅极电介质；(f)二氧化硅(SiO2)界面氧化物薄层(例如，1纳米(nm)-5nm)和高k电介质层的堆叠；(g)用于双阈值电压(Vt)器件的沿沟道区的非均一功函数；(h)没有屏蔽沟槽以及在台面的底部处的p型注入，用于具有第三维连接的(半)超结(SJ)效应；以及(i)在器件周边中的p环，用于稳健性。
在示例性具体实施中，用于30V切换应用的低电压累积MOSFET可被配置有以下示例性尺寸和材料集合：
衬底20，N+掺杂硅；
器件单元间距，P＝750nm；
沟槽120深度或高度，H＝1.5μm；
上沟槽部分120T深度或高度，Hg＝200nm；
上沟槽部分120T宽度，W1＝300nm；
下沟槽部分120B深度或高度，Hs＝1μm；
下沟槽部分120B宽度，W2＝200nm；
源极(源极区112)深度或高度，Ts＝20nm；
顶台面部分110A宽度(鳍宽度)，W3＝50nm、80nm或100nm；底台面部分110B宽度，W4＝500nm；
累积沟道区114中的掺杂物浓度，n＝1x10+16原子/cm3；
漂移区116顶部处的掺杂物浓度，n＝1x10+18原子/cm3；
栅极电极和屏蔽电极材料，P+多晶硅、Ni、Pt或Pd；和
栅极电介质132Al2O3，和屏蔽电介质142，SiO2，
Tsd＝50nm，Tgd＝10nm。
图8和图9示出了具有鳍宽度W3＝50nm的前述示例性低电压累积MOSFET的特性电流-电压特性。
图8示出了电流-电压曲线801和电流-电压曲线802。曲线801表示对于P+多晶硅被用作栅极电极和屏蔽电极材料的情况的作为栅极电压(Vgs)的函数的漏极电流(Ids)。曲线801与电压轴的截距指示示例性累积FET具有约0.8V的栅极阈值电压VT。曲线802表示对于钯被用作栅极电极和屏蔽电极材料的情况的作为栅极-源极电压(Vgs)的函数的漏极电流(Ids)。曲线802与电压轴的截距指示示例性累积FET具有约1.7V的栅极阈值电压VT。对于P+多晶硅或钯被用作栅极电极和屏蔽电极材料的这两种情况，累积MOSFET在Vgs＝0V时被完全夹断。
图9示出了电流-电压曲线901和电流-电压曲线902。曲线901表示对于P+多晶硅被用作栅极电极和屏蔽电极材料的情况的Vgs＝0时作为漏极-源极电压(Vds)的函数的漏极电流(Ids)。曲线902表示对于钯被用作栅极电极和屏蔽电极材料的情况的Vgs＝0时作为栅极电压(Vds)的函数的漏极电流(Ids)。曲线901和曲线902两者都表明累积MOSFET(对于P+多晶硅或钯被用作栅极电极和屏蔽电极材料的这两种情况)具有约32V的击穿电压Vbd，如图9中的电压轴上所指示。
图10示出了根据本公开的原理的用于制造垂直累积MOSFET的示例性方法1000。
方法1000包括形成邻接半导体衬底中的垂直沟槽的台面(1010)。半导体衬底可以是具有设置在衬底的顶部上的n掺杂外延层的N掺杂衬底。台面具有设置在底台面部分(例如，基座状部分)上的顶台面部分(例如，鳍状部分)。顶台面部分具有比底台面部分的宽度窄的宽度。垂直沟槽具有邻接顶台面部分的上沟槽部分和邻接底台面部分的下沟槽部分。顶沟槽部分具有比底沟槽部分的宽度宽的宽度。
方法1000还包括在垂直沟槽的侧壁上设置电介质(1020)以及在上沟槽部分中设置栅极电极(1030)。栅极电极被配置为跨设置在台面的侧壁上的电介质在顶台面部分中形成累积沟道区。
方法1000还包括在下沟槽部分中设置屏蔽电极(1040)。屏蔽电极被配置为跨设置在台面的侧壁上的电介质在底台面部分中形成耗尽漂移区。
在示例性具体实施中，顶台面部分可具有在20nm与100nm之间的宽度(例如，50nm)。顶台面部分中的累积沟道区可在约1x10+14原子/cm3到5x10+16原子/cm3的范围内被掺杂有n型掺杂物，并且底台面部分中的耗尽漂移区可在约5x10+16原子/cm3到1x10+18原子/cm3的范围中被掺杂有n型掺杂物。
在示例性具体实施中，栅极电极具有大于5.0eV的功函数。栅极-源极电压Vgs＝0V完全夹断累积MOSFET。栅极电极可由P+掺杂多晶硅或者包括铜、铁、铂、钯或镍的金属制成。
在示例性具体实施中，在前文所述的累积MOSFET中，每个器件单元具有柱状结构，并且栅极电极是以围绕顶台面部分的全环绕栅极构型来设置的。
在示例性具体实施中，在前文所述的累积MOSFET中，多个器件单元以阵列形式设置在区域中，并且累积MOSFET还包括设置在该区域的周边上的p掺杂环。
在示例性具体实施中，在前文所述的累积MOSFET中，设置在顶沟槽部分的侧壁上的电介质包括高k电介质、或者二氧化硅(SiO2)界面氧化物层与高k电介质层的堆叠。
在示例性具体实施中，在前文所述的累积MOSFET中，设置在底沟槽部分中的屏蔽电极延伸穿过设置在顶沟槽部分中的栅极电极到达累积MOSFET的顶表面，并且屏蔽电极和栅极电极通过多晶硅间电介质(IPD)层而彼此隔离。
具体实施可使用各种半导体处理和/或封装技术来实现。一些具体实施可以使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包括但不限于例如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)、氧化镓(Ga2O3)、磷化铟(InP)等。
本文所用的术语仅用于描述特定实施方式的目的，而并非旨在对这些实施方式进行限制。如本文所用，单数形式“一个”、“一种”和“该”旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语“包含”和/或“包括”时，规定了所述特征、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、步骤、操作、元件、部件和/或它们的组的存在或添加。
还应当理解，当元件诸如层、区域或衬底被提及在另一个元件上、连接到另一个元件、电连接到另一个元件、耦接到另一个元件、或电耦接到另一个元件时，该元件可直接在另一个元件上、连接另一个元件、或耦接到另一个元件，或可存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在…上、直接连接到…、或直接耦接到…，但是被示为直接在元件上、直接连接或直接耦接的元件能以此类方式提及。本申请的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等)旨在涵盖装置在使用或操作中的不同取向。在一些具体实施中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些具体实施中，术语邻近能包括横向邻近或水平邻近。
本文参考截面图描述了本发明的发明构思的示例性实施方式，该截面图是示例性实施方式的理想化实施方式(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差导致的图示形状的变化。因此，本发明的发明构思的示例性实施方式不应理解为限于本文所示的区域的特定形状，而是应理解为包括例如由制造而导致的形状偏差。因此，附图中所示的区域实质上是示意性的，它们的形状并非旨在示出器件区域的精确形状，也并非旨在限制示例性实施方式的范围。
应当理解，尽管本文可使用术语“第一”、“第二”等来描述各种元件，但这些元件不应受这些术语限制。这些术语只是用于将一个元件与另一元件区分开。因此，“第一”元件可被称作“第二”元件，而不脱离本发明实施方式的教导。
除非另外定义，否则本文所用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应当理解，诸如在常用词典中定义的那些术语之类的术语应被解释为具有与其在相关领域和/或本说明书的上下文中的含义一致的含义，并且将不被解释为理想化或过于正式的意义，除非在本文明确定义。
虽然所描述的具体实施的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的设备和/或方法的任何部分可以任意组合进行组合。本文所述的具体实施可包括所描述的不同具体实施的功能、部件和/或特征的各种组合和/或子组合。

Claims (11)

1.一种包括多个器件单元的累积MOSFET，每个器件单元包括：
邻接掺杂半导体衬底中的垂直沟槽而设置的台面，所述台面具有设置在底台面部分上的顶台面部分，所述顶台面部分具有比所述底台面部分的宽度窄的宽度，所述垂直沟槽具有邻接所述顶台面部分的顶沟槽部分和邻接所述底台面部分的底沟槽部分，所述顶沟槽部分具有比所述底沟槽部分的宽度宽的宽度；
设置在所述垂直沟槽的侧壁上的电介质；
设置在所述顶沟槽部分中的栅极电极，所述栅极电极被配置为跨设置在所述台面的所述侧壁上的所述电介质在所述顶台面部分中形成累积沟道区；以及
设置在所述底沟槽部分中的屏蔽电极，所述屏蔽电极被配置为跨设置在所述台面的所述侧壁上的所述电介质在所述底台面部分中形成耗尽漂移区。
2.根据权利要求1所述的累积MOSFET，还包括：
设置在所述顶台面部分中的所述累积沟道区上方的N+掺杂源极区；和
设置在所述底台面部分中的所述耗尽漂移区下方的N+掺杂漏极区，并且其中所述累积沟道区在约1x10+14原子/cm3到5x10+16原子/cm3的范围内被掺杂有n型掺杂物，并且所述耗尽漂移区在约5x10+16原子/cm3到1x10+18原子/cm3的范围内被掺杂有n型掺杂物。
3.根据权利要求1所述的累积MOSFET，还包括设置在所述顶台面部分中的所述累积沟道区上方的N+掺杂源极区和设置在所述底台面部分中的所述耗尽漂移区下方的N+掺杂漏极区。
4.根据权利要求1所述的累积MOSFET，其中栅极-源极电压Vgs＝0V完全夹断所述累积MOSFET，并且其中所述栅极电极具有大于5.0eV的功函数，并且其中所述栅极电极由P+掺杂多晶硅或者包括铜、铁、铂、钯或镍的金属制成。
5.根据权利要求1所述的累积MOSFET，其中所述栅极电极具有大于所述屏蔽电极的功函数的功函数。
6.根据权利要求1所述的累积MOSFET，其中每个器件单元被布局成具有在500nm和1000nm之间的条带宽度的条带结构，并且所述顶台面部分具有在大约40nm和100nm之间的宽度，并且其中所述台面是线性台面，并且所述累积MOSFET还包括设置在所述线性台面的端部处的p掺杂物区。
7.一种累积金属氧化物半导体场效应晶体管MOSFET，包括：
形成在半导体衬底中的一对垂直沟槽之间的台面，所述台面具有设置在底台面部分上的顶台面部分，所述顶台面部分具有比所述底台面部分的宽度窄的宽度，所述台面包括累积沟道区和漂移区；
设置在所述台面中的源极区；
设置在台面的侧壁上的电介质；
设置在所述一对垂直沟槽中的栅极电极，所述栅极电极被偏置以跨设置在所述台面的所述侧壁上的所述电介质在所述顶台面部分中形成所述累积沟道区；
包括设置在所述半导体衬底上的n掺杂柱和p掺杂柱的超结结构；以及
设置在所述台面和所述超结结构之间的电流再分布层。
8.根据权利要求7所述的累积MOSFET，其中所述顶台面部分具有在20nm和100nm之间的宽度。
9.根据权利要求7所述的累积MOSFET，其中所述电流再分布层形成于设置在所述半导体衬底上的n型掺杂外延层中。
10.一种用于制造累积MOSFET的方法，所述方法包括：
形成邻接掺杂半导体衬底中的垂直沟槽的台面，所述台面具有设置在底台面部分上的顶台面部分，所述顶台面部分具有比所述底台面部分的宽度窄的宽度，所述垂直沟槽具有邻接所述顶台面部分的顶沟槽部分和邻接所述底台面部分的底沟槽部分，所述顶沟槽部分具有比所述底沟槽部分的宽度宽的宽度；
在所述垂直沟槽的侧壁上设置电介质；
在所述顶沟槽部分中设置栅极电极；所述栅极电极被配置为跨设置在所述台面的所述侧壁上的所述电介质在所述顶台面部分中形成累积沟道区；以及
在所述底沟槽部分中设置屏蔽电极，所述屏蔽电极被配置为跨设置在所述台面的所述侧壁上的所述电介质在所述底台面部分中形成耗尽漂移区。
11.根据权利要求10所述的方法，其中所述顶台面部分具有在20nm和100nm之间的宽度。
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