KR100762545B1 - Ｌｍｏｓｆｅｔ 및 그 제조 방법 - Google Patents
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Abstract
자기 정렬된 게이트(52, 54)를 구비하는 횡형 금속-산화물-반도체 전계 효과 트랜지스터(LMOSFET : lateral metal-oxide-semiconductor field effect transistor)는 p형 도전성을 갖는 제 1 SiC 반도체 재료층과, 이 제 1 실리콘 탄화물 반도체 재료층 상에 형성되는 n형 도전성(36)을 갖는 제 2 SiC 반도체 재료층을 포함한다. n형 도전성을 갖는 소스 및 드레인 영역(40, 42)은 제 2 SiC 반도체 재료층 상에 형성된다. 소스 및 드레인 영역의 n형 도전성은 제 2 SiC 반도체 재료층의 n형 도전성보다 크다. 트렌치(44)는 제 2 SiC 반도체 재료층을 통해 부분적으로 제 1 SiC 반도체 재료층으로 확장한다. 트렌치는 전기적으로 절연 산화물(52)층 상에 도포되고, 부분적으로 금속 재료층(54)으로 충진된다.
Description
본 발명은 실리콘 탄화물(SiC) 기술에 특히 적합한 UHF 전송과 같은 고전력 애플리케이션(application)에 사용되는 횡형 금속-산화물-반도체 전계 효과 트랜지스터(LMOSFET : lateral metal-oxide-semiconductor field effect transistor)에 관한 것으로, 특히 자기 정렬 게이트 구조체를 구비하는 SiC LMOSFET 및 그 제조 방법에 관한 것이다.
최근에, 횡형 실리콘 이중 확산형 금속 산화물 반도체 전계 효과 트랜지스터(Si LDMOSFET)를 고전력 및 고주파 애플리케이션에 사용하는 것이 매우 증가되었다. 이는 Si LDMOSFET가 보다 간단한 게이트 구동 및 바이폴라 디바이스보다 더 빠른 응답을 제공하기 때문이다.
Si LDMOSFET는 통상적으로 소스 및 드리프트/드레인 영역의 게이트 중첩부를 최소화하는 자기 정렬 기술을 사용하여 제조된다. 최소 중첩부는 소자의 고주파 성능을 저하시키는 게이트와 소스간 및 게이트와 드리프트/드레인간 캐패시턴스를 낮게 유지시키는데 있어서 중요하다. 셀 피치(cell pitch)를 감소시키고 디바이스에 사용된 실리콘 영역을 보존하기 위해 중첩부를 감소시키는 것이 또한 바람직하다.
도 1은 자기 정렬 게이트 기법을 사용하여 제조되는 전형적인 Si LDMOSFET(10)의 단면도이다. 이러한 기법들은 디바이스의 다른 구조를 형성하는 단계 이전에 게이트 산화물(11)의 상부에 게이트 금속(12)(폴리실리콘)을 정의하는 단계를 포함한다. 게이트 금속(12)이 일단 정의되면, N+ 소스 및 드레인 영역(13, 14), P 베이스 영역(15), N- 드리프트 영역(16)의 제조는 N+ 소스 영역(13) 및 P 베이스 영역(15)을 웨이퍼(17)의 소스측으로부터 확산시키고, N- 드리프트 영역(16) 및 N+ 드레인 영역(14)을 웨이퍼(17)의 드레인측으로부터 확산시켜, 소스, 베이스. 드레인, 드리프트 영역(13, 15, 14, 16)을 게이트 금속(12)과 자기 정렬시킴으로써, 이루어진다. 실리콘 기반 기술에 사용되는 확산 온도가 900 - 1000℃ 정도이기 때문에, 게이트 금속(12) 및 게이트 산화물(11)은 악영향을 받지 않는다.
실리콘 탄화물(silicon carbide)(SiC)은 고주파 및 고전력 애플리케이션에 대해 매력적인 반도체 재료이다. SiC가 고전력 UHF 애플리케이션에 대해 매력적으로 되도록 하는 특성은 큰 임계 전계(Si의 10배) 및 큰 전자 포화 속도(Si의 2배)에 있다. 큰 임계 전계는 디바이스의 항복 전압을 증가시키는 데 도움이 되고, 큰 포화 속도는 피크(peak) 전류를 증가시키는 데 도움이 된다.
이론적으로는, SiC LDMOSFET에서 동등한 피처 크기로 Si LDMOSFET의 전력 밀도보다 20 배 큰 전력 밀도를 달성할 수 있어야 한다. 동작 주파수 및 이득은, 게이트 길이가 동일한 Si 및 SiC 디바이스에서 모두 유사해야 한다. 따라서, Si 대신에 SiC를 이용한 도 1에 도시한 LDMOSFET 구조체를 제조하는 것이 바람직하다.
불행하게도, SiC로 도 1의 LDMOSFET(10)를 달성하는 데 실질적인 어려움이 많다. 그 중 하나는 SiC에 도펀트를 확산시키는 것이 불가능하기 때문에, 고에너지 이온 주입만이 소스 및 베이스, 드리프트, 드레인 영역을 제조하는 데 사용될 수 있다는 점이다. 그러나, SiC의 주입 도펀트들은 1500℃ 이상의 주입 활성 온도를 필요로 한다. 게이트 산화물 및 게이트 금속은 그러한 높은 온도를 견딜 수 없다. 따라서, 소스, 드레인, 베이스, 드리프트 영역은 게이트 산화물 및 게이트 금속을 제조하기 전에 활성화되어야 한다. 이에 따라, 게이트 금속이 소스 및 드레인 제조 후에 제조되기 때문에, 디바이스 구조체는, 바람직하지 않게도, 더 이상 자기 정렬되지 않는다.
SiC에 도 1의 소자 구조체(10)를 달성하는 데 있어서의 또 다른 어려움은 채널 형성과 관련된 것이다. 도 1의 Si LDMOSFIT(10)의 채널(19)은 확산된 P 베이스 영역(15) 내에 형성된다. 이는 반전층이 주입된 P 베이스 영역 내에 형성되기 때문에 SiC에서 실행하는 것이 실용적이지 않다. SiC에 있어서 주입된 P 베이스 영역은 매우 낮은 (1 cm2/Vs보다 낮은) 반전층 이동도를 갖는다. 에피텍셜 P형 SiC층 만이 100 cm2/Vs 보다 높은 반전층 이동도를 갖는다.
도 2는 전술한 문제점을 해결하기 위한 SiC 횡형 MOSFET(LMOSFET)(20)를 도시한다. 이 LMOSFET에 있어서, N+ 소스, N- 드리프트, N+ 드레인 영역(22, 24, 23)이 약도핑된 P- 에피텍셜층(21) 내에 먼저 제조된 다음 게이트 산화물(25) 및 게이트 금속(26)이 후속하여 제조된다. 채널 영역(27)은 (도 1의 MOSFET(10)에서와 같이 P- 베이스 영역 대신에) P- 에피텍셜층(21) 내의 게이트 금속 및 게이트 산화물(26, 25) 하부에 정의된다. 게이트 구조체를 제조하는 동안, 게이트 금속(26)이 N+ 소스 영역(22) 및 N- 드리프트 영역(24)에 자기 정렬된다. 그러나, 게이트-소스간 및 게이트-드리프트간 영역 중첩부 "x"는 정렬 공차보다 충분히 더 크게 만들어져야 한다. 그러므로, 중첩부는 사용된 정렬 도구의 유형에 따라 0.5 내지 2 미크론 사이의 어느 곳에도 위치될 수 있다.
도 2의 SiC LMOSFET(20)는 사용 가능하지만, 다수의 제한을 갖는다. 특히, LMOSFET(20)의 게이트-소오스간 및 게이트-드리프트간 영역 중첩부 x는 통상적으로 접합 깊이보다 약 0.75배이며 매우 소형으로 만들어질 수 있는 자기 정렬된 Si LDMOSFET 구조체 내의 게이트-소스간 및 게이트-드리프트/드레인간 영역 중첩부보다 훨씬 더 크다.
또한, N- 드리프트 영역(24)이 P- 에피텍셜층(21) 내에 주입되기 때문에, 드리프트 영역(24) 내의 도핑 농도는 P- 에피텍셜층(21) 내의 농도보다 상당히 더 높아야 한다(5배 이상). 이것은 드리프트 영역 깊이 및 농도의 선택에 대한 부가적인 제약이다.
또한, 도 2의 SiC LMOSFET는 게이트 영역이 강도핑된 P 베이스 영역 대신에 약도핑된 P- 에피텍셜층(21)의 상부에 형성되는 바와 같은 "게이트 리치 스루(gate reach-through)"를 겪게된다. 더욱이, N- 드리프트 영역의(24) 농도가 P- 에피텍셜층(21)의 농도보다 높아서, 공핍층을 P- 에피텍셜층(21)으로 더욱 확장시킴으로써 게이트 리치 스루 문제를 복잡하게 한다.
또한, 전술한 바와 같이, SiC 내의 주입 영역은 유사하게 도핑된 에피텍셜층 과 비교하여 상대적으로 열악한 이동도를 갖는 것으로 설명되었다. 따라서, 도 2의 SiC LMOSFET(20) 내에 형성된 N- 드리프트 영역(24)은 바람직하지 않게 더 높은 "온-저항(on-resistance)"을 제공할 것이다.
따라서, 전술한 문제점들을 해결한 자기 정렬된 SiC LMOSFET가 필요하다.
자기 정렬된 게이트를 구비하는 횡형 금속-산화물-반도체 전계 효과 트랜지스터(LMOSFET)는 p형 도전성을 갖는 제 1 실리콘 탄화물 반도체 재료층과, n형 도전성을 가지며 제 1 실리콘 탄화물 반도체 재료층 상에 형성된 제 2 실리콘 탄화물 반도체 재료층을 포함한다. n형 도전성을 갖는 소스 및 드레인 영역은 제 2 실리콘 탄화물 반도체층을 통해 형성되고, 제 1 실리콘 탄화물 반도체층으로 부분적으로 확장될 수 있다. 소스 및 드레인 영역의 n형 도전성은 제 2 실리콘 탄화물층의 n형 도전성보다 크다. 트렌치 영역이 제 2 실리콘 탄화물 반도체층을 통해 제 1 실리콘 탄화물 반도체층으로 부분적으로 확장됨으로써, 소스 및 드레인 영역은 실질적으로 트렌치 영역에 대해 실질적으로 측방향이 된다. 이 트렌치는 전기적 절연 산화물 재료층으로 덮여지고, 부분적으로 금속 재료층으로 충진된다. 산화물층 및 금속 재료층이 게이트 구조체를 형성한다. 채널 영역이 게이트 구조체 하부의 제 1 실리콘 탄화물 반도체 재료층 내에 정의되고, 소스 및 드레인 영역과 게이트 구조체와 결합된 전기적 컨택트가 LMOSFET의 소스, 드레인, 게이트 전극을 설정한다.
본 발명의 다른 특징은 자기 정렬된 게이트를 구비하는 LMOSFET을 제조하기 위한 방법을 포함한다. 이 방법은 p형 도전성을 갖는 제 1 실리콘 탄화물 반도체 재료층과, n형 도전성을 가지며 제 1 실리콘 탄화물 반도체 재료층 상에 배열된 제 2 실리콘 탄화물 반도체 재료층을 포함하는 웨이퍼를 제공하는 단계를 포함한다. n형 도전성을 갖는 소스 및 드레인 영역이 제 2 실리콘 탄화물 반도체층 내에 형성된다. 트렌치가 제 2 실리콘 탄화물 반도체층을 통해 제 1 실리콘 탄화물 반도체층으로 부분적으로 생성됨으로써, 소스 및 드레인 영역이 실질적으로 트렌치에 대해 측방향으로 존재하게 된다. 전기적 절연 산화물 재료층이 트렌치의 표면 상에서 성장되거나 증착된다. 그러면, 이 트렌치는 부분적으로 금속 재료층으로 충진되어 게이트 구조체를 정의한다. 이 게이트 구조체는 제 1 실리콘 탄화물 반도체 재료층 내의 하부에 채널 영역을 설정한다. 소스 및 드레인 영역과 게이트 구조체와 결합된 전기적 컨택트가 형성되어 LMOSFET의 소스, 드레인, 게이트 전극을 설정한다.
본 발명의 이점, 특성, 다양한 부가적인 특징은 첨부한 도면을 참조하여 이제 상세하게 설명될 예시적인 실시예의 고찰을 통해 자명해질 것이다.
도 1은 종래 기술의 Si LDMOSFET의 단면도.
도 2는 SiC LMOSFET의 단면도.
도 3은 본 발명의 실시예에 따라 자기 정렬된 게이트를 구비하는 SiC LMOSFET를 제조하기 위해 사용된 개시 기판의 단면도.
도 4 내지 도 6은 본 발명의 SiC LMOSFET의 제조에 사용된 다양한 단계를 나타내는 도 3의 웨이퍼의 단면도.
도 7은 본 발명의 완성된 SiC LMOSFET의 단면도.
도면은 본 발명의 개념을 설명하기 위한 목적으로 작성되었으며 실제 치수가 아님을 이해해야만 한다.
도 3은 본 발명의 실시예에 따라 자기 정렬된 SiC 횡형 금속-산화물-반도체 전계 효과 트랜지스터(LMOSFET)를 제조하기 위해 사용된 적층형 웨이퍼(30)를 도시하고 있다. 웨이퍼(30)는 기판(32)의 상부에서 성장된 P- 에피텍셜층(34)(P- 에피층)을 구비한 기판(32)과, P- 에피층(34)의 상부에서 성장한 약도핑된 n형 에피텍셜 SiC층(36)을 포함한다. 기판은 임의의 적합한 n 혹은 p 도핑된 Si 또는 SiC 반도체 재료나 도핑되지 않은 Si, 도핑되지 않은 SiC, 혹은 글래스(glass)와 같은 절연 재료로부터 만들어질 수 있다. P- 및 N- 에피층(34, 36)은 화학적 기상 증착법 CVD와 같은 통상적인 방법을 사용하여 에피텍셜 성장되며, 에피텍셜 성장 동안 통상적인 알루미늄, 붕소, 혹은 질소 도입법을 사용하여 도핑된다. P- 에피층(34)의 두께 및 도핑은 LMOSFET의 원하는 전기적 항복 전압에 따라 선택된다. N- 에피층(36)의 (가능한 최소로 선택된) 두께 및 도핑 농도는 LMOSFET의 원하는 항복 전압에 따라 감소된 표면 전계(RESURF) 효과를 사용하여 선택된다. N- 에피층(36)의 도핑 농도는 또한 P- 에피층(34)의 도핑 농도와 무관하게 선택된다.
도 4에 도시한 바와 같이, 소스 및 드레인 영역(40, 42)은 적층형 웨이퍼(30)의 상부면 내에 선택적으로 N+ 도펀트를 주입함으로써 적층형 웨이퍼(30) 내에 먼저 제조된다. 주입 깊이는 N- 에피층(36)의 두께와 실질적으로 동일하거나 (도시한 바와 같이) 약간 두껍게 선택된다. 그 다음, N+ 도펀트는 소정의 원하는 처리 온도를 사용하여 활성화된다. N- 에피층(36)은, 이하에서 드리프트 영역(43)으로 지칭될, 약도핑된 드레인 영역(42)의 확장부를 형성할 것이다.
도 5에 있어서, 트렌치(44)는 반응성 이온 에칭(RIE) 혹은 전기화학적 에칭과 같은 소정의 바람직한 기법을 사용하여 N- 에피층(36)을 통해 P- 에피층(34)으로 부분적으로 에칭된다. 이 트렌치(44)는 제 1 및 제 2 대향 측벽(46, 48)과 이들 대향 측벽(46, 48) 사이로 확장되는 기저부(50)를 포함한다. 트렌치(44)의 제 1 측벽(46)은 소스 영역(40)으로 중첩되어야 하며, 트렌치(44)의 기저부(50)는 소스 영역(40)의 깊이보다 약간 큰 (트렌치를 에칭하기 위해 사용된 기법에 따른 약 50 나노미터) 깊이를 가져야 한다.
도 6에 있어서, 실리콘 산화물과 같은 산화물 재료층(52)이 트렌치(44)의 측벽(46, 48) 및 기저부(50) 상에 형성된다. 그러면, 트렌치(44)는 부분적으로 폴리실리콘과 같은 금속 재료층(54)으로 덮여진다. 산화물층(52)은 증착법, 열 산화법, 혹은 이들의 조합과 같은 소정의 바람직한 통상적인 방법을 사용하여 형성될 수 있다. 금속 재료층(54)은 스퍼터링 혹은 화학적 기상 증착법(CVD)과 같은 소정의 바람직한 통상적인 방법을 사용하여 트렌치(44) 내에 증착된다. 금속 재료층(54)이 하부 산화물 재료층(52)과 협력하여 소스 및 드리프트 영역(40, 43)의 에지(59)와 실질적으로 정렬되는 에지(57)를 구비한 자기 정렬된 게이트 구조체(56)를 형성한다. 따라서, 게이트 소스간 영역 및 게이트 드리프트 영역(에지) 중첩부는 매우 얇게 선택될 수 있는 게이트 금속(54)의 두께에 의해 바람직하게 제어될 수 있다.
도 7은 완성된 본 발명의 SiC LMOSFET(60)를 도시하고 있다. 이 LMOSFET(60)는 도 6에 도시한 적층형 웨이퍼(30)의 상부 위에 실리콘 산화물과 같은 제 2 산화물 재료층(62)을 적용하여 완성된다. 제 2 산화물 재료층(62)은 트렌치(44)의 나머지 부분을 충진시켜 웨이퍼(30)의 상부를 전기적으로 분리시킨다. 윈도우(64, 66)는 산화물층(62, 52) 내에 정의되어 소스 영역(40), 자기 정렬된 게이트 구조체(56)(윈도우가 측방향으로 위치되어 이 면에서는 보이지 않음), 드레인 영역(42)에 대한 액세스를 제공한다. 마지막으로, 소스 영역(40), 게이트(56)(컨택트는 보이지 않음), 드레인 영역(42)에 대한 전기적 도전성 컨택트(68, 70)가 통상적인 기법을 사용하여 윈도우(64, 66) 내에 증착된다. (도면에서는 보이지 않는 컨택트를 포함하는) 컨택트(68, 70) 및 이에 대응하는 소스 영역(40), 드레인 영역(42), 게이트 구조체(56)는 LMOSFET(60)의 소스, 드레인, 게이트 전극을 정의한다.
최소의 게이트 소스간 영역 및 게이트 드리프트간 영역 중첩부 내에 자기 정렬된 구조체(56)를 제공하는 단계에 부가하여, 본 발명의 LMOSFET(60) 구조체는 바람직하게 P-에피층(34) 내에 채널 영역(72)을 제공한다. LMOSFET(60)의 문턱 전압보다 큰 포지티브 전압이 게이트(56)에 인가되는 경우, 채널 영역(72)이 반전으로 인해 p형에서 n형으로 변경됨으로써 소스 영역(40)과 드리프트 영역(43) 사이에 낮은 저항 전류 경로를 제공한다.
LMOSFET(60)로 구현된 부가적인 이점으로는 공핍층이 소스쪽 측방향으로 확산하지 않는다는 것과 같은 게이트 리치 스루(gate reach-through)가 실질적으로 경감한다는데 있다. 이 구조체에서의 공핍층은 드리프트 영역(43)과 이 드리프트 영역(43) 하부의 P- 에피층(34)으로 제한된다. 또다른 이점으로는 주입된 N- 층과 비교하여 우수한 이동도를 갖는 N- 에피층(36)에 의해 형성되는 드리프트 영역(43)에 있다. 따라서, 에피텍셜 형성된 드리프트 영역(43)은 바람직하지 않게 LMOSFET(60)의 "온-저항"을 증가시키지 않고 LMOSFET(60)의 전기적 항복 전압을 증가시킨다. 에피텍셜 형성된 드리프트 영역(43)의 사용은 또한 설계자에게 주입법을 사용하여 형성되는 드리프트 영역보다 이 영역(43)의 도핑 농도 및 두께를 정의하는 데 있어서의 상당한 자율성을 제공한다. LMOSFET(60)는 또한 소형의 피치 사이즈를 갖는다.
또다른 이점은 본 발명의 자기 정렬된 SiC LMOSFET(60)가 Si LDMOSFET보다 더 우수한 이득, 선형성, 필적할만한 주파수에서의 효율 및 전력 밀도, 더 높은 주파수 동작을 제공한다는 것이다. 따라서, 본 발명의 SiC LMOSFET(60)는 2 GHz UHF 전송기 내의 Si LDMOSFET를 대체할 수 있으며, 전송 대역을 적어도 4 GHz까지 확장시킬 수 있다.
전술한 발명이 실시예를 참조하여 설명되었으나, 본 발명의 사상을 벗어나지 않고 다양한 변형 및 변경이 이루어질 수 있다. 따라서, 이러한 모든 변형 및 변경은 첨부한 청구항의 범주 내에 있는 것으로 고려된다.
Claims (17)
- 자기 정렬된 게이트를 구비하는 횡형 금속-산화물-반도체 전계 효과 트랜지스터(LMOSFET)에 있어서,p형 도전성을 갖는 제 1 실리콘 탄화물 반도체 재료층과,n형 도전성을 가지며 상기 제 1 실리콘 탄화물 반도체 재료층 상에 형성된 제 2 실리콘 탄화물 반도체 재료층과,상기 제 2 실리콘 탄화물 반도체층 내에 형성되며, 상기 제 2 실리콘 탄화물층의 n형 도전성보다 더 큰 n형 도전성을 갖는 소스 및 드레인 영역과,상기 제 2 실리콘 탄화물 반도체층을 통해 상기 제 1 실리콘 탄화물 반도체층 내로 부분적으로 확장되어, 상기 소스 및 드레인 영역이 실질적으로 자신에 대해 측방향으로 존재하도록 하는 트렌치―상기 트렌치는 전기적 절연 산화물 재료층으로 덮여지고 금속 또는 폴리실리콘 재료층으로 부분적으로 충진되며, 상기 산화물 및 금속 또는 폴리실리콘 재료층은 게이트 구조체를 형성하고, 상기 금속 또는 폴리실리콘 재료층은 상기 트렌치의 측벽들을 따라 상기 소스 영역 및 상기 제 2 실리콘 탄화물층에 의해 각각 정의된 하부 에지들과 실질적으로 정렬되는 상기 트렌치의 측벽들에 인접한 상부 에지들을 정의함―와,상기 게이트 구조체 하부의 상기 제 1 실리콘 탄화물 반도체 재료층 내에 정의된 채널 영역과,상기 소스 영역, 상기 드레인 영역 및 상기 게이트 구조체와 관련되어, 상기 LMOSFET의 소스, 드레인 및 게이트 전극을 형성하는 전기적 컨택트를 포함하는LMOSFET.
- 제 1 항에 있어서,상기 제 1 및 제 2 실리콘 탄화물 반도체층을 지지하는 기판을 더 포함하는 LMOSFET.
- 제 1 항에 있어서,상기 제 1 실리콘 탄화물 반도체 재료층은 에피텍셜층인 LMOSFET.
- 제 1 항에 있어서,상기 제 2 실리콘 탄화물 반도체 재료층은 에피텍셜층인 LMOSFET.
- 제 4 항에 있어서,상기 제 2 에피텍셜 실리콘 탄화물 반도체 재료층은 상기 드레인 영역으로부터 상기 게이트 구조체로 측방향으로 확장되는 드리프트 영역을 정의하며, 상기 게이트 구조체는 상기 소스 영역 및 상기 드리프트 영역과 실질적으로 정렬되는 LMOSFET.
- 제 1 항에 있어서,상기 소스 및 드레인 영역 각각은, 적어도 상기 제 2 실리콘 탄화물 재료층의 두께와 동일한 깊이를 갖는 LMOSFET.
- 제 6 항에 있어서,상기 소스 및 드레인 영역은 상기 제 1 실리콘 탄화물 반도체 재료층 내로 부분적으로 확장되고, 각각이 상기 트렌치의 깊이보다 약간 낮은 깊이를 갖는 LMOSFET.
- 제 1 항에 있어서,상기 소스 및 드레인 영역은 주입된 영역인 LMOSFET.
- 자기 정렬된 게이트를 구비하는 횡형 금속-산화물-반도체 전계 효과 트랜지스터(LMOSFET)를 제조하는 방법에 있어서,p형 도전성을 갖는 제 1 실리콘 탄화물 반도체 재료층 및 상기 제 1 실리콘 탄화물 반도체 재료층 상에 배치되고 n형 도전성을 갖는 제 2 실리콘 탄화물 반도체 재료층을 포함하는 웨이퍼를 제공하는 단계와,상기 제 2 실리콘 탄화물 반도체층 내에 n형 도전성을 갖는 소스 및 드레인 영역을 형성하는 단계와,상기 제 2 실리콘 탄화물 반도체층을 통해 상기 제 1 실리콘 탄화물 반도체층 내로 부분적으로 확장되어, 상기 소스 및 드레인 영역이 실질적으로 자신에 대해 측방향으로 존재하도록 하는 트렌치를 생성하는 단계와,상기 트렌치를 전기적 절연 산화물 재료층으로 코팅하는 단계와,상기 트렌치를 금속 또는 폴리실리콘 재료층으로 부분적으로 충진하여, 상기 금속 또는 폴리실리콘 재료층이 상기 트렌치의 측벽들을 따라 상기 소스 영역 및 상기 제 2 실리콘 탄화물층에 의해 각각 정의된 하부 에지들과 실질적으로 정렬되는 상기 트렌치의 측벽들에 인접한 상부 에지들을 정의하도록 하는 단계―상기 산화물 및 금속 또는 폴리실리콘 재료층은 게이트 구조체를 정의하고, 상기 게이트 구조체는 상기 제 1 실리콘 탄화물 반도체 재료층 내에서 그 하부에 채널 영역을 형성함―와,상기 소스 영역, 상기 드레인 영역 및 상기 게이트 구조체와 협력하여, 상기 LMOSFET의 소스, 드레인 및 게이트 전극을 형성하는 전기적 컨택트를 형성하는 단계를 포함하는LMOSFET 제조 방법.
- 제 9 항에 있어서,상기 웨이퍼는 상기 제 1 및 제 2 실리콘 탄화물 반도체층을 지지하는 반도체 기판을 더 포함하는 LMOSFET 제조 방법.
- 제 9 항에 있어서,상기 웨이퍼 제공 단계는, 기판 상에 상기 제 1 실리콘 탄화물 반도체 재료층을 에피텍셜 형성하는 단계를 포함하는 LMOSFET 제조 방법.
- 제 9 항에 있어서,상기 웨이퍼 제공 단계는, 상기 제 1 실리콘 탄화물 반도체 재료층 상에 상기 제 2 실리콘 탄화물 반도체 재료층을 에피텍셜 형성하는 단계를 포함하는 LMOSFET 제조 방법.
- 제 12 항에 있어서,상기 제 2 에피텍셜 실리콘 탄화물 반도체 재료층은 상기 드레인 영역으로부터 상기 게이트 구조체로 측방향으로 확장되는 드리프트 영역을 정의하며, 상기 게이트 구조체는 상기 소스 영역 및 상기 드리프트 영역과 실질적으로 정렬되는 LMOSFET 제조 방법.
- 제 9 항에 있어서,상기 소스 및 드레인 영역 형성 단계는 이온 주입법에 의해 수행되는 LMOSFET 제조 방법.
- 제 9 항에 있어서,상기 소스 및 드레인 영역 각각은, 적어도 상기 제 2 실리콘 탄화물 재료층의 두께와 동일한 깊이를 갖는 LMOSFET 제조 방법.
- 제 15 항에 있어서,상기 소스 및 드레인 영역은 상기 제 1 실리콘 탄화물 반도체 재료층 내로 부분적으로 확장되고, 각각이 상기 트렌치의 깊이보다 약간 낮은 깊이를 갖는 LMOSFET 제조 방법.
- 제 9 항에 있어서,상기 트렌치 생성 단계는 에칭에 의해 수행되는 LMOSFET 제조 방법.
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