KR20040065224A - 트렌치 게이트 반도체 디바이스 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 실질적 진성 영역(40)이 게이트 트렌치(20) 아래에 제공되는 금속 산화물 반도체 트렌치 게이트 반도체 디바이스를 제공하며, 상기 실질적 진성 영역은 트렌치의 바닥으로부터 드레인 드리프트 영역(14)을 실질적으로 가로질러 드레인 컨택트 영역(14a)으로 연장되며 이로써 드레인-소스 전압이 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트가 보다 높아지게 된다. 이로써, 디바이스의 스위칭 전력 손실이 감소된다. 가령, 실질적 진성 영역(40)은 파괴성 주입에 의해서 상기 트렌치(20) 아래의 영역을 주입함으로써 형성된다.
Description
이상적으로, 전력 디바이스는 어떠한 전력 손실도 없이 자신의 오프 상태와 자신의 온 상태 간에서 스위칭할 수 있다. 그러나, 실질적인 스위칭 전력 손실이 실제 전력 디바이스에서는 발생하며 따라서 특히 고주파수 스위칭을 필요로 하는 애플리케이션의 경우에는 이러한 손실을 최소화할 수 있는 디바이스를 설계할 필요가 있다.
전력 MOSFET 디바이스가 온 및 오프 상태로 스위칭될 때에 이 디바이스와 연관된 과도 파형(transient waveform)은 문헌 "Power Semiconductor Devices" by B.Jayant Baliga, pages 387 to 395 에서 개시되어 있으며 이 문헌은 본 명세서에서 참조로서 인용된다. 유도성 부하에 접속될 때에 턴 온 상태에서 상기 디바이스의 통상적인 파형은 도 1(a) 내지 도 1(c)에 개략적으로 도시되어 있다. 도 1(a)는 게이트 대 소스 전압 Vgs를 도시하며 도 1(b)는 드레인-소스 전류 Ids를 도시하며 도 1(c)는 드레인-소스 전압 Vds를 도시한다.
세개의 연속적인 기간은 도 1(a) 내지 도 1(c)에서 t1, t2, t3로 도시된다. 여기서, 상당한 비율의 전력 손실은 기간 t2 및 t3에서 발생한다. t2에서, Vds는 자신의 최대 차단 값을 가지며 Ids는 증가하며, t3에서 Ids는 상대적으로 높으며 Vds는 그의 최대치로부터 하강한다. 이와 유사한 파형이 턴 오프 동안에는 반대로 생성된다.
발명의 개요
본 발명의 목적은 감소된 전력 손실을 갖는 트렌치 게이트 반도체 디바이스 및 이를 제조하는 방법을 제공하는 것이다.
본 발명에 따라서, 트렌치 게이트 반도체 디바이스는, 제 1 도전형의 소스 영역과 드레인 영역을 포함하면서 상기 소스 영역과 상기 드레인 영역 간에서 반대되는 제 2 도전형을 갖는 채널 수용 영역을 포함하는 반도체 바디(semiconductor body)━상기 드레인 영역은 드레인 드리프트 영역과 드레인 컨택트 영역을 포함하고, 상기 드레인 드리프트 영역은 상기 채널 수용 영역과 상기 드레인 컨택트 영역 간에 존재하며, 상기 드레인 컨택트 영역보다 약하게 도핑됨━와, 상기 채널 수용 영역을 통해서 상기 드레인 드리프트 영역 내부로 연장된 트렌치 내에 제공된 절연 게이트(an insulated gate)를 포함하되, 상기 드레인 드리프트 영역은 상기 트렌치아래에 존재하는 실질적 진성 영역을 가지고, 상기 실질적 진성 영역은 상기 트렌치의 바닥으로부터 상기 드레인 드리프트 영역을 실질적으로 가로질러 상기 드레인 컨택트 영역으로 연장되며, 이로써 드레인-소스 전압이 상기 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트(rate)가 보다 높아진다. 이로써 이 디바이스의 스위칭 전력 손실이 감소된다.
여기서 전압 감소 레이트의 증가 및 감소된 스위칭 전력 손실 사항은 실질적 진성 영역을 가지지 않지만 이 대신에 드레인 드리프트 영역의 나머지 영역과 부합하는 물질을 갖는 등가의 반도체 디바이스와 비교된다.
또한, 본 발명은 제 1 도전형의 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 간에서 반대되는 제 2 도전형을 갖는 채널 수용 영역을 가지면서 그 내부의 트렌치 내에 제공된 절연 게이트를 갖는 반도체 바디━상기 드레인 영역은 드레인 드리프트 영역과 드레인 컨택트 영역을 포함하고, 상기 드레인 드리프트 영역은 상기 채널 수용 영역과 상기 드레인 컨택트 영역 간에 존재하며, 상기 드레인 컨택트 영역보다 약하게 도핑됨━내에 트렌치 게이트 반도체 디바이스를 제조하는 방법을 제공하되, 이 방법은 (a) 상기 반도체 바디를 통해서 상기 드레인 드리프트 영역 내부로 상기 트렌치를 에칭하는 단계와, (b) 상기 트렌치 아래에 실질적 진성 영역을 형성하는 단계━상기 실질적 진성 영역은 상기 트렌치의 바닥으로부터 상기 드레인 드리프트 영역을 실질적으로 가로질러 상기 드레인 컨택트 영역으로 연장되며 이로써 드레인-소스 전압이 완성된 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트가 보다 높아지게 됨━를 포함한다. 이로써, 완성된 디바이스의 스위칭 전력 손실이 감소된다.
또한, 본 발명은 제 1 도전형의 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 간에서 반대되는 제 2 도전형을 갖는 채널 수용 영역을 가지면서 그 내부의 트렌치 내에 제공된 절연 게이트를 갖는 반도체 바디━상기 드레인 영역은 드레인 드리프트 영역과 드레인 컨택트 영역을 포함하며, 상기 드레인 드리프트 영역은 상기 채널 수용 영역과 상기 드레인 컨택트 영역 간에 존재하며, 상기 드레인 컨택트 영역보다 약하게 도핑됨━내에 트렌치 게이트 반도체 디바이스를 제조하는 방법을 제공하되, 이 방법은 (a) 상기 반도체 바디를 통해, 실질적으로는 상기 드레인 드리프트 영역을 통해 상기 드레인 컨택트 영역 쪽으로 그루브(a groove)를 에칭하는 단계와, (b) 상기 그루브의 하부 부분 내에 실질적으로 진성인 반도체 물질을 제공하고, 상기 그루브의 상부 부분 내에 상기 절연 게이트를 위한 트렌치를 규정하여, 드레인-소스 전압이 완성된 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트가 보다 높아지도록 하는 단계를 포함한다.
본 발명은 도 1(c)의 특성에 대한 본 발명자의 이해에 있어서의 진보를 기반으로 하고 있다. 기간 t3 동안 전압 Vds의 강하는 실제로는 모든 전력 MOSFET에 대해서 도시된 바와 같이 비선형적이지만 기간 t3의 초기 부분에서 급하게 떨어지며 보다 느리게 최종값(드레인 소스 저항과 드레인 전류의 적(product)과 동일함)으로 감쇠한다. 이러한 파형이 도 2에 도시되어 있다.
게이트 대 드레인 캐패시턴스(Cgd)가 전압의 함수이기 때문에 전압 Vds는 t3 동안 상이한 레이트로 떨어진다. Cgd는 직렬로 된 두 개의 캐패시터로서 고려될수 있는데 여기서 한 캐패시터는 게이트 산화물 층으로 인한 것이며 나머지 캐패시터는 실리콘 내의 공핍 폭으로 인한 것이다. 높은 값의 Vds에서, 상기 공핍 폭은 넓으며 이로써 이 공핍 폭으로 인한 Cgd는 산화물 층으로 인한 Cgd보다 매우 작아진다. 따라서, 총 게이트 대 드레인 캐패시턴스는 낮아진다. 낮은 값의 Vds에서, Cgd는 주로 게이트 산화물의 캐패시턴스에 의해 좌우된다. t3에서, 도 1(a)에 도시된 바와 같이, Vgs는 실질적으로 일정하며 이로써 게이트 전류 Ig는 대략적으로 일정하다. Ig가 고정된 값이라고 가정하면, t3 동안 Vds의 하강 레이트는 높은 값의 Vds에서 보다 크게 되는데 그 이유는 Cgd가 보다 낮기 때문이며 이로써 Vds의 파형은 도 2에 도시된 바와 같이 된다.
발명자는 실질적인 손실이 t3의 조기 부분에서 발생하기 때문에 t3의 초기 부분 동안 Vds가 보다 신속하게 떨어져서 턴 온 상태에서 스위칭 손실의 상당한 감소를 이끄는 디바이스 구성을 고안하였다. 특히, 이 디바이스 구성은 적어도 트렌치 아래에 존재하는 실질적 진성 영역을 포함한다. 이 영역은 턴 온 상태 동안 보다 길게 보다 큰 공핍 폭을 유지시켜서 낮은 값의 Cgd를 보다 길게 제공하며 이로써 t3의 초기 부분 동안 Vds 값이 신속하게 감소된다. 이 디바이스의 드리프트 영역의 주요 부분이 게이트 트렌치들 간의 디바이스의 주요 구역에 걸쳐서 (제 1 도전형의) 자신의 도핑 농도를 유지시키기 때문에, 이 디바이스의 정상 상태 온 및 오프 특성은 크게 영향을 받지 않는다.
디바이스의 턴 오프 상태 동안에도 이와 유사한 상황이 적용될 수 있다. 초기에, Cgd는 상대적으로 높을 것이며 Vds의 증가 레이트는 낮을 것이다. 전압이 증가함에 따라서, 공핍 폭은 보다 커지며 Cgd는 감소하며 이로써 상기 전압의 증가 레이트가 증가한다. 이러한 국면 동안, 실질적 진성 영역이 존재하게 되면 이러한 진성 영역이 존재하지 않는 경우보다 임의의 소정 드레인-소스 전압에서 공핍폭은 더 커지며 Cgd는 보다 작아지며 따라서 Vds는 상기 진성 영역이 존재하지 않는 경우보다 보다 급격하게 증가한다. 따라서, Vds의 증가 레이트는 보다 커진다. 이로써 턴 오프 상태 동안 전력 손실이 작아진다.
상기 실질적 진성 영역은 트렌치의 바닥으로부터 실질적으로 드레인 드리프트 영역을 가로질러서 연장된다. 바람직하게는, 상기 영역은 드레인 드리프트 영역의 절반 정도 또는 보다 바람직하게는 2/3 이상 정도를 가로질러 연장된다. 만약에 이 영역이 트렌치로부터 드레인 컨택트 영역까지 완전하게 가로질러 연장되면 상기 전력 손실 감소 효과는 더욱 더 개선될 것이다.
바람직한 실시예에서, 실질적 진성 영역은 실질적으로 트렌치의 폭 내부에서 횡적으로 그의 범위가 정해지며 이로써 이 영역이 디바이스의 온 저항에 미칠 수 있는 영향을 최소화한다.
본 발명은 이제 첨부 도면을 참조하여 예시적으로 설명될 것이다.
도면은 실제 축척대로 도시되지 않는다. 도시의 용이성과 명료성을 위해서 도면의 일부분은 그의 크기가 확대되거나 감소되었다.
본 발명은 트렌치 게이트 반도체 디바이스에 관한 것이다. 특히, 본 발명은 절연 게이트 전계 효과 전력 트랜지스터(통상적으로 MOSFET로 지칭됨) 및 이의 제조 방법에 관한 것이다.
도 1(a) 내지 도 1(c)는 턴 온 상태에서 전력 MOSFET에 대한 통상적인 파형을 도시한 그래프,
도 2는 도 1(c)의 파형의 다른 버전의 그래프,
도 3 내지 도 8은 본 발명에 따른 방법의 일 실례에 따라서 트렌치 게이트 반도체 디바이스의 제조 단계들에서 반도체 바디의 트랜지스터 활성 셀의 단면도(도 8은 본 발명을 구현하는 완성된 디바이스임),
도 9 내지 도 10은 트렌치 대신 그루브(groove)를 사용한 다른 실시예의 도면.
도 8은 트렌치 게이트(11)를 갖는 전력 반도체 디바이스의 예시적인 실시예를 도시한다. 이 디바이스의 트랜지스터 셀 구역에서, 제 1 도전형(본 실례에서는 n 타입)의 소스 영역(13) 및 드레인 영역(14,14a)은 반대되는 제 2 도전형(본 실례에서는 p 타입)의 채널 수용 영역(15)에 의해서 분리된다. 이 드레인 영역은 드레인 컨택트 영역(14a)에 인접하는 약하게 도핑된 드리프트 영역(14)을 포함한다. 이 드리프트 영역은 가령 높은 저항을 갖는 에피택셜 층으로 구성되며 이 층은 높은 전도도를 갖는 기판 컨택트 영역(14a) 상에 증착된다.
게이트(11)는 영역(13,15)을 통해서 그 하부에 존재하는 드리프트 영역(14)의 일부분 내부로 연장된 트렌치(20) 내에 존재한다. 디바이스의 온 상태에서 게이트(11)에 전압 신호를 인가함으로써 잘 알려진 방식으로 영역(15) 내에 도전성 채널(12)을 유도하며 소스 영역(13)과 드레인 영역(14,14a) 간의 상기 도전성채널(12) 내에서의 전류 흐름을 제어한다.
소스 영역(13)은 반도체 바디(10)의 상부 주요 표면(10a)에서 소스 전극(23)에 의해 접촉된다. 드레인 컨택트 영역(14a)은 드레인 전극(24)에 의해 디바이스 바디의 바닥 주요 표면(10b)에 접촉된다.
진성 또는 실질적 진성 영역(40)이 각 트렌치(20) 아래에 제공된다. 이 영역이 도핑되면, 제 1 도전형(본 실례에서는 n 타입)으로 될 것이지만 매우 약하게 도핑되어 거의 진성 상태가 된다. 그러므로, 트렌치 아래의 드리프트 영역의 일부는 트렌치들 간의 주요한 디바이스 구역에서 드레인 컨택트 영역을 채널 수용 영역으로부터 분리시키는 드리프트 영역의 주요한 부분보다 약하게 도핑된다.
이러한 셀 레이아웃 기하 구조에 대하여 평면도가 도면에서 전혀 도시되지 않았는데 그 이유는 본 명세서에서 개시된 구성 및 방법은 매우 상이한 알려진 여러 셀 기하 구조들에 대해서 사용될 수 있기 때문이다. 따라서, 가령 셀은 정방형 기하 구조, 또는 조밀 충진된 육방형 기하 구조 또는 연장형 스트라이프 기하 구조를 가질 수 있다. 각 경우에, (게이트(11)를 갖는) 트렌치(20)는 각 셀의 경계를 둘러 연장된다. 도 8은 오직 몇 개의 셀만을 도시했지만 통상적으로 이 디바이스는 전극(23,24) 사이에서 수 백 개의 병렬 셀들을 포함한다. 이 디바이스의 활성 셀 구역의 경계는 다양한 알려진 주변부 종결 방법(도시되지 않음)에 의해서 바디(10)의 주변부를 둘러 있다. 이러한 종결 방법은 통상적으로 트랜지스터 셀 제조 단계 이전에 바디 표면(10a)의 주변 구역에 두꺼운 필드 산화물 층을 형성하는 단계를 포함한다. 또한, 다양한 알려진 회로(가령, 게이트 제어 회로)가상기 활성 셀 구역과 주변부 종결 부분 간에서 바디(10) 구역에서 디바이스 내부로 집적될 수 있다. 통상적으로 이 회로 요소들은 트랜지스터 셀에서 사용된 바와 같은 마스킹 단계 및 도핑 단계를 사용하여 자신의 회로 구역에서 자신의 고유한 레이아웃으로 제조될 수 있다.
드레인 드리프트 영역(14)에 인접한 진성 또는 실질적 진성 영역(40)이 존재함으로써 잘 알려진 RESURF 효과가 어느 정도 발생함을 본 발명자들은 깨달았다. 디바이스가 순방향 차단 상태로 존재할 때에, 상기 실질적 진성 영역은 (그의 드리프트 영역에서 도핑 레벨은 동일하지만 상기 실질적 진성 영역은 가지지 않는 등가의 디바이스에 비해서) 그 드리프트 영역에서 피크 전계(peak field)를 감소시킬 것이다. 따라서, 본 발명의 디바이스의 드레인 드리프트 영역 도핑 레벨은 항복 전압은 동일하게 갖지만 상기 실질적 진성 영역은 가지지 않는 등가의 디바이스의 드레인 드리프트 영역 도핑 레벨보다 높다. 본 명세서에서, "실질적 진성 영역을 가지지 않는 등가의 디바이스"라는 용어는 실질적 진성 영역 대신에 드리프트 영역의 나머지 부분과 일치하는 물질을 갖는 디바이스를 의미한다. 드레인 드리프트 영역에서의 증가된 도핑 레벨은 디바이스의 온 저항을 감소시킨다. 이는 게이트 트렌치 아래로 분포될 수 있는 전류의 능력을 감소시키는 실질적 진성 영역의 존재로 인해서 발생할 수 있는 디바이스의 온 저항의 증가를 상쇄시킨다.
또한, RESURF 효과로 인해서 (그의 드리프트 영역에서 도핑 레벨은 동일하지만 상기 실질적 진성 영역은 가지지 않는 등가의 디바이스에 비해서) 그 드리프트 영역에서 피크 전계가 감소되기 때문에, 상기 효과는 채널 수용 영역의 폭을 감소시킴으로써 활용될 수 있다. 채널 수용 영역의 소정의 도핑 레벨에 대해서, 요구된 폭은 피크 전계에 비례한다. 디리프트 영역에서 피크 전계가 감소하기 때문에, 채널 수용 영역의 공핍 폭도 작아진다. 따라서, 이 채널 수용 영역의 폭도 마찬가지로 감소된다. 이는 게이트에 인접하는 채널 수용 영역의 길이가 작아지며 이로써 채널 길이가 작아져서 보다 낮아진 채널 저항이 생성됨을 의미한다. 이는 특히 약 100 볼트 또는 그 이하의 항복 전압 또는 약 50 볼트 또는 그 이하의 항복 전압을 갖는 저전압 디바이스에서 유리하며 이 저전압 디바이스에서 온 저항은 채널 수용 영역의 저항에 의해서 주로 결정된다.
상술된 RESURF 효과는 소정의 디바이스에서 활용되어 상술된 이점들 중 어느 하나를 성취하거나 모든 이점들을 어느 정도 작아진 효과로 성취하여 특정 요구 사항을 만족시킨다.
도 8의 트랜지스터 셀의 제조 단계들이 도 3 내지 도 7를 참조하여 이제 설명될 것이다.
도 3에 도시된 트랜지스터 셀의 요소들은 잘 알려진 프로세스에 의해서 형성되며 상기 프로세스는 잘 알려져 있기 때문에 상세하게 설명되지는 않는다. 본 실례에서, 실리콘 이산화물 또는 다른 적합한 절연체 박층(16)이 반도체 바디(10)의 상부 주요 표면을 피복한다. 마스크(51)가 층(16) 상에 제공되며 포토리소그래피 및 에칭을 사용하여 통상적인 방식으로 형성된다. 이 마스크는 윈도우(51a)를 규정하며 가령 실리콘 질화물로 형성된다. 영역(13b)은 주입된 그리고 확산된 도너 이온을 포함하며 이 영역은 나중에 소스 영역을 규정한다. 이 영역(13b)은 마스크(51) 아래에서 각 윈도우(51a)의 마스킹 에지(51b)를 거리 d 만큼 넘어서 횡적으로 연장된다. 이 확산된 영역(13b)은 육방형 셀의 경우에 육방형 그리드 패턴(an hexagonal grid pattern)을 형성한다. 통상적인 실례에서, 상기 횡적 거리 d 는 0.1 내지 0.5 마이크론이다.
약하게 도핑된 드레인 드리프트 영역(14)은 통상적으로 제 1 도전형의 에피택셜 층으로서 성장한다. 이 드리프트 영역의 도핑 농도는 그의 깊이 전체에 걸쳐서 실질적으로 일정하다. 그럼에도 불구하고, 드리프트 영역을 가로질러 농도를 변화시키는 것이 바람직하다. 특히, 드레인 컨택트 영역(14a)에서 채널 수용 영역(15)으로 향하는 방향으로 (통상적으로 선형으로) 농도가 감소하는 도핑 프로파일을 제공함으로써 이 디바이스의 온 저항이 감소된다.
에칭 처리는 마스크(51)의 윈도우(51a)에서 수행된다. 산화물 박층(16)이 존재할 때, 이 산화물 층이 윈도우(51a)에서 먼저 에칭되어 제거된다. 실리콘 에칭 처리가 이어서 알려진 방식으로 마스크(51)를 에천트 마스크로서 사용하여 수행되어 윈도우(51a)에서 실리콘 바디(10) 내부로 트렌치(20)를 에칭한다. 이렇게 생성된 구조물이 도 4에 도시된다. 이 트렌치(20)의 레이아웃 패턴은 육방형 디바이스가 제조될 때에는 육방형 그리드 패턴이다. 트렌치(20)에 인접하는 확산된 영역(13b)의 나머지 부분은 트랜지스터 셀의 소스 영역(13)을 형성한다. 소스 영역(13)의 횡적 거리 d'는 에칭된 트렌치가 마스크(51) 아래에서 에지(51b)를 넘어서 연장된 정도에 의해서 결정된다. 이는 트렌치(20)의 적어도 대부분의 깊이에 대해서 이방성 플라즈마 에칭을 사용하여 양호하게 제어될 수 있다. 그러나, 트렌치(20)의 바닥 모서리를 둥글게 하기 위해서 최종 간단한 등방성 에칭을 사용하는 것이 유리할 수 있다. 에칭된 트렌치(20)의 폭 y는 가령 0.5 내지 1.0 마이크론이다.
도면에서 도시된 실례와 다른 디바이스 제조 프로세스에서, 가령 소스 영역과 채널 수용 영역을 주입하기 이전에, 조기 단계에 트렌치를 에칭하는 것이 유리할 수 있다.
이어서, 도 5에 도시된 바와 같이 파괴성 주입 단계가 수행된다. 가령 프로톤(proton)과 같은 적합한 물질(38)이 높은 도즈량으로 트렌치(20)의 바닥 구역에 인가된다. 이는 실질적으로 트렌치(20)의 바닥에서 드레인 컨택트 영역(14a)까지 연장된 진성 또는 실질적 진성 영역(40)을 생성한다. 기판의 나머지 부분은 마스크(51)에 의해서 파괴성 주입으로부터 보호된다. 몇몇 실시예에서, 마스크(51)를 규정하는 데 사용된 패터닝된 포토레지스트 층을 이 단계 동안 또는 이 단계까지 유지시키는 것이 바람직한데 그 이유는 추가 마스킹을 제공하기 위해서이다.
실질적으로 모든 손상이 트렌치의 바닥의 표면 아래에서 발생하고 그 표면에 대해서는 손상이 발생하지 않도록 주입 에너지가 선택된다. 이는 주입 이후에 산화물 형성 단계가 수행될 때에 트렌치 바닥 위에서 수행되는 이 산화물 형성 단계에 미치는 영향을 최소화하기 위한 것이다(주입 이전에 산화물이 형성될 때에 산화물 그 자체의 손상을 최소화하기 위한 것이다).
프로톤 대신에, 물질(38)은 비활성 가스의 이온 또는 실리콘일 수 있다.
영역(40)은 실질적으로 트렌치의 폭 내부에서 그의 범위가 횡적으로 한정되며 이로써 채널로부터 드리프트 영역(14)을 통한 전류 흐름을 방해함으로써 이 디바이스의 온 저항이 증가하는 것을 방지한다.
이 파괴성 주입은 반도체 바디(10)를 형성하는 반도체 물질의 밴드갭 내부에 다수의 깊은 에너지 레벨들을 생성한다. 이 깊은 에너지 레벨들은 n 타입 물질 내의 자유 전자(본 실례임) 및 p 타입 물질 내의 자유 정공을 포획함으로써 전하 캐리어 수명을 크게 감소시키는 재결합 중심으로서 기능한다. 전도 밴드에서 자유 전하 캐리어가 되는 n 타입 물질 내의 도너에 의해서 제공되는 전자는 이 깊은 에너지 레벨에서 머무를 가능성이 높으며 이로써 이 물질은 실제적으로 그의 오프 상태에서 진성이 된다.
공핍될 경우에, 이 깊은 에너지 레벨에서 포획된 자유 전자로 인한 네거티브 전하는 이온화된 도너 상의 포지티브 전하를 보상하며 이로써 전체 전하 상태가 제로에 근사하게 된다. 이로써, 소정의 드레인-소스 전압에서 보다 큰 공핍 폭이 유지된다. 이 깊은 에너지 레벨은 억셉터를 "자기 조절하는" 개수로 효과적으로 제공하는데 여기서 상기 억셉터의 개수는 밸런스 밴드로부터 전자를 아주 많이 취하지 않으면서 도너의 개수에 근사하게 된다. 따라서, 파괴성 주입의 도즈량은 정확하게 제어될 필요가 없으며 다수의 깊은 에너지 레벨이 생성되어 도너 전자를 수용한다.
깊은 에너지 레벨 억셉터는 일단 공핍층이 형성되면 자신이 포획한 전자를 풀어줄 수도 있다는 기대를 할 수 있다. 그러나, 이러한 프로세스는 속도가 느리며 통상적으로는 수백 마이크로초가 걸린다. 본 발명이 주로 관련된 고주파수 스위칭 애플리케이션(가령, 약 250 kHZ 이상으로 동작함)에서, 깊은 에너지 레벨들이 자신이 수용한 전자를 상당한 양으로 풀어주기에는 시간이 충분하지 않을 정도의 레이트로 스위칭이 발생한다. 가령, 도 2에서, Vds가 떨어지는 기간 t3 은 통상적으로 수십 나노초의 크기이다.
영역(40) 내의 파괴성 주입부를 어닐링하는 것을 방지하기 위해서 이후의 프로세스에서 온도 및 시간이 통제될 필요가 있다. 마찬가지로, 손상의 정도도 이후의 프로세스 단계에서 통제될 필요가 있다. 그럼에도 불구하고, 파괴성 주입에 의해서 유발되는 실리콘 격자 내부의 다수의 디스로케이션을 최소화하기 위해서 어느 정도의 어닐링은 유리할 수 있다.
이어서, 실리콘 이산화물 박층(17)이 트렌치(20)의 노출된 표면 상에 형성된다. 이는 증착 또는 산화 처리에 의해서 성취된다. 이 단계 동안, 실리콘 질화물 마스크(51)는 실리콘 표면(10a)을 보호한다. 이와 달리, 이 산화물 층의 형성은 도 5를 참조하여 설명된 파괴성 주입 단계 이전에 수행될 수도 있지만 이 파괴성 주입에 의한 산화물의 손상을 방지하기 위해서 이 파괴성 주입 단계 이후에 산화물을 형성하는 것이 바람직하다.
도 6에 도시된 바와 같이, 도핑된 다결정 실리콘(11')이 이제 윈도우(51a) 내 및 질화물 마스크(51) 상에 알려진 방식으로 증착된다. 이렇게 증착된 다결정 실리콘(11')은 이어서 알려진 방식으로 에칭백되어 게이트(11)가 형성될 트렌치(20)의 위치에서만 남게 된다.
도 7에 도시된 바와 같이, 이어서, 실리콘 이산화물 캡층(18)이 게이트(11) 및 제거된 질화물 마스크(51) 상에 알려진 방식으로 형성된다. 이 실리콘 이산화물 층(18)은 증착 및 에칭백에 의해서 또는 게이트(11)의 상부 부분의 산화에 의해서 형성될 수 있다. 증착 방식에 의해서 이렇게 생성된 구조물이 도 7에 도시되어 있다.
산화물 박층(16)이 바디 표면(10a) 상에 존재할 때, 산화물 에칭 처리가 수행되어 이 층(16)을 표면(10a)으로부터 제거한다. 이 산화물 에칭 처리는 또한 절연성 피복층(18)을 근소하게 얇게 한다.
(가령, 알루미늄과 같은) 전극 물질이 이어서 증착되어 트렌치 게이트(11) 상의 절연성 피복층(18)들 간의 영역(13,15)의 노출된 실리콘 표면(10a)과 접촉하는 소스 전극(23)을 제공한다. 소스 전극(23)의 횡적 길이는 증착된 전극 물질의 리소그래피 규정 및 에칭에 의해서 알려진 방식으로 결정된다. 도 8에 도시된 바와 같이, 소스 전극(23)은 또한 트렌치 게이트(11) 상의 절연성 피복층(18) 상에서 연장된다.
상기 실질적 진성 영역(40)을 생성하기 위해서 상술된 파괴성 주입(38)을 사용하는 대신에, 다른 프로세스에서는 상기 영역의 적절한 횡적 국부화가 성취되면서 상기 영역과 동일한 결과를 낳는다. 가령, n 채널 MOSFET에서, 제안된 구조물은 (붕소 또는 다른 3 족 그룹 원소와 같은) p 타입 물질을 낮은 도즈량으로 하여 이온 에너지 범위에서 트렌치의 바닥 내부에 주입함으로써 형성될 수 있다. 다음에, p 타입 도펀트를 활성화하기 위해서 어닐링 단계 및/또는 짧은 확산 단계가 수행된다. 이러한 주입은 요구된 바와 같은 진성 상태에 근사하면서 근소하게 n 타입을 갖는 순 도핑 상태를 갖거나 진성 상태를 갖는 영역을 제공한다. 이러한 주입은 반대되는 도전형의 도펀트를 실질적으로 동일한 레벨로 도입함으로써 그 영역 내에 초기에 존재한 도핑 정도를 보상한다.
본 발명의 다른 실시예에 따라서, 반도체 바디는 실질적으로 실리콘으로 형성되며, 상기 실질적 진성 영역은 사전결정된 농도의 탄소를 포함하고, 실질적 진성 영역 내에 실질적으로 위치하는 수명 제어 불순물이 디바이스 내에 제공된다. 이 디바이스의 국부화된 영역 내부로 사전결정된 농도의 탄소를 도입함으로써 그 영역에서 수명 제어 불순물의 분포를 제어할 수 있으며 실질적으로 상기 불순물을 사전결정된 위치에만 존재하도록 제한할 수 있다.
탄소 원자는 반도체 바디의 실리콘 내부의 격자 자리를 차지한다. 이 원자가 전기적으로 중립이지만, 금 또는 백금과 같은 보다 많은 불순물 원자가 도입될 때에 이들 불순물 원자는 보다 작은 탄소 원자에 인접한 격자 자리를 강렬하게 점유하고 싶어하며 이로써 국부적 격자 변형 정도를 감소시킨다. 이 불순물은 사전결정된 농도의 탄소와 결합하게 된다. 격자 자리에서의 이러한 불순물 이온(M+)와 탄소 원자(C)의 결합은 상당한 포획 단면적을 갖는 C-M+공간을 형성한다.
통상적으로, 불순물의 농도 프로파일은 탄소의 농도 프로파일과 실질적으로 대응하며, 탄소의 농도 프로파일은 사전결정되며 제어된다. 따라서, 탄소는 특정 디바이스 구성의 요구 사항에 따라서 특정된 농도 프로파일을 불순물에게도 부여할수 있다. 불순물이 탄소 영역에 의해서 점유되는 정도는 디바이스가 그의 제조 동안 노출된 온도를 신중하게 제어함으로써 제어된다. 탄소 원자와 불순물 간의 결합으로 인해서 요구된 결과를 성취하기 위해서는 수명 제어 불순물의 확산을 위해서 통상적으로 사용되는 온도보다 낮은 온도면 충분하다. 이렇게 감소된 온도는 보다 한정된 전체적인 불순물 분포 양상을 제공한다.
이로써, 실질적 진성 영역은 트렌치 아래의 영역에 사전결정된 농도의 탄소를 제공하고 바디 내부의 수명 제어 불순물이 탄소 영역에 실질적으로 위치하도록 바디를 가열함으로써 형성될 수 있다. 이러한 가열 단계는 이 불순물을 탄소 영역에 결합시키기 위해서 수행되거나 디바이스의 제조에서 나중에 다른 프로세스의 일부를 형성할 수도 있다.
탄소 원자는 주입부를 횡적을 한정하기 위해서 또는 불순물을 트렌치의 바닥 내부에 확산시키는 동안 노출된 표면적을 제안하기 위해서 적합한 마스크를 사용하여 주입 및/또는 확산에 의해서 제공될 수 있다. 이와 달리, 탄소 원자는 드레인 드리프트 영역(14)의 에피택셜 성장 동안 도입될 수 있다. 이러한 방식은 상대적으로 비용이 저렴하며 적합한 장소에 수직으로 또는 횡적으로 부가된 탄소의 분포(즉, 농도)가 정확하게 제어될 수 있으며 양호하게 규정된 개별 영역으로 한정될 수 있다.
불순물은 통상적으로 확산에 의해서 도입된다. 적합한 불순물은 가령 금 또는 백금이다. 본 기술 분야에서 알려진 다른 다수의 불순물들이 상기 방식으로 캐리어 수명을 제어하기 위해서 사용될 수 있다. 이후의 프로세스에 의해서 불순물의 분포가 변경되는 것을 최소화하기 위해서 일련의 제조 단계에서 상대적으로 나중에 불순물을 제공하는 것이 바람직하지만, 탄소에 의해서 불순물을 고정시키게 되면 이후의 가열 단계에 의해서 불순물이 이동하는 것이 감소될 수 있다.
통상적으로, 실질적 진성 영역 내부의 탄소 농도는 1012내지 1016원자/cm3의 크기이다. 이 영역에서 존재하는 수명 제어 불순물 원자의 농도는 가령 1011내지 1013원자/cm3의 크기이다.
실질적 진성 영역은 수명 제어 불순물을 트렌치 아래의 영역 내부로 도입시킴으로써 형성될 수 있다. 상술한 바와 같이, 불순물은 바람직하게는 그 영역 내에서 사전결정된 농도의 탄소 원자를 사용함으로써 국부화될 수 있다. 적절한 불순물은 반도체 바디의 밴드갭 내부에 깊은 에너지 레벨을 형성한다.
다른 실시예에 따라서, 진성 영역(실질적 진성 영역)(40)은 진성(실질적으로 진성인) 반도체 물질을 증착 또는 성장시킴으로써 형성될 수 있다. 도 4에서 트렌치(20)를 에칭하는 대신에, 그루부(groove)(26)가 진성 영역의 계획된 깊이까지 반도체 바디(10)의 내부로 에칭된다. 바람직하게는, 이 그루브는 드레인 컨택트 영역(14a)까지 아래로 에칭된다. 이는 도 9에 도시되어 있다. 이어서, 그루브는 (실질적으로) 진성인 반도체 물질로 충진되고 이어서 바람직하게는 질화물 마스크(51)를 사용하여 이방성으로 에칭백되며 이로써 도 5에 도시된 바와 같은 구조물에 대응하는, 실질적으로 진성인 반도체 물질을 갖는 트렌치가 남게 된다. 다음에 도 6 내지 도 8에서 설명된 프로세스를 수행하게 되면 디바이스가 완성된다.
선행하는 문단에서 기술된 바와 같이 트렌치를 충진하기 위해서 사용된 실질적으로 진성인 반도체 물질은 가령 에피택셜적으로 성장한 실리콘 또는 다결정 실리콘일 수 있다.
실질적 진성 영역과 드레인 드리프트 영역 간에 절연 물질 층을 제공하는 것이 바람직하다. 이는 만일 이 절연 층이 존재하지 않는다면 드레인 드리프트 영역과 실질적으로 진성인 반도체 물질의 그루브(16) 내부 충진제 간의 계면에서 발생할 수 있는 임의의 전류 누설을 감소 또는 제거할 수 있다.
실질적 진성 영역과 드레인 드리프트 영역 간의 절연 물질 층을 포함하는 구조물은 도 9를 참조하여 도시된 바와 같이 반도체 바디(10) 내부에 그루브(26)를 에칭함으로써 형성될 수 있다. 이어서, 절연 물질 층(가령, 실리콘 이산화물)이 그루브(26)의 바닥(26a) 및 측벽(26b) 상에 균일하게 증착 또는 성장된다. 이와 달리, 실리콘 이산화물 층은 산화에 의해서 성장할 수 있다. 그루브의 바닥(26a)을 피복하는 절연 물질을 제거하기 위해서 이방성 에칭이 사용된다. 이어서, 그루브(26)는 실질적으로 진성인 반도체 물질로 충진되고 이어서 질화물 마스크(51)를 마스크로 사용하여 이방성으로 에칭백되며 이로써 도 10에 도시된 바와 같은 구조물에 대응하는 실질적으로 진성인 반도체 물질을 갖는 트렌치(20')가 남게 된다. 도시된 바와 같이, 실질적 진성 영역(40')과 드리프트 영역(14) 간에 전기 절연 층(53)이 연장되어 있다. 이어서, 다른 산화 처리가 수행되어 실질적으로 진성인 반도체 물질 영역(40')의 상부 표면 상에 실리콘 이산화물 층을 형성하며 이로써 트렌치의 벽 상의 게이트 절연층을 완성한다. 이어서, 도 6 내지도 8과 같은 프로세스가 수행되어 디바이스를 완성한다.
게이트(11)와 채널 수용 영역(15) 간의 산화물 두께를 감소시키기 위해서, 게이트 산화물을 형성하는 산화 처리 단계 이전에 에칭 프로세스에 의해서 상기 절연층(53)의 노출된 부분을 얇게 하거나 완전하게 제거하는 것이 바람직하다.
수 많은 수정 및 변경이 본 발명의 범위 내에서 가능하다. 통상적으로 도전성 게이트(11)는 상술된 바와 같이 도핑된 다결정 실리콘으로 형성된다. 그러나, 다른 게이트 기술이 특정 디바이스에서 사용될 수 있다. 가령, 다결정 실리콘 물질과 함께 실리사이드를 형성하는 금속 박층과 같은 추가 물질이 게이트를 위해서 사용될 수 있다. 이와 달리, 전체 게이트(11)는 다결정 실리콘 대신에 금속으로 될 수 있다. 도 8은 절연 게이트 구조물의 바람직한 실시예를 도시하는데 여기서 도전성 게이트(11)는 유전체 층(17)에 의해서 채널 수용 바디 영역(15)과 용량성으로 결합된다.
게이트 바닥을 둘러 있는 게이트 절연 층이 채널 수용 영역에 인접한 게이트 절연층보다 두꺼운 것이 바람직하며 이로써 이 디바이스의 Cgd를 더 감소시킬 수 있다.
도 8은 종종 디바이스 강성을 개선하기 위해서 사용되는 임의의 보다 깊은 보다 강하게 도핑된 p+ 영역을 가지지 않는, 각 셀에서 균일한 깊이를 갖는 p 타입 채널 수용 영역(15)을 갖는 디바이스를 도시한다. 도 8의 디바이스의 셀(도시되지 않음) 중 몇몇은 채널 수용 영역(15) 대신에 보다 깊은 강하게 도핑된 p+ 영역을 포함한다. 이 보다 깊은 강하게 도핑된 p+ 영역은 가령 도 3 단계 이전에 또는도 5 단계의 수정 시에 적절한 마스크의 윈도우를 통해서 주입될 수 있다. 채널 수용 영역(15)을 갖는 활성 셀 내부에 보다 깊은 강하게 도핑된 p+ 국부화된 영역을 주입할 수 있지만 이 경우에는 셀 기하 구조가 보다 덜 조밀해진다.
위에서 기술된 특정 실례는 n 채널 디바이스이며 여기서 영역(13,14,14a)은 n 타입 도전성이며 영역(15)은 p 타입이고 전자 반전 채널(12)은 게이트(11)에 의해서 영역(15) 내에서 형성된다. 반대되는 도전형 도펀트를 사용함으로써, p 채널 디바이스가 본 발명에 따라서 제조될 수 있다. 이 경우에, 영역(13,14,14a)은 p 타입 도전성이며 영역(15)은 n 타입이고 정공 반전 채널(12)은 게이트(11)에 의해서 영역(15a) 내에서 형성된다. 실질적 진성 영역(14)은 이 실시예에서는 약하게 도핑된 p 타입이다.
실리콘과 다른 반도체 물질이 가령 실리콘 카바이드가 본 발명에 따라서 디바이스를 위해서 사용될 수 있다.
바디(10)의 후방 표면(10b)에서 영역(14a)에 접촉하는 제 2 주 전극(24)을 갖는 종형 개별 디바이스가 도 3 내지 도 8에서 도시되었다. 그러나, 집적형 디바이스가 또한 본 발명에 따라서 가능하다. 이 경우에, 영역(14a)은 기판과 에피택셜 약 도핑된 드레인 영역(14) 간에 도핑된 매립층일 수 있다. 이 매립층 영역(14a)은 표면(10a)에서 매립층의 깊이까지 연장된 도핑된 주변 컨택트 영역을 통해서 전방 주요 표면(10a)에서 전극(24)에 의해서 접촉된다.
본 발명의 개시 내용을 독해함으로써, 다른 수정 및 변경이 본 기술 분야의 당업자에게는 가능하다. 이러한 수정 및 변경은 본 기술 분야에서 이미 알려져있으며 본 명세서에서 이미 기술된 특징들 대신에 또는 추가되어 사용될 수 있는 등가의 특징 및 다른 특징을 포함할 수 있다.
본 출원서에서는 청구 범위가 특징들의 특정 조합에 의해서 작성되었지만, 본 발명의 개시 범위는 임의의 청구항에서 현재 제안되고 있는 바와 동일한 발명과 관련성의 여부와 상관 없이 그리고 본 발명이 해결했던 문제와 동일한 기술적 문제를 해결하는지의 여부과 상관없이 본 명세서에서 내포적으로 또는 명백하게 개시된 특징들의 임의의 신규한 조합 또는 임의의 신규한 특징 또는 이들 특징들의 일반적인 사항을 포함할 수 있다. 따라서, 본 출원의 심사 또는 본 출원으로부터 파생된 임의의 다른 출원의 심사 동안 상기 특징들 및/또는 상기 특징들의 조합으로 새로운 청구 범위가 작성될 수 있다.
Claims (16)
- 트렌치 게이트 반도체 디바이스에 있어서,제 1 도전형의 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 간에 존재하는 반대되는 제 2 도전형의 채널 수용 영역을 포함하는 반도체 바디(semiconductor body)━상기 드레인 영역은 드레인 드리프트 영역과 드레인 컨택트 영역을 포함하고, 상기 드레인 드리프트 영역은 상기 채널 수용 영역과 상기 드레인 컨택트 영역 간에 존재하며, 상기 드레인 컨택트 영역보다 약하게 도핑됨━와,상기 채널 수용 영역을 통해서 상기 드레인 드리프트 영역 내부로 연장된 트렌치 내에 제공된 절연 게이트(an insulated gate)를 포함하되,상기 드레인 드리프트 영역은 상기 트렌치 아래에 존재하는 실질적 진성 영역(a substantially intrinsic region)을 가지고, 상기 실질적 진성 영역은 상기 트렌치의 바닥으로부터 상기 드레인 드리프트 영역을 실질적으로 가로질러 상기 드레인 컨택트 영역으로 연장되며, 이로써 드레인-소스 전압이 상기 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트(rate)가 보다 높아지는트렌치 게이트 반도체 디바이스.
- 제 1 항에 있어서,상기 실질적 진성 영역은 상기 트렌치로부터 상기 드레인 컨택트 영역까지 연장된트렌치 게이트 반도체 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 실질적 진성 영역은 실질적으로 상기 트렌치의 폭 내부에서 존재하도록 그의 범위가 횡적으로 한정된트렌치 게이트 반도체 디바이스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 반도체 바디는 실질적으로 실리콘으로 형성되고,상기 실질적 진성 영역은 사전결정된 농도의 탄소를 포함하며,상기 실질적 진성 영역에 실질적으로 위치하는 수명 제어 불순물(a lifetime controlling impurity)이 상기 디바이스 내에 제공되는트렌치 게이트 반도체 디바이스.
- 제 4 항에 있어서,상기 불순물의 농도 프로파일은 상기 탄소의 농도 프로파일과 실질적으로 일치하는트렌치 게이트 반도체 디바이스.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 실질적 진성 영역은 이 영역의 반도체 밴드 갭(semiconductor band gap) 내부의 깊은 에너지 레벨(deep energy levels)에서 캐리어 재결합 중심(carrier recombination centers)을 포함하는트렌치 게이트 반도체 디바이스.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 디바이스의 상기 드레인 드리프트 영역의 도핑 레벨은, 항복 전압은 동일하지만 상기 실질적 진성 영역은 갖지 않는 등가의 디바이스의 드레인 드리프트 영역의 도핑 레벨보다 높은트렌치 게이트 반도체 디바이스.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 디바이스의 상기 게이트에 인접한 상기 채널 수용 영역의 길이는, 드레인 드리프트 영역 도핑 레벨은 동일하지만 상기 실질적 진성 영역은 갖지 않는 등가의 디바이스의 채널 수용 영역의 길이보다 작은트렌치 게이트 반도체 디바이스.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,절연 물질 층이 상기 실질적 진성 영역과 상기 드레인 드리프트 영역 간에 제공된트렌치 게이트 반도체 디바이스.
- 제 1 도전형의 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 간에 존재하는 반대되는 제 2 도전형의 채널 수용 영역을 가지면서 그 내부의 트렌치 내에 제공된 절연 게이트를 갖는 반도체 바디━상기 드레인 영역은 드레인 드리프트 영역과 드레인 컨택트 영역을 포함하고, 상기 드레인 드리프트 영역은 상기 채널 수용 영역과 상기 드레인 컨택트 영역 간에 존재하며, 상기 드레인 컨택트 영역보다 약하게 도핑됨━내에 트렌치 게이트 반도체 디바이스를 제조하는 방법에 있어서,(a) 상기 반도체 바디를 통해서 상기 드레인 드리프트 영역 내부로 상기 트렌치를 에칭하는 단계와,(b) 상기 트렌치 아래에 실질적 진성 영역을 형성하는 단계━상기 실질적 진성 영역은 상기 트렌치의 바닥으로부터 상기 드레인 드리프트 영역을 실질적으로 가로질러 상기 드레인 컨택트 영역으로 연장되며 이로써 드레인-소스 전압이 완성된 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트가 보다 높아지게 됨━를 포함하는트렌치 게이트 반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 실질적 진성 영역을 형성하는 단계는 파괴성 주입(a damage implant)에 의해서 상기 트렌치 아래의 영역을 주입하는 단계를 포함하는트렌치 게이트 반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 실질적 진성 영역을 형성하는 단계는,상기 트렌치 아래의 영역에 사전결정된 농도의 탄소를 제공하는 단계와,상기 바디 내부의 수명 제어 불순물이 상기 탄소 영역 내에 실질적으로 위치하도록 상기 바디를 가열하는 단계를 포함하는트렌치 게이트 반도체 디바이스 제조 방법.
- 제 10 항 또는 제 12 항에 있어서,상기 실질적 진성 영역을 형성하는 단계는 상기 반도체 바디의 밴드갭(band gap) 내부에 깊은 에너지 레벨을 형성하기에 적합한 불순물을 상기 트렌치 아래의 영역 내부로 도입하는 단계를 포함하는트렌치 게이트 반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 실질적 진성 영역을 형성하는 단계는 상기 제 2 도전형의 도펀트를 상기 트렌치 아래의 영역에 주입함으로써 상기 제 1 도전형의 도핑 농도를 실질적으로 보상하는 단계를 포함하는트렌치 게이트 반도체 디바이스 제조 방법.
- 제 1 도전형의 소스 영역과 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 간에 존재하는 반대되는 제 2 도전형의 채널 수용 영역을 가지면서 그 내부의 트렌치 내에 제공된 절연 게이트를 갖는 반도체 바디━상기 드레인 영역은 드레인드리프트 영역과 드레인 컨택트 영역을 포함하고, 상기 드레인 드리프트 영역은 상기 채널 수용 영역과 상기 드레인 컨택트 영역 간에 존재하며, 상기 드레인 컨택트 영역보다 약하게 도핑됨━내에 트렌치 게이트 반도체 디바이스를 제조하는 방법에 있어서,(a) 상기 반도체 바디를 통해, 실질적으로는 상기 드레인 드리프트 영역을 통해 상기 드레인 컨택트 영역 쪽으로 그루브(a groove)를 에칭하는 단계와,(b) 상기 그루브의 하부 부분 내에 실질적으로 진성인 반도체 물질을 제공하고, 상기 그루브의 상부 부분 내에 상기 절연 게이트를 위한 트렌치를 규정하여, 드레인-소스 전압이 완성된 디바이스의 턴 온 상태 동안 떨어질 때에 상기 전압이 감소되는 레이트가 보다 높아지도록 하는 단계를 포함하는트렌치 게이트 반도체 디바이스 제조 방법.
- 제 15 항에 있어서,절연 물질 층이 상기 단계 (b) 이전에 상기 그루브의 측벽 상에 형성되는트렌치 게이트 반도체 디바이스 제조 방법.
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