KR20040041792A - 복합 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 산화막 하드 마스크를 이용하여 수직한 식각 프로파일을 갖는 복합 반도체 장치의 제조방법에 관한 것으로서, 플래쉬 메모리 영역 및 로직영역이 정의된 반도체 기판을 제공하는 단계와, 플래쉬 메모리 영역에 터널링 산화막과 플로팅 게이트을 형성하는 단계와, 결과물 전면에 ONO막, 폴리실리콘층, 하드 마스크용 산화막을 차례로 형성하는 단계와, 하드 마스크용 산화막 위에 플래쉬 메모리영역 및 로직영역의 게이트 형성영역을 덮는 제 1감광막 패턴을 형성하는 단계와, 제 1감광막 패턴을 마스크로 하고 하드 마스크용 산화막, 폴리실리콘층, ONO층을 식각하여 상기 로직영역에 게이트 전극을 형성하는 단계와, 제 1감광막 패턴을 제거하는 단계와, 상기 구조 전면에 로직영역 및 플래쉬 메모리영역의 콘트롤 게이트 형성영역을 덮는 제 2감광막 패턴을 형성하는 단계와, 제 2감광막 패턴을 마스크로 하고 잔류된 하드 마스크용 산화막, 폴리실리콘층, ONO층을 식각하여 플래쉬 메모리영역에 콘트롤 게이트를 형성하는 단계와, 제 2감광막 패턴을 제거하는 단계를 포함한다.
Description
본 발명은 복합 반도체 장치의 제조방방에 관한 것으로, 특히 산화막 하드 마스크를 이용하여 수직한 식각 프로파일을 갖는 복합 반도체 장치의 제조방법에 관한 것이다.
일반적으로 메모리(Memory)와 로직(Logic) 등이 단일 칩에 형성되는 복합반도체(MML : Merged Memory Logic)가 최근에 들어 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있으며, 이 MML 반도체 장치는 로직과 DRAM 및 SRAM 등의 메모리를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.
그러나 메모리 제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단위 칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움을 요하는 단점도 지니고 있을 뿐만 아니라, 메모리에서의 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 하므로 제조상에 상당한 어려움이 수반된다.
이와 같이 다른 소자를 한 칩으로 제조하는 것이 상당히 어렵지만, 최근의 추세에 맞추어서 각종의 서로 다른 반도체 장치를 하나의 단일 칩으로 제조하는 방법이 점차적으로 다양화되고, 보편화되고 있다.
이하, 첨부된 도면을 참조하여 종래의 복합 반도체 장치의 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1c는 종래의 복합 반도체장치 중에서 FML(Flash Merged Logic) 반도체 장치의 제조방법을 나타낸 공정 단면도이다.
종래의 FML 반도체장치의 제조방법은, 도 1a에 도시한 바와 같이, 플래쉬 메모리 영역과 로직영역을 갖는 반도체 기판(10)에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(11)을 형성한다.
이어, 상기 반도체 기판(10) 전면에 산화막(미도시)과 제 1 폴리 실리콘층(미도시)을 차례로 형성한 후, 상기 제 1폴리 실리콘층 상에 감광막을 도포하고 노광 및 현상하여 플래쉬 메모리영역에서의 플로팅 게이트 형성영역(미도시)을 덮는 제 1감광막 패턴(14)을 형성한다. 이어, 상기 제 1감광막 패턴(14)을 마스크로 하고 상기 막들을 식각하여 플래쉬 메모리 영역에 터널링 산화막(12), 플로팅 게이트(13a)를 형성한다.
그런 다음, 상기 감광막 패턴을 제거한 후, 도 1b에 도시한 바와 같이, 상기 결과물 상에 ONO(Oxide-Nitride-Oxide)막(15), 제 2폴리 실리콘층(107) 및 텅스텐 실리사이드층(108)을 차례로 형성한다. 이 후, 상기 텅스텐 실리사이드층(108) 상에 플래쉬 메모리영역에서의 콘트롤 게이트 형성영역(미도시) 및 로직영역에서의 게이트 형성영역(미도시)을 덮는 제 2감광막 패턴(19)을 형성한다.
이어, 도 1c에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 상기 텅스텐 실리사이드층, 제 2폴리실리콘층 및 ONO막을 식각하여 플래쉬 메모리영역의 플로팅 게이트(13a) 위에 콘트롤 게이트(21)를 형성함과 동시에 로직영역에 게이트(20)를 형성한다. 그런 다음, 제 2감광막 패턴을 제거한다.
그러나 상기와 같은 종래의 복합 반도체 장치의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
텅스텐 실리사이드층, 폴리실리콘층 및 ONO막을 식각하여 동시에 플래쉬 메모리영역에서의 콘트롤 게이트 및 로직영역에서의 게이트를 형성하는 과정에서, 상기 식각 과정에서 플래쉬 메모리 영역과 로직영역의 단차로 인해 플로팅 게이트 측에 제 2폴리 실리콘층 및 텅스텐 실리사이드층 등의 식각 잔류물(17)이 발생되어 복합 반도체 장치의 신뢰성을 저하시킨다. 또한, 상기 식각 과정에서 오버 에치(over etch)로 인해 감광막 손실이 되며, 이 과정에서 로직영역의 활성영역에 데미지(damage)가 발생되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 산화막으로 된 하드 마스크를 이용하여 로직영역의 활성영역에 데미지 없이 잔존하는 제 2폴리 실리콘층을 제거함으로써, 플로팅 게이트 측에 식각 잔류물이 발생되는 것을 방지할 수 있는 복합 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 복합 반도체장치의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 복합 반도체 장치의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 소자 격리막
102 : 터널링 산화막 103a : 플로팅 게이트
104 : 제 1 감광막 패턴 105 : ONO막
106 : 게이트 절연막 107 : 폴리실리콘층
108 : 하드 마스크용 산화막 109 : 제 2감광막 패턴
110 : 게이트 전극 120 : 제 3감광막 패턴
112 : 컨트롤 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 복합 반도체 장치의 제조방법은 플래쉬 메모리 영역 및 로직영역이 정의된 반도체 기판을 제공하는 단계와, 플래쉬 메모리 영역에 터널링 산화막과 플로팅 게이트을 형성하는 단계와, 결과물 전면에 ONO막, 폴리실리콘층, 하드 마스크용 산화막을 차례로 형성하는 단계와, 하드 마스크용 산화막 위에 플래쉬 메모리영역 및 로직영역의 게이트 형성영역을 덮는제 1감광막 패턴을 형성하는 단계와, 제 1감광막 패턴을 마스크로 하고 하드 마스크용 산화막, 폴리실리콘층, ONO층을 식각하여 상기 로직영역에 게이트 전극을 형성하는 단계와, 제 1감광막 패턴을 제거하는 단계와, 상기 구조 전면에 로직영역 및 플래쉬 메모리영역의 콘트롤 게이트 형성영역을 덮는 제 2감광막 패턴을 형성하는 단계와, 제 2감광막 패턴을 마스크로 하고 잔류된 하드 마스크용 산화막, 폴리실리콘층, ONO층을 식각하여 플래쉬 메모리영역에 콘트롤 게이트를 형성하는 단계와, 제 2감광막 패턴을 제거하는 단계를 포함한 것을 특징으로 한다.
또한, 상기 ONO막의 두께는 120∼160Å인 것이 바람직하다.
또한, 상기 폴리실리콘층의 두께는 2000∼3000Å이고, 상기 하드 마스크의 두께는 200∼300Å인 것이 바람직하다.
또한, 상기 플로팅 게이트의 두께는 600∼1000Å인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 복합 반도체 장치의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 복합 반도체장치의 제조방법을 나타낸 공정 단면도이다.
본 발명의 일실시예에 따른 복합 반도체장치의 제조방법은, 도 2a에 도시한 바와 같이, 먼저, 플래쉬 메모리 영역과 로직영역이 정의된 반도체 기판(100)을 제공한다. 이어, 상기 반도체 기판(100)에 활성영역과 필드영역을 한정하는 소자 격리막(101)을 형성한다.
이어, 상기 반도체 기판(100) 전면에 산화막(미도시)과 제 1 폴리 실리콘층(미도시)을 차례로 형성한 후, 상기 제 1폴리 실리콘층 상에 감광막을 도포하고 노광 및 현상하여 플래쉬 메모리영역에서의 플로팅 게이트 형성영역(미도시)을 덮는 제 1감광막 패턴(104)을 형성한다. 이어, 상기 제 1감광막 패턴(104)을 마스크로 하고 상기 막들을 식각하여 플래쉬 메모리 영역에 터널링 산화막(102), 플로팅 게이트(103a)를 형성한다. 이때, 상기 플로팅 게이트(103a)의 두께는 600∼1000Å이다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 제거하고 나서, 상기 플로팅 게이트(103a)를 포함한 기판 전면에 ONO막(105), 제 2폴리 실리콘층(107) 및 하드 마스크용 산화막(108)을 차례로 형성한다. 이때, 상기 ONO막(105)은 120∼160Å 두께로, 제 2폴리실리콘층(107)은 2000∼3000Å 두께로 형성한다. 또한, 하드 마스크용 산화막(108)은 200∼300Å 두께로 형성한다.
이 후, 상기 하드 마스크용 산화막(108) 상에 플래쉬 메모리영역 및 로직영역에서의 게이트 형성영역(미도시)을 덮는 제 2감광막 패턴(109)을 형성한다.
이어, 도 2c에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 상기 로직영역의 하드 마스크용 산화막, 제 2폴리실리콘층 및 ONO막을 식각하여 게이트 절연막(106) 및 게이트(110)를 형성한다. 이때,
그런 다음, 제 2감광막 패턴을 제거하고 나서, 상기 결과의 기판 전면에 로직영역 및 플래쉬 메모리영역의 콘트롤 게이트 형성영역(미도시)을 덮는 제 3감광막 패턴(120)을 형성한다.
이 후, 도 2d에 도시된 바와 같이, 상기 제 3감광막 패턴을 마스크로 하고상기 플래쉬 메모리영역의 하드 마스크용 산화막, 제 2폴리실리콘층 및 ONO막을 식각하여 콘트롤 게이트(112)를 형성한다. 이어, 제 3감광막 패턴을 제거한다. 이때, 상기 잔류된 하드 마스크용 산화막은 후속의 엘디디(Lightly Doped Drain) 식각과 세정 공정을 통해 자연 제거된다.
이상에서 설명한 바와 같이 본 발명의 복합 반도체 장치의 제조방법에 의하면, 로직영역의 게이트와 플래쉬 메모리영역의 콘트롤 게이트를 각각 패터닝하기 때문에 식각 과정에서 단차에 의한 잔류물 제거를 위한 오버 에치 시 로직영역의 활성영역에 데미지가 발생되는 것을 막을 수 있다.
또한, 로직영역의 게이트와 플래쉬 메모리영역의 콘트롤 게이트 형성을 위한 식각 공정에서 하드 마스크용 산화막을 사용함으로써 감광막 마진을 충분히 확보할 수 있어 충분한 오버 에치를 실시할 수 있으므로 단차에 의한 잔류물 제거가 가능하다.
Claims (4)
- 플래쉬 메모리 영역 및 로직영역이 정의된 반도체 기판을 제공하는 단계와,상기 플래쉬 메모리 영역에 터널링 산화막과 플로팅 게이트을 형성하는 단계와;상기 결과물 전면에 ONO막, 폴리실리콘층, 하드 마스크용 산화막을 차례로 형성하는 단계와,상기 하드 마스크용 산화막 위에 상기 플래쉬 메모리영역 및 로직영역의 게이트 형성영역을 덮는 제 1감광막 패턴을 형성하는 단계와,상기 제 1감광막 패턴을 마스크로 하고 상기 하드 마스크용 산화막, 폴리실리콘층, ONO층을 식각하여 상기 로직영역에 게이트 전극을 형성하는 단계와;상기 제 1감광막 패턴을 제거하는 단계와,상기 구조 전면에 로직영역 및 플래쉬 메모리영역의 콘트롤 게이트 형성영역을 덮는 제 2감광막 패턴을 형성하는 단계와,상기 제 2감광막 패턴을 마스크로 하고 상기 잔류된 하드 마스크용 산화막, 폴리실리콘층, ONO층을 식각하여 상기 플래쉬 메모리영역에 콘트롤 게이트를 형성하는 단계와,상기 제 2감광막 패턴을 제거하는 단계를 포함한 것을 특징으로 하는 복합 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 플로팅 게이트의 두께는 600∼1000Å인 것을 특징으로 하는 복합 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 ONO막의 두께는 120∼160Å인 것을 특징으로 하는 복합 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘층의 두께는 2000∼3000Å이고, 상기 하드 마스크의 두께는 200∼300Å인 것을 특징으로 하는 복합 반도체 장치의 제조방법.
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