CN108807398B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，该方法包括：首先，在衬底上形成存储区的隧穿氧化层、浮栅层、控制栅层和字线；其次，蚀刻所述控制栅层和浮栅层形成控制栅、浮栅和控制栅接触孔；再次，对所述存储区的隧穿氧化层进行第一次快速热氧化，以增加隧穿氧化层的厚度；然后，在衬底上形成逻辑区的氧化层和栅极结构；最后，对所述存储区的隧穿氧化层进行第二次快速热氧化，以再次增加所述存储区的隧穿氧化层的厚度，同时对所述逻辑区的氧化层进行快速热氧化，以增加所述逻辑区的氧化层的厚度，使形成的所述存储区的隧穿氧化层的厚度大于所述逻辑区的氧化层的厚度。本发明通史降低栅诱导漏极泄露电流和提高半导体器件的性能。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
半导体器件的栅诱导漏极泄露电流(Gate Induce Drain Leakage，GIDL)，发生在栅漏交叠区的下面。以NMOS器件为例，漏区与栅极存在交叠区域，当栅极电压小于0时，并且漏区施加工作电压时，它会在交叠区下面的漏区上积累耗尽/深耗尽原来的N-Si，而导致漏区的强电场加在了这个耗尽区里面产生辅助陷阱的载流子复合(Trap-Assisted Carrier-Generation)，其过程为先从价带到陷阱，再从陷阱到导带的过程。造成GIDL的主要因素有：漏区与栅极的交叠区域之间的氧化层厚度。对于单片机和可编辑逻辑控制器等具有逻辑区和存储区的半导体器件来说，其制造工艺，一般是先形成逻辑区，再形成存储区，然后对逻辑区和存储区的位于衬底之上的氧化层同时进行快速热氧化，以增加逻辑区和存储区的氧化层的厚度，从而降低栅诱导漏极泄露电流。但是采用上述方法制造90纳米尺寸以下半导体器件时，由于器件尺寸小的原因，导致存储区和逻辑区的氧化层等结构均相应的等比例减小，则存储区的隧穿氧化层和逻辑区的氧化层均减小，则GIDL提高，由于存储区的隧穿氧化层受电子隧穿效应的影响，从而影响了存储区的存储性能，以导致影响了半导体器件整体性能。因此，如何提高一种适应于90纳米尺寸的半导体器件制造方法，以降低栅诱导漏极泄露电流是本领域技术人员亟需解决的技术问题。
发明内容
本发明所要解决的技术问题是，提供了一种半导体器件及其制造方法，以降低栅诱导漏极泄露电流和提高半导体器件的性能。
为了解决上述技术问题，本发明提供一种半导体器件的制造方法，所述半导体器件包括逻辑区和存储区，包括：
首先，在衬底上形成存储区的隧穿氧化层、浮栅层、控制栅层和字线；
其次，蚀刻所述控制栅层和浮栅层形成控制栅、浮栅和控制栅接触孔；
再次，对所述存储区的隧穿氧化层进行第一次快速热氧化，以增加隧穿氧化层的厚度；
然后，在衬底上形成逻辑区的氧化层和栅极结构；
最后，对所述存储区的隧穿氧化层进行第二次快速热氧化，以再次增加所述存储区的隧穿氧化层的厚度，同时对所述逻辑区的氧化层进行快速热氧化，以增加所述逻辑区的氧化层的厚度，使形成的所述存储区的隧穿氧化层的厚度大于所述逻辑区的氧化层的厚度。
进一步的，本发明提供的半导体器件的制造方法，所述对所述存储区的隧穿氧化层进行第一次快速热氧化的步骤包括：对所述存储区一侧的隧穿氧化层进行快速热氧化。
进一步的，本发明提供的半导体器件的制造方法，所述对所述存储区的隧穿氧化层进行第一次快速热氧化的步骤包括：对所述存储区两侧的隧穿氧化层均进行快速热氧化。
进一步的，本发明提供的半导体器件的制造方法，在形成控制栅接触孔之前，包括沉积硬掩模，以遮挡逻辑区和暴露存储区。
进一步的，本发明提供的半导体器件的制造方法，所述蚀刻为光刻工艺。
进一步的，本发明提供的半导体器件的制造方法，在对存储区的隧穿氧化层进行第一次快速热氧化的步骤之前，还包括对所述存储区进行离子注入，形成轻掺杂区。
进一步的，本发明提供的半导体器件的制造方法，所述存储区为分栅快闪存储器件。
进一步的，本发明提供的半导体器件的制造方法，所述半导体器件的制造方法为90纳米尺寸以下工艺。
进一步的，本发明提供的半导体器件的制造方法，在快速热氧化步骤之前，还包括清洗的步骤。
与现有技术相比，本发明提供的半导体器件的制造方法，可以用于制造90纳米尺寸以下的半导体器件，其是先形成部分存储区，然后对存储区的隧穿氧化层进行第一次快速热氧化，然后形成部分逻辑区，然后对存储区的隧穿氧化层进行第二次快速热氧化以及对逻辑区的氧化层进行仅有的一次快速热氧化，从而使形成的半导体器件的存储区的隧穿氧化层的厚度大于逻辑区的氧化层的厚度，即是通过增加存储区的隧穿氧化层厚度的方法，达到降低存储区的栅诱导漏极泄漏电流的目的。本发明形成的半导体器件的逻辑区只有一次快速热氧化工艺，存储区的隧穿氧化层有二次快速热氧化工艺，从而使半导体器件的逻辑区的氧化层不受影响，提高了半导体器件的存储区的器件性能。从而提高了半导体器件的整体性能。
为了解决上述技术问题，本发明还提供一种半导体器件，包括存储区和逻辑区，所述存储区的隧穿氧化层的厚度大于所述逻辑区的氧化层的厚度。
与现有技术相比，本发明提供的半导体器件，改变了现有技术中半导体器件的存储区的隧穿氧化层和逻辑区的氧化层的厚度相等的方式，使形成的存储区的隧穿氧化层的厚度大于逻辑区的氧化层的厚度，从而通过增加存储区的隧穿氧化层的厚度的方式，达到降低存储区的栅诱导漏极泄漏电流的目的。本发明提高了半导体器件的性能。
附图说明
图1至图5是本发明一实施例的半导体器件的制造工艺的过程示意图；
图6至图9是本发明一实施例的半导体器件的制造工艺的过程示意图。
具体实施方式
下面结合附图对本发明作详细描述：
实施例一
请参考图1至图9，本发明实施例提供的具有存储区110和逻辑区120的适用于90纳米以下尺寸的半导体器件的制造方法，当然也适应于90纳米以上尺寸，半导体器件例如单片机和可编辑逻辑控制器等。其制造方法具体包括：
步骤201，请参考图1，在衬底100上形成存储区110的隧穿氧化层111、浮栅层、控制栅层和字线114。也可以同时形成存储区110的侧墙115。所述存储区110为分栅快闪存储器件。
步骤202，请参考图2和图6，蚀刻所述控制栅层和浮栅层形成控制栅113、浮栅112和控制栅接触孔116；所述蚀刻为光刻工艺。
步骤203，请参考图2和图6，对所述存储区110的隧穿氧化层111进行第一次快速热氧化，以增加隧穿氧化层111的厚度；此步骤203为第一次增加隧穿氧化层111的厚度，隧穿氧化层111增加的厚度为a。
步骤204，请参考图3和图7，在衬底100上形成逻辑区120的氧化层121和栅极结构122。也可以同时形成隔离结构123。
步骤205，请参考图4和图8，对所述存储区110的隧穿氧化层111进行第二次快速热氧化，以再次增加所述存储区110的隧穿氧化层111的厚度，同时对所述逻辑区120的氧化层121进行快速热氧化，以增加所述逻辑区120的氧化层121的厚度，使形成的所述隧穿氧化层111的厚度大于所述逻辑区的氧化层121的厚度。此时，存储区110的隧穿氧化层111为第二次增加厚度，即在增加厚度a的基础上增加，隧穿氧化层111二次增加厚度的厚度值为b，其中b>a，逻辑区的氧化层121增加的厚度为c，其中b>c。
本发明实施例提供的半导体器件的制造方法，可以用于制造90纳米尺寸以下的半导体器件，其是先形成部分存储区110，然后对存储区110的隧穿氧化层111进行第一次快速热氧化，然后形成部分逻辑区120，然后对存储区110的隧穿氧化层111进行第二次快速热氧化以及对逻辑区120的氧化层121进行仅有的一次快速热氧化，从而使形成的半导体器件的存储区110的隧穿氧化层111的厚度大于逻辑区120的氧化层121的厚度，即是通过增加存储区110的隧穿氧化层111厚度的方法，达到降低存储区110的栅诱导漏极泄漏电流的目的。本发明实施例形成的半导体器件的逻辑区120只有一次快速热氧化工艺，存储区110的隧穿氧化层11有二次快速热氧化工艺，从而使半导体器件的逻辑区120的性能不受影响，提高了半导体器件的存储区的器件性能。从而提高了半导体器件的整体性能。
请参考图1至图5，本发明实施例提供的半导体器件的制造方法，在执行快速热氧化工艺时，是向隧穿氧化层111下方100执行，以使衬底100向下形成凹陷，从而增加隧穿氧化层111的厚度。
请参考图6至图9，本发明实施例的半导体器件的制造方法，在执行快速热氧化工艺时，是对隧穿氧化层111上方执行，以使浮栅112减薄厚度，从而增加隧穿氧化层111的厚度。
请参考图4，本发明实施例的半导体器件的制造方法，所述对所述存储区110的隧穿氧化层111进行第一次快速热氧化的步骤，是对所述存储区110一侧的隧穿氧化层111进行快速热氧化。请参考图5和图9，也可以对所述存储区110两侧的隧穿氧化层111均进行快速热氧化。
本发明实施例提供的半导体器件的制造方法，在形成控制栅113接触孔之前，包括沉积硬掩模的步骤，以遮挡逻辑区120和暴露存储区110。其目的是先形成部分存储区110，然后再形成部分逻辑区120。
本发明实施例提供的半导体器件的制造方法，在对存储区110的隧穿氧化层111进行第一次快速热氧化的步骤之前，还包括对所述存储区110进行离子注入，形成轻掺杂区。
本发明实施例提供的半导体器件的制造方法，在快速热氧化步骤之前，还包括清洗的步骤，以保证工艺制造过程的清洁度。
本发明实施例提供的半导体器件的制造方法，还包括形成存储区110和逻辑区120的后续工艺的步骤，以形成完整的半导体器件。
请参考图4和图7，本发明实施例还提供一种半导体器件，包括存储区110和逻辑区120，所述存储区110的隧穿氧化层111的厚度大于所述逻辑区120的氧化层121的厚度。
本发明实施例提供的半导体器件，改变了现有技术中半导体器件的存储区110的隧穿氧化层111和逻辑区120的氧化层121的厚度相等的设计方式，使形成的存储区110的隧穿氧化层111的厚度大于逻辑区120的氧化层121的厚度，从而通过增加存储区110的隧穿氧化层111的厚度的方式，达到降低存储区110的栅诱导漏极泄漏电流的目的，从而提高了半导体器件的性能。
本发明不限于上述具体实施方式，凡在本发明的保护范围之内所作出的各种变化和润饰，均在本发明的保护范围之内。
Claims (9)
1.一种半导体器件的制造方法，所述半导体器件包括逻辑区和存储区，其特征在于，包括：
首先，在衬底上形成存储区的隧穿氧化层、浮栅层、控制栅层和字线；
其次，蚀刻所述控制栅层和浮栅层形成控制栅、浮栅和控制栅接触孔；
再次，对所述存储区的隧穿氧化层进行第一次快速热氧化，以增加隧穿氧化层的厚度；
然后，在衬底上形成逻辑区的氧化层和栅极结构；
最后，对所述存储区的隧穿氧化层进行第二次快速热氧化，以再次增加所述存储区的隧穿氧化层的厚度，同时对所述逻辑区的氧化层进行快速热氧化，以增加所述逻辑区的氧化层的厚度，使形成的所述存储区的隧穿氧化层的厚度大于所述逻辑区的氧化层的厚度。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述对所述存储区的隧穿氧化层进行第一次快速热氧化的步骤包括：对所述存储区一侧的隧穿氧化层进行快速热氧化。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述对所述存储区的隧穿氧化层进行第一次快速热氧化的步骤包括：对所述存储区两侧的隧穿氧化层均进行快速热氧化。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成控制栅接触孔之前，包括沉积硬掩模，以遮挡逻辑区和暴露存储区。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述蚀刻为光刻工艺。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在对存储区的隧穿氧化层进行第一次快速热氧化的步骤之前，还包括对所述存储区进行离子注入，形成轻掺杂区。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述存储区为分栅快闪存储器件。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法为90纳米尺寸以下工艺。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在快速热氧化步骤之前，还包括清洗的步骤。
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