KR101064555B1 - 반도체 소자의 게이트 제조방법 - Google Patents

반도체 소자의 게이트 제조방법 Download PDF

Info

Publication number
KR101064555B1
KR101064555B1 KR1020050094577A KR20050094577A KR101064555B1 KR 101064555 B1 KR101064555 B1 KR 101064555B1 KR 1020050094577 A KR1020050094577 A KR 1020050094577A KR 20050094577 A KR20050094577 A KR 20050094577A KR 101064555 B1 KR101064555 B1 KR 101064555B1
Authority
KR
South Korea
Prior art keywords
photoresist pattern
gate
flash memory
forming
logic
Prior art date
Application number
KR1020050094577A
Other languages
English (en)
Other versions
KR20070039348A (ko
Inventor
백운석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050094577A priority Critical patent/KR101064555B1/ko
Publication of KR20070039348A publication Critical patent/KR20070039348A/ko
Application granted granted Critical
Publication of KR101064555B1 publication Critical patent/KR101064555B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로서, 플래쉬 메모리 영역 상에 플로팅 게이트가 형성된 기판을 준비하는 단계와, 상기 기판 상에 폴리 실리콘막 및 반사방지막을 순차 형성하는 단계와, 상기 반사방지막 상에 플래쉬 메모리 영역을 제외한 나머지 영역을 차단하는 제1 감광막 패턴을 형성하는 단계와, 상기 제1 감광막 패턴을 식각마스크로 하여 반사방지막을 제거하는 단계와, 상기 제1 감광막 패턴을 제거하는 단계와, 상기 제1 감광막 패턴이 제거된 기판 상에 컨트롤 게이트 및 로직 게이트 형성 영역을 정의하는 제2 감광막 패턴을 형성하는 단계 및 상기 제2 감광막 패턴을 식각 마스크로 폴리 실리콘막을 식각하여 컨트롤 게이트 및 로직 게이트를 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법에 관한 것이다.
반사방지막, 플래쉬 메모리, 로직, 게이트, 단차

Description

반도체 소자의 게이트 제조방법{Manufacturing Method for Gate of Semiconductor Device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.
< 도면의 주요부분에 대한 부호의 설명 >
200 : 반도체 기판 210 : 플로팅 게이트
220 : 폴리 실리콘막 223 : 컨트롤 게이트
225 : 로직 게이트 230 : 반사방지막
240 : 제1 감광막 패턴 250 : 제2 감광막 패턴
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 더욱 상세하게는 컨트롤 게이트와 로직 게이트를 동시에 패터닝하여 형성할 때 식각 불량을 방지하여 균일한 CD(Critical Dimension)를 가지도록 하는 반도체 소자의 게이트 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트 형성 영역을 정의하는 감광막 패턴 형성시, 하부금속의 높은 반사율과 높은 토폴로지(Topology)로 인해 노싱(nothing)과 감광막 패턴의 CD가 불규칙해지는 문제가 있다. 한편, 이러한 패터닝 불량은 게이트의 특성 및 신뢰성을 저하시킨다.
이에 따라 최근에는, 하부금속의 높은 반사율과 높은 토폴로지로 인해 발생하는 상기와 같은 문제점을 해결하기 위한 기술들이 연구되고 있다.
그러면, 이하 도 1a 내지 도 1d를 참조하여 종래 기술에 따른 반도체 소자의 게이트 제조방법을 상세히 설명한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
우선, 도 1a에 도시한 바와 같이, 플래쉬 메모리 영역(a) 상에 플로팅 게이트(floating gate; 110)가 형성된 반도체 기판(100)을 준비한다.
그런 다음, 상기 반도체 기판(100) 상에 폴리 실리콘막(120)을 증착한다. 여기서, 상기 폴리 실리콘막(120)은 후속 공정에 의해 로직 영역(b) 상에 위치하는 로직 게이트를 형성하게 된다. 상기 로직 게이트는 균일한 CD를 가지도록 형성하여 야 한다. 그러나, 상기 로직 게이트 형성 영역을 정의하는 감광막 패턴을 형성하기 위한 노광 공정시, 상기 폴리 실리콘막(120)에 의해 빛이 굴절 또는 난반사 되어 정밀한 패터닝을 하기가 어렵게 된다.
이에 따라, 상기 폴리 실리콘막(120) 상에 빛의 굴절 또는 난반사를 방지하기 위한 반사방지막(130)을 형성한다. 이때, 상기 플래쉬 메모리 영역(a) 상에 형성되는 반사방지막(130)은 플로팅 게이트의 높은 단차로 인해 'A'와 같이 두껍게 형성되고, 로직 영역(b)에 형성된 반사방지막(130)은 얇게 형성된다.
그 다음으로, 상기 반사방지막(130)이 형성된 반도체 기판(100)의 플래쉬 메모리 영역(a)을 차단하는 동시에 로직 영역(b) 상에 로직 게이트 형성 영역을 정의하는 제1 감광막 패턴(140)을 형성한다.
그 다음, 상기 제1 감광막 패턴(140)을 식각 마스크로하여 반사방지막(130) 및 폴리 실리콘막(120)을 순차적으로 식각한다. 여기서, 상기 식각 공정시, Cl2, HBr, HeO2, N2 등의 가스를 식각가스로 사용함이 바람직하다.
이어서, 상기 제1 감광막 패턴(140)을 제거하면, 도 1b에 도시한 바와 같이, 로직 영역(b) 상에 폴리 실리콘막(120)으로 이루어진 로직 게이트(125)가 형성된다.
그 다음으로, 상기 제1 감광막 패턴(140) 제거 공정을 통해 드러난 반사방지막(130)을 제거한다.
그 다음으로, 도 1c에 도시한 바와 같이, 플래쉬 메모리 영역(a) 상에 컨트 롤 게이트 형성 영역을 정의하는 동시에 로직 영역(b)을 차단하는 제2 감광막 패턴(150)을 형성한다.
한편, 상기 종래 기술에 따르면 플래쉬 메모리 영역(a)과 로직 영역(b)의 경계부분('C')은 제1 및 제2 감광막 패턴의 오정렬에 의하여 식각이 두번 진행되면 폴리 결점과 실리콘(Si) 손상이 발생하게 된다.
그 다음으로, 상기 제2 감광막 패턴(150)을 식각 마스크로 하여 플래쉬 메모리 영역(a) 상에 노출된 폴리 실리콘막(120)을 식각하면, 도 1d에 도시한 바와 같이, 상기 컨트롤 게이트(123) 가 형성된다. 이어서, 상기 제2 감광막 패턴(도시하지 않음)을 제거한다.
즉, 상술한 바와 같이, 종래 기술에 따르면 플로팅 게이트(110)로 인하여 높은 토폴로지를 가지는 플래쉬 메모리 영역(a) 상에 위치하는 반사방지막(130)을 제거하기 위해 별도의 식각 공정이 진행됨에 따라, 플래쉬 메모리 영역(a)과 로직 영역(b)의 경계부분에서는 제1 및 제2 감광막 패턴의 오정렬에 의하여 두번의 식각 공정을 진행하면 폴리 결점 및 실리콘(Si) 손상이 발생하는 문제점이 있다.
따라서, 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 높은 토폴로지를 가지는 플래쉬 메모리 영역 상의 반사방지막을 완전히 제거한 다음, 컨트롤 게이트 및 로직 게이트를 동시에 형성함으로써, 공정의 단순 화 및 반도체 소자의 성능을 개선시킬 수 있는 반도체 소자의 게이트 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 플래쉬 메모리 영역 상에 플로팅 게이트가 형성된 기판을 준비하는 단계와, 상기 기판 상에 폴리 실리콘막 및 반사방지막을 순차 형성하는 단계와, 상기 반사방지막 상에 플래쉬 메모리 영역을 제외한 나머지 영역을 차단하는 제1 감광막 패턴을 형성하는 단계와, 상기 제1 감광막 패턴을 식각마스크로 하여 반사방지막을 제거하는 단계와, 상기 제1 감광막 패턴을 제거하는 단계와, 상기 제1 감광막 패턴이 제거된 기판 상에 컨트롤 게이트 및 로직 게이트 형성 영역을 정의하는 제2 감광막 패턴을 형성하는 단계 및 상기 제2 감광막 패턴을 식각 마스크로 폴리 실리콘막을 식각하여 컨트롤 게이트 및 로직 게이트를 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법을 제공한다.
또한, 본 발명에 의한 게이트 제조방법에 있어서, 상기 제1 감광막 패턴을 식각마스크로 하여 반사방지막을 제거하는 단계는, O2 가스를 베이스 가스로 플라즈마 식각하여 제거하는 것이 바람직하다.
또한, 본 발명에 의한 게이트 제조방법에 있어서, 상기 제1 감광막 패턴을 제거하는 단계는, 제거 용액으로 시너(Thinner)를 사용하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
우선, 도 2a에 도시한 바와 같이, 플래쉬 메모리 영역(a) 상에 5500Å의 두께를 가지는 플로팅 게이트(floating gate; 210)가 형성된 반도체 기판(200)을 준비한다.
그 다음으로, 상기 플로팅 게이트(210)가 형성된 반도체 기판(100) 상에 폴리 실리콘막(220)을 형성한다.
한편, 반도체 소자가 고집적화 됨에 따라 로직 영역(b) 상에 후속 공정을 통해 형성될 로직 게이트는 정교하고 균일한 선폭을 가지게 형성하는 것이 바람직하다. 이는 소자의 특성 및 신뢰성에 중요한 영향을 미친다. 그러나, 상기 로직 게이트 형성 영역을 정의하는 감광막을 패터닝하는 노광 공정시 폴리 실리콘막(220) 표면에 의해 굴절 및 난반사되어 감광막이 불규칙적으로 형성됨으로써 정교한 패터닝 이 어렵게 된다.
이때, 반사방지막(230)을 폴리 실리콘막(220) 상에 형성함으로써 빛의 굴절 및 난반사를 방지하여 정교한 로직 게이트 형성 영역을 정의하는 감광막 패턴을 형성할 수 있다.
이에 따라, 상기 폴리 실리콘막(220) 상에 반사방지막(Bottom Anti-Reflective Coationg, 230)을 증착한다. 이때, 상기 플래쉬 메모리 영역(a) 상에 형성된 반사방지막(230)은, 상기 플로팅 게이트(210)의 높은 단차로 인해 로직 영역(b)에 형성된 반사방지막(230)에 비해 두껍게 형성된다.
다음으로, 상기 반사방지막(230) 상에 로직 영역(b)을 차단하는 제1 감광막 패턴(240)을 형성한다. 즉, 상기 제1 감광막 패턴(240)은, 플래쉬 메모리 영역(a) 상에 형성된 플로팅 게이트(210)의 높은 단차로 인해 두껍게 형성된 반사방지막(230)을 제거하기 위한 식각 마스크로 로직 영역(b)을 차단하고 상기 플래쉬 메모리 영역(b)만을 노출시키고 있다.
그 다음으로, 상기 제1 감광막 패턴(240)을 식각 마스크로 하여 상기 반사방지막(230)을 식각하면, 도 2b에 도시한 바와 같이, 플래쉬 메모리 영역(a) 상에 위치하는 반사방지막(230)은 제거되고, 로직 영역(b) 상에 위치하는 반사방지막(230)만 잔류된다.
이때, 상기 식각 공정은, 높은 토폴로지를 갖는 플래쉬 메모리 영역(a) 상의 반사방지막(230)을 완전히 제거하기 위해 O2 가스를 기본 가스로 플라즈마 식각한 다. 또한, 본 실시예에서는 상기 플로팅 게이트(210)를 5500Å로 형성하고 있으므로 상기 반사방지막(230)을 모두 제거하기 위해서는 최소 4000Å 이상 식각을 진행하는 것이 바람직하다.
이어서, 상기 반사방지막(230)은 잔류시키는 동시에 제1 감광막 패턴(240)은 제거한다. 이와 같이, 상기 반사방지막(230)은 잔류시키고 제1 감광막 패턴(240)만을 제거하기 위해서, 시너(Thinner)를 제거 용액으로 사용하여 제1 감광막 패턴(240)을 제거한다.
그 다음으로, 도 2c에 도시한 바와 같이, 상기 반사방지막(230)이 제거된 결과물 상에 컨트롤 게이트 형성 영역과 로직 게이트 형성 영역을 정의하는 제2 감광막 패턴(250)을 형성한다.
그 다음으로, 상기 제2 감광막 패턴(250)을 식각 마스크로 하여 플래쉬 메모리 영역(a) 상에 위치하는 폴리 실리콘막(220)을 식각하고, 로직 영역(b) 상에 남아 있는 반사방지막(230) 및 폴리 실리콘막(220)을 순차적으로 식각한다.
이어서, 제2 감광막 패턴(250) 및 로직 영역(b) 상에 남아있는 반사방지막(230)을 함께 제거한다.
그러면, 도 2d에 도시한 바와 같이, 상기 플래쉬 메모리 영역(a)과 로직 영역(b) 상에 컨트롤 게이트(223) 및 로직 게이트(225)가 동시에 형성된다.
상기 상술한 바와 같이, 본 발명은 높은 토폴로지가 형성된 플래쉬 메모리 영역 상의 반사방지막을 식각하기 위해, 별도의 마스크를 사용하여 먼저 제거한 다 음, 컨트롤 게이트 및 로직 게이트를 동시에 형성하는 패터닝 공정을 진행함으로써, 공정의 단순화 및 플래쉬 메모리 영역과 로직 영역 경계점의 폴리 결점 및 실리콘(Si) 손상을 방지하여 종래 기술에 따른 문제점을 해결할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 플래쉬 메모리 영역의 높은 토폴로지 영역에 형성된 반사방지막을 별도의 마스크를 사용하여 완전히 제거한 다음, 컨트롤 게이트 및 로직 게이트를 동시에 형성함으로써, 공정의 단순화 및 플래쉬 메모리 영역과 로직 영역 경계점의 폴리 결점 및 실리콘(Si) 손상을 방지하여 반도체 소자의 성능을 개선시킬 수 있는 이점이 있다.

Claims (3)

  1. 플래쉬 메모리 영역 상에 플로팅 게이트가 형성된 기판을 준비하는 단계;
    상기 기판 상에 폴리 실리콘막 및 반사방지막을 순차 형성하는 단계;
    상기 반사방지막 상에 플래쉬 메모리 영역을 제외한 나머지 영역을 차단하는 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 식각마스크로 하여 반사방지막을 제거하는 단계;
    상기 제1 감광막 패턴을 제거하는 단계;
    상기 제1 감광막 패턴이 제거된 기판 상에 컨트롤 게이트 및 로직 게이트 형성 영역을 정의하는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제2 감광막 패턴을 식각 마스크로 폴리 실리콘막을 식각하여 컨트롤 게이트 및 로직 게이트를 동시에 형성하는 단계;를 포함하는 반도체 소자의 게이트 제조방법.
  2. 제1항에 있어서,
    상기 제1 감광막 패턴을 식각마스크로 하여 반사방지막을 제거하는 단계는, O2 가스를 베이스 가스로 플라즈마 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  3. 제1항에 있어서,
    상기 제1 감광막 패턴을 제거하는 단계는, 제거 용액으로 시너(Thinner)를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
KR1020050094577A 2005-10-07 2005-10-07 반도체 소자의 게이트 제조방법 KR101064555B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050094577A KR101064555B1 (ko) 2005-10-07 2005-10-07 반도체 소자의 게이트 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050094577A KR101064555B1 (ko) 2005-10-07 2005-10-07 반도체 소자의 게이트 제조방법

Publications (2)

Publication Number Publication Date
KR20070039348A KR20070039348A (ko) 2007-04-11
KR101064555B1 true KR101064555B1 (ko) 2011-09-15

Family

ID=38160229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050094577A KR101064555B1 (ko) 2005-10-07 2005-10-07 반도체 소자의 게이트 제조방법

Country Status (1)

Country Link
KR (1) KR101064555B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480894B1 (ko) * 2002-11-11 2005-04-07 매그나칩 반도체 유한회사 복합 반도체 장치의 제조방법
KR100486309B1 (ko) * 2003-08-29 2005-04-29 삼성전자주식회사 플래쉬 메모리 소자의 제조 방법
KR100854876B1 (ko) * 2006-02-07 2008-08-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480894B1 (ko) * 2002-11-11 2005-04-07 매그나칩 반도체 유한회사 복합 반도체 장치의 제조방법
KR100486309B1 (ko) * 2003-08-29 2005-04-29 삼성전자주식회사 플래쉬 메모리 소자의 제조 방법
KR100854876B1 (ko) * 2006-02-07 2008-08-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
KR20070039348A (ko) 2007-04-11

Similar Documents

Publication Publication Date Title
JP2004134574A (ja) 半導体装置の製造方法
US20040077173A1 (en) Using water soluble bottom anti-reflective coating
KR101064555B1 (ko) 반도체 소자의 게이트 제조방법
KR101002456B1 (ko) 반도체 소자의 패턴 형성방법
KR100643487B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR100607755B1 (ko) 반도체 소자의 플로팅 게이트 형성 방법
KR100827488B1 (ko) 반도체 소자의 금속 배선 패턴 형성 방법
KR100763711B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100373363B1 (ko) 반도체소자의 콘택홀 형성방법
KR20100079576A (ko) 반도체 소자의 제조방법
KR100203784B1 (ko) 반도체장치의 금속패턴의 형성방법
KR100688710B1 (ko) 반사 방지막 식각 방법
KR100265340B1 (ko) 반도체소자 제조방법
KR100405934B1 (ko) 반도체 소자의 콘택홀 제조 방법
KR100549583B1 (ko) 반도체소자의 게이트 제조방법
KR20070021431A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20080060549A (ko) 반도체 소자의 트렌치 형성 방법
KR20040006479A (ko) 금속 배선 식각 방법
KR100876862B1 (ko) 반도체소자의 금속배선 형성방법
KR20060131131A (ko) 반도체 소자의 미세패턴 형성방법
KR100380277B1 (ko) 미세패턴 형성방법
KR100546721B1 (ko) 반도체 소자의 제조 방법
KR100876873B1 (ko) 반도체 소자의 도전 패턴 형성방법
KR101164980B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR20070044983A (ko) 미세 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190819

Year of fee payment: 9