KR20040000887A - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

반도체소자의 콘택 형성시 콘택이 오픈되지 않거나 원하는 크기보다 콘택이 작게 형성될 때 발생하는 문제를 해결하여 경제적인 손실을 줄이기 위한 반도체소자의 콘택 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 콘택 형성방법은 제1, 제2도전영역이 형성된 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막상에 제1감광막 패턴을 형성하는 단계; 상기 제1감광막을 마스크로 상기 제1, 제2도전영역에 각각 제1, 제2콘택 형성 공정을 진행하는 단계; 상기 제1, 제2도전영역의 상기 제1, 제2콘택중 어느 하나가 오픈 되지 않았을 경우, 콘택이 오픈되지 않은 영역은 드러나고 콘택 오픈된 영역에는 잔존하도록 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 마스크로 콘택이 오픈되지 않은 영역을 오픈시키는 단계를 포함한다.

Description

반도체 소자의 콘택 형성방법{method for forming contact in semiconductor device}
본 발명은 반도체소자에 대한 것으로, 좀더 자세하게는 반도체소자의 콘택 형성시 발생하는 문제를 해결하기 위한 반도체소자의 콘택 형성방법에 관한 것이다.
일반적으로 반도체 콘택 형성 공정은 배선과 정션(junction)의 연결, 워드라인(Word Line)과 실리콘기판의 연결, 비트라인(Bit Line)과 게이트전극의 연결, 스토리지 폴리와 실리콘기판과의 연결등 도체와 도체를 연결하기 위한 것이다.
상기와 같은 콘택 형성 공정시 콘택이 제대로 뚫리지 않을 경우나 콘택이 통상의 크기보다 작을 경우에는 콘택이 원래의 역할을 수행하지 못한다.
이하, 첨부 도면을 참조하여 종래 반도체소자의 콘택 형성방법에 대하여 설명하면 다음과 같다.
도 1은 종래에 따른 반도체소자의 콘택 형성시 문제를 도시한 구조단면도이다.
후술될 종래 반도체소자의 콘택 형성방법은 에스램(SRAM) 소자에 적용된 것인데, 기타 콘택이 형성되는 다른 소자에도 모두 적용 가능하다.
도 1은 앤모스 트랜지스터와 피모스 트랜지스터를 자른 단면을 나타낸 것으로, 이때 콘택 사이즈는 대략 0.2㎛ ~ 0.35㎛ 범위이다.
이하, 종래의 콘택을 형성하기 위한 피모스 트랜지스터와 앤모스 트랜지스터의 제조방법과 함께 종래의 콘택 형성방법에 대하여 설명한다.
종래에 따른 반도체소자의 콘택 형성방법은 도 1에 도시한 바와 같이 P형 기판(10)의 일영역내에 N웰(11)을 형성하고, N웰(11)과 접하는 기판(10)의 다른 영역내에 P웰(12)을 형성한다.
다음에 N웰(11)과 P웰(12)의 일영역에 각각 제1, 제2게이트산화막과 제1, 제2게이트전극과 제1, 제2캡절연막을 차례로 적층 형성한다.
이후에 P웰(12) 영역을 마스킹하고 N웰(11) 영역의 제1게이트전극 양측의 N웰(11)의 표면내에 P형의 저농도 불순물영역을 형성한다.
다음에 N웰(11) 영역을 마스킹하고 P웰(12) 영역의 제2게이트전극 양측의 P웰(12)내에 N형의 저농도 불순물영역을 형성한다.
그리고 마스킹층을 제거한 후 제1, 제2게이트산화막과 제1, 제2게이트전극 및 제1, 제2캡절연막의 양측면에 제1, 제2측벽스페이서를 형성한다.
그리고 P웰(12) 영역을 마스킹한 후 N웰(11) 영역의 제1게이트전극 양측의 N웰(11) 내에 P형의 고농도 불순물이온을 주입하여 제1소오스/드레인영역을 형성한다.
이후에 N웰(11) 영역을 마스킹한 후 P웰(12) 영역의 제2게이트전극 양측의 P웰(12) 내에 N형의 고농도 불순물이온을 주입하여 제2소오스/드레인영역을 형성한다.
이때, P형의 저농도 불순물영역과 제1소오스/드레인영역은 LDD 구조를 이루고, 또한 N형의 저농도 불순물영역과 제2소오스/드레인영역도 LDD 구조를 이룬다.
상기와 같은 방법에 의해서 피모스 트랜지스터와 앤모스 트랜지스터를 형성한다.
이후에 상기 결과물을 포함한 기판(10) 전면에 층간절연막(13)을 증착한다.
다음에 층간절연막(13)상에 감광막(도면에는 도시되지 않음)을 도포하고, 노광 및 현상공정을 진행 즉, 포토공정을 진행해서 선택적으로 감광막을 패터닝한다.
이때 감광막은 콘택을 형성하고자 하는 영역만 선택적으로 제거되도록 패터닝한다.
이후에 패터닝된 감광막을 마스크로 층간절연막(13)을 식각한다.
이때 도 1에서와 같이 콘택홀 형성이 불균일하게 되고, 또한 부분적으로 콘택이 오픈되지 않는 영역이 발생할 수 있다.
상기에서와 같이 콘택이 오픈되지 않는 영역이 발생할 경우나 콘택의 크기가 원하던 크기보다 작으면, 차후에 저항증가에 따른 문제를 일으킬 수 있으므로 웨이퍼의 후속 공정을 중지시키고 폐기 처리하게 된다.
이에 따라서 경제적인 손실이 발생하게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 반도체소자의 콘택 형성시 콘택이 오픈되지 않거나 원하는 크기보다 콘택이 작게 형성될 때 발생하는 문제를 해결하여 경제적인 손실을 줄이기 위한 반도체소자의 콘택 형성방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체소자의 콘택 형성방법은 제1, 제2도전영역이 형성된 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막상에 제1감광막 패턴을 형성하는 단계; 상기 제1감광막을 마스크로 상기 제1, 제2도전영역에 각각 제1, 제2콘택 형성 공정을 진행하는 단계; 상기 제1, 제2도전영역의 상기 제1, 제2콘택중 어느 하나가 오픈 되지 않았을 경우, 콘택이 오픈되지 않은 영역은 드러나고 콘택 오픈된 영역에는 잔존하도록 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 마스크로 콘택이 오픈되지 않은 영역을 오픈시키는 단계를 포함함을 특징으로 한다.
이때 상기 제2감광막 패턴은 콘택 오픈된 영역과 콘택이 오픈되지 않은 영역의 노광 시간을 다르게 하여 형성하는 것을 포함한다.
또한, 상기 제2감광막 패턴 형성 공정은 콘택 오픈된 영역과 콘택이 오픈되지 않은 영역의 감광막의 도포 두께를 다르게 한 후 진행할 수도 있다.
도 1은 종래에 따른 반도체소자의 콘택 형성시 문제를 도시한 구조단면도
도 2a와 도 2c는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 나타낸 공정단면도
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 기판 21 : N웰
22 : P웰 23 : 층간절연막
24 : 제1감광막 25 : 제2감광막
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자의 콘택 형성방법에 대하여 설명하기로 한다.
도 2a와 도 2b는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 나타낸 공정단면도이다.
후술될 본 발명의 반도체소자의 콘택 형성방법은 에스램(SRAM) 소자를 예로 들어 설명한 것이나, 기타 콘택이 형성되는 다른 소자에도 적용이 가능하다.
도 2a와 도 2b는 피모스 트랜지스터와 앤모스 트랜지스터를 자른 단면을 나타낸 것으로, 이때 콘택 사이즈는 대략 0.2㎛ ~ 0.35㎛ 범위이다.
이하, 본 발명의 콘택을 형성하기 위한 피모스 트랜지스터와 앤모스 트랜지스터의 제조방법과 함께 본 발명에 따른 콘택 형성방법에 대하여 설명한다.
본 발명이 실시예에 따른 반도체소자의 콘택 형성방법은 도 2a에 도시한 바와 같이 P형 기판(20)의 일영역내에 N웰(21)을 형성하고, N웰(21)과 접하는기판(20)의 다른 영역내에 P웰(22)을 형성한다.
다음에 N웰(21)과 P웰(22)의 일영역에 각각 제1, 제2게이트산화막과 제1, 제2게이트전극과 제1, 제2캡절연막을 차례로 적층 형성한다.
이후에 P웰(22)영역을 마스킹하고 N웰(21) 영역의 제1게이트전극 양측의 N웰(21) 표면내에 P형의 저농도 불순물영역을 형성한다.
다음에 N웰(21)영역을 마스킹하고 P웰(22) 영역의 제2게이트전극 양측의 P웰(22) 표면내에 N형의 저농도 불순물영역을 형성한다.
그리고 마스킹층을 제거한 후 제1, 제2게이트산화막과 제1, 제2게이트전극 및 제1, 제2캡절연막의 양측면에 제1, 제2측벽스페이서를 형성한다.
그리고 P웰(22)영역을 마스킹한 후 N웰(21) 영역의 제1게이트전극 양측의 N웰(21) 내에 P형의 고농도 불순물이온을 주입하여 제1소오스/드레인영역을 형성한다.
이후에 N웰(21)영역을 마스킹한 후 P웰(22) 영역의 제2게이트전극 양측의 P웰(22) 내에 N형의 고농도 불순물이온을 주입하여 제2소오스/드레인영역을 형성한다.
이때 P형의 저농도 불순물영역과 제1소오스/드레인영역은 LDD 구조를 이루고, 또한 N형의 저농도 불순물영역과 제2소오스/드레인영역도 LDD 구조를 이룬다.
상기와 같은 방법에 의해서 피모스 트랜지스터와 앤모스 트랜지스터를 형성한 후에 상기 결과물을 포함한 기판(20) 전면에 층간절연막(23)을 증착한다.
다음에 층간절연막(23)상에 제1감광막(24)을 도포하고, 1차 노광 및 1차 현상공정을 진행(즉, 1차 포토공정을 진행)해서 선택적으로 제1감광막(24)을 패터닝한다.
상기에서 제1감광막(24)은 콘택을 형성하고자 하는 영역만 선택적으로 제거되도록 패터닝한다.
이후에 패터닝된 제1감광막(24)을 마스크로 층간절연막(23)을 식각한다.
이때 도 2a에서와 같이 콘택홀 형성이 불균일하게 되고, 또한 부분적으로 콘택이 오픈되지 않는 영역이 발생할 수 있다.
도 2a에서는 피모스 트랜지스터의 소오스영역이나 드레인영역이 오픈되지 않고, 앤모스 트랜지스터의 소오스영역이나 드레인영역이 오픈되지 않은 경우를 도시하였다.
이와 같이 콘택이 오픈된 부분도 있고 오픈되지 않은 부분도 있을 수 있는데, 이때는 다시 포토공정을 진행한다.
다시말해서 도 2b에 도시한 바와 같이 제1감광막(24)을 제거한 후, 층간절연막(23)상에 제2감광막(25)을 도포한 후에 2차 포토공정을 진행해서 제2감광막(25)을 선택적으로 패터닝한다.
이때 콘택이 오픈된 부분은 다시 콘택 형성 공정을 진행하면 콘택 형성 하부(예; 기판이나 게이트전극등과 같은 도전성 물질층)가 손상될 수 있으므로, 영역별로 2차 노광공정을 다르게 하여 진행한다.
다시말해서, 콘택이 오픈된 부분은 원래 패터닝을 위해 필요한 노광 시간(Exposure Time)의 50~80%의 시간 동안만 노광을 진행하고, 콘택이 오픈되지않은 부분은 원래 패터닝을 위해 필요한 노광 시간동안 노광한다.
이에 따라 콘택이 오픈된 부분에는 제2감광막(25)이 잔존하게 된다.
이와 같이 재차 포토공정을 진행할 때는 콘택이 오픈된 부분만 노광시간을 적게하여 감광막이 잔존하도록 한 후에, 콘택이 오픈되지 않은 부분을 다시 한 번 식각하여 완전히 콘택 오픈이 되도록 한다.
상기와 같은 방법으로 재차 포토공정을 진행한 후 콘택 공정을 하면 도 2c에 도시한 바와 같이 모든 영역의 콘택이 오픈되도록 할 수 있다.
상기와 같이 부분적으로 콘택이 오픈되지 않은 영역이 발생할 경우 재차 포토공정을 진행하는 콘택 형성방법은, 앤모스 트랜지스터와 피모스 트랜지스터를 구비한 에스램 소자 뿐만아니라, 기본적으로 2개 이상의 도전영역(도전막)이 구비된 기판 전면에 층간절연막을 증착한 후 2개 이상의 콘택을 형성하는 모든 공정에 적용이 가능하다.
상기와 같이 재차 포토공정을 진행하는 방법은 감광막을 마스크로 사용한 콘택 공정뿐만 아니라, 라인&스페이스 공정에도 적용할 수 있다.
한편, 상기와 같이 노광시간을 변경시켜서 콘택 오픈이 되도록 하는 방법외에도, 포토공정후에 콘택 오픈된 부분에 감광막이 잔존하도록 하기 위해서 제2감광막의 두께를 다르게 하는 방법도 있다.
다시말해서 콘택 오픈된 영역이 콘택이 오픈되지 않은 영역보다 제2감광막이 두껍게 도포되도록 한 후에 2차포토공정을 진행하면 된다.
또한 본 발명은 상기 실시예에 한정되는 것이 아니라, 상기 실시예로부터 당업자라면 용이하게 도출할 수 있는 여러 가지 형태를 포함한다.
상기와 같은 본 발명의 반도체소자의 콘택 형성방법은 다음과 같은 효과가 있다.
부분적으로 콘택이 오픈되지 않는 영역이 발생하면 재차 포토공정을 진행해서 모든 영역의 콘택이 오픈되도록 하므로써, 차후에 웨이퍼를 폐기 처분하여 발생하는 경제적 손실을 줄일 수 있다.

Claims (5)

  1. 제1, 제2도전영역이 형성된 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막을 마스크로 상기 제1, 제2도전영역에 각각 제1, 제2콘택 형성 공정을 진행하는 단계;
    상기 제1, 제2도전영역의 상기 제1, 제2콘택중 어느 하나가 오픈 되지 않았을 경우, 콘택이 오픈되지 않은 영역은 드러나고 콘택 오픈된 영역에는 잔존하도록 제2감광막 패턴을 형성하는 단계;
    상기 제2감광막 패턴을 마스크로 콘택이 오픈되지 않은 영역을 오픈시키는 단계를 포함함을 특징으로 하는 반도체소자의 콘택 형성방법.
  2. 제1항에 있어서, 상기 제2감광막 패턴 형성시 콘택 오픈된 영역과 콘택이 오픈되지 않은 영역의 노광 시간을 다르게 하여 형성하는 것을 포함함을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제2항에 있어서, 상기 제2감광막 패턴 형성시 콘택 오픈된 영역은 50~80%의 노광시간을 적용하고, 상기 콘택이 오픈되지 않은 영역에는 100%의 노광시간을 적용하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제1항에 있어서, 상기 제2감광막 패턴 형성 공정은 콘택 오픈된 영역과 콘택이 오픈되지 않은 영역의 감광막의 도포 두께를 다르게 한 후 진행하는 것을 포함함을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제4항에 있어서, 상기 제2감광막 패턴 형성 공정은 콘택 오픈된 영역에서의 제2감광막을 콘택이 오픈되지 않은 영역보다 두껍게 도포한 후에 포토공정을 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
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