JPH1092933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1092933A JPH1092933A JP9158414A JP15841497A JPH1092933A JP H1092933 A JPH1092933 A JP H1092933A JP 9158414 A JP9158414 A JP 9158414A JP 15841497 A JP15841497 A JP 15841497A JP H1092933 A JPH1092933 A JP H1092933A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】 （修正有）
【課題】 エッチング工程時に生じ得る基板の損傷を防
止して高集積化された半導体装置の特性を向上させる製
造方法を提供する。 【解決手段】 セル領域と周辺領域の活性領域にゲート
電極を形成すると共に、周辺領域ではフィールド領域２
２にもゲート電極２４を形成させ、双方の領域の活性領
域のソース／ドレイン領域２７を露出させると同時にフ
ィールド領域に形成させたゲート電極のキャップ絶縁膜
２５を露出させる。しかる後、その露出させたキャップ
絶縁膜を選択除去して、しかる後それぞれのコンタクト
ホールを介した金属配線３２を施す。
止して高集積化された半導体装置の特性を向上させる製
造方法を提供する。 【解決手段】 セル領域と周辺領域の活性領域にゲート
電極を形成すると共に、周辺領域ではフィールド領域２
２にもゲート電極２４を形成させ、双方の領域の活性領
域のソース／ドレイン領域２７を露出させると同時にフ
ィールド領域に形成させたゲート電極のキャップ絶縁膜
２５を露出させる。しかる後、その露出させたキャップ
絶縁膜を選択除去して、しかる後それぞれのコンタクト
ホールを介した金属配線３２を施す。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置の製造
方法に関するもので、特に高集積化された半導体装置の
信頼性を向上させることができる半導体装置の製造方法
に関するものである。
方法に関するもので、特に高集積化された半導体装置の
信頼性を向上させることができる半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】一般に、集積回路の集積度が増加するの
に伴い、素子のサイズが減少し、配線が微細化し、多層
化されることにより、トポロジー（topology）を有する
部分やコンタクトホール又はバイアホール等の内部にお
いてステップカバレージが大切な問題となっている。従
って、このような接続孔の形成による問題を解決するた
めに、ＤＲＡＭでは自己整列コンタクトホールの形成方
法が提案されている。自己整列コンタクトホールの形成
方法は、絶縁膜を２重に構成し、上層絶縁膜のホールを
形成する際に露出される下層絶縁膜がエッチングされな
いようにしたものである。
に伴い、素子のサイズが減少し、配線が微細化し、多層
化されることにより、トポロジー（topology）を有する
部分やコンタクトホール又はバイアホール等の内部にお
いてステップカバレージが大切な問題となっている。従
って、このような接続孔の形成による問題を解決するた
めに、ＤＲＡＭでは自己整列コンタクトホールの形成方
法が提案されている。自己整列コンタクトホールの形成
方法は、絶縁膜を２重に構成し、上層絶縁膜のホールを
形成する際に露出される下層絶縁膜がエッチングされな
いようにしたものである。
【０００３】米国特許（５，３８４，２８７）で提案さ
れた従来の半導体装置の製造方法を以下説明する。図
１、２は、その半導体装置の製造方法を示す工程断面図
である。図はメモりセル領域とメモリセルを駆動させる
ための回路を設ける周辺領域を共に図示したものであ
る。まず、図１（ａ）に示すように、半導体基板１のセ
ル領域、周辺領域ともに、フィールド領域と活性領域と
を定め、それぞれに各素子間の隔離のためのフィールド
酸化膜２を形成する。その全面に第１絶縁層３、ポリシ
リコン層４、第２絶縁層５を順次に形成する。
れた従来の半導体装置の製造方法を以下説明する。図
１、２は、その半導体装置の製造方法を示す工程断面図
である。図はメモりセル領域とメモリセルを駆動させる
ための回路を設ける周辺領域を共に図示したものであ
る。まず、図１（ａ）に示すように、半導体基板１のセ
ル領域、周辺領域ともに、フィールド領域と活性領域と
を定め、それぞれに各素子間の隔離のためのフィールド
酸化膜２を形成する。その全面に第１絶縁層３、ポリシ
リコン層４、第２絶縁層５を順次に形成する。
【０００４】次いで、図１（ｂ）に示すように、第２絶
縁層５上に第１フォトレジスト（図示せず）を塗布した
後、露光及び現像工程を介して第１フォトレジストをパ
ターニングする。次に、パターニングされた第１フォト
レジストをマスクにして第２絶縁層５、ポリシリコン層
４、第１絶縁層３を選択的に除去してゲート電極を形成
する。第１絶縁層３はゲート絶縁膜として使用し、第２
絶縁層５はキャップゲート絶縁膜として使用する。キャ
ップゲート絶縁膜の物質は窒化物である。次いで、前記
ゲート電極をマスクとした低濃度のソース／ドレイン不
純物イオン注入を実施して低濃度の不純物領域を形成す
る。そして、ゲート電極を含んだ基板１上に第３絶縁層
を形成した後にエッチバックして前記ゲート電極の両側
面にゲート側壁６を形成する。その後、第２フォトレジ
スト（図示せず）を堆積させて、周辺領域だけを露出さ
せ、前記ゲート電極と側壁６をマスクに用いて高濃度の
ソース／ドレイン不純物イオン注入を実施してＬＤＤ構
造を有するソース／ドレイン不純物領域７を形成する。
第２絶縁層５と第３絶縁層は、後工程で形成される自己
整列コンタクトホールの形成時に下部絶縁層の役割をす
る。
縁層５上に第１フォトレジスト（図示せず）を塗布した
後、露光及び現像工程を介して第１フォトレジストをパ
ターニングする。次に、パターニングされた第１フォト
レジストをマスクにして第２絶縁層５、ポリシリコン層
４、第１絶縁層３を選択的に除去してゲート電極を形成
する。第１絶縁層３はゲート絶縁膜として使用し、第２
絶縁層５はキャップゲート絶縁膜として使用する。キャ
ップゲート絶縁膜の物質は窒化物である。次いで、前記
ゲート電極をマスクとした低濃度のソース／ドレイン不
純物イオン注入を実施して低濃度の不純物領域を形成す
る。そして、ゲート電極を含んだ基板１上に第３絶縁層
を形成した後にエッチバックして前記ゲート電極の両側
面にゲート側壁６を形成する。その後、第２フォトレジ
スト（図示せず）を堆積させて、周辺領域だけを露出さ
せ、前記ゲート電極と側壁６をマスクに用いて高濃度の
ソース／ドレイン不純物イオン注入を実施してＬＤＤ構
造を有するソース／ドレイン不純物領域７を形成する。
第２絶縁層５と第３絶縁層は、後工程で形成される自己
整列コンタクトホールの形成時に下部絶縁層の役割をす
る。
【０００５】次いで、図１（ｃ）に示すように、基板１
を含んだ全面に第４絶縁層９を形成した後、前記第４絶
縁層９上に第３フォトレジスト１０を塗布する。第４絶
縁層９は、層間絶縁層であり、その物質は酸化物であ
る。そして、図２（ｄ）に示すように、露光及び現像工
程を介して前記第３フォトレジスト１０をパターニング
してコンタクトホールの形成される箇所を定める。この
コンタクトホールの形成される箇所は、最初は周辺領域
のみである。
を含んだ全面に第４絶縁層９を形成した後、前記第４絶
縁層９上に第３フォトレジスト１０を塗布する。第４絶
縁層９は、層間絶縁層であり、その物質は酸化物であ
る。そして、図２（ｄ）に示すように、露光及び現像工
程を介して前記第３フォトレジスト１０をパターニング
してコンタクトホールの形成される箇所を定める。この
コンタクトホールの形成される箇所は、最初は周辺領域
のみである。
【０００６】次いで、前記パターニングされた第３フォ
トレジスト１０をマスクに用いて、図２（ｅ）に示すよ
うに、図示されたように、周辺領域の二つのゲート電極
の間の第４絶縁層９を選択的に除去して基板１の表面が
露出されるようにコンタクトホール１１を形成すると同
時に、フィールド絶縁膜の上に形成させたゲート電極の
上側の第４絶縁層９とキャップゲート絶縁層として使わ
れる第２絶縁層５とを選択的に除去して、前記ゲート電
極の表面の一部が露出されるコンタクトホール１１ａを
形成する。そして、前記第３フォトレジスト１０を除去
する。この第４絶縁層９のエッチングによって形成され
たコンタクトホールの実際の面積は、前記第３フォトレ
ジスト１０によって決められた面積に比べて小さい。こ
れは、前記ゲート電極の側面に形成された側壁６により
前記側壁６の占める面積だけ小さくなるからである。
トレジスト１０をマスクに用いて、図２（ｅ）に示すよ
うに、図示されたように、周辺領域の二つのゲート電極
の間の第４絶縁層９を選択的に除去して基板１の表面が
露出されるようにコンタクトホール１１を形成すると同
時に、フィールド絶縁膜の上に形成させたゲート電極の
上側の第４絶縁層９とキャップゲート絶縁層として使わ
れる第２絶縁層５とを選択的に除去して、前記ゲート電
極の表面の一部が露出されるコンタクトホール１１ａを
形成する。そして、前記第３フォトレジスト１０を除去
する。この第４絶縁層９のエッチングによって形成され
たコンタクトホールの実際の面積は、前記第３フォトレ
ジスト１０によって決められた面積に比べて小さい。こ
れは、前記ゲート電極の側面に形成された側壁６により
前記側壁６の占める面積だけ小さくなるからである。
【０００７】次いで、図２（ｆ）に示すように、前記第
４絶縁層９を含んだ全面に第４フォトレジスト１０ａを
塗布する。そして露光及び現像工程で前記セル領域の活
性領域に設けられた二つのゲート電極の間の第４フォト
レジスト１０ａをパターニングする。次いで、図２
（ｇ）に示すように、前記パターニングされた第４フォ
トレジスト１０ａをマスクに用いて基板１の表面が露出
されるように第４絶縁層９を選択的に除去してコンタク
トホールを形成する。そのコンタクトホールを含んだ基
板１の全面に配線のための金属層１２を形成した後、フ
ォトリソグラフィ工程を介して前記金属層１２をパター
ニングして配線を形成する。
４絶縁層９を含んだ全面に第４フォトレジスト１０ａを
塗布する。そして露光及び現像工程で前記セル領域の活
性領域に設けられた二つのゲート電極の間の第４フォト
レジスト１０ａをパターニングする。次いで、図２
（ｇ）に示すように、前記パターニングされた第４フォ
トレジスト１０ａをマスクに用いて基板１の表面が露出
されるように第４絶縁層９を選択的に除去してコンタク
トホールを形成する。そのコンタクトホールを含んだ基
板１の全面に配線のための金属層１２を形成した後、フ
ォトリソグラフィ工程を介して前記金属層１２をパター
ニングして配線を形成する。
【０００８】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、次のような問題点があった。第１に、キャッ
プゲート絶縁層（第２絶縁層）と層間絶縁層（第４絶縁
層）のエッチング選択比が互いに異なるため、周辺領域
でキャップゲート絶縁層（第２絶縁層）をエッチングす
る時に、同時にコンタクトホール１１を形成させている
が、そのとき基板の表面が必要以上にエッチングされて
ソース／ドレインのコンタクトホールのパターン形成が
不良となる。それによって、素子の特性が低下する。第
２に、周辺領域とセル領域を別途の感光膜を使用してパ
ターニングするため、正確に整列されない。
造方法は、次のような問題点があった。第１に、キャッ
プゲート絶縁層（第２絶縁層）と層間絶縁層（第４絶縁
層）のエッチング選択比が互いに異なるため、周辺領域
でキャップゲート絶縁層（第２絶縁層）をエッチングす
る時に、同時にコンタクトホール１１を形成させている
が、そのとき基板の表面が必要以上にエッチングされて
ソース／ドレインのコンタクトホールのパターン形成が
不良となる。それによって、素子の特性が低下する。第
２に、周辺領域とセル領域を別途の感光膜を使用してパ
ターニングするため、正確に整列されない。
【０００９】本発明は、このような問題点を解決するた
めのもので、エッチング工程時に生じ得る基板の損傷を
防止して高集積化された半導体装置の特性を向上させる
ことができる半導体装置の製造方法を提供するを目的と
ある。
めのもので、エッチング工程時に生じ得る基板の損傷を
防止して高集積化された半導体装置の特性を向上させる
ことができる半導体装置の製造方法を提供するを目的と
ある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、セル領域と周辺領域とからなる半導体基板の
活性領域と周辺領域のフィールド酸化膜の上にキャップ
絶縁膜を上面に有するゲート電極を形成するステップ
と、前記ゲート電極をマスクに用いて基板に低濃度不純
物イオンを注入した後、前記ゲート電極の両側面に側壁
を形成するステップと、前記周辺領域にのみ高濃度の不
純物イオンを注入してＬＤＤ構造のソース／ドレイン領
域を形成するステップと、前記基板を含んだ全面に絶縁
層を形成した後、セル領域及び周辺領域のソース／ドレ
イン領域が露出されると共に、前記周辺領域のフィール
ド酸化膜上に形成されたゲート電極のキャップ絶縁膜が
露出されるようにコンタクトホールを形成するステップ
と、前記露出されたキャップ絶縁膜を選択的に除去して
ゲート電極の表面を露出させるステップと、前記基板を
含んだ全面に金属層を形成した後、パターニングして配
線ラインを形成するステップとを備えることを特徴とす
る。
造方法は、セル領域と周辺領域とからなる半導体基板の
活性領域と周辺領域のフィールド酸化膜の上にキャップ
絶縁膜を上面に有するゲート電極を形成するステップ
と、前記ゲート電極をマスクに用いて基板に低濃度不純
物イオンを注入した後、前記ゲート電極の両側面に側壁
を形成するステップと、前記周辺領域にのみ高濃度の不
純物イオンを注入してＬＤＤ構造のソース／ドレイン領
域を形成するステップと、前記基板を含んだ全面に絶縁
層を形成した後、セル領域及び周辺領域のソース／ドレ
イン領域が露出されると共に、前記周辺領域のフィール
ド酸化膜上に形成されたゲート電極のキャップ絶縁膜が
露出されるようにコンタクトホールを形成するステップ
と、前記露出されたキャップ絶縁膜を選択的に除去して
ゲート電極の表面を露出させるステップと、前記基板を
含んだ全面に金属層を形成した後、パターニングして配
線ラインを形成するステップとを備えることを特徴とす
る。
【００１１】
【発明の実施の形態】以下、添付図面に基づき１実施形
態の製造方法を説明する。図３、４は、上記実施形態の
製造方法を示す工程断面図である。まず、図３（ａ）に
示すように、セル領域と周辺回路領域とに区分され、フ
ィールド領域と活性領域とが定められた半導体基板２１
のフィールド領域に各素子間の隔離のためのフィールド
酸化膜２２を形成する。そして、全面に第１絶縁層２
３、ポリシリコン層２４、第２絶縁層２５を順次に形成
する。第２絶縁層２５はキャップゲート絶縁層であり、
その物質は窒化物である。
態の製造方法を説明する。図３、４は、上記実施形態の
製造方法を示す工程断面図である。まず、図３（ａ）に
示すように、セル領域と周辺回路領域とに区分され、フ
ィールド領域と活性領域とが定められた半導体基板２１
のフィールド領域に各素子間の隔離のためのフィールド
酸化膜２２を形成する。そして、全面に第１絶縁層２
３、ポリシリコン層２４、第２絶縁層２５を順次に形成
する。第２絶縁層２５はキャップゲート絶縁層であり、
その物質は窒化物である。
【００１２】次いで、図３（ｂ）に示すように、第２絶
縁層２５上に第１フォトレジスト（図示せず）を塗布し
た後、露光及び現像工程を介して第１フォトレジストを
パターニングする。次に、パターニングされた第１フォ
トレジストをマスクにして第１絶縁層２５、ポリシリコ
ン層２４、第１絶縁層２３を選択的に除去してセル領域
及び周辺領域にそれぞれキャップゲート絶縁層を有する
ゲート電極を形成する。セル領域のゲート電極と周辺領
域の一部のゲート電極とは、周辺領域のフィールド酸化
膜２２に形成させたゲート電極とは段差を有する。図に
おいては最も右側のものが一段と高い。次いで、前記ゲ
ート電極をマスクとした低濃度のソース／ドレイン不純
物イオン注入を実施して基板２１に低濃度の不純物領域
を形成する。ゲート電極を含んだ基板２１上に第３絶縁
層を形成した後、エッチバックして前記ゲート電極の両
側面にゲート側壁２６を形成する。その後、セル領域を
マスキングする第２フォトレジストのマスク（図示せ
ず）、及び前記ゲート電極と側壁２６をマスクに用いて
高濃度のソース／ドレイン不純物イオン注入を実施す
る。したがって、ソース／ドレイン不純物領域２７のう
ち、前記周辺領域のみがＬＤＤ構造となっている。以上
は従来の方法と格別の差異はない。
縁層２５上に第１フォトレジスト（図示せず）を塗布し
た後、露光及び現像工程を介して第１フォトレジストを
パターニングする。次に、パターニングされた第１フォ
トレジストをマスクにして第１絶縁層２５、ポリシリコ
ン層２４、第１絶縁層２３を選択的に除去してセル領域
及び周辺領域にそれぞれキャップゲート絶縁層を有する
ゲート電極を形成する。セル領域のゲート電極と周辺領
域の一部のゲート電極とは、周辺領域のフィールド酸化
膜２２に形成させたゲート電極とは段差を有する。図に
おいては最も右側のものが一段と高い。次いで、前記ゲ
ート電極をマスクとした低濃度のソース／ドレイン不純
物イオン注入を実施して基板２１に低濃度の不純物領域
を形成する。ゲート電極を含んだ基板２１上に第３絶縁
層を形成した後、エッチバックして前記ゲート電極の両
側面にゲート側壁２６を形成する。その後、セル領域を
マスキングする第２フォトレジストのマスク（図示せ
ず）、及び前記ゲート電極と側壁２６をマスクに用いて
高濃度のソース／ドレイン不純物イオン注入を実施す
る。したがって、ソース／ドレイン不純物領域２７のう
ち、前記周辺領域のみがＬＤＤ構造となっている。以上
は従来の方法と格別の差異はない。
【００１３】次いで、図３（ｃ）に示すように、基板２
１を含んだ全面に第４絶縁層２９を形成した後、前記第
４絶縁層２９上に第３フォトレジスト３０を塗布する。
ここで、第４絶縁層２９と前記第２絶縁層２５のエッチ
ング比は互いに異なる。次に、図４（ｄ）に示すよう
に、露光及び現像工程を介して前記第３フォトレジスト
３０をパターニングする。次いで、図４（ｅ）に示すよ
うに、パターニングされた第３フォトレジスト３０をマ
スクに用いて第４絶縁層２９をパターニングする。その
結果、基板２１のソース／ドレイン不純物領域２７の部
分が露出されるコンタクトホールが形成され、同時に周
辺領域のフィールド酸化膜２２の上に形成されたゲート
電極の上面に形成された第２絶縁層（キャップゲート絶
縁層）２５が露出されるコンタクトホールが形成され
る。
１を含んだ全面に第４絶縁層２９を形成した後、前記第
４絶縁層２９上に第３フォトレジスト３０を塗布する。
ここで、第４絶縁層２９と前記第２絶縁層２５のエッチ
ング比は互いに異なる。次に、図４（ｄ）に示すよう
に、露光及び現像工程を介して前記第３フォトレジスト
３０をパターニングする。次いで、図４（ｅ）に示すよ
うに、パターニングされた第３フォトレジスト３０をマ
スクに用いて第４絶縁層２９をパターニングする。その
結果、基板２１のソース／ドレイン不純物領域２７の部
分が露出されるコンタクトホールが形成され、同時に周
辺領域のフィールド酸化膜２２の上に形成されたゲート
電極の上面に形成された第２絶縁層（キャップゲート絶
縁層）２５が露出されるコンタクトホールが形成され
る。
【００１４】次いで、図４（ｆ）に示すように、第３フ
ォトレジスト３０を除去した後、前記パターニングされ
た第４絶縁層２９を含む基板２１の全面に第４フォトレ
ジスト３１を塗布し、その後、周辺領域のフィールド酸
化膜２２上に形成されたゲート電極の部分を除去するよ
うに第４フォトレジスト３１パターニングする。そのパ
ターニングされた第４フォトレジスト３１と第４絶縁層
２９をマスクに用いてフィールド酸化膜２２上に形成さ
れたゲート電極の表面の第２絶縁層（キャップゲート絶
縁層）２５を選択的に除去する。従って、そのゲート電
極の表面が露出される。次いで、図４（ｇ）に示すよう
に、コンタクトホールを含んだ全面に金属層を形成し、
これを選択的に除去して配線ライン３２を形成すると、
本発明の半導体装置の製造工程を完了する。
ォトレジスト３０を除去した後、前記パターニングされ
た第４絶縁層２９を含む基板２１の全面に第４フォトレ
ジスト３１を塗布し、その後、周辺領域のフィールド酸
化膜２２上に形成されたゲート電極の部分を除去するよ
うに第４フォトレジスト３１パターニングする。そのパ
ターニングされた第４フォトレジスト３１と第４絶縁層
２９をマスクに用いてフィールド酸化膜２２上に形成さ
れたゲート電極の表面の第２絶縁層（キャップゲート絶
縁層）２５を選択的に除去する。従って、そのゲート電
極の表面が露出される。次いで、図４（ｇ）に示すよう
に、コンタクトホールを含んだ全面に金属層を形成し、
これを選択的に除去して配線ライン３２を形成すると、
本発明の半導体装置の製造工程を完了する。
【００１５】
【発明の効果】本発明の半導体装置の製造方法は、コン
タクトホールの形成時にキャップゲート絶縁層を独立に
エッチングするので、従来発生していたコンタクトホー
ルの形成時の基板の余分なエッチングを防止することが
でき、素子の特性を向上させる効果がある。又、周辺回
路領域とセル領域とを別々に感光膜を使用してパターニ
ングする際、周辺回路領域はフィールド酸化膜の上に形
成された部分だけに独立にコンタクトホールを形成し、
他はセル領域と一緒にコンタクトホールを形成するの
で、整列の問題がない。
タクトホールの形成時にキャップゲート絶縁層を独立に
エッチングするので、従来発生していたコンタクトホー
ルの形成時の基板の余分なエッチングを防止することが
でき、素子の特性を向上させる効果がある。又、周辺回
路領域とセル領域とを別々に感光膜を使用してパターニ
ングする際、周辺回路領域はフィールド酸化膜の上に形
成された部分だけに独立にコンタクトホールを形成し、
他はセル領域と一緒にコンタクトホールを形成するの
で、整列の問題がない。
【図１】 従来の半導体装置の製造方法を示す工程断面
図。
図。
【図２】 従来の半導体装置の製造方法を示す工程断面
図。
図。
【図３】 一実施形態の製造方法を示す工程断面図。
【図４】 一実施形態の製造方法を示す工程断面図。
２１ 基板、２２フィールド酸化層、２３ 第１絶縁
層、２４ ポリシリコン膜、２５ 第２絶縁層、２９
第４絶縁層、３０、３１ フォトレジスト。
層、２４ ポリシリコン膜、２５ 第２絶縁層、２９
第４絶縁層、３０、３１ フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242
Claims (5)
- 【請求項１】 セル領域と周辺領域とからなる半導体基
板の活性領域と、周辺領域のフィールド酸化膜との上に
キャップ絶縁膜を上面に有するゲート電極を形成するス
テップと、 前記ゲート電極をマスクに用いて基板に低濃度不純物イ
オンを注入した後、前記ゲート電極の両側面に側壁を形
成するステップと、 前記周辺領域にのみ高濃度の不純物イオンを注入してＬ
ＤＤ構造のソース／ドレイン領域を形成するステップ
と、 前記基板を含んだ全面に絶縁層を形成した後、セル領域
及び周辺領域のソース／ドレイン領域が露出されると共
に、前記周辺領域のフィールド酸化膜上に形成されたゲ
ート電極のキャップ絶縁膜が露出されるようにコンタク
トホールを形成するステップと、 前記露出されたキャップ絶縁膜を選択的に除去して周辺
領域のフィールド酸化膜上に形成されたゲート電極の表
面を露出させるステップと、 前記基板を含んだ全面に金属層を形成した後、パターニ
ングして配線ラインを形成するステップと、を備えるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記キャップ絶縁膜と絶縁層とはエッチ
ング選択比が互いに異なることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記基板は、第１導電型であり、ソース
／ドレイン不純物領域は、第２導電型であることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記第１導電型は、Ｐ導電型であり、前
記第２導電型は、Ｎ導電型であることを特徴とする請求
項３に記載の半導体装置の製造方法。 - 【請求項５】 前記キャップ絶縁膜は窒化膜であること
を特徴とする請求項１に記載の半導体装置の製造方法。
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158258A (ja) * | 2005-12-08 | 2007-06-21 | Sony Corp | 半導体装置の製造方法 |
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| US6395623B1 (en) | 1998-08-27 | 2002-05-28 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening to a conductive line and methods of forming substrate active area source/drain regions |
| JP2000077625A (ja) * | 1998-08-31 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6403442B1 (en) | 1999-09-02 | 2002-06-11 | Micron Technology, Inc. | Methods of forming capacitors and resultant capacitor structures |
| US6475906B1 (en) * | 2001-07-05 | 2002-11-05 | Promos Technologies, Inc. | Gate contact etch sequence and plasma doping method for sub-150 NM DT-based DRAM devices |
| TWI242797B (en) * | 2004-06-01 | 2005-11-01 | Nanya Technology Corp | Method for forming self-aligned contact of semiconductor device |
| US7432179B2 (en) * | 2004-12-15 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling gate formation by removing dummy gate structures |
| US7915128B2 (en) * | 2008-02-29 | 2011-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage semiconductor devices |
| KR102143431B1 (ko) | 2013-12-06 | 2020-08-28 | 삼성전자주식회사 | 불순물 영역 형성 방법 및 반도체 소자의 제조 방법 |
| KR102143232B1 (ko) * | 2019-01-30 | 2020-08-10 | 이경준 | 울타리용 지주 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134859A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JPH04259241A (ja) * | 1991-02-14 | 1992-09-14 | Olympus Optical Co Ltd | 半導体装置の製造方法 |
| JPH05218211A (ja) * | 1991-12-13 | 1993-08-27 | Nec Corp | セルフアライン・コンタクト孔の形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384287A (en) * | 1991-12-13 | 1995-01-24 | Nec Corporation | Method of forming a semiconductor device having self-aligned contact holes |
-
1996
- 1996-07-19 KR KR1019960029219A patent/KR100192521B1/ko not_active IP Right Cessation
-
1997
- 1997-03-17 CN CN97103039A patent/CN1110075C/zh not_active Expired - Fee Related
- 1997-04-17 US US08/829,469 patent/US5985711A/en not_active Expired - Lifetime
- 1997-06-16 JP JP9158414A patent/JP3049490B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04134859A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 半導体記憶装置及びその製造方法 |
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| JPH05218211A (ja) * | 1991-12-13 | 1993-08-27 | Nec Corp | セルフアライン・コンタクト孔の形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158258A (ja) * | 2005-12-08 | 2007-06-21 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5985711A (en) | 1999-11-16 |
| CN1171624A (zh) | 1998-01-28 |
| JP3049490B2 (ja) | 2000-06-05 |
| KR980011858A (ko) | 1998-04-30 |
| CN1110075C (zh) | 2003-05-28 |
| KR100192521B1 (ko) | 1999-06-15 |
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