KR20030082917A - 반도체기억장치 - Google Patents

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KR20030082917A
KR20030082917A KR10-2003-0024239A KR20030024239A KR20030082917A KR 20030082917 A KR20030082917 A KR 20030082917A KR 20030024239 A KR20030024239 A KR 20030024239A KR 20030082917 A KR20030082917 A KR 20030082917A
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후지사와토모유키
요시다케이이치
타카세요시노리
호리이타카시
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체기억장치에 관한 것으로서, 불휘발성 메모리부에 대한 기입및 독해 억세스의 고속화를 실현하는 것이다.
메모리뱅크(BND0 ~ BNK3)는 불휘발성 메모리부(FARY0 ~ FARY3)와 상기 불휘발성 메모리부의 억세스단위의 정보를 각각 격납가능한 2개의 버퍼부(BMRYi(L), BMRYi(R))를 갖는다. 억세스동작의 지시에 응답하고, 메모리뱅크의 한쪽의 버퍼부와 불휘발성 메모리부 사이에서 데이터전송을 행하고, 이것에 병행하여 당해 메모리뱅크의 다른쪽 버퍼부와 와부 사이에서 데이터전송을 행하는 인터리브동작의 제어가 가능하다. 상기 인터리브동작에 있어서의 불휘발성 메모리부와 버퍼부의 데이터전송과, 버퍼부와 외부와의 데이터전송이 병렬화되므로써 억세스속도의 고속화를 실현할 수 있다.

Description

반도체기억장치{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 메모리부와 그 버퍼부를 갖는 반도체기억장치, 특히 불휘발성 메모리부와 버퍼부를 이용한 인터리브동작에 의한 고속억세스화에 관하여, 예를 들면 플래쉬 메모리에 적용하여 유효한 기술에 관한 것이다.
일본국 특개평11-85609호공보에는 불휘발성 메모리부와 그 버퍼부를 갖는 플래쉬메모리에 관한 기재가 있다. 이것에 의하면, 메모리부는 8비트 또는 16비트만이 리드ㆍ라이트할 수 없는데 대하여, 호스트장치라는 것은 512바이트와 같은 단수 혹은 복수 섹터단위로 데이터의 교환을 행하는 필요가 있기 때문에, 버퍼부를 설치하여, 이 버퍼부를 플래쉬메모리에 대한 소거, 기입, 독해 등의 커멘드를 실행할 때 암묵적으로 이용한다.
특개2001-28428호공보(USP6,438,028) 및 특개2002-197876호공보(US Publication No.US-2002-0114192-A)에는 플래쉬메모리의 소자분리에 어시스트 게이트(AG)를 이용한 플래쉬메모리에 대한 기재가 있다. 플래쉬메모리셀의 소자분리에 어시스트 게이트(AG)를 이용하면, 소스와 드레인을 공통화할 수 있다. 이 경우, 기입동작이나 독해동작으로 소스와 드레인의 위치를 적당히 바꿔 넣기 때문에, 메모리셀의 워드선을 공유하고 다수병설된 메모리셀에 대하여 동작대상은 적어도 1개걸러로 하는 것이 필요하다.
요컨대 인접하는 메모리셀은 소스ㆍ드레인에 접속되는 소스선ㆍ비트선을 공유하므로, 근처끼리 병렬동작시키면 오동작을 생겨 버리기 때문이다. 따라서, 워드선을 공유하는 상기 서술한 바와 같은 플래쉬메모리셀에 대한 기입이나 독해동작은 짝수번째의 플래쉬메모리셀과 홀수번째의 플래쉬메모리셀과는 따로따로 행하지 않으면 안된다.
이 점에 대해서 본 발명자가 검토한 바, 이하의 문제점을 찾아냈다. 연속적으로 기입이나 독해를 행할 겨우, 1개의 워드선에 접속하는 메모리셀에 대하여, 짝수번째의 메모리셀의 기억정보를 메모리부로부터 버퍼부에 독해하여, 버퍼부의 정보를 외부에 출력하는 동작을 행하고, 그 후, 홀수번째의 메모리셀의 기억정보를 메모리부로부터 버퍼부에 독해하고, 버퍼부의 정보를 외부에 출력하는 동작을 행하는 행하게 된다. 워드선 1개분의 기억정보를 일시적으로 저축할 수 있는 버퍼부가 있어, 짝수번째와 홀수번째에서 동작을 완전히 나누지 않으면 안 된다. 기입동작의 경우도 사정은 완전히 같고, 그것은 억세스동작의 고속화를 방해하는 원인이 된다.
이 문제점은 4치의 플래쉬메모리에 있어서의 짝수번째와 홀수번째의 메모리셀에 대한 억세스의 분리라고 하는 사정에 기인할 뿐만 아니라, 2치의 플래쉬메모리에 있어서의 메모리셀의 선택규모와 버퍼부의 기억용량과의 제약사정으로도 완전히 같은 문제가 생긴다.
본 발명의 목적은 불휘발성 메모리부에 대한 기입 및 독해 억세스의 고속화를 실현할 수 있는 반도체기억장치를 제공하는 데에 있다.
본 발명의 더 다른 목적은 외부와 불휘발성 메모리부간의 데이터전송의 오버헤드를 저감할 수 있는 반도체기억장치를 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 이하의 서술과 첨부도면에서 밝혀질 것이다.
본원에서 개시될 발명 가운데 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
[1]《억세스단위의 2배의 버퍼사이즈》제 1의 관점에 의한 본 발명의 반도체장치는 복수의 메모리뱅크와 제어부를 갖고, 상기 메모리뱅크는 기억정보를 개서가능한 복수의 불휘발성 메모리부와 상기 불휘발성 메모리부의 기입 독해단위의 정보를 각각 격납가능한 2개의 버퍼부를 갖는다. 상기 제어부는 억세스동작의 지시에 대응하여, 메모리뱅크의 한쪽 버퍼부와 불휘발성 메모리부 사이에서 데이터전송을 행하고, 이것에 병행하여 당해 메모리뱅크의 다른쪽 버퍼부와 외부 사이에서 데이터전송을 행하는 인터리브동작의 제어가 가능하다. 불휘발성 메모리부는 예를 들면, 플래쉬메모리부에 의해 구성된다.
상기로부터, 독해동작에서는 불휘발성 메모리부로부터 독해한 데이터를 한쪽에 버퍼부에 전송하는 동작과, 그전에 다른쪽 버퍼에 전송되어 있는 독해데이터를 외부에 출력할 동작이 병렬화되므로, 불휘발성 메모리부로부터 독해한 데이터를 버퍼부에 전송하여 그 데이터를 당해버퍼부로부터 외부에 출력하는 직렬적인 동작을 순서대로 행하는 경우에 비하여 독해동작의 고속화가 실현된다. 기입동작의 경우도 마찬가지고, 기입데이터를 외부로부터 한쪽 버퍼부에 전송하는 동작과, 이미 다른쪽 데이터버퍼부에 전송되어 있는 기입데이터를 불휘발성 메모리부에 전송하는 동작이 병렬화되기 때문에, 기입데이터를 외부로부터 버퍼부에 전송하여 그 기입데이터를 불휘발성 메모리부에 전송하는 직렬적인 동작을 순서대로 행할 경우에 비하여 기입동작의 고속화가 실현된다.
본 발명의 구체적인 형태로서, 불휘발성메모리부는 매트릭스배치된 복수의 메모리셀을 갖고, 상기 복수의 메모리셀은 소정수마다 워드선을 공유하고, 상기 제어부는 기입 또는 독해억세스동작에 있어서 워드선을 공유하는 메모리셀의 일부와 나머지를 각각 따로따로 억세스동작의 대상으로 한다. 예를 들면, 워드선을 공유하는 메모리셀에 대하여 짝수번째의 메모리셀과 홀수번째의 메모리셀을 따로따로 기입억세스동작 및 독해억세스동작의 대상으로 한다.
이 때, 상기 제어부는 독해억세스동작의 지시에 응답하여, 상기 복수의 불휘발성 메모리부를 병렬로 데이터독해동작시겨서 각각의 불휘발성 메로리부에 대응하는 한쪽의 버퍼부에 독해데이터를 병렬전송시키는 동작과, 다른쪽의 버퍼부를 순서대로 선택하고 그들 보유하는 독해데이터를 외부에 출력시키는 동작을 병렬화가 가능하다. 또, 상기 제어부는 기입억세스동작의 지시에 응답항여, 한쪽의 버퍼부를 순서대로 선택하고 외부로부터의 기입데이터를 전송하는 동작과, 상기 복수의 버퍼부에서 대응하는 불휘발성메모리부에 병렬로 기입데이터를 전송하여 기입하는 동작을 병렬화가 가능하다.
[2]《억세스단위에 동등한 버퍼사이즈》제 2의 관점에 의한 본 발명의 반도체장치는 복수의 메모리뱅크와 제어부를 갖고, 상기 메모리뱅크는 기억정보를 개서가능한 복수의 불휘발성 메모리부와 상기 불휘발성 메모리부의 기입 독해단위의 정보를 각각 격납가능한 1개의 버퍼부를 갖는다. 상기 제어부는 억세스대상으로 지시된 하나의 메모리뱅크의 동작에 당해 하나와 다른 2개의 메모리뱅크의 버퍼부를 이용가능하게 하고, 하나의 메모리뱅크의 억세스시, 당해 하나의 메모리뱅크의 버퍼부는 불휘발성 메모리부 또는 외부 사이에서 데이터전송을 행하고, 이것에 병행하여 상기 다른 메모리뱅크의 버퍼부와 당해 하나의 메모리뱅크의 불휘발성 메모리부 또는 외부 사이에서 데이터전송을 행하는 인터리브동작의 제어가 가능하다.
상기로부터, 복수페이지에 걸치는 데이터를 독해억세스할 때, 불휘발성 메모리부로부터 하나에 버퍼부에의 데이터전송동작과, 이미 다른 버퍼부에 전송되어 있는 데이터의 외부출력동작이 병렬화된다. 또, 복수페이지에 걸치는 기입데이터를 기입억세스할 때, 외부로부터 하나에 버퍼부에의 데이터전송동작과, 이미 다른 버퍼부에 전송되어 있는 기입데이터를 불휘발성메모리부에 전송하는 동작이 병렬화된다. 따라서, 기입 및 독해억세스의 고속화를 실현할 수 있다.
본 발명의 구체적인 형태로서, 상기 인터리브동작에 있어서, 상기 불휘발성 메모리부에서 기입 독해단위의 정보량을 단위블록으로 할 때, 단위블록의 어드레스 할당은 메모리뱅크내에서 2연속으로 하는 것이 좋다.
[3]《억세스단위에 동등한 버퍼사이즈》제 3의 관점에 의한 본 발명의 반도체기억장치는 복수의 메모리뱅크와 제어부를 갖고, 상기 메모리뱅크는 기억정보를 개서가능한 복수의 불휘발성 메모리부와 상기 불휘발성 메모리부의 기입 독해단위의 정보를 격납가능한 1개의 버퍼부를 갖는다. 상기 제어부는 억세스동작의 지시에 대응하여, 하나의 메모리뱅크의 버퍼부와 불휘발성 메모리부 사이에서 데이터전송을 행하고, 이것에 병렬하여 다른 메모리뱅크의 버퍼부와 외부 사이에서 데이터전송을 행하는 인터리브동작의 제어가 가능하다.
상기에서, 복수페이지에 걸치는 독해데이터를 독해억세스할 때, 불휘발성 메모리부로부터 하나의 버퍼부에의 데이터전송동작과, 이미 다른 버퍼부에 전송되어 있는 데이터의 외부출력동작이 병렬화된다. 또, 복수페이지에 걸치는 기입데이터를 기입억세스할 때, 와부로부터 하나의 버퍼부에의 데이터전송동작과, 이미 다른 버퍼부에 전송되어 있는 기입데이터를 불휘발성 메모리부에 전송하는 동작이 병렬화된다. 따라서, 기입 및 독해억세스의 고속화를 실현할 수 있다.
본 발명의 구체적인 형태로서, 상기 인터리브동작에 있어서, 상기 불휘발성 메모리부에서 기입 독해단위의 정보량을 단위블록으로 할 때, 단위블록의 어드레스할당은 메모리뱅크내에서 비연속으로 하는 것이 좋다.
도 1은 본 발명의 일례에 관한 플래쉬메모리의 4뱅크병렬인터리브 독해동작형태를 예시하는 설명도이다.
도 2는 도 1의 인터리브 독해동작의 제어순서를 예시하는 플로차트이다.
도 3은 도 1의 인터리브 독해동작의 타이밍차트이다.
도 4는 도 1의 인터리브 독해동작과 종래의 인터리브 독해동작과의 비교예를 도시하는 설명도이다.
도 5는 플래쉬메모리의 4뱅크병렬인터리브 기입동작형태를 예시하는 설명도이다.
도 6은 도 5의 인터리브 기입동작의 제어순서를 예시하는 플로차트이다.
도 7은 도 5의 인터리브 기입동작의 타이밍차트이다.
도 8은 도 5의 인터리브 기입동작과 종래의 인터리브 기입동작과의 비교예를 도시하는 설명도이다.
도 9는 플래쉬메모리셀의 디바이스구조와 소거동작의 전압인가정태를 예시하는 세로 단면도이다.
도 10은 플래쉬 메모리 어레이를 예시하는 회로도이다.
도 11은 플래쉬 메모리 어레이에 있어서의 홀수번째 메모리셀에 대한 기입동작의 전압인가상태를 예시하는 회로도이다.
도 12는 플래쉬 메모리 어레이에 있어서의 짝수번째 메모리셀에 대한 기입동작의 전압인가상태를 예시하는 회로도이다.
도 13은 플래쉬 메모리 어레이에 있어서의 홀수번째 메모리셀에 대한 독해동작의 전압인가상태를 예시하는 회로도이다.
도 14는 플래쉬 메모리 어레이에 있어서의 짝수번째 메모리셀에 대한 독해동작의 전압인가상태를 예시하는 회로도이다.
도 15는 본 발명에 관한 반도체기억장치의 일례인 플래쉬메모리의 평면적인 레이아웃구성을 예시하는 블록도이다.
도 16은 메모리뱅크의 버퍼메모리사이즈가 억세스단위의 2배인 구성에 있어서의 플래쉬 메모리 어레이, 버퍼메모리 및 인출력단자의 접속관계를 개략적으로 도시하는 설명도이다.
도 17은 메모리뱅크의 버퍼메모리사이즈가 억세스단위에 동등한 구성에 있어서의 플래쉬 메모리 어레이, 버퍼메모리 및 인출력단자의 접속관계를 개략적으로 도시하는 설명도이다.
도 18은 4뱅크 마다 억세스단위에 동등한 1개의 버퍼메모리를 가진 메모리어레이구성에 있어서의 인터리브억세스를 위한 메모리뱅크에 대한 페이지어드레스의 메핑 예를 도시하는 설명도이다.
도 19는 도 18의 페이지 어드레스 메핑에 있어서의 인터리브 독해동작형태를 예시하는 설명도이다.
도 20은 도 18의 페이지 어드레스 메핑에 있어서의 인터리브 기입동작형태를 예시하는 설명도이다.
도 21은 2메모리뱅크를 1단위로 하여 각 메모리뱅크마다 억세스단위에 동등한 1개의 버퍼메모리를 가진 메모리어레이구성에 있어서의 인터리브억세스를 위한 메모리뱅크에 대한 페이지어드레스의 메핑 예를 도시하는 설명도이다.
도 22는 도 21의 페이지 어드레스 메핑에 있어서의 인터리브 독해동작형태를 예시하는 설명도이다.
도 23은 도 21의 페이지 어드레스 메핑에 있어서의 인터리브 기입동작형태를 예시하는 설명도이다.
<주요도면의 상세한 설명>
1 : 플래쉬메모리 BNK0 ~ BNK3 : 메모리뱅크
FARY0 ~ FARY3 : 플래쉬 메모리 어레이
BMRY0, BMRY0(L), BMRY0(R) : 버퍼메모리
BMRY1, BMRY1(L), BMRY1(R) : 버퍼메모리
BMRY2, BMRY2(L), BMRY2(R) : 버퍼메모리
BMRY3, BMRY3(L), BMRY3(R) : 버퍼메모리
CNT : 제어부 MC, MCi1 ~ MCj4 : 메모리셀
WLm, WLn : 워드선 DL1 ~ DL5 : 데이터선
QSO, QS1 : 소스선택MOS트랜지스터
QDO, QD1 : 드레인선택MOS트랜지스터
본 발명에 관한 반도체기억장치의 일례인 플래쉬메모리에 있어서의 메모리어레이의 구성을 먼저 설명한다.
도 9에는 플래쉬메모리셀의 단면도가 예시된다. 이것에 도시되는 불휘발성 메모리셀(MC)은 반도체영역(웰영역; 100)상에, 소스전극(108), 드레인전극(109) 및 채널영역이 형성되어, 소스전극(108)근처가 어시스트MOS트랜지스터부(Qa)로서 구성되어, 드레인전극(109)근처가 메모리MOS트랜지스터부(Qm)로서 구성된다. 어시스트MOS트랜지스터부(Qa)는 채널영역상에 게이트산화막(104)을 통해 어시스트게이트(106)를 갖는다. 메모리MOS트랜지스터부(Qm)는 채널영역상에게이트산화막(102)을 통해 플로팅게이트(107)와 콘트롤게이트로서의 메모리게이트전극(103)을 갖는다.
도 10에는 플래쉬 메모리 어레이(단지 메모리셀 어레이라고도 칭한다)가 예시된다. 대표적으로 도시된 불휘발성 메모리셀(MC11 ~ MC14, MCn1 ~ MCn4)이 매트릭스배치되어, 동일행에 배치된 불휘발성 메모리셀(MC11 ~ MC14)의 메모리게이트전극(103)에 워드선(WL1)이 접속되어, 동일행에 배치된 불휘발성 메모리셀(MCn1 ~ MCn4)의 메모리게이트전극(103)에 워드선(WLn)이 접속된다. 동일행의 불휘발성 메모리셀(MC11 ~ MC14)은 인접하는 것 끼리 소스전극(108)과 드레인전극(109)을 통해 직렬로 접속되어, 똑같이 동일행의 불휘발성 메모리셀(MCn1 ~ MCn4)은 인접하는 것 끼리 소스전극(108)과 드레인전극(109)을 통해 직렬 접속되어, 그들 직렬 접속노드에는 열단위로 데이터선(DL1, DL2, DL3, DL4, DL5)이 접속된다.
상기 데이터선(DL1 ~ DL5)의 한쪽단부에는 메모리셀의 소스선택MOS트랜지스터(QS0, QS1)가 설치되어, 다른쪽 단부에는 메모리셀의 드레인선택 MOS트랜지스터(QD0, QD1)가 설치된다. 상기 MOS트랜지스터(QS0)는 홀수번째의 메모리셀(MC11, MC13, MCn1, MCn3)의 소스전극(108)을 대응하는 비트선(BL1, BL2, …에 개별 접속하고, 상기 MOS트랜지스터(QS1)는 짝수번째의 메모리셀(MC12, MC14, MCn2, MCn4)의 소스전극(108)을 대응하는 비트선(BL1, BL2, …에 개별 접속하고, 그들 MOS트랜지스터(QS0,QS1)는 기입/독해동작에 있어서 제어신호(SS0, SS1)에 의해 택일적으로 온동작된다. 상기 MOS트랜지스터(QD0)는 홀수번째의 메모리셀(MC11, MC13, MCn1, MCn3)의 드레인전극(109)을 공유데이터선(CDL)에 공통접속하고, 상기MOS트랜지스터(QD1)는 짝수번째의 메모리셀(MC12, MC14, MCn2, MCn4)의 드레인전극(109)을 공유데이터선(CDL)에 공통접속, 그들 MOS트랜지스터(QD0,QD1)는 기입/독해동작에 있어서 제어신호(SD0, SD1)에 의해 택일적으로 온동작된다.
홀수번째의 메모리셀(MC11, MC13, MCn1, MCn3)의 어시스트게이트(106)는 제어신호(AG0)에서 스위치제어되어, 짝수번째의 메모리셀(MC12, MC14, MCn2, MCn4)의 어시스트게이트(106)는 제어신호(AG1)에서 스위치제어되어, 기입/독해동작에 있어서 어느쪽이든 한쪽이 온 동작된다. 또한, 플래쉬메모리셀어레이는 실제에는 대규모지만 여기서는 간단하게 일부 구성을 예시하고 있다.
상기 불휘발성 메모리셀의 기억데이터는 플로팅게이트(107)에 저축된 전하량에 따라 메모리셀의 한계치전압이 변화하는 것을 이용한다. 이 때, 메모리셀의 한계치전압은 기억데이터 치에 따라 소망의 범위로 제어되어, 그 한계치전압분포를 메모리한계치분포라고 부른다. 예를 들면, 이 예에서는 불휘발성 메모리셀은 1개로 2비트의 정보기억을 행하고, 기억정보의 "01, 00, 10, 11"데이터에 대응하는 4종류의 메모리한계치전압분포가 결정되어 있다. 즉, 1개의 메모리셀의 정보기억상태는 제 4한계치전압(Vth4)상태로서의 소거상태("11"), 제 1한계치전압(Vth1)상태로서의 제 1의 기입상태("10"), 제 2한계치전압(Vth2)상태로서의 제 2의 기입상태("00"), 제 3한계치전압(Vth3)상태로서의 제 3의 기입상태("01")중에서 선택된다. 특별하게 선택되지는 않지만, 한계치전압은 Vth4 < Vth1 < Vth2 < Vth3의 관계를 갖는다. 모두 4가지의 정보기억상태는 2비트의 데이터에 따라 결정되는 상태가 된다. 상기 메모리셀한계치분포를 얻기 위해서는 소거한 뒤의 기입동작시에 워드선에 인가하는기입전압을 상호 다른 3종류의 전압으로 설정하고, 이들 3종류의 전압을 순서대로 바꾸면서 3회로 나누어 기입동작을 행한다.
우선, 메모리셀에 대한 소거동작은 도 9에 예시되는 것과 같이 워드선(메모리게이트전극; WLn)에 -16V를 인가하고, 어시스트게이트(106)에 2V를 인가하고, 소스전극(108), 드레인전극(109) 및 웰영역(109)에 0V를 인가하여 FN터널에 의해 플로팅게이트(107)로부터 웰영역(100)에 전자를 방출시키는 것으로 행한다. 소거동작은 메모리셀의 짝수번째와 홀수번째에 관계없이 워드선단위로 행할 수 있다.
기입동작은 도 11과 같이 선택된 워드선을 공유하는 메모리셀 가운데 홀수번째의 메모리셀을 대상으로 하는 홀수번째 기입동작과, 도 12와 같이 선택된 워드선을 공유하는 메모리셀 가운데 짝수번째의 메모리셀을 대상으로 하는 짝수번째 기입동작으로 나눌 수 있다.
홀수번째 기입동작에서는 도 11에 도시되는 것과 같이, 선택레벨의 제어신호(SS0, SD0, AG0)에 의해 홀수번째의 메모리셀(MC11, MC13, MCn1, MCn3)의 소스전극(108)을 비트선(BL1, BL2)에 드레인전극(109)을 공유데이터선(CDL)에 접속한다. 짝수번째 기입동작에서는 도 12에 도시되는 것과 같이, 선택레벨의 제어신호(SS1, SD1, AG1)에 의해 짝수번째의 메모리셀(MC12, MC14, MCn2, MCn4)의 소스전극(108)을 비트선(BL1, BL2)에, 드레인전극(109)을 공유데이터선(CDL)에 접속한다. 예를 들면, 도 11에 있어서 워드선(WL1)에 기입선택전압, 예를 들면 15V가 인가되어, 공유데이터선(CDL)에는 5V가 인가되어, 기입선택의 비트선에는 0V, 기입비선택의 비트선에는 0.8V가 인가된다. 이 때, 제어신호(AG0, AG1)의 선택레벨은상기 비선택비트선의 전압 0.8V보다 낮은 전압 예를 들면, 0.6V가 된다. 따라서, 기입선택메모리셀에서는 어시스트MOS트랜지스터부(Qa)가 온상태로 되고 드레인전류가 흐르고, 이것에 의해 어시스트MOS트랜지스터부(Qa)와 메모리MOS트랜지스터부와의 경계부분에서 핫 일렉트론이 발생하고, 이것이 플로팅게이트로 주입되어 한계치전압에 변화가 생긴다. 기입비선택메모리셀에서는 어시스트MOS트랜지스터부(Qa)가 오프상태인 채이므로, 핫 일렉트론이 발생하지 않고 기입이 저지된다.
상기 3종류의 기입한계치전압제어는 그러한 고전압상태의 시간제어, 더욱은 워드선에 인가하는 고전압의 레벨제어에 의해 행할 수 있다. 비트선에 0V를 인가하는지, 0.8V를 인가하는지는 뒤에 서술한 센스래치회로(SL)에 래치시키는 기입제어정보의 논리치로 결정된다. 예를 들면, 센스래치회로(SL)의 래치데이터가 논리치"1"에서 기입비선택, 논리치"0"에서 기입선택이 되도록 제어된다. 기입동작시에 센스래치(SL)에 "1"또는 "0"중 어느쪽을 세트할까는 기입을 해야할 기입한계치전압상태에 따라서 제어부(CNT)가 버퍼메모리상의 기입데이터에 따라 결정한다.
기입정보의 독해는 워드선에 인가하는 워드선선택레벨로서의 전압을 3종류 설정하고, 3종류의 워드선 선택레벨을 순서대로 변경하면서 최대 3회의 독해동작을 행하고, 개개의 독해동작에서 메모리셀로부터 독해되는 2치(1비트)의 값에 기초하여 2비트의 기억정보를 판단한다.
독해동작에 있어서도, 도 13과 같이 선택된 워드선을 공유하는 메모리셀 가운데 홀수번째의 메모리셀(MC11, MC13, MCn1, MCn3)을 대상으로 하는 홀수번째 독해동작과, 도 14와 같이 선택된 워드선을 공유하는 메모리셀 가운데 짝수번째의 메모리셀(MC12, MC14, MCn2, MCn4)을 대상으로 하는 짝수번째 독해동작으로 나눌 수 있다.
홀수번째 독해동작에서는 도 13에 도시되는 것과 같이, 선택레벨의 제어신호(SS1, SD1, AG0)에 의해 홀수번째의 메모리셀(MC11, MC13, MCn1, MCn3)의 드레인전극(109)을 비트선(BL1, BL2)에, 소스전극을 공유데이터선(CDL)에 접속한다. 짝수번째 독해동작에서는 도 14에 도시되는 것과 같이, 선택레벨의 제어신호(SS0, SD0, AG1)에 의해 짝수번째의 메로리셀(MC12, MC14, MCn2, MCn4)의 드레인전극(109)을 비트선(BL1, BL2)에, 소스전극(108)을 공유데이터선(CDL)에 접속한다.
예를 들면, 도 13에 있어서, 워드선(WL1)에 독해선택전압, 예를 들면 1.5V ~ 3.5V가 인가되어, 공유데이터선(CDL)에는 0V가 인가되어, 비트선은 0.8V에 프리챠지된다. 이 때, 워드선선택레벨이 메모리셀의 한계치전압에 대해 높으면 드레인전류가 흐른다. 드레인전류의 변화는 비트선(BL1, BL2)에 설치된 센스앰프에서 검출한다.
이와 같이, 상기 불휘발성메모리셀과 메모리셀어레이의 구성을 채용할 겨우, 기입 및 독해동작은 워드선을 공유하는 메모리셀에 대해 홀수번째와 짝수번째에서 따로따로 행할 필요가 있다. 소거는 워드선단위로 행할 수 있다.
도 15에는 본 발명에 따른 반도체기억장치의 일례인 플래쉬메모리의 평면적인 레이아웃구성이 도시된다. 동도에 도시되는 플래쉬메모리(1)는 특별히 제한되지 않지만, 공지의 MOS집적회로제조방법에 의해 단결정실리콘와 같은 1개의 반도체기판(칩)에 형성된다.
플래쉬메모리(1)는 예를 들면, 4개의 메모리뱅크(BNK0 ~ BNK3)와 제어부(CNT)를 갖는다. 상기 메모리뱅크(BNK0 ~ BNK3)는 불휘발성메모리부로서의 플래쉬메모리어레이(FARY0 ~ FARY3)와, 버퍼부로서의 버퍼메모리(BMRY0 ~ BMRY3)를 갖는다. 하나의 플래쉬메모리어레이에 대응하여 버퍼메모리는 좌우에 2분할되어서 배치된다. 편의상 우측의 버퍼메모리에는 사픽스(R)를 부착하고, 좌측의 버퍼메모리에는 사픽스(L)를 부착한다.
플래쉬메모리(1)의 외부출력단자(i/o0 ~ io7)는 어드레스입력단자, 데이터입력단자, 데이터출력단자, 공유입력단자로 겸용된다. 플래쉬메모리(1)는 외부제어신호 예를 들면, 스트로브신호로서, 커멘드래치이네이블신호(CLE), 어드레스래치이네이블신호(ALE), 칩이네이블신호(CEb), 리드이네이블신호(REb), 라이트이네이블신호(WEb)를 입력하여, 레이디ㆍ비지(busy)신호(R/Bb)를 출력한다. 상기 칩이네이블신호(CEb)는 플래쉬메모리(1)에 칩선택상태를 나타내고, 리드이네이블신호(REb)는 외부입출력단자(i/o0 ~ i/o7)로부터의 리드동작을 지시하고, 라이트이네이블신호(WEb)는 외부입출력단자(i/o0 ~ i/o7)로부터의 라이트동작을 지시한다. 커멘드래치이네이블신호(CLE)는 외부로부터 외부입출력단자(i/o0 ~ i/o7)에 커멘드가 공급되는 것을 의미하고, 어드레스래치이네이블신호(ALE)는 외부로부터 외부입출력단자(i/o0 ~ i/o7)에 어드레스신호가 공급되는 것을 의미한다. 상기 레이디ㆍ비지신호(R/Bb)는 플래쉬메모리어레이(FARY0 ~ FARY3)중 어느 하나에 대해서 소거, 기입, 또는 독해동작중이라는 것(비지상태)을 로레벨(L)에 의해 나타낸다.플래쉬메모리어레이(FARY0 ~ FARY3)마다 대하는 비지상태 또는 레이디상태는 스테이터스정보를 독해하므로써 외부로부터 인식 가능하게 되어 있다.
상기 제어부(CNT)는 상기 스트로브신호의 상태에 따라 외부와의 신호인터페이스기능 등을 제어하고, 또, 인력된 커멘드에 따라 내부동작을 제어한다.
상기 각각의 플래쉬메모리어레이(FARY0 ~ FARY3)는 매트릭스배치된 다수의 불휘발성 메모리실을 갖는다. 이 불휘발성 메모리셀은 특별히 제한되지 않지만, 도 9에서 설명한 플래쉬메모리셀이 된다. 도 15에서는 1개의 불휘발성 메모리셀(MC)과 1개의 데이터선(DL)이 대표적으로 도시되어, 데이터선(DL)의 한쪽단부는 도시를 생략하는 셀렉터 등을 통해 스태틱래치회로로 구성되는 센스런치(SL)가 접속된다.
도 15의 플래쉬메모리(1)는 기억정보의 512바이트를 1섹터라고 부른다. 기입 및 독해의 정보기억단위는 2048바이트(=4섹터)이고, 이 단위를 1페이지라고 부른다. 1024바이트를 1킬로바이트라고도 기재한다. 1페이지는 페이지어드레스로 지정된다. 플래쉬메모리는 필드소자분리를 위해, 소거의 정보기억단위는 기입단위의 2배(=4096바이트)가 되고, 이것을 1블록이라고 부른다. 소거모드에 있어서 짝수페이지어드레스의 지정이 블록의 지정이 된다.
상기 서술한 대로, 플래쉬메모리(1)에 있어서 불휘발성 메모리셀은 1개로 2비트의 정보기억을 행한다. 이것에 따라, 각 플래쉬메모리어레이(FARY0 ~ FARY3)에 있어서, 워드선 1개에 2048바이트개의 불휘발성메모리가 접속되어, 페이지어드레스정보는 대응하는 워드선 1개에 접속하는 짝수번째 또는 홀수번째의 1024바이트개의 메모리셀을 지정하고, 페이지어드레스정보로 지정된 1024바이트개의 메모리셀에 1대1대응하는 것과 같이 1024바이트개의 센스래치(SL)가 병설된다. 페이지어드레스정보는 메모리뱅크전체 가운데 페이지어드레스를 지정하고, 그 최하위비트는 페이지어드레스의 짝수 또는 홀수를 지정하고, 그 상위측은 워드선을 지정하고, 최상위 2비트는 메모리뱅크를 지정한다. 워드선의 선택은 도시를 생략하는 워드선선택디코더가 행하고, 짝수페이지 또는 홀수페이지단위에 의한 데이터선의 선택은 상기 스위치MOS트랜지스터(QS0, QS1, QD0, QD1) 등으로 이루는 도시를 생량하는 우기데이터선실렉터가 행하고, 우기데이터선실렉터에서 선택된 1024바이트개의 데이터선(DL)이 1024방이트개의 센스래치(SL)에 접속된다. 소거모드에서는 짝수페이지어드레스가 블록어드레스(1워드선 2페이지분 어드레스)라고 본다.
상기 플래쉬메모리어레이(FARY0 ~ FARY3)에 대한 소거, 기입 및 독해의 제어는 상기 제어부(CNT)가 행한다. 이 때의 데이터선이나 워드선에 대한 전압인가상태는 상기 도 9 ~ 도 14에서 설명한 바와 같이 이루어진다.
버퍼메모리(BMRY0 ~ BMRY3)는 예를 들면, SRAM(Static Random Access Memory)에 위해 구성되어, 외부로부터 외부입출력단자(i/o0 ~ i/o7)에 2치로 입력되는 기입데이터 및 외부입출력단자(i/o0 ~ i/o7)로부터 출력하는 2치의 독해데이터를 일시적으로 보존한다. 메모리뱅크마다 버퍼메모리(BMRY0 ~ BMRY3)는 좌우에 2분할되어 있고, 메모리뱅크 마다 버퍼메모리(BMRY0 ~ BMRY3)는 예를 들면, 좌우 각각에 대응하는 각각의 플래쉬메모리어레이에 있어서의 기입단위 및 독해단위에 동등한 기억용량을 구비한다. 예를 들면, 플래쉬메모리(1)의 경우, 기입정보단위 및 독해정보단위가 1페이지(=2K바이트)이므로, 온칩버퍼로서의 각각의버퍼메모리(BMRY0; L)(BMRY0; R) ~ (BMRY3; L)(BMRY3; R)는 2K바이트의 기억용량을 갖는다. 버퍼메모리(BMRYi; L 또는 BMRYi; R)는 외부입출력단자(i/o0 ~ i/o7)와 인터페이스되어, 좌측의 버퍼메모리(BMRYi; L)는 페이지어드레스정보가 홀수페이지일 때 선택되어, 우측의 버퍼메모리(BMRYi; R)는 페이지어드레스정보가 짝수페이지를 나태낼 때 선택된다.
도 16에는 플래쉬메모리어레이(FARY0 ~ FARY3), 버퍼메모리(BMRY0; L, BMRY0; R ~ BMRY3; L, BMRY3; R), 및 인출력단자(i/o0 ~ i/o7)의 접속관계가 개략적으로 도시되어 있고, 우측의 버퍼메모리(BMRYi; R) 또는 좌측의 버퍼메모리(BMRYi; L)와 출력단자(i/o0 ~ i/o7)와의 접속은 개념적으로 도시되도록 실렉터(SEL; R, SEL; L)에 의해 택일적으로 선택된다.
상기 서술한 바와 같이, 버퍼메모리(BMRY0 ~ BMRY3)는 각 메모리뱅크에 1쌍 배치되어, 동일한 메모리뱅크에 배치된 버퍼메모리는 동일한 플래쉬메모리어레이에 우선적으로 대응되어 이용된다. 동작모드에 따라서는 우선적으로 대응되지 않는 버퍼메모리를 이용할 경우도 있다. 그 제어는 커멘드와 어드레스신호에 따라 상기 제어부(CNT)가 제어한다.
플래쉬메모리어레이와 버퍼메모리간의 데이터인출력은 8비트, 또는 16비트단위로 행한다. 플래쉬메모리어레이(FARY0 ~ FARY3)에 있어서 8비트단위의 센스래치(SL)의 선택은 도시를 생략하는 센스래치선택회로에서 행한다. 버퍼메모리(BMRY0 ~ BMRY3)는 8비트단위로 억세스 가능하게 된다. 플래쉬메모리어레이(FARY0 ~ FARY3)와 버퍼메모리(BMRY0 ~ BMRY3)간의 데이터전송, 및버퍼메모리(BMRY0 ~ BMRY3)에 대한 억세스제어는 와부로부터 주어진 커멘드 및 억세스어드레스정보 등에 기초하여 제어부(CNT)가 행한다.
《억세스단위의 2배의 버퍼메모리사이즈》우선, 메모리뱅크의 버퍼메모리사이즈가 억세스단위의 2배인 구성에 있어서의 인터리브동작에 대하여 설명한다.
도 1에는 플래쉬메모리(1)의 4뱅크병렬인터리브 독해동작형태가 예시된다. 외부로부터 4뱅크병렬인터리브 독해동작이 지시되면, 플래쉬메모리어레이(FARY0 ~ FARY3)에 대한 독해는 홀수페이지와 짝수페이지에서 상호 4뱅크병렬로 행해지고, 예를 들면 도 1에서는 독해된 데이터는 짝수페이지용의 버퍼메모리(BMRY0; R ~ BMRY3; R)에 격납된다. 이것에 병행하여, 우선 홀수페이지용의 버퍼메모리(BMRY0; R ~ BMRY3; R)에 격납되어 있는 독해데이터가 버퍼메모리 마다 수서대로 외부로 출력된다. 출력순서는 도 1에 있어서 ①②③④에 순으로 된다. 도 2에는 상기 인터리브독해동작의 제어순서가 예시된다. 이 제어는 상기 제어부(CNT)가 행한다. 선택페이지라는 것은 외부출력의 선택페이지인 것을 의미하고, I/O출력이라는 것은 외부출력을 의미한다.
도 3에는 상기 4뱅크병렬 인터리브독해동작의 타이밍차트가 예시된다. 인터리브독해커멘드코드에 이어 컬럼어드레스 및 로어드레스가 입력된다. 컬럼어드레스는 페이지내 선두어드레스가 되고, 로어드레스는 페이지어드레스의 초기치가 된다. 제어부(CNT)는 이 커멘드를 해독하므로써, 각 플래쉬메모리어레이의 FARY0 ~ FARY3의 선택페이지어드레스에 대한 독해를 해하고 예를 들면, 버퍼메모리(BMRY0; L ~ BMRY3; L)에 전송하고, 전송된 데이터를 버퍼메모리(BMRY0; L ~ BMRY3; L)로부터독해한다. 이 독해에 병행하여, 각 플래쉬메모리어레이(FARY0 ~ FARY3)의 다음 페이지어드레스에 대한 독해를 행하고 예를 들면, 버퍼메모리(BMRY0; R ~ BMRY3; R)에 전송한다. 이하, 플래쉬메모리어레이의 독해데이터를 버퍼메모리에 격납하는 동작과, 버퍼메모리의 기억정보를 외부로 출력하는 동작이 병렬적으로 행해진다. 특별히 제한되지 않지만, 이 인터리브동작은 제어신호(CEb)에서 칩비선택가 될 때까지 계속된다.
도 4에는 플래쉬메모리(1)의 4뱅크병렬 인터리브독해동작과 종래의 독해동작과의 비교예가 도시된다. 플래쉬메모리어레이의 독해데이터를 버퍼메모리에 격납하는 동작과, 버퍼메모리에 기억정보를 외부에 출력하는 동작과의 병렬화에 의해, 종래에 비하여 독해동작시간을 단축할 수 있다.
도 5에는 플래쉬메모리(1)의 4뱅크병렬 인터리브기입동작형태가 예시된다. 외부로부터 4뱅크병렬 인터리브기입동작이 지시되면, 외부로부터의 기입데이터가 페이지어드레스의 짝수 또는 홀수어드레스에 따라 순서대로 버퍼메모리에 격납된다. 예를 들면, 도 5에서는 홀수페이지의 버퍼메모리(BMRY0; R ~ BMRY3; R)에 격납된다. 격납의 순서는 도 5에 있어서 ①②③④에 순으로 된다. 이것에 병행하여 이미 홀수페이지의 버퍼메모리(BMRY0; L ~ BMRY3; L)에 이미 격납되어 있는 기입데이터를 플래쉬메모리어레이(FARY0 ~ FARY3)에 기입된다. 기입은 4개의 플래쉬메모리어레이(FARY0 ~ FARY3)에 대하여 병렬에 행해진다. 도 6에는 상기 인터리브기입동작의 제어순서가 예시된다. 이 제어는 상기 제어부(CNT)가 행한다. 선택페이지라는 것은 외부로부터의 기입데이터입력의 선택페이지인 것을 의미한다.
도 7에는 상기 4뱅크병렬 인터리브기입동작의 타이밍차트가 예시된다. 인터리브기입커멘드에 이어 컬럼어드레스 및 로어드레스가 입력되고, 그 후에 메모리뱅크(BNK0)의 기입데이터와 기입대기커멘드, 메모리뱅크(BNK1)의 기입데이터와 기입대기커멘드, 메모리뱅크(BNK2)의 기입데이터와 기입대기커멘드, 및 메모리뱅크(BNK3)의 기입데이터와 기입개시커멘드가 입력된다. 순서대로 외부로부터 입력되는 기입데이터는 짝수페이지의 버퍼메모리(BMRY0; R ~ BMRY3; R)의 한쪽에 격납된다. 기입개시커멘드를 받는 것에 따라, 상기 각 메모리뱅크(BNK0 ~ BNK3)에서 한쪽의 버퍼메모리(BMRY)에 격납되어 있는 기입데이터를 4뱅크병렬에 대응하는 플래쉬메모리어레이(FARY0 ~ FARY3)에 기입한다. 플래쉬메모리어레이(FARY0 ~ FARY3)에의 기입에 병렬하여, 짝수페이지의 버퍼메모리(BMRY0; L ~ BMRY3; L)에 또는 홀수페이지의 버퍼메모리(BMRY0; R ~ BMRY3; R)의 다른쪽에는 상기와 같이, 다음 페이지어드레스의 기입데이터가 순서대로 직렬적으로 격납된다. 이하 동일하게 하여, 기입데이터를 외부로부터 버퍼메모리에 격납하는 동작과 버퍼메모리에 격납한 기입데이터를 플래쉬메모리어레이에 기입하는 동작이 병렬적으로 행해진다. 특별히 제한되지 않지만, 이 인터리브동작은 제어신호(CEb)에서 칩비선택으로 될 때까지 계속된다. 도 8에는 플래쉬메모리(1)의 4뱅크별렬 인터리브기입동작과 종래의 기입동작과의 비교예가 도시된다. 기입데이터를 외부로부터 버퍼메모리에 격납하는 동작과, 버퍼메모리에 격납한 기입데이터를 플래쉬메모리어레이에 기입하는 동작과의 병렬화에 의하여, 종래에 비하여 기입동작시간을 단축할 수 있다.
《억세스단위와 같은 버퍼메모리사이즈》다음으로, 메모리뱅크의 버퍼메모리사이즈가 억세스단위에 동등한 구성에 있어서의 인터리브동작에 대하여 설명한다. 요컨대, 각각의 버퍼메모리(BMRY0 ~ BMRY3)의 기억용량이 상기의 반분으로 되는 경우이다.
이 경우에는 도 15의 플래쉬메모리(1)에 있어서, 메모리뱅크마다 버퍼메모리(BMRY0 ~ BMRY3)는 대응하는 각각의 플래쉬메모리어레이에 있어서의 기입단위 및 독해단위에 동등한 기억용량을 구비한다. 예를 들면, 플래쉬메모리(1)에 적용할 경우, 기입정보단위 및 독해정보단위가 1페이지(=2K바이트)이므로, 온칩버퍼로서의 각각의 버퍼메모리(BMRY0 ~ BMRY3)는 2K바이트의 기억용량을 갖는다. 다시 말하면, 좌우에 분할된 각각의 버퍼메모리(BMRYi; L ~ BMRYi; R)는 1K바이트의 기억용량을 갖는다.
도 17에는 플래쉬메모리어레이(FARY0 ~ FARY3), 버퍼메모리(BMRY0; L), (BMRY0; R ~ BMRY3; L), (BMRY3; R), 및 입출력단자(i/o0 ~ i/o7)의 접속관계가 개략적으로 도시되어 있다. 플래쉬메모리(1)에 대한 독해동작에 있어서, 페이지어드레스정보에 기초하여 선택된 플래쉬메모리어레이(FARYi)의 기억정보를 일시적으로 보지하는 버퍼메모리(BMRYi)는 외부입출력단자(i/o0 ~ i/o7)와 인터페이스되어 있고, 좌측의 버퍼메모리(BMRYi; L)에는 선택페이지내의 컬럼어드레스가 짝수의 데이터가 보지되고, 우측의 버퍼메모리(BMRYi; R)에는 선택페이지내의 컬럼어드레스가 홀수의 데이터가 보지된다. 또, 플래쉬메모리(1)에 대한 기입동작에 있어서, 외부입출력단자에 주어진 기입데이터는 페이지어드레스정보 등에 기초하여 선택된 하나에 버퍼메모리(BMRYi) 가운데 좌측의 버퍼메모리(BMRYi; L)에 컬럼어드레스가 짝수의 데이터가 일시적으로 보지되어, 우측의 버퍼메모리(BMRYi; R)에는 컬럼어드레스가 홀수의 데이터가 일시적으로 보지된다.
도 18에는 4뱅크로 각 뱅크마다 억세스단위(기입 독해의 단위)에 동등한 기억용량의 1개의 버퍼메모리를 가진 경우에 있어서의 인터리브억세스를 위한 메모리뱅크에 대한 페이지어드레스의 메핑예가 도시된다. 동도에 예시되는 것과 같이, 동일메모리뱅크에는 연속페이지어드레스는 메핑되지 않다. 4페이지간격으로 페이지어드레스가 메핑된다.
도 19에는 도 18의 페이지 어드레스 메핑에 있어서의 인터리브독해동작형태가 예시된다. 동작①에서는 플래쉬메모리어레이(FARY0, FARY1)로부터 기억정보를 독해하고, 독해한 기억정보를 버퍼메모리(BMRY0, BMRY1)에 전송한다. 동작②에서는 이전에 버퍼메모리(BMRY0, BMRY1)에 전송된 독해데이터를 외부에 출력하고, 이것에 병행하여 플래쉬메모리어레이(FARY2, FARY3)로부터 기억정보를 독해하고, 그 독해기억정보를 버퍼메모리(BMRY2, BMRY3)에 전송한다. 동작②에 있어서의 처리의 병렬화에 의해 독해동작의 고속화가 실현된다. i/o로부터의 외부출력은 직렬적으로 행해지고, 버퍼메모리(BMRY0, BMRY1)의 순서대로 행해진다.
도 20에는 도 18의 페이지 어드레스 메핑에 있어서의 인터리브기입동작형태가 예시된다. 동작①에서는 외부로부터 기입데이터가 버퍼메모리(BMRY0, BMRY1)에 입력된다. i/o로부터의 입력은 직렬적으로 행해지고, 버퍼메모리(BMRY0, BMRY1)의 순서대로 행해진다. 동작②에서는 이전에 버퍼메모리(BMRY0, BMRY1)에 전송된 기입데이터를 플래쉬메모리어레이(FARY0, FARY1)에 기입한다. 이것에 병행하여, 다음의기입데이터를 외부로부터 버퍼메모리(BMRY2, BMRY3)에 입력한다. 동작②에 있어서의 처리의 병렬화에 의해 기입동작의 고속화가 실현된다.
도 21에는 2메모리뱅크를 1단위로 하여 각 메모리뱅크마다 억세스단위(기입 독해의 단위)에 동등한 기억용량의 1개의 버퍼메모리를 가진 경우에 있어서의 인터리브억세스를 위한 메모리뱅크에 대한 페이지어드레스의 메핑예가 도시된다. 동도에 예시되는 것과 같이, 동일한 메모리뱅크에는 연속페이지어드레스를 메핑한다. 도 15에의 적용을 고려할 경우에는 메모리뱅크(BNK0와 BNK1)를 1단위로 하여, 메모리뱅크(BNK2와 BNK3)를 더욱 다른 1단위로 하여, 각 단위로 동일하게 억세스동작시키면 좋다. 여기서는 이해를 용이화 하기 위해 1단위에만 착안하여 그 구성 및 작용을 이하에서 설명한다.
도 22에는 도 21의 페이지 어드레스 메핑에 있어서의 인터리브독해동작형태가 예시된다. 동작①에서는 플래쉬메모리어레이(FARY0)로부터 기억정보를 독해하고, 독해한 기억정보를 동일한 메모리뱅크(BNK0)의 버퍼메모리(BMRY0)에 전송한다. 동작②에서는 이전에 버퍼메모리(BMRY0)에 전송된 독해데이터를 외부에 출력하고, 이에 병행하여 플래쉬메모리어레이(FARY0)로부터 다음의 페이지어드레스의 기억정보를 독해하고, 그 독해기억정보를 근처의 메모리뱅크(BNK1)의 버퍼메모리(BMRY1)에 전송한다. 동작③에서는 이전에 버퍼메모리(BMRY1)에 전송된 독해데이터를 외부에 출력하고, 이에 병행하여 플래쉬메모리어레이(FARY1)로부터 다음의 페이지어드레스의 기억정보를 독해하고 그 독해기억정보를 근처의 메모리뱅크(BNK0)의 버퍼메모리(BMRY0)에 전송한다. 동작④에서는 이전에 버퍼메모리(BMRY0)에 전송된 독해데이터를 외부에 출력하고, 이에 병행하여 플래쉬메모리어레이(FARY1)로부터 다음의 페이지어드레스의 기억정보를 독해하고 그 독해한 기억정보를 같은 메모리뱅크(BNK1)의 버퍼메모리(BMRY1)에 전송한다. 필요에 따라 이하 동일한 처리를 반복한다. 각각의 동작②, ③, ④에 있어서의 처리의 병렬화에 의해 독해동작의 고속화가 실현된다. 특히 도시하지 않지만, 도 15에의 적용을 고려하여 도 21의 2단위분의 구성을 병렬시킬 경우에는 i/o로부터의 외부출력은 페이지어드레스의 작은 순으로 직렬적으로 행하면 좋다.
도 23에는 도 21의 페이지 어드레스 메핑에 있어서의 인터리브기입동작형태가 예시된다. 동작①에서는 외부로부터 기입데이터가 버퍼메모리(BMRY0)에 입력된다. 동작②에서는 이전에 버퍼메모리(BMRY0)에 전송된 기입데이터를 플래쉬메모리어레이(FARY0)에 기입한다. 이에 병행하여, 다음의 기입데이터를 외부로부터 버퍼메모리(BMRY1)에 입력한다. 동작③에서는 이전에 버퍼메모리(BMRY1)에 전송된 기입데이터를 근처의 메모리뱅크의 플래쉬메모리어레이(FARY0)에 기입한다. 이에 병행하여, 다음의 기입데이터를 외부로부터 버퍼메모리(BMRY0)에 입력한다. 동작④에서는 이전에 버퍼메모리(BMRY0)에 전송된 기입데이터를 근처의 메모리뱅크의 플래쉬메모리어레이(FARY1)에 기입한다. 이에 병행하여, 다음의 기입데이터를 외부로부터 버퍼메모리(BMRY1)에 입력한다. 필요에 따라 이하 동일한 처리를 반복한다. 각각의 동작②, ③, ④에 있어서의 처리의 병렬화에 의해 기입동작의 고속화가 실현된다. 특히 도시하지 않지만, 도 15에의 적용을 고려하여 도 21의 2단위분의 구성을 병렬시킬 경우에는 i/o로부터의 외부입력은 페이지어드레스의 작은 순으로 직렬적으로행하면 좋다.
이하 본 발명에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 종종 변경이 가능하다.
예를 들면, 버퍼메모리에는 바이트단위 억세스를 행하는 SRAM을 이용하여 페이지단위의 데이터를 직렬적으로 전송하는 시리얼전송방식을 채용하고 있지만, 플래쉬 메모리 어레이간에서는 페이지단위의 데이터를 내부전송이 가능한 패러렐전송방식의 데이터래치회로를 이용해도 좋다.
버퍼메모리의 사이즈는 1뱅크마다 n페이지이상(n:1보다 큰 자연수)이라도 좋다.
본 발명은 4치 등의 다치플래쉬메모리 뿐만 아니라, 2치플래쉬메모리에도 적용이 가능하다. 또, 다치플래쉬메모리의 기억형식은 기억정보의 값에 따라 순차적으로 한계치전압을 상위시키는 구성에 한정되지 않고, 메모리셀에 있어서 전하를 보지하는 장소를 국소적으로 변경하여 다치로 정보기억을 행하는 전하트랩막(질화실리콘막)을 이용하는 메모리셀구조를 채용해도 좋다. 또한, 불휘발성 메모리셀로서 고유전체메모리셀 등의 그 외의 기억형식을 채용하는 것도 가능하다.
또, 본 발명은 어드레스/데이터 양쪽이 멀티플렉스되어 I/O단자에 입력되는 것 만이 아니라, 어드레스를 입력하기 위한 어드레스단자를 갖는 것이라도 좋다. 어드레스단자로부터 입력된 어드레스에 따라 버퍼메모리에의 억세스 또는 플래쉬메모리어레이에의 억세스 중 어느 하나를 지정하는 커멘드를 갖도록 해도 좋다. 이경우, 버퍼메모리 또는 플래쉬메모리 중 어느 쪽에의 억세스일까를 지정하는 제어신호에 의해 억세스할 데를 결정하도록 해도 좋다. 또한 이 경우에 있어서도 플래쉬메모리에서 버퍼메모리에의 억세스는 페이지단위로 행하고, 버퍼메모리에의 억세스는 바이트단위로 행하도록 하는 것이 가능하다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의하여 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
즉, 불휘발성 메모리부에 대한 기입 및 독해억세스의 고속화를 실현할 수 있다.
외부와 불휘발성 메모리부간의 데이터전송의 오버헤드를 저감할 수 있다.

Claims (10)

  1. 복수의 메모리뱅크와 제어부를 갖고, 상기 메모리뱅크는 기억정보를 개서 가능한 복수의 불휘발성 메모리부와 상기 불휘발성 메모리부의 기입독해단위의 정보를 각각 격납가능한 2개의 버퍼부를 갖고,
    상기 제어부는 억세스동작의 지시에 대응하고, 메모리뱅크의 한쪽 버퍼부와 불휘발성 메모리부 사이에서 데이터전송을 행하고, 이것에 병행하여 당해 메모리뱅크의 다른쪽 버퍼부와 외부 사이에서 데이터전송을 행하는 인터리브동작의 제어가 가능한 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    불휘발성 메모리부는 매트릭스배치된 복수의 메모리셀을 갖고,
    상기 복수의 메모리셀은 소정수마다 워드선을 공유하고,
    상기 제어부는 기입 또는 독해 억세스동작에 있어서 워드선을 공유하는 메모리셀의 일부와 나머지를 각각 따로따로 억세스동작의 대상으로 하는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 2에 있어서,
    상기 제어부는 독해억세스동작의 지시에 대응하고, 상기 복수의 불휘발성 메모리부를 병렬로 데이터독해동작을 시켜서 각각의 불휘발성 메모리부에 대응하는한쪽의 버퍼부에 독해데이터를 병렬전송시키는 동작과, 다른쪽의 버퍼부를 순서대로 선택하여 그들이 보유하는 독해데이터를 외부에 출력시키는 동작이 병렬화 가능한 것을 특징으로 하는 반도체기억장치.
  4. 청구항 2에 있어서,
    상기 제어부는 기입억세스동작의 지시에 응답하고, 한쪽의 버퍼부를 순서대로 선택하여 외부로부터의 기입데이터를 전송하는 동작과, 상기 복수의 버퍼부로부터 대응하는 불휘발성 메모리부에 병렬로 기입데이터를 전송하여 기입하는 동작이 병렬화 가능한 것을 특징으로 하는 반도체기억장치.
  5. 복수의 메모리뱅크와 제어부를 갖고, 상기 메모리뱅크는 기억정보를 개서 가능한 복수의 불휘발성 메모리부와 상기 불휘발성 메모리부의 기입독해단위의 정보를 격납기능한 1개의 버퍼부를 갖고,
    상기 제어부는 억세스대상에 지시된 하나의 메모리뱅크의 동작에 당해 하나와 다른 2개의 메모리뱅크의 버퍼부를 이용가능하게 하고, 하나의 메모리뱅크의 억세스시, 당해 하나의 메모리뱅크의 버퍼부는 불휘발성 메모리부 또는 외부 사이에서 데이터전송을 행하고, 이것에 병행하여 상기 다른 메모리뱅크의 버퍼부는 당해 하나의 메모리뱅크의 불휘발성 메모리부 또는 외부 사이에 데이터전송을 행하는 인터리브동작의 제어가 가능한 것을 특징으로 하는 반도체기억장치.
  6. 청구항 5에 있어서,
    상기 인터리브동작에 있어서,
    상기 불휘발성 메모리부에서 기입독해단위의 정보량을 단위블록으로 할 때, 단위블록의 어드레스할당은 메모리뱅크 내에서 2연속되는 것을 특징으로 하는 반도체기억장치.
  7. 복수의 메모리뱅크와 제어부를 갖고, 상기 메모리뱅크는 기억정보를 개서가능한 복수의 불휘발성 메모리부와 상기 불휘발성 메모리부의 기입독해단위의 정보를 격납가능한 1개의 버퍼부를 갖고,
    상기 제어부는 억세스동작의 지시에 응답하고, 하나의 메모리뱅크의 버퍼부와 불휘발성 메모리부 사이에서 데이터전송을 행하고, 이것에 병행하여 다른 메모리뱅크의 버퍼부와 외부 사이에서 데이터전송을 행하는 인터리브동작의 제어가 가능한 것을 특징으로 하는 반도체기억장치.
  8. 청구항 7에 있어서,
    상기 인터리브동작에 있어서,
    상기 불휘발성 메모리부에서 기입독해단위의 정보량을 단위블록으로 할 때, 단위블록의 어드레스할당은 메모리뱅크 내에서 비연속으로 되는 것을 특징으로 하는 반도체기억장치.
  9. 청구항 7에 있어서,
    불휘발성 메모리부는 매트릭스배치된 복수의 메모리셀을 갖고,
    상기 복수의 메모리셀은 소정수마다 워드선을 공유하고,
    상기 제어부는 기입 또는 독해 억세스동작에서 워드선을 공유하는 메모리셀의 일부와 나머지를 각각 따로따로 억세스동작의 대상으로 하는 것을 특징으로 하는 반도체기억장치.
  10. 청구항 7에 있어서,
    상기 불휘발성 메모리부는 플래쉬메모리부인 것을 특징으로 하는 반도체기억장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7571276B2 (en) 2005-10-04 2009-08-04 Samsung Electronics Co., Ltd. Read operation for semiconductor memory devices
US8531879B2 (en) 2010-05-19 2013-09-10 Samsung Electronics Co., Ltd. Semiconductor memory device and an operating method thereof
KR101437517B1 (ko) * 2007-10-23 2014-09-05 삼성전자주식회사 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995027926A1 (fr) * 1994-04-06 1995-10-19 Citizen Watch Co., Ltd. Rythmeur electronique
US20080195798A1 (en) * 2000-01-06 2008-08-14 Super Talent Electronics, Inc. Non-Volatile Memory Based Computer Systems and Methods Thereof
JP4427361B2 (ja) * 2004-03-16 2010-03-03 株式会社東芝 不揮発性半導体メモリ
JP4357331B2 (ja) 2004-03-24 2009-11-04 東芝メモリシステムズ株式会社 マイクロプロセッサブートアップ制御装置、及び情報処理システム
JP2006040497A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体記憶装置、不揮発性半導体記憶装置
KR100590388B1 (ko) * 2005-03-10 2006-06-19 주식회사 하이닉스반도체 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법
KR100769776B1 (ko) * 2006-09-29 2007-10-24 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 프로그램 방법
KR100822804B1 (ko) * 2006-10-20 2008-04-17 삼성전자주식회사 커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법
US8489817B2 (en) 2007-12-06 2013-07-16 Fusion-Io, Inc. Apparatus, system, and method for caching data
CN101622595A (zh) 2006-12-06 2010-01-06 弗森多***公司（dba弗森-艾奥） 用于服务器内的存储区域网络的装置、***和方法
US9116823B2 (en) 2006-12-06 2015-08-25 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for adaptive error-correction coding
US9495241B2 (en) 2006-12-06 2016-11-15 Longitude Enterprise Flash S.A.R.L. Systems and methods for adaptive data storage
WO2008070191A2 (en) 2006-12-06 2008-06-12 Fusion Multisystems, Inc. (Dba Fusion-Io) Apparatus, system, and method for a reconfigurable baseboard management controller
US8578127B2 (en) 2009-09-09 2013-11-05 Fusion-Io, Inc. Apparatus, system, and method for allocating storage
US9104599B2 (en) 2007-12-06 2015-08-11 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for destaging cached data
US8074011B2 (en) * 2006-12-06 2011-12-06 Fusion-Io, Inc. Apparatus, system, and method for storage space recovery after reaching a read count limit
US8935302B2 (en) * 2006-12-06 2015-01-13 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for data block usage information synchronization for a non-volatile storage volume
US8706968B2 (en) * 2007-12-06 2014-04-22 Fusion-Io, Inc. Apparatus, system, and method for redundant write caching
US8443134B2 (en) * 2006-12-06 2013-05-14 Fusion-Io, Inc. Apparatus, system, and method for graceful cache device degradation
KR100856059B1 (ko) 2007-02-23 2008-09-02 주식회사 하이닉스반도체 반도체메모리소자
US20080235438A1 (en) * 2007-03-20 2008-09-25 Sony Corporation And Sony Electronics Inc. System and method for effectively implementing a multiple-channel memory architecture
WO2009013879A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation メモリーコントローラ、及びこれを用いた不揮発性記憶装置
US9519540B2 (en) 2007-12-06 2016-12-13 Sandisk Technologies Llc Apparatus, system, and method for destaging cached data
US8316277B2 (en) * 2007-12-06 2012-11-20 Fusion-Io, Inc. Apparatus, system, and method for ensuring data validity in a data storage process
US8195912B2 (en) * 2007-12-06 2012-06-05 Fusion-io, Inc Apparatus, system, and method for efficient mapping of virtual and physical addresses
US7836226B2 (en) 2007-12-06 2010-11-16 Fusion-Io, Inc. Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment
US8422402B2 (en) 2008-04-01 2013-04-16 International Business Machines Corporation Broadcasting a message in a parallel computer
WO2009140700A1 (en) * 2008-05-16 2009-11-19 Fusion Multisystems, Inc. Apparatus, system, and method for detecting and replacing failed data storage
US8484440B2 (en) 2008-05-21 2013-07-09 International Business Machines Corporation Performing an allreduce operation on a plurality of compute nodes of a parallel computer
US8281053B2 (en) 2008-07-21 2012-10-02 International Business Machines Corporation Performing an all-to-all data exchange on a plurality of data buffers by performing swap operations
US8266503B2 (en) 2009-03-13 2012-09-11 Fusion-Io Apparatus, system, and method for using multi-level cell storage in a single-level cell mode
JP5480714B2 (ja) * 2009-05-15 2014-04-23 パナソニック株式会社 半導体記録装置
US8281227B2 (en) 2009-05-18 2012-10-02 Fusion-10, Inc. Apparatus, system, and method to increase data integrity in a redundant storage system
US8307258B2 (en) 2009-05-18 2012-11-06 Fusion-10, Inc Apparatus, system, and method for reconfiguring an array to operate with less storage elements
JP4719290B2 (ja) * 2009-06-15 2011-07-06 東芝メモリシステムズ株式会社 情報処理システム
KR101717644B1 (ko) 2009-09-08 2017-03-27 샌디스크 테크놀로지스 엘엘씨 고체-상태 저장 디바이스 상에서 데이터를 캐싱하는 장치, 시스템, 및 방법
US9223514B2 (en) 2009-09-09 2015-12-29 SanDisk Technologies, Inc. Erase suspend/resume for memory
US9122579B2 (en) 2010-01-06 2015-09-01 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for a storage layer
WO2011031899A2 (en) 2009-09-09 2011-03-17 Fusion-Io, Inc. Apparatus, system, and method for power reduction in a storage device
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
WO2011094454A2 (en) * 2010-01-27 2011-08-04 Fusion-Io, Inc. Apparatus, system, and method for determining a read voltage threshold for solid-state storage media
US8380915B2 (en) 2010-01-27 2013-02-19 Fusion-Io, Inc. Apparatus, system, and method for managing solid-state storage media
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
US8332460B2 (en) * 2010-04-14 2012-12-11 International Business Machines Corporation Performing a local reduction operation on a parallel computer
US9424087B2 (en) 2010-04-29 2016-08-23 International Business Machines Corporation Optimizing collective operations
WO2011143628A2 (en) 2010-05-13 2011-11-17 Fusion-Io, Inc. Apparatus, system, and method for conditional and atomic storage operations
US8949577B2 (en) 2010-05-28 2015-02-03 International Business Machines Corporation Performing a deterministic reduction operation in a parallel computer
WO2012016089A2 (en) 2010-07-28 2012-02-02 Fusion-Io, Inc. Apparatus, system, and method for conditional and atomic storage operations
US8725934B2 (en) 2011-12-22 2014-05-13 Fusion-Io, Inc. Methods and appratuses for atomic storage operations
US8984216B2 (en) 2010-09-09 2015-03-17 Fusion-Io, Llc Apparatus, system, and method for managing lifetime of a storage device
US8776081B2 (en) 2010-09-14 2014-07-08 International Business Machines Corporation Send-side matching of data communications messages
US8566841B2 (en) 2010-11-10 2013-10-22 International Business Machines Corporation Processing communications events in parallel active messaging interface by awakening thread from wait state
WO2012082792A2 (en) 2010-12-13 2012-06-21 Fusion-Io, Inc. Apparatus, system, and method for auto-commit memory
US9208071B2 (en) 2010-12-13 2015-12-08 SanDisk Technologies, Inc. Apparatus, system, and method for accessing memory
US9218278B2 (en) 2010-12-13 2015-12-22 SanDisk Technologies, Inc. Auto-commit memory
US10817502B2 (en) 2010-12-13 2020-10-27 Sandisk Technologies Llc Persistent memory management
US9047178B2 (en) 2010-12-13 2015-06-02 SanDisk Technologies, Inc. Auto-commit memory synchronization
US10817421B2 (en) 2010-12-13 2020-10-27 Sandisk Technologies Llc Persistent data structures
US20120239860A1 (en) 2010-12-17 2012-09-20 Fusion-Io, Inc. Apparatus, system, and method for persistent data management on a non-volatile storage media
US9213594B2 (en) 2011-01-19 2015-12-15 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for managing out-of-service conditions
WO2012106362A2 (en) 2011-01-31 2012-08-09 Fusion-Io, Inc. Apparatus, system, and method for managing eviction of data
US8874823B2 (en) 2011-02-15 2014-10-28 Intellectual Property Holdings 2 Llc Systems and methods for managing data input/output operations
US9003104B2 (en) 2011-02-15 2015-04-07 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for a file-level cache
US9201677B2 (en) 2011-05-23 2015-12-01 Intelligent Intellectual Property Holdings 2 Llc Managing data input/output operations
WO2012116369A2 (en) 2011-02-25 2012-08-30 Fusion-Io, Inc. Apparatus, system, and method for managing contents of a cache
JP5285102B2 (ja) * 2011-03-09 2013-09-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9563555B2 (en) 2011-03-18 2017-02-07 Sandisk Technologies Llc Systems and methods for storage allocation
US8966191B2 (en) 2011-03-18 2015-02-24 Fusion-Io, Inc. Logical interface for contextual storage
US8893083B2 (en) 2011-08-09 2014-11-18 International Business Machines Coporation Collective operation protocol selection in a parallel computer
US8667501B2 (en) 2011-08-10 2014-03-04 International Business Machines Corporation Performing a local barrier operation
US8910178B2 (en) 2011-08-10 2014-12-09 International Business Machines Corporation Performing a global barrier operation in a parallel computer
US9274937B2 (en) 2011-12-22 2016-03-01 Longitude Enterprise Flash S.A.R.L. Systems, methods, and interfaces for vector input/output operations
US9251052B2 (en) 2012-01-12 2016-02-02 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for profiling a non-volatile cache having a logical-to-physical translation layer
US10102117B2 (en) 2012-01-12 2018-10-16 Sandisk Technologies Llc Systems and methods for cache and storage device coordination
US9767032B2 (en) 2012-01-12 2017-09-19 Sandisk Technologies Llc Systems and methods for cache endurance
US9251086B2 (en) 2012-01-24 2016-02-02 SanDisk Technologies, Inc. Apparatus, system, and method for managing a cache
US9116812B2 (en) 2012-01-27 2015-08-25 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for a de-duplication cache
US9495135B2 (en) 2012-02-09 2016-11-15 International Business Machines Corporation Developing collective operations for a parallel computer
US8706847B2 (en) 2012-02-09 2014-04-22 International Business Machines Corporation Initiating a collective operation in a parallel computer
US10019353B2 (en) 2012-03-02 2018-07-10 Longitude Enterprise Flash S.A.R.L. Systems and methods for referencing data on a storage medium
US9678863B2 (en) 2012-06-12 2017-06-13 Sandisk Technologies, Llc Hybrid checkpointed memory
US8804415B2 (en) 2012-06-19 2014-08-12 Fusion-Io, Inc. Adaptive voltage range management in non-volatile memory
US9612966B2 (en) 2012-07-03 2017-04-04 Sandisk Technologies Llc Systems, methods and apparatus for a virtual machine cache
US10339056B2 (en) 2012-07-03 2019-07-02 Sandisk Technologies Llc Systems, methods and apparatus for cache transfers
US10346095B2 (en) 2012-08-31 2019-07-09 Sandisk Technologies, Llc Systems, methods, and interfaces for adaptive cache persistence
US10509776B2 (en) 2012-09-24 2019-12-17 Sandisk Technologies Llc Time sequence data management
US10318495B2 (en) 2012-09-24 2019-06-11 Sandisk Technologies Llc Snapshots for a non-volatile device
US9842053B2 (en) 2013-03-15 2017-12-12 Sandisk Technologies Llc Systems and methods for persistent cache logging
US10102144B2 (en) 2013-04-16 2018-10-16 Sandisk Technologies Llc Systems, methods and interfaces for data virtualization
US10558561B2 (en) 2013-04-16 2020-02-11 Sandisk Technologies Llc Systems and methods for storage metadata management
US9842128B2 (en) 2013-08-01 2017-12-12 Sandisk Technologies Llc Systems and methods for atomic storage operations
US10019320B2 (en) 2013-10-18 2018-07-10 Sandisk Technologies Llc Systems and methods for distributed atomic storage operations
US10019352B2 (en) 2013-10-18 2018-07-10 Sandisk Technologies Llc Systems and methods for adaptive reserve storage
US10073630B2 (en) 2013-11-08 2018-09-11 Sandisk Technologies Llc Systems and methods for log coordination
KR102166924B1 (ko) 2013-12-26 2020-10-16 삼성전자주식회사 저장 장치의 구동 방법
US20160232112A1 (en) * 2015-02-06 2016-08-11 Futurewei Technologies, Inc. Unified Memory Bus and Method to Operate the Unified Memory Bus
US9946607B2 (en) 2015-03-04 2018-04-17 Sandisk Technologies Llc Systems and methods for storage error management
US10009438B2 (en) 2015-05-20 2018-06-26 Sandisk Technologies Llc Transaction log acceleration

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1185609A (ja) 1997-09-09 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置及びそのデータ管理方法
JPH11126497A (ja) * 1997-10-22 1999-05-11 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4012341B2 (ja) * 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
US6240040B1 (en) * 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
IT1318979B1 (it) * 2000-10-06 2003-09-19 St Microelectronics Srl Architettura di memoria a semiconduttore
JP4084922B2 (ja) 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
JP2003077276A (ja) * 2001-08-31 2003-03-14 Nec Corp 半導体メモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7571276B2 (en) 2005-10-04 2009-08-04 Samsung Electronics Co., Ltd. Read operation for semiconductor memory devices
KR101437517B1 (ko) * 2007-10-23 2014-09-05 삼성전자주식회사 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법
US8531879B2 (en) 2010-05-19 2013-09-10 Samsung Electronics Co., Ltd. Semiconductor memory device and an operating method thereof

Also Published As

Publication number Publication date
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JP4050548B2 (ja) 2008-02-20
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