KR100856059B1

KR100856059B1 - 반도체메모리소자

Info

Publication number: KR100856059B1
Application number: KR1020070018309A
Authority: KR
Inventors: 오승민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-02-23
Filing date: 2007-02-23
Publication date: 2008-09-02
Also published as: KR20080078340A

Abstract

본 발명은 데이터-입출력-핀-설정에 따라 불필요한 구동을 억제하므로서, 불필요한 전력소모를 줄일 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 발명으로 복수의 순서-제어신호에 따라 복수의 병렬-데이터를 해당 글로벌 라인에 인가하기 위한 상위 및 하위 데이터 매핑수단; 및 제1 및 제2 시작어드레스-정보신호와, 시퀀셜-인터리브신호를 인가받아 상기 상위 또는 하위 데이터 매핑수단에 복수의 순서-제어신호를 인가하되, 데이터핀-설정신호와 어드레스-정보신호에 따라 상기 상위 또는 하위 데이터 매핑수단에 선택적으로 상기 복수의 순서-제어신호를 인가하기 위한 순서 제어수단을 구비하는 반도체메모리소자를 제공한다.

인터리브, 시퀀셜 모드, 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>), 매핑, 시작 어드레스(Start Address)

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH OPERATION DEVICE OF DATA INTERLEAVE AND SEQUENCE MODE}

도 1은 종래기술에 따른 반도체메모리소자의 데이터 정렬 제어장치의 블록 구성도.

도 2는 도 1의 제1 제어신호 생성부의 내부 블록도.

도 3은 도 1의 제1 글로벌라인 매핑부의 내부 블록 구성도.

도 4는 도 1내지 도 3에 도시된 반도체메모리소자의 동작 파형도.

도 5는 본 발명의 일 실시 예에 따른 데이터 정렬장치를 포함하는 반도체메모리소자의 블록 구성도.

도 6은 도 5의 선택부의 내부 회로도.

도 7은 도 5 및 도 6에 도시된 본 발명의 반도체메모리소자의 동작 파형도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 순서 제어부

300 : 선택부

420 : 상위 제어신호 생성부

440 : 하위 제어신호 생성부

520 : 상위 데이터 매핑부

540 : 하위 데이터 매핑부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터-입출력-핀-설정에 따라 불필요한 구동을 억제하므로서, 불필요한 전력소모를 줄일 수 있는 반도체메모리소자에 관한 것이다.

반도체 메모리 소자중에 DDR2 SDRAM은 MRS(Mode Register Set)를 통해 버버스트 랭스(Burst Length, 한번에 인가되는 데이터의 비트 수)가 결정된다. 예를 들어, 버스트 랭스가 4로 설정(BL4)되면, 4개의 Data가 연속적으로 입출력되고, 8로 설정(BL8)되면 8개의 Data가 연속적으로 입출력된다.

특히, 쓰기 구동 시에는 시작 어드레스(Starting Address)에 의해, 연속적으로 입력된 데이터가 내부적으로 메모리에 쓰여 지는 순서가 결정된다.

다음에서는 시작 어드레스에 따라 인가되는 데이터의 순서를 결정하기 위한 데이터 정렬 제어장치를 구비하는 반도체메모리소자에 대해 구체적으로 살펴보도록 한다.

도 1은 종래기술에 따른 반도체메모리소자의 데이터 정렬 제어장치의 블록 구성도이다.

도 1을 참조하면, 종래기술에 따른 데이터 정렬 제어장치는 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)와, 시퀀셜-인터리브신호(SEQBINT)와, 내부클럭(DINCLK)을 인가받아 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)의 순서를 제어하기 위한 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 생성하기 위한 순서 제어부(10)와, 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 인가하기 위한 데이터 매핑부(40)를 구비한다.

그리고 순서 제어부(10)는 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)를 디코딩하여 복수의 순서정보신호(SOSEBWT<0:3>)를 생성하기 위한 디코딩부(20)와, 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 인가받아 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제어신호 생성부(30)를 포함한다.

제어신호 생성부(30)는 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 동일하게 인가받아 복수의 해당 순서-제어신호를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제1 내지 제4 제어신호 생성부(32, 34, 36, 38)를 포함한다. 이들 제어신호 생성부(32, 34, 36, 38)는 동일한 회로적 구현을 가지므로, 제1 제어신호 생성부만(32)을 예시로서 도 2에서 살펴보도록 한다.

또한, 데이터 매핑부(40)는 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 응답하여 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 인가하기 제1 내지 제4 글로벌라인 매핑부(42, 44, 46, 48)를 포함한다. 이들 제1 내지 제4 글로벌라인 매핑부(42, 44, 46, 48)는 동일한 구성을 가지므로, 제1 글로벌라인 매핑부만(42)을 예시적으로 다음 도 3에서 살펴보도록 한다.

참고적으로, 시퀀셜-인터리브신호(SEQBINT)는 논리레벨 'L'시에는 시퀀셜모드가 설정된 것을 의미하며, 논리레벨 'H'를 갖는 경우에는 인터리브모드가 설정된 것을 의미한다. 데이터의 흐름을 의미하는 시퀀셜모드와 인터리브모드는 초기 설정 시 사용자에 의해 MRS에 의해 설정된다. 여기서는, 시퀀셜모드가 설정된 것으로 가정한다.

도 2는 도 1의 제1 제어신호 생성부(32)의 내부 블록도이다.

도 2에 도시된 바와 같이, 제1 제어신호 생성부(32)는 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 인가받아 복수의 순서-제어신호(DINSTB_O0<0:3>, DINSTB_E0<0:3>, DINSTB_O1<0:3>, DINSTB_E1<0:3>)를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제1 내지 제4 신호 생성부(32a, 32b, 32c, 32d)를 포함한다.

제1 내지 제4 신호 생성부(32a, 32b, 32c, 32d)는 복수의 순서정보신 호(SOSEBWT<0:3>) 중 각각 해당 순서정보신호의 활성화에 응답하여 해당 순서-제어신호를 활성화한다.<확인이 필요합니다.>

도 3은 도 1의 제1 글로벌라인 매핑부(42)의 내부 블록 구성도이다.

도 3에 도시된 바와 같이, 제1 글로벌라인 매핑부(42)는 복수의 복수의 순서-제어신호(DINSTB_O0<0:3>, DINSTB_E0<0:3>, DINSTB_O1<0:3>, DINSTB_E1<0:3>)에 응답하여 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ3_RD<0:1>, DQ0_FD<0:1> ~ DQ3_FD<0:1>)를 증폭하여 해당 글로벌 라인(GIO_Q0 ~ GIO_Q3<0:3>)에 인가하기 제1 내지 제4 증폭 매핑부(42a, 42b, 42c, 42d)를 구비한다.

참고적으로, 제1 증폭 매핑부(42a)에 인가되는 복수의 병렬-데이터DQ0_RD<0>, DQ0_FD<0>, DQ0_RD<1>, DQ0_FD<1>는, 첫번째 데이터 패드 DQ0를 통해 직렬로 인가되는 4비트의 데이터를 병렬 형태로 정렬한 데이터이다. 또한, 다른 증폭 매핑부에 인가되는 병렬-데이터 DQ1_RD<0:1>, DQ1_FD<0:1>은 데이터 패드 DQ1을, DQ2_RD<0:1>, DQ2_FD<0:1>은 데이터 패드 DQ2을, DQ3_RD<0:1>, DQ3_FD<0:1>은 데이터 패드 DQ3을 통해, 직렬로 인가된 4비트의 데이터를 병렬 형태로 정렬한 데이터이다.

한편, 도 4는 도 1내지 도 3에 도시된 반도체메모리소자의 동작 파형도로서, 이를 참조하여 쓰기 모드 시의 동작을 살펴보도록 한다.

도 4를 참조하면, 먼저, 디코딩부(20)는 시작어드레스-정보신호 SOSEB0_WT와 SOSEB1_WT가 모두 논리레벨 'L'를 갖는 경우, 순서정보신호 SOSEBWT<0>를 논리레벨 'H'로 활성화한다. 그리고 시작어드레스-정보신호 SOSEB0_WT만 논리레벨 'H'를 갖는 경우, 순서정보신호 SOSEBWT<1>를 논리레벨 'H'로 활성화한다. 시작어드레스-정보신호(AX13) SOSEB1_WT만 논리레벨 'H'를 갖는 경우, 순서정보신호 SOSEBWT<2>를 논리레벨 'H'로 활성화한다. 시작어드레스-정보신호 SOSEB0_WT와 SOSEB1_WT가 모두 논리레벨 'H'를 갖는 경우, 순서정보신호 SOSEBWT<3>를 논리레벨 'H'로 활성화한다.

이어, 순서정보신호 SOSEBWT<1>의 활성화에 응답하여, 제1 및 제3 제어신호 생성부(32, 36)는 순서-제어신호 DINSTB_E0<1>, DINSTB_O0<2>, DINSTB_E1<3>, 및 DINSTB_O0<0>을, 제2 및 제4 제어신호 생성부(34, 38)는 DINSTB_E0<5>, DINSTB_O0<6>, DINSTB_E1<7>, 및 DINSTB_O0<4>를 내부클럭(DINCLK)에 동기하여 활성화한다.

이어, 제1 내지 제4 글로벌 라인 매핑부(42, 44, 46, 48)는 해당 순서-제어신호에 응답하여 병렬-데이터를 해당 글로벌 라인에 인가한다. 예를 들어, 제1 글로벌라인 매핑부(42)는 순서-제어신호 DINSTB_E0<1>, DINSTB_O0<2>, DINSTB_E1<3>, 및 DINSTB_O0<0>에 응답하여, "2번째 data가 첫번째 Quarter에 3번째 Data가 두번째 Quarter에 4번째 Data가 세번째 Quarter에 1번째 Data가 네번째 Quarter에 쓰여진다. 다시 언급하면, 병렬-데이터 DQ0_RD<0>가 글로벌 라인 GIO_Q1<0>에 쓰여지며, 병렬-데이터 DQ0_FD<0>가 글로벌라인 GIO_Q2<0>에, DQ0_RD<1>이 GIO_Q3<0>에, DQ0_FD<1>이 GIO_Q0<0>에 쓰여진다. 그리고 병렬-데이터 DQ1_RD<0>가 글로벌 라인 GIO_Q1<1>에 쓰여지며, 병렬-데이터 DQ1_FD<0>가 글로벌라인 GIO_Q2<1>에, DQ1_RD<1>이 GIO_Q3<1>에, DQ1_FD<1>이 GIO_Q0<1>에 쓰여진다. 병렬-데이터 DQ2_RD<0>, DQ2_FD<0>, DQ2_RD<1>, DQ2_FD<1>이 글로벌 라인 GIO_Q1<2>, GIO_Q2<2>, GIO_Q3<2>, 및 GIO_Q0<2>에 각각 쓰여진다. DQ3_RD<0>, DQ3_FD<0>, DQ3_RD<1>, DQ3_FD<1>이 글로벌 라인 GIO_Q1<3>, GIO_Q2<3>, GIO_Q3<3>, 및 GIO_Q0<3>에 각각 쓰여진다.

또한, 순서정보신호 SOSEBWT<2>의 활성화에 응답하여, 제1 및 제3 제어신호 생성부(32, 36)는 순서-제어신호 DINSTB_E0<2>, DINSTB_O0<3>, DINSTB_E1<0>, 및 DINSTB_O0<1>을, 제2 및 제3 제어신호 생성부(34, 38)는 DINSTB_E0<6>, DINSTB_O0<7>, DINSTB_E1<4>, 및 DINSTB_O0<5>를 내부클럭(DINCLK)에 동기하여 활성화한다.

이어, 제1 내지 제4 글로벌라인 매핑부(42, 44, 46, 48)는 앞서 언급한 바와 같이, 순서-제어신호 DINSTB_E0<2>, DINSTB_O0<3>, DINSTB_E1<0>, DINSTB_O0<1>, DINSTB_E0<6>, DINSTB_O0<7>, DINSTB_E1<4>, 및 DINSTB_O0<5>에 응답하여, 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 매핑한다.

또한, 순서정보신호 SOSEBWT<3>의 활성화에 응답하여, 제1 및 제3 제어신호 생성부(32, 36)는 순서-제어신호 DINSTB_E0<3>, DINSTB_O0<0>, DINSTB_E1<1>, 및 DINSTB_O0<2>을, 제2 및 제3 제어신호 생성부(34, 38)는 DINSTB_E0<7>, DINSTB_O0<4>, DINSTB_E1<5>, 및 DINSTB_O0<6>를 내부클럭(DINCLK)에 동기하여 활성화한다.

이어, 제1 내지 제4 글로벌라인 매핑부는 앞서 언급한 바와 같이, 해당 순서 -제어신호에 응답하여 병렬-데이터를 해당 글로벌 라인에 인가한다.

한편, 전술한 본 발명은 몇개의 데이터핀을 통해 유효한 데이터가 인가되는지와 관계없이 모든 블록이 늘 구동된다. 다시 언급하면, 유효한 데이터가 인가되지 않고 있음에도 불구하고, 모든 글로벌라인 매핑부 및 이의 구동을 제어하기 위한 제어신호가 구동된다는 것은 불필요한 구동이 된다. 예를 들어, X4로 데이터 핀의 수가 설정된 경우, DQ0 ~ DQ3를 제외한 데이터핀으로 인가되는 병렬-데이터를 처리하기 위한 제2 내지 제4 제어신호 생성부와, 제2 내지 제4 글로벌라인 매핑부의 구동은 불필요한 구동이다. 또한, X8로 설정된 경우, 제1 및 제2 제어신호 생성부와 제1 및 제2 글로벌라인 매핑부의 구동은 불필요한 구동이다.

그러므로, 사용자의 데이터-입출력-핀-설정과 관계없는 불필요한 구동은, 불필요한 전력소모를 발생시킨다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터-입출력-핀-설정에 따라 불필요한 구동을 억제하므로서, 불필요한 전력소모를 줄일 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리 소자는 복수의 순서-제어신호에 따라 복수의 병렬-데이터를 해당 글로벌 라인에 인가하기 위한 상위 및 하위 데이터 매핑수단; 및 제1 및 제2 시작어드레스-정보신호와, 시퀀셜-인터리브신호를 인가받아 상기 상위 또는 하위 데이터 매핑수단에 복수의 순서-제어신호를 인가하되, 데이터핀-설정신호와 어드레스-정보신호에 따라 상기 상위 또는 하위 데이터 매핑수단에 선택적으로 상기 복수의 순서-제어신호를 인가하기 위한 순서 제어수단을 구비한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 5는 본 발명의 일 실시 예에 따른 데이터 정렬장치를 포함하는 반도체메모리소자의 블록 구성도이다.

도 5를 참조하면, 본 발명에 따른 반도체메모리소자는 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 증폭하여 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 인가하기 위한 상위 및 하위 데이터 매핑부(520, 540)와, 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)와, 시퀀셜-인터리브신호(SEQBINT)를 인가받아 상위 또는 하위 데이터 매핑부(520, 540)를 제어하되, 데이터핀-설정신호(X16B)와 어드레스-정보신호(AX13)에 따라 선택적으로 상위 또는 하위 데이터 매핑부(520, 540)의 구동을 제어하는 순서 제어 부(100)를 구비한다.

그리고 순서 제어부(100)는 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)를 디코딩하여 복수의 순서정보신호(SOSEBWT<0:3>)를 생성하기 위한 디코딩부(200)와, 복수의 상위- 및 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)와 시퀀셜-인터리브신호(SEQBINT)와 내부클럭(DINCLK)을 인가받아 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 생성하기 위한 상위 및 하위 제어신호 생성부(420, 440)와, 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)에 응답하여, 복수의 순서정보신호(SOSEBWT<0:3>)를 상위- 또는 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 상위 또는 하위 제어신호 생성부(420, 440)에 공급하기 위한 선택부(300)를 구비한다.

상위 제어신호 생성부(420)는 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 동일하게 인가받아 복수의 해당 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제1 및 제2 제어신호 생성부(422, 424)를 포함하며, 하위 제어신호 생성부(440)는 제3 및 제4 제어신호 생성부(442, 444)를 포함한다.

또한, 상위 데이터 매핑부(520)는 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 응답하여 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q7<0:3>)에 인가하기 제1 및 제2 글로벌라인 매핑부(522, 524)를 포함하며, 하위 데이터 매핑부(540)는 제3 및 제4 글로벌라인 매핑부(542, 544)를 포함한다.

참고적으로, 데이터핀-설정신호(X16B)가 논리레벨 'L'로 활성화되면, 16개의 데이터핀을 통해 데이터가 인가된다. 그리고 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화된 경우, 어드레스-정보신호(AX13)가 논리레벨 'H'를 갖는 경우에는 8개의 데이터핀이, 어드레스-정보신호(AX13)가 논리레벨 'L'를 갖는 경우에는 4개의 데이터핀을 통해 데이터가 인가된다.

도 6은 도 5의 선택부(300)의 내부 회로도이다.

도 6을 참조하면, 선택부(300)는 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)에 응답하여 복수의 순서정보신호(SOSEBWT<0:3>)를 상위-순서정보신호(SOSEBWT_U<0:3>)로 출력하기 위한 제1 선택부(320, 340)와, 반전된 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)에 응답하여 복수의 순서정보신호(SOSEBWT<0:3>)를 하위-순서정보신호(SOSEBWT_L<0:3>)로 출력하기 위한 제2 선택부(360, 380)를 포함한다.

제1 및 제2 선택부(320, 340 및 360, 380)는 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)를 인가받아 해당 상위- 및 하위-출력제어신호를 생성하기 위한 출력 제어부(320, 360)와, 해당 상위- 및 하위-출력제어신호에 응답하여 복수의 순서정보신호(SOSEBWT<0:3>)를 해당 상위- 또는 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 출력하기 위한 출력부(340, 380)를 포함한다.

제1 선택부의 출력 제어부(320)는 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)를 입력으로 가져 상위-출력제어신호로 출력하기 위한 낸드게이트(ND1)를 포함한다.

제1 선택부의 출력부(340)는 복수의 순서정보신호(SOSEBWT<0:3>) 중 하나와 상위-출력제어신호를 입력으로 갖는 복수의 낸드게이트와, 각각의 낸드게이트의 출력신호를 반전시켜 상위-순서정보신호(SOSEBWT_U<0:3>)로 출력하기 위한 복수의 인버터를 포함한다.

제2 선택부의 출력 제어부(360)는 데이터핀-설정신호(X16B)를 반전시키기 위한 인버터(I1)와, 어드레스-정보신호(AX13)와 인버터(I1)의 출력신호를 입력으로 가져 하위-출력제어신호로 출력하기 위한 낸드게이트(ND2)를 포함한다.

제2 선택부의 출력부(380)는 복수의 순서정보신호(SOSEBWT<0:3>) 중 하나와 하위-출력제어신호를 입력으로 갖는 복수의 낸드게이트와, 각각의 낸드게이트의 출력신호를 반전시켜 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 출력하기 위한 복수의 인버터를 포함한다.

동작을 간략히 살펴보면, 제1 및 제2 선택부 내 출력 제어부(320, 360)는 데이터핀-설정신호(X16B)가 논리레벨 'L'로 활성화되면, 상위- 및 하위-출력제어신호를 논리레벨 'H'로 활성화한다. 따라서, 제1 및 제2 선택부의 출력부(340, 380)가 상위- 및 하위-출력제어신호의 활성화에 응답하여 순서정보신호(SOSEBWT<0:3>)를 각각 상위-순서정보신호(SOSEBWT_U<0:3>)와 하위-순서정보신호(SOSEBWT_L<0:3>)로 출력한다.

그리고 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화고, 어드레스-정보신호(AX13)가 논리레벨 'L'로 비활성화된 경우에는, 제1 선택부의 출력 제어부(320)만이 해당 상위-출력제어신호를 논리레벨 'H'로 활성화한다. 이어, 제1 선택부의 출력부(340)만이 순서정보신호(SOSEBWT<0:3>)를 해당 상위-순서정보신호(SOSEBWT_U<0:3>)로 출력한다.

또한, 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화고, 어드레스-정보신호(AX13)가 논리레벨 'H'로 비활성화된 경우에는, 제2 선택부의 출력 제어부(360)만이 해당 하위-출력제어신호를 논리레벨 'H'로 활성화한다. 이어, 제2 선택부의 출력부(380)만이 순서정보신호(SOSEBWT<0:3>)를 해당 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 출력한다.

한편, 도 7은 도 5 및 도 6에 도시된 본 발명의 반도체메모리소자의 동작 파형도로서, 이를 참조하여 구동을 살펴보도록 한다.

도 7를 참조하면, 먼저, 디코딩부(100)는 시작어드레스-정보신호 SOSEB0_WT와 SOSEB1_WT를 디코딩하여 복수의 순서정보신호 SOSEBWT<0:3> 중 해당 신호를 논리레벨 'H'로 활성화한다.

먼저, 'A'의 경우는, 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화되고, 어드레스-정보신호(AX13)가 논리레벨 'L'를 갖는 경우이다. 선택부(200)는 데이터핀-설정신호(X16B)와 어드레스-정보신호(AX13)에 응답하여, 순서정보신호(SOSEBWT<0:3>)에 따라 상위-순서정보신호(SOSEBWT_U<0:3>)만을 활성화한다. 이어, 상위 제어신호 생성부(420)만이 액티브되어, 상위-순서정보신 호(SOSEBWT_U<0:3>)에 따른 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭에 동기시켜 출력한다. 따라서, 상위 데이터 매핑부(520)만이 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라, 병렬-데이터(DQ0_RD<0:1> ~ DQ7_RD<0:1>, DQ0_FD<0:1> ~ DQ7_FD<0:1>)를 해당 글로벌 라인(GIO_Q0<0:3> ~ GIO_Q7<0:3>)에 인가한다.

이와 같이, 전술한 본 발명은 X4모드, 즉 4개의 데이터핀이 사용되는 경우, 데이터핀-설정신호(X16B)가 논리레벨 'H'를 가지며 어드레스-정보신호(AX13)가 논리레벨 'L'를 갖는다. 따라서, 어드레스-정보신호(AX13)의 논리레벨 'L'에 따라, 상위-순서정보신호(SOSEBWT_U<0:3>)만이 활성화되어, 상위 제어신호 생성부(420) 및 상위 데이터 매핑부(520)가 구동된다. 즉, 어드레스 핀의 설정에 따라 사용되지 않는 데이터핀의 입력 데이터(DQ8_RD<0:1> ~ DQ15_RD<0:1>, DQ8_FD<0:1> ~ DQ15_FD<0:1>)를 처리하기 위한 하위 데이터 매핑부(540)와 이를 구동 제어하기 위한 하위 제어신호 생성부(440)가 선택부(300)에 의해 구동되지 않는다. 종래 X4모드에서, 하위 데이터 매핑부(540)와 하위 제어신호 생성부(440)의 구동에 의해 발생하던 불필요한 전류소모를, 본 발명에서는 방지할 수 있다.

또한, B의 경우는, X8모드로서, 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화되고, 어드레스-정보신호(AX13)가 논리레벨 'H'를 갖는다. 이어, 선택부(300)는 데이터핀-설정신호(X16B)와 어드레스-정보신호(AX13)에 응답하여 순서정보신호(SOSEBWT<0:3>)에 따라 하위-순서정보신호(SOSEBWT_L<0:3>)만을 활성화한다. 이어, 하위 제어신호 생성부만(440)이 액티브되어, 하위-순서정보신호(SOSEBWT_L<0:3>)에 응답하여 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 출력한다. 따라서, 하위 데이터 매핑부(540)만이 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 병렬-데이터(DQ8_RD<0:1> ~ DQ15_RD<0:1>, DQ8_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q8<0:3> ~ GIO_Q15<0:3>)에 인가한다.

즉, 사용되지 않는 데이터핀으로 인가되는 데이터(DQ0_RD<0:1> ~ DQ7_RD<0:1>, DQ0_FD<0:1> ~ DQ7_FD<0:1>)를 처리하기 위한 상위 데이터 매핑부(520)와 상위 제어신호 생성부(420)의 불필요한 구동을 억제함으로써, 이로 인한 전류소모를 본 발명에서는 줄일 수 있다.

한편, 도면에는 도시되지 않았으나, 16개의 데이터핀을 통해 데이터가 인가되는 경우, 데이터핀-설정신호(X16B)가 논리레벨 'L'로 활성화된다. 이어, 선택부(300)는 데이터핀-설정신호(X16B)의 논리레벨 'L'로 활성화에 응답하여 순서정보신호(SOSEBWT<0:3>)를 상위-순서정보신호(SOSEBWT_U<0:3>)와 하위-순서정보신호(SOSEBWT_L<0:3>)를 활성화한다. 이어, 상위 및 하위 제어신호생성부(420, 440)가 모두 활성화되어 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭(DINCLK)에 동기시켜 출력한다. 그리고, 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 상위 및 하위 데이터 매핑부(520, 540)가 액티브되어, 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로 벌 라인(GIO_Q0<0:3> ~ GIO_Q15<0:3>)에 인가한다. 즉, 16개의 데이터핀이 모두 사용되는 경우에는, 이를 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 매핑하기 위한 매핑부가 모두 액티브되도록 한다.

이와 같이 X Address 13번이 Low이면 UDQ만 쓰므로 동작하지 않는 LDQ의 DINSTB에 입력되는 SOSEbWT를 Low Level로 고정시켜주고, X Address 13번이 High 이면 LDQ만 쓰므로 동작하지 않는 UDQ의 DINSTB에 입력되는 SOSEBWT를 Low 고정시켜서 전류소모를 줄이도록 하는 것이 본 발명의 원리이다.

그러므로, 전술한 본 발명에 따른 반도체메모리소자는 사용자의 데이터핀 수의 설정에 따라, 즉, 특히, X4, X8, X16모드에 따라 사용되는 데이터핀을 통해 인가되는 데이터를 글로벌 라인에 매핑하기 위한 데이터 매핑부와 이를 구동 제어하기 위한 제어신호 생성부를 구동한다. 이렇게 구동되는 데이터 매핑부와 제어신호 생성부의 구분은 어드레스 13번과 어드레스-설정신호를 인가받는 선택부를 통해 이뤄진다. 이와 같이, 사용되는 데이터 핀의 수에 따라, 구동되는 블록의 수를 조절함으로써, 종래 모든 블록이 구동되어 발생하던 불필요한 전력소모를 줄일 수 있다.

한편, 전술한 본 발명은 저전력용 장치 뿐만 아니라, 메인 메모리에도 적용 가능하며, 동일한 전력소모 감소라는 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 사용되는 데이터 핀의 수에 따라, 구동되는 블록의 수를 조절함으로써, 종래 모든 블록이 구동되어 발생하던 불필요한 전력소모를 줄일 수 있다.

Claims

복수의 순서-제어신호에 따라 복수의 병렬-데이터를 해당 글로벌 라인에 인가하기 위한 상위 및 하위 데이터 매핑수단; 및

제1 및 제2 시작어드레스-정보신호와, 시퀀셜-인터리브신호를 인가받아 상기 상위 또는 하위 데이터 매핑수단에 상기 복수의 순서-제어신호를 인가하되, 데이터핀-설정신호와 어드레스-정보신호에 따라 상기 상위 또는 하위 데이터 매핑수단에 선택적으로 상기 복수의 순서-제어신호를 인가하기 위한 순서 제어수단

을 구비하는 반도체메모리소자.
제1항에 있어서,

상기 순서 제어수단은,

상기 제1 및 제2 시작어드레스-정보신호를 디코딩하여 복수의 순서정보신호를 생성하기 위한 디코딩부와,

복수의 상위 및 하위-순서정보신호와 상기 시퀀셜-인터리브신호와 내부클럭을 인가받아 상기 복수의 순서-제어신호를 생성하기 위한 상위 및 하위 제어신호 생성부와,

상기 어드레스-정보신호와 상기 데이터핀-설정신호에 응답하여, 상기 복수의 순서정보신호를 상기 복수의 상위 또는 하위-순서정보신호로 상기 상위 또는 하위 제어신호 생성부에 공급하기 위한 선택부를 구비하는 것을 특징으로 하는 반도체메모리소자.
제2항에 있어서,

상기 선택부는,

상기 어드레스-정보신호와 상기 데이터핀-설정신호에 응답하여 상기 복수의 순서정보신호를 상기 복수의 상위-순서정보신호로 출력하기 위한 제1 선택부와,

상기 어드레스-정보신호와 반전된 데이터핀-설정신호에 응답하여 상기 복수의 순서정보신호를 상기 복수의 하위-순서정보신호로 출력하기 위한 제2 선택부를 포함하는 것

을 특징으로 하는 반도체메모리소자.
제3항에 있어서,

상기 제1 선택부는,

상기 어드레스-정보신호와 상기 데이터핀-설정신호를 인가받아 상위-출력제어신호를 생성하기 위한 제1 출력 제어부와, 상기 상위-출력제어신호에 응답하여 상기 복수의 순서정보신호를 상기 복수의 상위-순서정보신호로 출력하기 위한 제1 출력부를 포함하며,

상기 제2 선택부는,

상기 어드레스-정보신호와 상기 데이터핀-설정신호를 인가받아 하위-출력제어신호를 생성하기 위한 제2 출력 제어부와, 상기 하위-출력제어신호에 응답하여 상기 복수의 순서정보신호를 상기 복수의 하위-순서정보신호로 출력하기 위한 제2 출력부를 포함하는 것을 특징으로 하는 반도체메모리소자.
제4항에 있어서,

상기 제1 출력 제어부는,

상기 어드레스-정보신호와 상기 데이터핀-설정신호를 입력으로 가져 상기 상위-출력제어신호로 출력하기 위한 제1 낸드게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
제5항에 있어서,

상기 제1 출력부는,

상기 복수의 순서정보신호 중 하나와 상기 상위-출력제어신호를 입력으로 하는 복수의 낸드게이트와,

상기 복수의 낸드게이트의 출력신호 각각을 반전시켜 상기 복수의 상위-순서정보신호로 출력하기 위한 복수의 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제4항에 있어서,

상기 제2 출력 제어부는,

상기 데이터핀-설정신호를 반전시키기 위한 제1 인버터와,

상기 어드레스-정보신호와 상기 제1 인버터의 출력신호를 입력으로 하여 상기 하위-출력제어신호로 출력하기 위한 제2 낸드게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
제7항에 있어서,

상기 제2 출력부는,

상기 복수의 순서정보신호 중 하나와 상기 하위-출력제어신호를 입력으로 하는 복수의 낸드게이트와,

상기 복수의 낸드게이트의 출력신호 각각을 반전시켜 상기 복수의 하위-순서정보신호로 출력하기 위한 복수의 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제8항에 있어서,

상기 데이터핀-설정신호가 논리레벨 'L'로 활성화되면, 상기 어드레스-정보신호의 논리레벨과 관계없이 16개의 데이터핀을 통해 데이터가 인가되고,

상기 데이터핀-설정신호가 논리레벨 'H'로 비활성화되고, 상기 어드레스-정보신호가 논리레벨 'H'를 갖는 경우에는 8개의 데이터핀을 통해,

상기 데이터핀-설정신호가 논리레벨 'H'로 비활성화되고, 상기 어드레스-정보신호가 논리레벨 'L'를 갖는 경우에는 4개의 데이터핀을 통해 데이터가 입출력되는 것을 특징으로 하는 반도체메모리소자.