JP4050548B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性メモリ部とそのバッファ部を有する半導体記憶装置、特に不揮発性メモリ部とバッファ部を利用したインタリーブ動作による高速アクセス化に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【0002】
【従来の技術】
特開平11−85609号公報には、不揮発性メモリ部とそのバッファ部を有するフラッシュメモリについて記載がある。これによれば、メモリ部は8ビット又は16ビット単位でしかリード・ライトできないのに対し、ホスト装置とは512バイトのような単数もしくは複数セクタ単位でデータのやり取りを行なう必要があるため、バッファ部を設け、このバッファ部をフラッシュメモリに対する消去、書き込み、読み出し等のコマンドを実行するときに暗黙的に利用する。
【0003】
特開2001−28428号公報及び公開されていない特願2001−391229号出願にはフラッシュメモリの素子分離にアシストゲート(AG)を用いたフラッシュメモリについて記載がある。 フラッシュメモリセルの素子分離にアシストゲート(AG)を用いると、ソースとドレインを共通化することができる。この場合、書き込み動作や読み出し動作でソースとドレインの位置を適宜入れ替えるため、メモリセルのワード線を共有して多数並設されたメモリセルに対して動作対象は少なくとも1個置きとすることが必要になる。要するに、隣接するメモリセルはソース・ドレインに接続されるソース線・ビット線を共有するから、隣同士を並列動作させると誤動作を生じてしまうからである。したがって、ワード線を共有する上述のようなフラッシュメモリセルに対する書き込みや読み出し動作は、偶数番目のフラッシュメモリセルと奇数番目のフラッシュメモリセルとで別々に行なわなければならない。
【0004】
【発明が解決しようとする課題】
この点について本発明者が検討したところ以下の問題点を見出した。連続的に書き込みや読み出しを行なう場合に、1本のワード線に接続するメモリセルに対して、偶数番目のメモリセルの記憶情報をメモリ部からバッファ部に読み出し、バッファ部の情報を外部に出力する動作を行ない、その後、奇数番目のメモリセルの記憶情報をメモリ部からバッファ部に読み出し、バッファ部の情報を外部に出力する動作を行なうことになる。ワード線1本分の記憶情報を一時的に蓄えることができるバッファ部があって、偶数番目と奇数番目で動作を完全に分けなければならない。書き込み動作の場合も事情は全く同じで、それは、アクセス動作の高速化を妨げる原因になる。この問題点は、4値のフラッシュメモリにおける偶数番目と奇数番目のメモリセルに対するアクセスの分離という事情に起因するだけでなく、2値のフラッシュメモリにおけるメモリセルの選択規模とバッファ部の記憶容量との制約事情からも全く同じ問題を生ずる。
【0005】
本発明の目的は、不揮発性メモリ部に対する書き込み及び読み出しアクセスの高速化を実現できる半導体記憶装置を提供することにある。
【0006】
本発明の更に別の目的は、外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる半導体記憶装置を提供することにある。
【0007】
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
〔1〕《アクセス単位の2倍のバッファサイズ》第1の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を夫々格納可能な2個のバッファ部とを有する。前記制御部は、アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。不揮発性メモリ部は例えばフラッシュメモリ部により構成される。
【0010】
上記より、読み出し動作では不揮発性メモリ部から読み出したデータを一方のバッファ部に転送する動作と、先に他方のバッファ部に転送されている読み出しデータを外部に出力する動作とが並列化されるから、不揮発性メモリ部から読み出したデータをバッファ部に転送してそのデータを当該バッファ部から外部に出力する直列的な動作を順番に行なう場合に比べて読み出し動作の高速化が実現される。書き込み動作の場合も同様であり、書き込みデータを外部から一方のバッファ部に転送する動作と、既に他方データバッファ部に転送されている書き込みデータを不揮発性メモリ部に転送する動作とが並列化されるから、書き込みデータを外部からバッファ部に転送してその書き込みデータを不揮発性メモリ部に転送する直列的な動作を順番に行なう場合に比べて書き込み動作の高速化が実現される。
【0011】
本発明の具体的な態様として、不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、前記複数のメモリセルは所定数毎にワード線を共有し、前記制御部は、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にする。例えばワード線を共有するメモリセルに対して偶数番目のメモリセルと奇数番目のメモリセルを別々に書き込みアクセス動作及び読み出しアクセス動作の対象とする。
【0012】
このとき、前記制御部は、読み出しアクセス動作の指示に応答して、前記複数の不揮発性メモリ部を並列にデータ読み出し動作させて夫々の不揮発性メモリ部に対応する一方のバッファ部に読み出しデータを並列転送させる動作と、他方のバッファ部を順次選択してそれら保有する読み出しデータを外部に出力させる動作とを並列化可能である。また、前記制御部は、書き込みアクセス動作の指示に応答して、一方のバッファ部を順次選択して外部からの書き込みデータを転送する動作と、前記複数のバッファ部から対応する不揮発性メモリ部に並列に書き込みデータを転送して書き込む動作とを並列化可能である。
【0013】
〔2〕《アクセス単位に等しいバッファサイズ》第2の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な1個のバッファ部とを有する。前記制御部は、アクセス対象に指示された一のメモリバンクの動作に当該一と他の2個のメモリバンクのバッファ部を利用可能とし、一のメモリバンクのアクセス時、当該一のメモリバンクのバッファ部は不揮発性メモリ部又は外部との間でデータ転送を行ない、これに並行して前記他のメモリバンクのバッファ部は当該一のメモリバンクの不揮発性メモリ部又は外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。
【0014】
上記より、複数ページにわたる読み出しデータを読み出しアクセスするとき、不揮発性メモリ部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されているデータの外部出力動作とが並列化される。また、複数ページにわたる書き込みデータを書き込みアクセスするとき、外部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されている書き込みデータを不揮発性メモリ部へ転送する動作とが並列化される。したがって、書き込み及び読み出しアクセスの高速化を実現することができる。
【0015】
本発明の具体的な態様として、前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で2連続とするのがよい。
【0016】
〔3〕《アクセス単位に等しいバッファサイズ》第3の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な1個のバッファ部とを有する。前記制御部は、アクセス動作の指示に応答して、一のメモリバンクのバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して他のメモリバンクのバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。
【0017】
上記より、複数ページにわたる読み出しデータを読み出しアクセスするとき、不揮発性メモリ部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されているデータの外部出力動作とが並列化される。また、複数ページにわたる書き込みデータを書き込みアクセスすとき、外部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されている書き込みデータを不揮発性メモリ部へ転送する動作とが並列化される。したがって、書き込み及び読み出しアクセスの高速化を実現することができる。
【0018】
本発明の具体的な態様として、前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で非連続とするのがよい。
【0019】
【発明の実施の形態】
本発明に係る半導体記憶装置の一例であるフラッシュメモリにおけるメモリセルアレイの構成を最初に説明する。
【0020】
図9にはフラッシュメモリセルの断面構造が例示される。これに示される不揮発性メモリセルMCは、半導体領域(ウェル領域)100上に、ソース電極108、ドレイン電極109及びチャネル領域が形成され、ソース電極108寄りがアシストMOSトランジスタ部Qaとして構成され、ドレイン電極109寄りがメモリMOSトランジスタ部Qmとして構成される。アシストMOSトランジスタ部Qaはチャネル領域上にゲート酸化膜104を介してアシストゲート106を有する。メモリMOSトランジスタ部Qmはチャネル領域上にゲート酸化膜102を介してフローティングゲート107とコントロールゲートとしてのメモリゲート電極103を有する。
【0021】
図10にはフラッシュメモリセルアレイ(単にメモリセルアレイとも称する)が例示される。代表的に示された不揮発性メモリセルMC11〜MC14、MCn1〜MCn4がマトリクス配置され、同一行に配置された不揮発性メモリセルMC11〜MC14のメモリゲート電極103にワード線WL1が接続され、同一行に配置された不揮発性メモリセルMCn1〜MCn4のメモリゲート電極103にワード線WLnが接続される。同一行の不揮発性メモリセルMC11〜MC14は隣接するもの同士がソース電極108とドレイン電極109を介して直列接続され、同様に同一行の不揮発性メモリセルMCn1〜MCn4は隣接するもの同士がソース電極108とドレイン電極109を介して直列接続され、それら直列接続ノードには列単位でデータ線DL1、DL2,DL3,DL4,DL5が接続される。
【0022】
前記データ線DL1〜DL5の一端にはメモリセルのソース選択MOSトランジスタQS0,QS1が設けられ、他端にはメモリセルのドレイン選択MOSトランジスタQD0、QD1が設けられる。前記MOSトランジスタQS0は奇数番目のメモリセルMC11,MC13,MCn1,MCn3のソース電極108を対応するビット線BL1,BL2、…に個別接続し、前記MOSトランジスタQS1は偶数番目のメモリセルMC12,MC14,MCn2,MCn4のソース電極108を対応するビット線BL1,BL2、…に個別接続し、それらMOSトランジスタQS0,QS1は書き込み/読み出し動作において制御信号SS0,SS1により択一的にオン動作される。前記MOSトランジスタQD0は奇数番目のメモリセルMC11,MC13,MCn1,MCn3のドレイン電極109をコモンデータ線CDLに共通接続し、前記MOSトランジスタQD1は偶数番目のメモリセルMC12,MC14,MCn2,MCn4のドレイン電極109をコモンデータ線CDLに共通接続、それらMOSトランジスタQD0,QD1は書き込み/読み出し動作において制御信号SD0,SD1により択一的にオン動作される。
【0023】
奇数番目のメモリセルMC11,MC13,MCn1,MCn3のアシストゲート106は制御信号AG0でスイッチ制御され、偶数番目のメモリセルMC12,MC14,MCn2,MCn4のアシストゲート106は制御信号AG1でスイッチ制御され、書き込み/読み出し動作において何れか一方がオン動作される。尚、フラッシュメモリセルアレイは実際には大規模であるがここでは簡単のために一部の構成を例示している。
【0024】
前不揮発性メモリセルの記憶データはフローティングゲート107に蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値分布と呼ぶ。例えば、この例では不揮発性メモリセルは1個で2ビットの情報記憶を行い、記憶情報の“01,00,10,11”データに対応する4種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、第4閾値電圧(Vth4)状態としての消去状態(“11”)、第1閾値電圧(Vth1)状態としての第1の書き込み状態(“10”)、第2閾値電圧(Vth2)状態としての第2の書き込み状態(“00”)、第3閾値電圧(Vth3)状態としての第3の書き込み状態(“01”)の中から選ばれる。特に制限されないが、閾値電圧は、Vth4<Vth1<Vth2<Vth3の関係を有する。全部で4通りの情報記憶状態は、2ビットのデータによって決定される状態とされる。上記メモリ閾値分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込み電圧を相互に異なる3種類の電圧に設定し、これらの3種類の電圧を順次切り替えて、3回に分けて書き込み動作を行なう。
【0025】
先ず、メモリセルに対する消去動作は図9に例示されるようにワード線(メモリゲート電極)WLnに−16Vを印加し、アシストゲート106に2Vを印加し、ソース電極108、ドレイン電極109及びウェル領域100に0Vを印加してFNトンネルによりフローティングゲート107からウェル領域100に電子を放出させることで行なう。消去動作はメモリセルの偶数番目と奇数番目に拘わりなくワード線単位で行なうことができる。
【0026】
書き込み動作は、図11のように選択されたワード線を共有するメモリセルの内の奇数番目のメモリセルを対象とする奇数番目書き込み動作と、図12のように選択されたワード線を共有するメモリセルの内の偶数番目のメモリセルを対象とする偶数番目書き込み動作とに分けられる。
【0027】
奇数番目書き込み動作では図11に示されるように、選択レベルの制御信号SS0,SD0,AG0によって奇数番目のメモリセルMC11,MC13,MCn1,MCn3のソース電極108をビット線BL1,BL2に、ドレイン電極109をコモンデータ線CDLに接続する。偶数番目書き込み動作では図12に示されるように、選択レベルの制御信号SS1,SD1,AG1によって偶数番目のメモリセルMC12,MC14,MCn2,MCn4のソース電極108をビット線BL1,BL2に、ドレイン電極109をコモンデータ線CDLに接続する。例えば、図11において、ワード線WL1に書込み選択電圧、例えば15Vが印加され、コモンデータ線CDLには5Vが印加され、書き込み選択のビット線には0V、書き込み非選択のビット線には0.8Vが印加される。このとき、制御信号AG0,AG1の選択レベルは前記非選択ビット線の電圧0.8Vよりも低い電圧例えば0.6Vにされる。したがって、書き込み選択メモリセルではアシストMOSトランジスタ部Qaがオン状態になってドレイン電流が流れ、これによってアシストMOSトランジスタ部QaとメモリMOSトランジスタ部との境界部分でホットエレクトロンが発生し、これがフローティングゲートに注入されて閾値電圧に変化を生ずる。書き込み非選択メモリセルではアシストMOSトランジスタ部Qaがオフ状態のままなのでホットエレクトロンが発生せず書き込みが阻止される。
【0028】
前記3種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。ビット線に0Vを印加するか、0.8Vを印加するかは、後述のセンスラッチ回路SLにラッチさせる書き込み制御情報の論理値で決定される。例えばセンスラッチ回路SLのラッチデータが論理値“1”で書き込み非選択、論理値“0”で書き込み選択となるように制御される。書き込み動作時にセンスラッチSLに“1”または“0”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御部CNTがバッファメモリ上の書き込みデータに従って決定する。
【0029】
記憶情報の読み出しは、ワード線に印加するワード線選択レベルとしての電圧を、3種類設定し、3種類のワード線選択レベルを順次変更しながら最大3回の読出し動作を行い、個々の読み出し動作でメモリセルから読み出される2値(1ビット)の値に基づいて2ビットの記憶情報を判定する。
【0030】
読み出し動作においても、図13のように選択されたワード線を共有するメモリセルの内の奇数番目のメモリセルMC11,MC13,MCn1,MCn3を対象とする奇数番目読み出し動作と、図14のように選択されたワード線を共有するメモリセルの内の偶数番目のメモリセルMC12,MC14,MCn2,MCn4を対象とする偶数番目読み出し動作とに分けられる。
【0031】
奇数番目読み出し動作では図13に示されるように、選択レベルの制御信号SS1,SD1,AG0によって奇数番目のメモリセルMC11,MC13,MCn1,MCn3のドレイン電極109をビット線BL1,BL2に、ソース電極をコモンデータ線CDLに接続する。偶数番目読み出し動作では図14に示されるように、選択レベルの制御信号SS0,SD0,AG1によって偶数番目のメモリセルMC12,MC14,MCn2,MCn4のドレイン電極109をビット線BL1,BL2に、ソース電極108をコモンデータ線CDLに接続する。例えば、図13において、ワード線WL1に読み出し選択電圧、例えば1.5V〜3.5Vが印加され、コモンデータ線CDLには0Vが印加され、ビット線は0.8Vにプリチャージされる。このとき、ワード線選択レベルがメモリセルの閾値電圧に対して高ければドレイン電流が流れる。ドレイン電流の変化はビット線BL1,BL2に設けられたセンスアンプで検出する。
【0032】
このように、上記不揮発性メモリセルとメモリセルアレイの構成を採用する場合には、書き込み及び読み出し動作はワード線を共有するメモリセルに対して奇数番目と偶数番目で別々に行なうことが必要である。消去はワード線単位で行なうことができる。
【0033】
図15には本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成が示される。同図に示されるフラッシュメモリ1は、特に制限されないが、公知のMOS集積回路製造方法によって単結晶シリコンのような1個の半導体基板(チップ)に形成される。
【0034】
フラッシュメモリ1は、例えば4個のメモリバンクBNK0〜BNK3と制御部CNTを有する。前記メモリバンクBNK0〜BNK3は、不揮発性メモリ部としてのフラッシュメモリアレイFARY0〜FARY3と、バッファ部としてのバッファメモリBMRY0〜BMRY3とを有する。一つのフラッシュメモリアレイに対応してバッファメモリは左右に2分割されて配置される。便宜上右側のバッファメモリにはサフィックス(R)を付し、左側のバッファメモリにはサフィックス(L)を付す。
【0035】
フラッシュメモリ1の外部入出力端子i/o0〜i/o7は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。フラッシュメモリ1は外部制御信号例えばストローブ信号として、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、チップイネーブル信号CEb、リードイネーブル信号REb、ライトイネーブル信号WEbを入力し、レディー・ビジー信号R/Bbを出力する。前記チップイネーブル信号CEbはフラッシュメモリ1にチップ選択状態を示し、リードイネーブル信号REbは外部入出力端子i/o0〜i/o7からのリード動作を指示し、ライトイネーブル信号WEbは外部入出力端子i/o0〜i/o7からのライト動作を指示する。コマンドラッチイネーブル信号CLEは外部から外部入出力端子i/o0〜i/o7にコマンドが供給されることを意味し、アドレスラッチイネーブル信号ALEは外部から外部入出力端子i/o0〜i/o7にアドレス信号が供給されることを意味する。前記レディー・ビジー信号R/BbはフラッシュメモリアレイFARY0〜FARY3の何れかに対して消去、書き込み、又は読み出し動作中であること(ビジー状態)をローレベル(L)によって示す。フラッシュメモリアレイ(FARY0〜FARY3)毎に対するビジー状態またはレディー状態はステータス情報を読み出すことによって外部から認識可能にされている。
【0036】
前記制御部CNTは、前記ストローブ信号の状態に応じて外部との信号インタフェース機能などを制御し、また、入力されたコマンドに従って内部動作を制御する。
【0037】
前記それぞれのフラッシュメモリアレイFARY0〜FARY3は、マトリクス配置された多数の不揮発性メモリセルを有する。この不揮発性メモリセルは、特に制限されないが、図9で説明したフラッシュメモリセルとされる。図15では1個の不揮発性メモリセルMCと1本のデータ線DLが代表的に図示され、データ線DLの一端は図示を省略するセレクタ等を介してスタティックラッチ回路で構成されるセンスランチSLが接続される。
【0038】
図15のフラッシュメモリ1では記憶情報の512バイトを1セクタと呼ぶ。書き込みおよび読み出しの情報記憶単位は2048バイト(=4セクタ)であり、この単位を1ページと呼ぶ。1024バイトを1キロバイトとも記す。1ページはページアドレスで指定される。フラッシュメモリはフィールド素子分離のため、消去の情報記憶単位は書き込み単位の2倍(=4096バイト)とされ、これを1ブロックと呼ぶ。消去モードにおける偶数ページアドレスの指定がブロックの指定とされる。
【0039】
前述の通り、フラッシュメモリ1において不揮発性メモリセルは1個で2ビットの情報記憶を行なう。これに従って、各フラッシュメモリアレイFARY0〜FARY3において、ワード線1本に2048バイト個の不揮発性メモリセルが接続され、ページアドレス情報は対応するワード線1本に接続する偶数番目又は奇数番目の1024バイト個のメモリセルを指定し、ページアドレス情報で指定された1024バイト個のメモリセルに一対一対応するように1024バイト個のセンスラッチSLが並設される。ページアドレス情報はメモリバンク全体の中でページアドレスを指定し、その最下位ビットはページアドレスの偶数または奇数を指定し、その上位側はワード線を指定し、最上位2ビットはメモリバンクを指定する。ワード線の選択は図示を省略するワード線選択デコーダが行い、偶数ページまたは奇数ページ単位によるデータ線の選択は前記スイッチMOSトランジスタQS0,QS1,QD0,QD1等から成る図示を省略する偶奇データ線セレクタが行い、この偶奇データ線セレクタで選択された1024バイト本のデータ線DLが1024バイト個のセンスラッチSLに接続される。消去モードでは偶数ページアドレスがブロックアドレス(1ワード線2ページ分アドレス)とみなされる。
【0040】
前記フラッシュメモリアレイFARY0〜FARY3に対する消去、書き込み及び読み出しの制御は前記制御部CNTが行なう。この時のデータ線やワード線に対する電圧印加状態は前記図9〜図14で説明したようにされる。
【0041】
バッファメモリBMRY0〜BMRY3は、例えばSRAM(Static Random Access Memory)によって構成され、外部から外部入出力端子i/o0〜i/o7に2値で入力される書き込みデータ及び外部入出力端子i/o0〜i/o7から出力する2値の読み出しデータを一時的に保存する。メモリバンク毎にバッファメモリBMRY0〜BMRY3は左右に2分割されており、メモリバンク毎のバッファメモリBMRY0〜BMRY3は、例えば、左右夫々に、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい記憶容量を備える。例えば、フラッシュメモリ1の場合、書き込み情報単位および読み出し情報単位が1ページ(=2Kバイト)であるから、オンチップバッファとしてのそれぞれのバッファメモリBMRY0(L),BMRY0(R)〜BMRY3(L),BMRY3(R)は、2Kバイトの記憶容量を有する。バッファメモリBMRYi(L)又はBMRYi(R)は外部入出力端子i/o0〜i/o7とインタフェースされ、左側のバッファメモリBMRYi(L)はページアドレス情報が奇数ページであることき選択され、右側のバッファメモリBMRYi(R)はページアドレス情報が偶数ページアドレスを示すときに選択される。
【0042】
図16にはフラッシュメモリアレイFARY0〜FARY3、バッファメモリBMRY0(L),BMRY0(R)〜BMRY3(L),BMRY3(R)、及び入出力端子i/o0〜i/o7の接続関係が概略的に示されており、右側のバッファメモリBMRYi(R)又は左側のバッファメモリBMRYi(L)と出力端子i/o0〜i/o7との接続は概念的に示されるようにセレクタSEL(R)、SEL(L)によって択一的に選択される。
【0043】
前述の如く、バッファメモリBMRY0〜BMRY3は各メモリバンクに1組配置され、同一メモリバンクに配置されたバッファメモリは同一フラッシュメモリアレイに優先的に対応されて利用される。動作モードによっては優先的に対応されないバッファメモリを利用する場合もある。その制御はコマンドとアドレス信号に従って前記制御部CNTが制御する。
【0044】
フラッシュメモリアレイとバッファメモリとの間のデータ入出力は8ビット、または16ビット単位で行われる。フラッシュメモリアレイFARY0〜FARY3において8ビット単位のセンスラッチSLの選択は図示を省略するセンスラッチ選択回路で行なう。バッファメモリBMRY0〜BMRY3は8ビット単位でアクセス可能にされる。フラッシュメモリアレイFARY0〜FARY3とバッファメモリBMRY0〜BMRY3との間のデータ転送、並びにバッファメモリBMRY0〜BMRY3に対するアクセス制御は、外部から与えられるコマンド及びアクセスアドレス情報などに基づいて制御部CNTが行なう。
【0045】
《アクセス単位の2倍のバッファメモリサイズ》先ず、メモリバンクのバッファメモリサイズがアクセス単位の2倍である構成におけるインタリーブ動作について説明する。
【0046】
図1にはフラッシュメモリ1の4バンク並列インタリーブ読み出し動作形態が例示される。外部から4バンク並列インタリーブ読み出し動作が指示されると、フラッシュメモリアレイFARY0〜FARY3に対する読み出しは奇数ページと偶数ページで交互に4バンク並列で行われ、例えば図1では、読み出されたデータは偶数ページ用のバッファメモリBMRY0(R)〜BMRY3(R)に格納される。これに並行して、先に奇数ページ用のバッファメモリBMRY0(L)〜BMRY3(L)に格納されている読み出しデータが、バッファメモリ毎に順次外部に出力される。出力順序は図1において▲1▼▲2▼▲3▼▲4▼の順番とされる。図2には前インタリーブ読み出し動作の制御手順が例示される。この制御は前記制御部CNTが行なう。選択ページとは外部出力の選択ページであることを意味し、I/O出力とは外部出力を意味する。
【0047】
図3には前記4バンク並列インタリーブ読み出し動作のタイミングチャートが例示される。インタリーブ読み出しコマンドコードに続けてカラムアドレス及びローアドレスが入力される。カラムアドレスはページ内先頭アドレスとされ、ローアドレスはページアドレスの初期値とされる。制御部CNTはこのコマンドを解読することにより、各フラッシュメモリアレイのFARY0〜FARY3の選択ページアドレスに対する読み出しを行なって例えばバッファメモリBMRY0(L)〜BMRY3(L)に転送し、転送されたデータをバッファメモリBMRY0(L)〜BMRY3(L)から読み出す。この読み出しに並行して、各フラッシュメモリアレイFARY0〜FARY3の次のページアドレスに対する読み出しを行なって例えばバッファメモリBMRY0(R)〜BMRY3(R)に転送する。以下フラッシュメモリアレイの読み出しデータをバッファメモリに格納する動作と、バッファメモリの記憶情報を外部に出力する動作とが並列的に行われる。特に制限されないが、このインタリーブ動作は制御信号CEbにてチップ非選択にされるまで継続される。
【0048】
図4にはフラッシュメモリ1の4バンク並列インタリーブ読み出し動作と従来の読み出し動作との比較例が示される。フラッシュメモリアレイの読み出しデータをバッファメモリに格納する動作と、バッファメモリに記憶情報を外部に出力する動作との並列化により、従来に比べて読み出し動作時間を短縮することができる。
【0049】
図5にはフラッシュメモリ1の4バンク並列インタリーブ書き込み動作形態が例示される。外部から4バンク並列インタリーブ書き込み動作が指示されると、外部からの書き込みデータがページアドレスの偶数又は奇数アドレスに応じて順次バッファメモリ格納される。例えば図5では奇数ページのバッファメモリBMRY0(R)〜BMRY3(R)に格納される。格納の順序は図5において▲1▼▲2▼▲3▼▲4▼の順番とされる。これに並行して既に偶数ページのバッファメモリBMRY0(L)〜BMRY3(L)に既に格納されている書き込みデータをフラッシュメモリアレイFARY0〜FARY3に書き込みされる。書き込みは4個のフラッシュメモリアレイFARY0〜FARY3に対して並列に行われる。図6には前記インタリーブ書き込み動作の制御手順が例示される。この制御は前記制御部CNTが行なう。選択ページとは外部からの書き込みデータ入力の選択ページであることを意味する。
【0050】
図7には前記4バンク並列インタリーブ書き込み動作のタイミングチャートが例示される。インタリーブ書込みコマンドコードに続けてカラムアドレス及びローアドレスが入力され、その後に、メモリバンクBNK0の書き込みデータと書き込み待機コマンド、メモリバンクBNK1の書き込みデータと書き込み待機コマンド、メモリバンクBNK2の書き込みデータと書き込み待機コマンド、及びメモリバンクBNK3の書き込みデータと書き込み開始コマンドが入力される。順次外部から入力される書込みデータは偶数ページのバッファメモリBMRY0(L)〜BMRY3(L)又は奇数ページのバッファメモリBMRY0(R)〜BMRY3(R)の一方に格納される。書き込み開始コマンドを受取ることにより、前記各メモリバンクBNK0〜BNK3で一方のバッファメモリBMRYに格納されている書込みデータを4バンク並列に対応するフラッシュメモリアレイFARY0〜FARY3に書き込む。フラッシュメモリアレイFARY0〜FARY3への書き込みに並行して、偶数ページのバッファメモリBMRY0(L)〜BMRY3(L)又は奇数ページのバッファメモリBMRY0(R)〜BMRY3(R)の他方には、前記と同じように、次のページアドレスの書き込みデータが順次直列的に格納される。以下同様にして、書き込みデータを外部からバッファメモリに格納する動作と、バッファメモリに格納した書き込みデータをフラッシュメモリアレイに書き込む動作とが並列的に行われる。特に制限されないが、このインタリーブ動作は制御信号CEbにてチップ非選択にされるまで継続される。
【0051】
図8にはフラッシュメモリ1の4バンク並列インタリーブ書き込み動作と従来の書き込み動作との比較例が示される。書き込みデータを外部からバッファメモリに格納する動作と、バッファメモリに格納した書き込みデータをフラッシュメモリアレイに書き込む動作との並列化により、従来に比べて書き込み動作時間を短縮することができる。
【0052】
《アクセス単位と同じバッファメモリサイズ》次に、メモリバンクのバッファメモリサイズがアクセス単位に等しい構成におけるインタリーブ動作について説明する。要するに、夫々のバッファメモリBMRY0〜BMRY3の記憶容量が上記の半分とされる場合である。
【0053】
この場合には、図15のフラッシュメモリ1において、メモリバンク毎のバッファメモリBMRY0〜BMRY3は、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい記憶容量を備える。例えば、フラッシュメモリ1に適用する場合、書き込み情報単位および読み出し情報単位が1ページ(=2Kバイト)であるから、オンチップバッファとしてのそれぞれのバッファメモリBMRY0〜BMRY3は2Kバイトの記憶容量を有する。換言すれば、左右に分割された夫々のバッファメモリBMRYi(L)、BMRYi(R)は1Kバイトの記憶容量を有する。
【0054】
図17にはフラッシュメモリアレイFARY0〜FARY3、バッファメモリBMRY0(L),BMRY0(R)〜BMRY3(L),BMRY3(R)、及び入出力端子i/o0〜i/o7の接続関係が概略的に示されている。フラッシュメモリ1に対する読み出し動作において、ページアドレス情報に基づいて選択されたフラッシュメモリアレイFARYiの記憶情報を一時的に保持するバッファメモリBMRYiは外部入出力端子i/o0〜i/o7とインタフェースされており、左側のバッファメモリアレイBMRYi(L)には、選択ページ内のカラムアドレスが偶数のデータが保持され、右側のバッファメモリBMRYi(R)には選択ページ内のカラムアドレスが奇数のデータが保持される。また、フラッシュメモリ1に対する書き込み動作において、外部入出力端子に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリBMRYiのうちの左側のバッファメモリBMRYi(L)にカラムアドレスが偶数のデータが一時的に保持され右側のバッファメモリBMRYi(R)にはカラムアドレスが奇数のデータが一時的に保持される。
【0055】
図18には4バンクで各バンク毎にアクセス単位(書き込み読み出しの単位)に等しい記憶容量の1個のバッファメモリを持つ場合におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例が示される。同図に例示されるように同一メモリバンクには連続ページアドレスはマッピングされない。4ページ置きにページアドレスがマッピングされる。
【0056】
図19には図18のページアドレスマッピングにおけるインタリーブ読み出し動作態様が例示される。動作▲1▼では、フラッシュメモリアレイFARY0,FARY1から記憶情報を読み出し、読み出した記憶情報をバッファメモリBMRY0、BMRY1に転送する。動作▲2▼では、先にバッファメモリBMRY0、BMRY1に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイFARY2,FARY3から記憶情報を読み出してその読み出し記憶情報をバッファメモリBMRY2、BMRY3に転送する。動作▲2▼における処理の並列化により読み出し動作の高速化が実現される。i/oからの外部出力は直列的に行われ、バッファメモリBMRY0、BMRY1の順番に行なわれる。
【0057】
図20には図18のページアドレスマッピングにおけるインタリーブ書き込み動作態様が例示される。動作▲1▼では、外部から書込みデータがバッファメモリBMRY0、BMRY1に入力される。i/oからの入力は直列的に行われ、バッファメモリBMRY0、BMRY1の順番に行なわれる。動作▲2▼では先にバッファメモリBMRY0、BMRY1に転送された書き込みデータをフラッシュメモリアレイFARY0,FARY1に書込む。これに並行して、次の書込みデータを外部からバッファメモリBMRY2、BMRY3に入力する。動作▲2▼における処理の並列化により書き込み動作の高速化が実現される。
【0058】
図21には2メモリバンクを一単位として各メモリバンク毎にアクセス単位(書き込み読み出しの単位)に等しい記憶容量の1個のバッファメモリを持つ場合におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例が示される。同図に例示されるように同一メモリバンクには連続ページアドレスをマッピングする。図15への適用を考慮する場合には、メモリバンクBNK0とBNK1を一単位とし、メモリバンクBNK2とBNK3を更に別の一単位とし、各単位で同様にアクセス動作させればよい。ここでは、理解を容易化するために一単位だけに着目してその構成及び作用を以下で説明する。
【0059】
図22には図21のページアドレスマッピングにおけるインタリーブ読み出し動作態様が例示される。動作▲1▼では、フラッシュメモリアレイFARY0から記憶情報を読み出し、読み出した記憶情報を同一メモリンバンクBNK0のバッファメモリBMRY0に転送する。動作▲2▼では、先にバッファメモリBMRY0に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイFARY0から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を隣のメモリバンクBNK1のバッファメモリBMRY1に転送する。動作▲3▼では、先にバッファメモリBMRY1に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイFARY1から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を隣のメモリバンクBNK0のバッファメモリBMRY0に転送する。動作▲4▼では、先にバッファメモリBMRY0に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイFARY1から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を同じメモリバンクBNK1のバッファメモリBMRY1に転送する。必要に応じて以下同様の処理を繰返す。夫々の動作▲2▼、▲3▼、▲4▼における処理の並列化により読み出し動作の高速化が実現される。特に図示はしないが、図15への適用を考慮して図21の2単位分の構成を並列させる場合には、i/oからの外部出力はページアドレスの若い順に直列的に行なえばよい。
【0060】
図23には図21のページアドレスマッピングにおけるインタリーブ書き込み動作態様が例示される。動作▲1▼では、外部から書込みデータがバッファメモリBMRY0に入力される。動作▲2▼では先にバッファメモリBMRY0に転送された書き込みデータをフラッシュメモリアレイFARY0に書込む。これに並行して、次の書込みデータを外部からバッファメモリBMRY1に入力する。動作▲3▼では先にバッファメモリBMRY1に転送された書き込みデータを隣のメモリバンクのフラッシュメモリアレイFARY0に書込む。これに並行して、次の書込みデータを外部からバッファメモリBMRY0に入力する。動作▲4▼では先にバッファメモリBMRY0に転送された書き込みデータを隣のメモリバンクのフラッシュメモリアレイFARY1に書込む。これに並行して、次の書込みデータを外部からバッファメモリBMRY1に入力する。必要に応じて以下同様の処理を繰返す。夫々の動作▲2▼、▲3▼、▲4▼における処理の並列化により書き込み動作の高速化が実現される。特に図示はしないが、図15への適用を考慮して図21の2単位分の構成を並列させる場合には、i/oからの外部入力はページアドレスの若い順に直列的に行なえばよい。
【0061】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【0062】
例えば、バッファメモリにはバイト単位アクセスを行なうSRAMを用いてページ単位のデータを直列的に転送するシリアル転送方式を採用しているが、フラッシュメモリアレイとの間ではページ単位のデータを内部転送可能なパラレル転送方式のデータラッチ回路を用いてもよい。
【0063】
バッファメモリのサイズは1バンク毎にnページ以上(n:1より大きな自然数)あってもよい。
【0064】
本発明は4値など多値フラッシュメモリだけではなく、2値フラッシュメモリにも適用可能である。また、多値フラッシュメモリの記憶形式は、記憶情報の値に応じて順次閾値電圧を相違させる構成に限定されず、メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情報記憶を行なう電荷トラップ膜(窒化シリコン膜)を利用するメモリセル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモリセル等のその他の記憶形式を採用する事も可能である。
【0065】
また本発明はアドレス/データ両方がマルチプレクスされてI/O端子に入力されるものだけではなく、アドレスを入力するためのアドレス端子を有するものであってもよい。アドレス端子から入力されたアドレスに従ってバッファメモリへのアクセス又はフラッシュメモリアレイへのアクセスの何れかを指定するコマンドを有するようにしてもよい。この場合バッファメモリ又はフラッシュメモリの何れへのアクセスであるかを指定する制御信号によりアクセスする先を決定するようにしてもよい。更にこの場合であってもフラッシュメモリからバッファメモリへのアクセスはページ単位に行い、バッファメモリへのアクセスはバイト単位に行なうようにすることが可能である。
【0066】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0067】
すなわち、不揮発性メモリ部に対する書き込み及び読み出しアクセスの高速化を実現することができる。
【0068】
外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる。
【図面の簡単な説明】
【図1】本発明の一例に係るフラッシュメモリの4バンク並列インタリーブ読み出し動作形態を例示する説明図である。
【図2】図1のインタリーブ読み出し動作の制御手順を例示するフローチャートである。
【図3】図1のインタリーブ読み出し動作のタイミングチャートである。
【図4】図1のインタリーブ読み出し動作と従来のインタリーブ読み出し動作との比較例を示す説明図である。
【図5】フラッシュメモリの4バンク並列インタリーブ書き込み動作形態を例示する説明図である。
【図6】図5のインタリーブ書き込み動作の制御手順を例示するフローチャートである。
【図7】図5のインタリーブ書き込み動作のタイミングチャートである。
【図8】図5のインタリーブ書き込み動作と従来のインタリーブ書き込み動作との比較例を示す説明図である。
【図9】フラッシュメモリセルのデバイス構造と消去動作の電圧印加情態を例示する縦断面図である。
【図10】フラッシュメモリセルアレイを例示する回路図である。
【図11】フラッシュメモリアレイにおける奇数番目メモリセルに対する書き込み動作の電圧印加状態を例示する回路図である。
【図12】フラッシュメモリアレイにおける偶数番目メモリセルに対する書き込み動作の電圧印加状態を例示する回路図である。
【図13】フラッシュメモリアレイにおける奇数番目メモリセルに対する読み出し動作の電圧印加状態を例示する回路図である。
【図14】フラッシュメモリアレイにおける偶数番目メモリセルに対する読み出し動作の電圧印加状態を例示する回路図である。
【図15】本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成を例示するブロック図である。
【図16】メモリバンクのバッファメモリサイズがアクセス単位の2倍である構成におけるフラッシュメモリアレイ、バッファメモリ及び入出力端子の接続関係を概略的に示す説明図である。
【図17】メモリバンクのバッファメモリサイズがアクセス単位に等しい構成におけるフラッシュメモリアレイ、バッファメモリ及び入出力端子の接続関係を概略的に示す説明図である。
【図18】4バンクで各バンク毎にアクセス単位に等しい1個のバッファメモリを持つメモリアレイ構成におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例を示す説明図である。
【図19】図18のページアドレスマッピングにおけるインタリーブ読み出し動作態様を例示する説明図である。
【図20】図18のページアドレスマッピングにおけるインタリーブ書き込み動作態様を例示する説明図である。
【図21】2メモリバンクを一単位として各メモリバンク毎にアクセス単位に等しい1個のバッファメモリを持つメモリアレイ構成におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例を示す説明図である。
【図22】図21のページアドレスマッピングにおけるインタリーブ読み出し動作態様を例示する説明図である。
【図23】図21のページアドレスマッピングにおけるインタリーブ書き込み動作態様を例示する説明図である。
【符号の説明】
1 フラッシュメモリ
BNK0〜BNK3 メモリバンク
FARY0〜FARY3 フラッシュメモリアレイ
BMRY0、BMRY0(L)、BMRY0(R) バッファメモリ
BMRY1、BMRY1(L)、BMRY1(R) バッファメモリ
BMRY2、BMRY2(L)、BMRY2(R) バッファメモリ
BMRY3、BMRY3(L)、BMRY3(R) バッファメモリ
CNT 制御部
MC、MCi1〜MCj4 メモリセル
WLm、WLn ワード線
DL1〜DL5 データ線
QS0、QS1 ソース選択MOSトランジスタ
QD0、QD1 ドレイン選択MOSトランジスタ
Claims (8)
- 複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を夫々格納可能な2個のバッファ部とを有し、
前記不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、
前記複数のメモリセルは所定数毎にワード線を共有し、
前記制御部は、アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能であり、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にするとともに、
前記制御部は、読み出しアクセス動作の指示に応答して、前記複数の不揮発性メモリ部を並列にデータ読み出し動作させて夫々の不揮発性メモリ部に対応する一方のバッファ部に読み出しデータを並列転送させる動作と、他方のバッファ部を順次選択してそれら保有する読み出しデータを外部に出力させる動作とを並列化可能であることを特徴とする半導体記憶装置。 - 前記制御部は、書き込みアクセス動作の指示に応答して、一方のバッファ部を順次選択して外部からの書き込みデータを転送する動作と、前記複数のバッファ部から対応する不揮発性メモリ部に並列に書き込みデータを転送して書き込む動作とを並列化可能であることを特徴とする請求項1記載の半導体記憶装置。
- 複数のメモリバンクと制御部を有し、前記複数のメモリバンクのそれぞれは記憶情報を書換え可能な不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な1個のバッファ部とを有し、
前記制御部は、アクセス対象に指示された一つのメモリバンクの動作に当該一つのメモリバンクの有するバッファ部と他の一つのメモリバンクの有するバッファ部を利用可能とし、前記アクセス対象に指定された一つのメモリバンクのアクセス時に、当該一つのメモリバンクのバッファ部は当該一つのメモリバンクの不揮発性メモリ部のアクセスにかかるデータを外部との間でデータ転送を行ない、これに並行して前記他のメモリバンクのバッファ部は当該一つのメモリバンクの不揮発性メモリ部との間でデータ転送を行なうインタリーブ動作の制御が可能であることを特徴とする半導体記憶装置。 - 前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で2連続されることを特徴とする請求項3記載の半導体記憶装置。
- 複数のメモリバンクと制御部を有し、前記複数のメモリバンクのそれぞれは記憶情報を書換え可能な不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な1個のバッファ部とを有し、
前記制御部は、アクセス動作の指示に応答して、一つのメモリバンクのバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して他のメモリバンクのバッファ部と外部との間で当該一つのメモリバンクへのアクセスにかかるデータのデータ転送を行なうインタリーブ動作の制御が可能であることを特徴とする半導体記憶装置。 - 前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で2連続されることを特徴とする請求項5記載の半導体記憶装置。
- 前記不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、
前記複数のメモリセルは所定数毎にワード線を共有し、
前記制御部は、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にすることを特徴とする請求項3又は5記載の半導体記憶装置。 - 前記不揮発性メモリ部はフラッシュメモリ部であることを特徴とする請求項1、3又は5に記載の半導体記憶装置。
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