JPH1185609A - 半導体記憶装置及びそのデータ管理方法 - Google Patents
半導体記憶装置及びそのデータ管理方法Info
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- JPH1185609A JPH1185609A JP24400297A JP24400297A JPH1185609A JP H1185609 A JPH1185609 A JP H1185609A JP 24400297 A JP24400297 A JP 24400297A JP 24400297 A JP24400297 A JP 24400297A JP H1185609 A JPH1185609 A JP H1185609A
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000000034 method Methods 0.000 title claims description 32
- 230000015654 memory Effects 0.000 claims abstract description 188
- 238000013523 data management Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000007726 management method Methods 0.000 description 63
- 238000010586 diagram Methods 0.000 description 6
- 229910017435 S2 In Inorganic materials 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
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-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 データ転送時のオーバヘッドを減少させて、
データ転送速度の低下を減少させることができる半導体
記憶装置及びそのデータ管理方法を得る。 【解決手段】 メモリ部６がクラスタ単位でデータ転送
を行うことができるＡＮＤ型のフラッシュメモリで形成
され、キャッシュメモリの働きをするバッファ部５とメ
モリ部６との間でのデータ転送をクラスタ単位で行うよ
うにした。
データ転送速度の低下を減少させることができる半導体
記憶装置及びそのデータ管理方法を得る。 【解決手段】 メモリ部６がクラスタ単位でデータ転送
を行うことができるＡＮＤ型のフラッシュメモリで形成
され、キャッシュメモリの働きをするバッファ部５とメ
モリ部６との間でのデータ転送をクラスタ単位で行うよ
うにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリを使
用した半導体記憶装置及びそのデータ管理方法に関し、
特に、フラッシュメモリ等の不揮発性メモリを使用した
半導体記憶装置及びそのデータ管理方法に関する。
用した半導体記憶装置及びそのデータ管理方法に関し、
特に、フラッシュメモリ等の不揮発性メモリを使用した
半導体記憶装置及びそのデータ管理方法に関する。
【０００２】
【従来の技術】従来、不揮発性メモリとしてフラッシュ
メモリがあり、該フラッシュメモリには、セクタ単位で
データの転送を行うものがあった。図１５は、フラッシ
ュメモリを使用した半導体記憶装置の従来例を示した概
略のブロック図である。図１５において、半導体記憶装
置１００は、入出力コントロール部１０１、ロジックコ
ントロール部１０２、制御部１０３、ＳＲＡＭ等の揮発
性メモリで構成されたバッファ部１０４及びフラッシュ
メモリ等の不揮発性メモリで構成されたメモリ部１０５
で形成されている。
メモリがあり、該フラッシュメモリには、セクタ単位で
データの転送を行うものがあった。図１５は、フラッシ
ュメモリを使用した半導体記憶装置の従来例を示した概
略のブロック図である。図１５において、半導体記憶装
置１００は、入出力コントロール部１０１、ロジックコ
ントロール部１０２、制御部１０３、ＳＲＡＭ等の揮発
性メモリで構成されたバッファ部１０４及びフラッシュ
メモリ等の不揮発性メモリで構成されたメモリ部１０５
で形成されている。
【０００３】入出力コントロール部１０１は、情報処理
機器等からなるホストシステム装置１１０と入出力バス
１０６を介してインタフェースを行い、ロジックコント
ロール部１０２は、ホストシステム装置１１０と入出力
バス１０６及び制御バス１０７を介してインタフェース
を行う。制御部１０３は、ホストシステム装置１１０か
らのコマンドに従って入出力コントロール部１０１、ロ
ジックコントロール部１０２、バッファ部１０４及びメ
モリ部１０５の制御を行う。入出力バス１０６は、アド
レスバス及びデータバスとして共有されるバスであり、
制御バス１０７は、ホストシステム装置１１０から各種
信号を入力するためのそれぞれの信号線と、半導体記憶
装置１００からデバイス状態を示す信号をホストシステ
ム装置１１０へ出力するための信号線とで形成されてい
る。
機器等からなるホストシステム装置１１０と入出力バス
１０６を介してインタフェースを行い、ロジックコント
ロール部１０２は、ホストシステム装置１１０と入出力
バス１０６及び制御バス１０７を介してインタフェース
を行う。制御部１０３は、ホストシステム装置１１０か
らのコマンドに従って入出力コントロール部１０１、ロ
ジックコントロール部１０２、バッファ部１０４及びメ
モリ部１０５の制御を行う。入出力バス１０６は、アド
レスバス及びデータバスとして共有されるバスであり、
制御バス１０７は、ホストシステム装置１１０から各種
信号を入力するためのそれぞれの信号線と、半導体記憶
装置１００からデバイス状態を示す信号をホストシステ
ム装置１１０へ出力するための信号線とで形成されてい
る。
【０００４】このような構成において、入出力コントロ
ール部１０１は、入出力バス１０６を介してホストシス
テム装置１１０から入力されたコマンドを制御部１０３
に、データをバッファ部１０４にそれぞれ出力する。ロ
ジックコントロール部１０２は、入出力バス１０６を介
して入力されたアドレスデータ、及び制御バス１０７を
介して入力された制御信号を制御部１０３に出力すると
共に、制御部１０３から入力されたデバイス状態を示す
信号を制御バス１０７を介してホストシステム装置１１
０に出力する。
ール部１０１は、入出力バス１０６を介してホストシス
テム装置１１０から入力されたコマンドを制御部１０３
に、データをバッファ部１０４にそれぞれ出力する。ロ
ジックコントロール部１０２は、入出力バス１０６を介
して入力されたアドレスデータ、及び制御バス１０７を
介して入力された制御信号を制御部１０３に出力すると
共に、制御部１０３から入力されたデバイス状態を示す
信号を制御バス１０７を介してホストシステム装置１１
０に出力する。
【０００５】制御部１０３は、ホストシステム装置１１
０からのメモリ部１０５に対するデータ読み出し又はデ
ータ書き込み等を指令するコマンドと、アドレスデータ
等の制御データに応じてメモリ部１０５を制御する。メ
モリ部１０５を構成するフラッシュメモリは、データを
８ビット又は１６ビット単位でしか書き込み又は読み出
しができないのに対して、ホストシステム装置１１０と
は５１２バイト単位でデータのやりとりを行う必要があ
るため、制御部１０３は、バッファ部１０４をキャッシ
ュメモリとして使用する。
０からのメモリ部１０５に対するデータ読み出し又はデ
ータ書き込み等を指令するコマンドと、アドレスデータ
等の制御データに応じてメモリ部１０５を制御する。メ
モリ部１０５を構成するフラッシュメモリは、データを
８ビット又は１６ビット単位でしか書き込み又は読み出
しができないのに対して、ホストシステム装置１１０と
は５１２バイト単位でデータのやりとりを行う必要があ
るため、制御部１０３は、バッファ部１０４をキャッシ
ュメモリとして使用する。
【０００６】
【発明が解決しようとする課題】ここで、メモリ部１０
５は、セクタ単位でデータの転送を行う、例えばＡＮＤ
型のフラッシュメモリで形成されている場合、ホストシ
ステム装置１１０との間で大容量データをセクタ単位で
データ転送したとき、１セクタごとのオーバヘッド、す
なわち１セクタごとにバッファ部１０４とメモリ部１０
５との間でデータの読み出し及び書き込みが行われるた
め、半導体記憶装置１００を使用したシステムとしての
データ転送速度が遅くなるという問題があった。
５は、セクタ単位でデータの転送を行う、例えばＡＮＤ
型のフラッシュメモリで形成されている場合、ホストシ
ステム装置１１０との間で大容量データをセクタ単位で
データ転送したとき、１セクタごとのオーバヘッド、す
なわち１セクタごとにバッファ部１０４とメモリ部１０
５との間でデータの読み出し及び書き込みが行われるた
め、半導体記憶装置１００を使用したシステムとしての
データ転送速度が遅くなるという問題があった。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、データ転送時のオーバヘッド
を減少させて、データ転送速度の低下を減少させること
ができる半導体記憶装置及びそのデータ管理方法を得る
ことを目的とする。
めになされたものであり、データ転送時のオーバヘッド
を減少させて、データ転送速度の低下を減少させること
ができる半導体記憶装置及びそのデータ管理方法を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、情報処理機器等からなるホストシステム装置
に使用される不揮発性メモリを用いた半導体記憶装置に
おいて、ホストシステム装置とのインタフェースを行う
インタフェース部と、クラスタ単位でデータ転送を行
う、複数の不揮発性メモリで構成されたメモリ部と、イ
ンタフェース部を介してホストシステム装置とメモリ部
との間で行われるデータ転送時にキャッシュメモリとし
て使用される、揮発性メモリで形成されたバッファ部
と、ホストシステム装置からの指令に従って上記メモリ
部及びバッファ部の制御を行う制御部とを備え、該制御
部は、バッファ部をメモリ部の１クラスタに対応させた
各セクタアドレスを設けて使用するものである。
憶装置は、情報処理機器等からなるホストシステム装置
に使用される不揮発性メモリを用いた半導体記憶装置に
おいて、ホストシステム装置とのインタフェースを行う
インタフェース部と、クラスタ単位でデータ転送を行
う、複数の不揮発性メモリで構成されたメモリ部と、イ
ンタフェース部を介してホストシステム装置とメモリ部
との間で行われるデータ転送時にキャッシュメモリとし
て使用される、揮発性メモリで形成されたバッファ部
と、ホストシステム装置からの指令に従って上記メモリ
部及びバッファ部の制御を行う制御部とを備え、該制御
部は、バッファ部をメモリ部の１クラスタに対応させた
各セクタアドレスを設けて使用するものである。
【０００９】また、この発明に係る半導体記憶装置は、
請求項１において、上記制御部は、メモリ部から所望の
データを読み出す場合、該所望のデータが格納されたメ
モリ部のクラスタを読み出して上記バッファ部に格納し
た後、バッファ部から上記所望のデータを読み出してホ
ストシステム装置に出力させるものである。
請求項１において、上記制御部は、メモリ部から所望の
データを読み出す場合、該所望のデータが格納されたメ
モリ部のクラスタを読み出して上記バッファ部に格納し
た後、バッファ部から上記所望のデータを読み出してホ
ストシステム装置に出力させるものである。
【００１０】また、この発明に係る半導体記憶装置は、
請求項１又は請求項２のいずれかにおいて、上記制御部
は、メモリ部の空き領域にデータを書き込む場合、ホス
トシステム装置から入力されたデータを、ホストシステ
ム装置から指定されたアドレスに対応させたバッファ部
のアドレスに格納した後、該バッファ部に形成されたク
ラスタを読み出して、ホストシステム装置から指定され
たメモリ部のクラスタに格納するものである。
請求項１又は請求項２のいずれかにおいて、上記制御部
は、メモリ部の空き領域にデータを書き込む場合、ホス
トシステム装置から入力されたデータを、ホストシステ
ム装置から指定されたアドレスに対応させたバッファ部
のアドレスに格納した後、該バッファ部に形成されたク
ラスタを読み出して、ホストシステム装置から指定され
たメモリ部のクラスタに格納するものである。
【００１１】また、この発明に係る半導体記憶装置は、
請求項１から請求項３のいずれかにおいて、上記制御部
は、メモリ部に格納されているデータを書き換える場
合、書き換えを行う所望のデータが格納されたメモリ部
のクラスタを読み出してバッファ部に格納すると共に読
み出したメモリ部のクラスタを消去し、ホストシステム
装置から指定されたメモリ部のアドレスに対応するバッ
ファ部のクラスタ内のデータを、ホストシステム装置か
ら入力されたデータに書き換えた後、該バッファ部に形
成されたクラスタを読み出して、上記消去したメモリ部
のクラスタに格納するものである。
請求項１から請求項３のいずれかにおいて、上記制御部
は、メモリ部に格納されているデータを書き換える場
合、書き換えを行う所望のデータが格納されたメモリ部
のクラスタを読み出してバッファ部に格納すると共に読
み出したメモリ部のクラスタを消去し、ホストシステム
装置から指定されたメモリ部のアドレスに対応するバッ
ファ部のクラスタ内のデータを、ホストシステム装置か
ら入力されたデータに書き換えた後、該バッファ部に形
成されたクラスタを読み出して、上記消去したメモリ部
のクラスタに格納するものである。
【００１２】また、この発明に係る半導体記憶装置は、
請求項１から請求項４のいずれかにおいて、上記バッフ
ァ部は、メモリ部の１クラスタ分のメモリ容量を有する
ものである。
請求項１から請求項４のいずれかにおいて、上記バッフ
ァ部は、メモリ部の１クラスタ分のメモリ容量を有する
ものである。
【００１３】また、この発明に係る半導体記憶装置は、
請求項１から請求項５のいずれかにおいて、上記メモリ
部は、ＡＮＤ型のフラッシュメモリで形成されるもので
ある。
請求項１から請求項５のいずれかにおいて、上記メモリ
部は、ＡＮＤ型のフラッシュメモリで形成されるもので
ある。
【００１４】また、この発明に係るデータ管理方法は、
クラスタ単位でデータ転送を行う複数の不揮発性メモリ
で構成されたメモリ部と、キャッシュメモリとして使用
する揮発性メモリで構成されたバッファ部とを備えた、
情報処理機器等からなるホストシステム装置に使用され
る半導体記憶装置におけるデータ管理方法において、メ
モリ部からのデータ読み出し時に、ホストシステム装置
から指定されたアドレスのデータが格納されたメモリ部
のクラスタを読み出し、該読み出したメモリ部のクラス
タを上記バッファ部に格納し、バッファ部からホストシ
ステム装置が指定した所望のデータを読み出してホスト
システム装置に出力するものである。
クラスタ単位でデータ転送を行う複数の不揮発性メモリ
で構成されたメモリ部と、キャッシュメモリとして使用
する揮発性メモリで構成されたバッファ部とを備えた、
情報処理機器等からなるホストシステム装置に使用され
る半導体記憶装置におけるデータ管理方法において、メ
モリ部からのデータ読み出し時に、ホストシステム装置
から指定されたアドレスのデータが格納されたメモリ部
のクラスタを読み出し、該読み出したメモリ部のクラス
タを上記バッファ部に格納し、バッファ部からホストシ
ステム装置が指定した所望のデータを読み出してホスト
システム装置に出力するものである。
【００１５】また、この発明に係るデータ管理方法は、
請求項７において、上記メモリ部の空き領域に対するデ
ータ書き込み時に、ホストシステム装置から入力された
データを、ホストシステム装置から指定されたアドレス
に対応させたバッファ部のアドレスに格納し、バッファ
部に形成されたクラスタを読み出し、該読み出したクラ
スタをホストシステム装置から指定されたメモリ部のク
ラスタに格納するものである。
請求項７において、上記メモリ部の空き領域に対するデ
ータ書き込み時に、ホストシステム装置から入力された
データを、ホストシステム装置から指定されたアドレス
に対応させたバッファ部のアドレスに格納し、バッファ
部に形成されたクラスタを読み出し、該読み出したクラ
スタをホストシステム装置から指定されたメモリ部のク
ラスタに格納するものである。
【００１６】また、この発明に係るデータ管理方法は、
請求項７又は請求項８のいずれかにおいて、上記メモリ
部に格納されているデータの書き換え時に、書き換えを
行う所望のデータが格納されたメモリ部のクラスタを読
み出し、該読み出したクラスタをバッファ部に格納し、
読み出したメモリ部のクラスタを消去し、ホストシステ
ム装置から指定されたメモリ部のアドレスに対応するバ
ッファ部のクラスタ内のデータを、ホストシステム装置
から入力されたデータに書き換え、バッファ部に形成さ
れたクラスタを読み出し、該読み出したバッファ部のク
ラスタを上記消去したメモリ部のクラスタに格納するも
のである。
請求項７又は請求項８のいずれかにおいて、上記メモリ
部に格納されているデータの書き換え時に、書き換えを
行う所望のデータが格納されたメモリ部のクラスタを読
み出し、該読み出したクラスタをバッファ部に格納し、
読み出したメモリ部のクラスタを消去し、ホストシステ
ム装置から指定されたメモリ部のアドレスに対応するバ
ッファ部のクラスタ内のデータを、ホストシステム装置
から入力されたデータに書き換え、バッファ部に形成さ
れたクラスタを読み出し、該読み出したバッファ部のク
ラスタを上記消去したメモリ部のクラスタに格納するも
のである。
【００１７】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体記憶装置の例を示した概略のブロック図である。
図１において、半導体記憶装置１は、入出力コントロー
ル部２、ロジックコントロール部３、制御部４、ＳＲＡ
Ｍ等の揮発性メモリで構成されたバッファ部５及びフラ
ッシュメモリ等の不揮発性メモリで構成されたメモリ部
６で形成されている。なお、入出力コントロール部２及
びロジックコントロール部３はインタフェース部をな
す。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体記憶装置の例を示した概略のブロック図である。
図１において、半導体記憶装置１は、入出力コントロー
ル部２、ロジックコントロール部３、制御部４、ＳＲＡ
Ｍ等の揮発性メモリで構成されたバッファ部５及びフラ
ッシュメモリ等の不揮発性メモリで構成されたメモリ部
６で形成されている。なお、入出力コントロール部２及
びロジックコントロール部３はインタフェース部をな
す。
【００１８】入出力コントロール部２は、入出力バス７
を介して情報処理機器等からなるホストシステム装置１
０に接続され、ロジックコントロール部３は、制御バス
８を介してホストシステム装置１０に接続されている。
入出力コントロール部２は、更に制御部４に接続される
と共にバッファ部５に接続され、ロジックコントロール
部３は、更に制御部４に接続されている。制御部４は、
バッファ部５及びメモリ部６に接続され、バッファ部５
は、更にメモリ部６に接続されている。
を介して情報処理機器等からなるホストシステム装置１
０に接続され、ロジックコントロール部３は、制御バス
８を介してホストシステム装置１０に接続されている。
入出力コントロール部２は、更に制御部４に接続される
と共にバッファ部５に接続され、ロジックコントロール
部３は、更に制御部４に接続されている。制御部４は、
バッファ部５及びメモリ部６に接続され、バッファ部５
は、更にメモリ部６に接続されている。
【００１９】入出力コントロール部２は、ホストシステ
ム装置１０と入出力バス７を介してインタフェースを行
い、ロジックコントロール部３は、ホストシステム装置
１０と入出力バス７及び制御バス８を介してインタフェ
ースを行う。制御部４は、ホストシステム装置１０から
のコマンドに従って入出力コントロール部２、ロジック
コントロール部３、バッファ部５及びメモリ部６の制御
を行う。
ム装置１０と入出力バス７を介してインタフェースを行
い、ロジックコントロール部３は、ホストシステム装置
１０と入出力バス７及び制御バス８を介してインタフェ
ースを行う。制御部４は、ホストシステム装置１０から
のコマンドに従って入出力コントロール部２、ロジック
コントロール部３、バッファ部５及びメモリ部６の制御
を行う。
【００２０】入出力バス７は、アドレスバス及びデータ
バスとして共有されるバスであり、制御バス８は、チッ
プセレクト信号ＣＳ＃、アウトプットイネーブル信号Ｏ
Ｅ＃、ライトイネーブル信号ＷＥ＃、リセット信号ＲＥ
Ｓ及びクロック信号ＣＬＫ等の各制御信号をホストシス
テム装置１０から入力するためのそれぞれの信号線と、
半導体記憶装置１がレディ状態であるか否かを示す状態
検出信号ＲＥＡＤＹを半導体記憶装置１からホストシス
テム装置１０へ出力するための信号線とで形成されてい
る。なお、各信号を示す符号の＃は、信号レベルの反転
を示すものであり、Ｌｏｗアクティブであることを示し
ている。
バスとして共有されるバスであり、制御バス８は、チッ
プセレクト信号ＣＳ＃、アウトプットイネーブル信号Ｏ
Ｅ＃、ライトイネーブル信号ＷＥ＃、リセット信号ＲＥ
Ｓ及びクロック信号ＣＬＫ等の各制御信号をホストシス
テム装置１０から入力するためのそれぞれの信号線と、
半導体記憶装置１がレディ状態であるか否かを示す状態
検出信号ＲＥＡＤＹを半導体記憶装置１からホストシス
テム装置１０へ出力するための信号線とで形成されてい
る。なお、各信号を示す符号の＃は、信号レベルの反転
を示すものであり、Ｌｏｗアクティブであることを示し
ている。
【００２１】入出力コントロール部２は、入出力バス７
を介してホストシステム装置１０から入力されたコマン
ドを制御部４に、メモリ部６に格納するデータをバッフ
ァ部５にそれぞれ出力し、バッファ部５を介してメモリ
部６から読み出されたデータを、入出力バス７を介して
ホストシステム装置１０に出力する。ロジックコントロ
ール部３は、入出力バス７を介して入力されたアドレス
データ、及び制御バス８を介して入力された制御信号を
制御部４に出力すると共に、制御部４から入力されたデ
バイス状態を示す信号を制御バス８を介してホストシス
テム装置１０に出力する。
を介してホストシステム装置１０から入力されたコマン
ドを制御部４に、メモリ部６に格納するデータをバッフ
ァ部５にそれぞれ出力し、バッファ部５を介してメモリ
部６から読み出されたデータを、入出力バス７を介して
ホストシステム装置１０に出力する。ロジックコントロ
ール部３は、入出力バス７を介して入力されたアドレス
データ、及び制御バス８を介して入力された制御信号を
制御部４に出力すると共に、制御部４から入力されたデ
バイス状態を示す信号を制御バス８を介してホストシス
テム装置１０に出力する。
【００２２】制御部４は、ホストシステム装置１０から
のメモリ部６に対するデータ読み出し又はデータ書き込
み等を指令するコマンドと、アドレスデータ等の上記各
制御信号に応じてメモリ部６を制御する。メモリ部６を
構成するフラッシュメモリは、データを８ビット又は１
６ビット単位でしか書き込み又は読み出しができないの
に対して、ホストシステム装置１０とは５１２バイト単
位でデータのやりとりを行う必要があるため、制御部４
は、バッファ部５をキャッシュメモリとして使用する。
のメモリ部６に対するデータ読み出し又はデータ書き込
み等を指令するコマンドと、アドレスデータ等の上記各
制御信号に応じてメモリ部６を制御する。メモリ部６を
構成するフラッシュメモリは、データを８ビット又は１
６ビット単位でしか書き込み又は読み出しができないの
に対して、ホストシステム装置１０とは５１２バイト単
位でデータのやりとりを行う必要があるため、制御部４
は、バッファ部５をキャッシュメモリとして使用する。
【００２３】メモリ部６は、ＡＮＤ型のフラッシュメモ
リで形成されており、該ＡＮＤ型のフラッシュメモリ
は、従来、セクタ単位でしかデータ転送を行うことがで
きなかったがクラスタ単位でデータ転送を行うことがで
きるようにしたものである。このことから、バッファ部
５は１クラスタのメモリ容量を備え、制御部４は、バッ
ファ部５をメモリ部６のクラスタと同じ構成になるよう
に各セクタ及びセクタ管理領域を割り当てて使用する。
図２は、メモリ部６におけるメモリ空間の例を示した図
である。図２において、メモリ部６は、クラスタＡ１〜
Ａｍ（ｍは自然数）で形成されており、該各クラスタご
とにアドレスが設けられている。
リで形成されており、該ＡＮＤ型のフラッシュメモリ
は、従来、セクタ単位でしかデータ転送を行うことがで
きなかったがクラスタ単位でデータ転送を行うことがで
きるようにしたものである。このことから、バッファ部
５は１クラスタのメモリ容量を備え、制御部４は、バッ
ファ部５をメモリ部６のクラスタと同じ構成になるよう
に各セクタ及びセクタ管理領域を割り当てて使用する。
図２は、メモリ部６におけるメモリ空間の例を示した図
である。図２において、メモリ部６は、クラスタＡ１〜
Ａｍ（ｍは自然数）で形成されており、該各クラスタご
とにアドレスが設けられている。
【００２４】クラスタＡ１〜Ａｍは、それぞれセクタＢ
１〜Ｂｎ（ｎは自然数）と該各セクタＢ１〜Ｂｎごとに
設けられたセクタ管理領域Ｃ１〜Ｃｎとで形成されてい
る。該セクタ管理領域Ｃ１〜Ｃｎは、対応するセクタＢ
１〜Ｂｎに関する情報を格納する領域であり、対応する
セクタＢ１〜Ｂｎの後ろにそれぞれ続いて設けられてい
る。このことから、制御部４は、メモリ部６のクラスタ
Ａ１〜Ａｍと同様に、バッファ部５がセクタＢ１〜Ｂｎ
と該各セクタＢ１〜Ｂｎごとに設けられたセクタ管理領
域Ｃ１〜Ｃｎとで構成されているようにして使用する。
１〜Ｂｎ（ｎは自然数）と該各セクタＢ１〜Ｂｎごとに
設けられたセクタ管理領域Ｃ１〜Ｃｎとで形成されてい
る。該セクタ管理領域Ｃ１〜Ｃｎは、対応するセクタＢ
１〜Ｂｎに関する情報を格納する領域であり、対応する
セクタＢ１〜Ｂｎの後ろにそれぞれ続いて設けられてい
る。このことから、制御部４は、メモリ部６のクラスタ
Ａ１〜Ａｍと同様に、バッファ部５がセクタＢ１〜Ｂｎ
と該各セクタＢ１〜Ｂｎごとに設けられたセクタ管理領
域Ｃ１〜Ｃｎとで構成されているようにして使用する。
【００２５】ここで、ホストシステム装置１０から入力
されるアドレスデータにおいて、オフセット値と呼ばれ
る最下位から所定のビット数例えば３〜４ビットで、セ
クタＢ１〜Ｂｎのアドレスを示す。このように、制御部
４は、ホストシステム装置１０から入力されたアドレス
データが示すメモリ部６のクラスタアドレスに対して、
ホストシステム装置１０から入力されるコマンドに従っ
てクラスタ単位でデータの読み出し、書き込み及び消去
を行う。
されるアドレスデータにおいて、オフセット値と呼ばれ
る最下位から所定のビット数例えば３〜４ビットで、セ
クタＢ１〜Ｂｎのアドレスを示す。このように、制御部
４は、ホストシステム装置１０から入力されたアドレス
データが示すメモリ部６のクラスタアドレスに対して、
ホストシステム装置１０から入力されるコマンドに従っ
てクラスタ単位でデータの読み出し、書き込み及び消去
を行う。
【００２６】上記のような構成において、メモリ部６に
格納されたデータを読み出す動作について説明する。図
３は、図１で示した半導体記憶装置１におけるデータ読
み出し時の動作例を示したフローチャートであり、図３
では、ホストシステム装置１０から指定されたセクタ
（セクタ管理領域も含む）を読み出す場合の動作を示し
ている。図３において、最初にステップＳ１で、ホスト
システム装置１０は、データ読み出しを行う所望のセク
タを示すアドレスデータを入出力バス７を介してロジッ
クコントロール部３に出力し、更にロジックコントロー
ル部３は、入力されたアドレスデータを制御部４に出力
する。
格納されたデータを読み出す動作について説明する。図
３は、図１で示した半導体記憶装置１におけるデータ読
み出し時の動作例を示したフローチャートであり、図３
では、ホストシステム装置１０から指定されたセクタ
（セクタ管理領域も含む）を読み出す場合の動作を示し
ている。図３において、最初にステップＳ１で、ホスト
システム装置１０は、データ読み出しを行う所望のセク
タを示すアドレスデータを入出力バス７を介してロジッ
クコントロール部３に出力し、更にロジックコントロー
ル部３は、入力されたアドレスデータを制御部４に出力
する。
【００２７】次に、ステップＳ２で、ホストシステム装
置１０は、所望のセクタ及び該セクタのセクタ管理領域
を読み出すように所定のセクタリードコマンドを入出力
バス７を介して入出力コントロール部２に出力すると共
に、各制御信号を制御バス８を介してそれぞれロジック
コントロール部３に出力する。入出力コントロール部２
は、入力されたセクタリードコマンドを制御部４に出力
すると共に、ロジックコントロール部３は入力された各
制御信号を制御部４にそれぞれ出力して、ステップＳ３
に進む。
置１０は、所望のセクタ及び該セクタのセクタ管理領域
を読み出すように所定のセクタリードコマンドを入出力
バス７を介して入出力コントロール部２に出力すると共
に、各制御信号を制御バス８を介してそれぞれロジック
コントロール部３に出力する。入出力コントロール部２
は、入力されたセクタリードコマンドを制御部４に出力
すると共に、ロジックコントロール部３は入力された各
制御信号を制御部４にそれぞれ出力して、ステップＳ３
に進む。
【００２８】ステップＳ３において、制御部４は、入出
力コントロール部２から入力されたコマンドがセクタリ
ードコマンドであることを認識し、ホストシステム装置
１０から指定されたセクタを有するクラスタをメモリ部
６から読み出してバッファ部５に格納する。次に、ステ
ップＳ４で、制御部４は、バッファ部５に格納したクラ
スタから、ホストシステム装置１０より指定されたセク
タ及び該セクタのセクタ管理領域を読み出して、入出力
コントロール部２及び入出力バス７を介してホストシス
テム装置１０に出力し、本フローは終了する。
力コントロール部２から入力されたコマンドがセクタリ
ードコマンドであることを認識し、ホストシステム装置
１０から指定されたセクタを有するクラスタをメモリ部
６から読み出してバッファ部５に格納する。次に、ステ
ップＳ４で、制御部４は、バッファ部５に格納したクラ
スタから、ホストシステム装置１０より指定されたセク
タ及び該セクタのセクタ管理領域を読み出して、入出力
コントロール部２及び入出力バス７を介してホストシス
テム装置１０に出力し、本フローは終了する。
【００２９】図３では、指定されたセクタをセクタ管理
領域と共に読み出す場合を示したが、ホストシステム装
置１０からのセクタリードコマンドがセクタ管理領域を
含んでいない場合、図３のステップＳ４でホストシステ
ム装置１０から指定されたセクタのみを読み出すように
する。
領域と共に読み出す場合を示したが、ホストシステム装
置１０からのセクタリードコマンドがセクタ管理領域を
含んでいない場合、図３のステップＳ４でホストシステ
ム装置１０から指定されたセクタのみを読み出すように
する。
【００３０】次に、所望のセクタ管理領域を読み出す場
合における半導体記憶装置１の動作例を図４のフローチ
ャートを用いて説明する。図４において、ステップＳ１
１で、ホストシステム装置１０は、データ読み出しを行
う所望のセクタ管理領域が付加されているセクタのアド
レスデータを入出力バス７を介してロジックコントロー
ル部３に出力し、更にロジックコントロール部３は、入
力されたアドレスデータを制御部４に出力する。
合における半導体記憶装置１の動作例を図４のフローチ
ャートを用いて説明する。図４において、ステップＳ１
１で、ホストシステム装置１０は、データ読み出しを行
う所望のセクタ管理領域が付加されているセクタのアド
レスデータを入出力バス７を介してロジックコントロー
ル部３に出力し、更にロジックコントロール部３は、入
力されたアドレスデータを制御部４に出力する。
【００３１】次に、ステップＳ１２で、ホストシステム
装置１０は、所望のセクタ管理領域を読み出すように所
定のセクタ管理領域リードコマンドを入出力バス７を介
して入出力コントロール部２に出力すると共に、各制御
信号を制御バス８を介してそれぞれロジックコントロー
ル部３に出力する。入出力コントロール部２は、入力さ
れたセクタ管理領域リードコマンドを制御部４に出力す
ると共に、ロジックコントロール部３は入力された各制
御信号を制御部４にそれぞれ出力して、ステップＳ１３
に進む。
装置１０は、所望のセクタ管理領域を読み出すように所
定のセクタ管理領域リードコマンドを入出力バス７を介
して入出力コントロール部２に出力すると共に、各制御
信号を制御バス８を介してそれぞれロジックコントロー
ル部３に出力する。入出力コントロール部２は、入力さ
れたセクタ管理領域リードコマンドを制御部４に出力す
ると共に、ロジックコントロール部３は入力された各制
御信号を制御部４にそれぞれ出力して、ステップＳ１３
に進む。
【００３２】ステップＳ１３において、制御部４は、入
出力コントロール部２から入力されたコマンドがセクタ
管理領域リードコマンドであることを認識し、ホストシ
ステム装置１０から指定されたセクタを有するクラスタ
をメモリ部６から読み出してバッファ部５に格納する。
次に、ステップＳ１４で、制御部４は、バッファ部５に
格納したクラスタから、ホストシステム装置１０より指
定されたセクタ管理領域を読み出して、入出力コントロ
ール部２及び入出力バス７を介してホストシステム装置
１０に出力し、本フローは終了する。
出力コントロール部２から入力されたコマンドがセクタ
管理領域リードコマンドであることを認識し、ホストシ
ステム装置１０から指定されたセクタを有するクラスタ
をメモリ部６から読み出してバッファ部５に格納する。
次に、ステップＳ１４で、制御部４は、バッファ部５に
格納したクラスタから、ホストシステム装置１０より指
定されたセクタ管理領域を読み出して、入出力コントロ
ール部２及び入出力バス７を介してホストシステム装置
１０に出力し、本フローは終了する。
【００３３】次に、クラスタ内における任意の連続した
複数のセクタ（セクタ管理領域を含む）を読み出す場合
における、半導体記憶装置１の動作例を図５のフローチ
ャートを用いて説明する。図５において、ステップＳ２
１で、ホストシステム装置１０は、クラスタ内のデータ
読み出しを行う所望の連続したセクタにおける先頭のセ
クタのアドレスデータを入出力バス７を介してロジック
コントロール部３に出力し、更にロジックコントロール
部３は、入力されたアドレスデータを制御部４に出力す
る。
複数のセクタ（セクタ管理領域を含む）を読み出す場合
における、半導体記憶装置１の動作例を図５のフローチ
ャートを用いて説明する。図５において、ステップＳ２
１で、ホストシステム装置１０は、クラスタ内のデータ
読み出しを行う所望の連続したセクタにおける先頭のセ
クタのアドレスデータを入出力バス７を介してロジック
コントロール部３に出力し、更にロジックコントロール
部３は、入力されたアドレスデータを制御部４に出力す
る。
【００３４】次に、ステップＳ２２で、ホストシステム
装置１０は、データ読み出しを行うセクタ数を入出力バ
ス７を介して入出力コントロール部２に出力し、更に入
出力コントロール部２は、入力されたセクタ数を制御部
４に出力し、ステップＳ２３に進む。ステップＳ２３に
おいて、ホストシステム装置１０は、クラスタ内の所望
の連続した各セクタをそれぞれのセクタ管理領域と共に
読み出すように所定の連続セクタリードコマンドを入出
力バス７を介して入出力コントロール部２に出力すると
共に、各制御信号を制御バス８を介してそれぞれロジッ
クコントロール部３に出力する。入出力コントロール部
２は、入力された連続セクタリードコマンドを制御部４
に出力すると共に、ロジックコントロール部３は入力さ
れた各制御信号を制御部４にそれぞれ出力して、ステッ
プＳ２４に進む。
装置１０は、データ読み出しを行うセクタ数を入出力バ
ス７を介して入出力コントロール部２に出力し、更に入
出力コントロール部２は、入力されたセクタ数を制御部
４に出力し、ステップＳ２３に進む。ステップＳ２３に
おいて、ホストシステム装置１０は、クラスタ内の所望
の連続した各セクタをそれぞれのセクタ管理領域と共に
読み出すように所定の連続セクタリードコマンドを入出
力バス７を介して入出力コントロール部２に出力すると
共に、各制御信号を制御バス８を介してそれぞれロジッ
クコントロール部３に出力する。入出力コントロール部
２は、入力された連続セクタリードコマンドを制御部４
に出力すると共に、ロジックコントロール部３は入力さ
れた各制御信号を制御部４にそれぞれ出力して、ステッ
プＳ２４に進む。
【００３５】ステップＳ２４において、制御部４は、入
出力コントロール部２から入力されたコマンドが連続セ
クタリードコマンドであることを認識し、ホストシステ
ム装置１０から指定されたセクタを有するクラスタをメ
モリ部６から読み出してバッファ部５に格納する。次
に、ステップＳ２５で、制御部４は、バッファ部５に格
納したクラスタから、ホストシステム装置１０より指定
された先頭のセクタアドレス及びセクタ数から、連続し
たセクタをそれぞれのセクタ管理領域と共に読み出し
て、入出力コントロール部２及び入出力バス７を介して
ホストシステム装置１０に出力し、本フローは終了す
る。
出力コントロール部２から入力されたコマンドが連続セ
クタリードコマンドであることを認識し、ホストシステ
ム装置１０から指定されたセクタを有するクラスタをメ
モリ部６から読み出してバッファ部５に格納する。次
に、ステップＳ２５で、制御部４は、バッファ部５に格
納したクラスタから、ホストシステム装置１０より指定
された先頭のセクタアドレス及びセクタ数から、連続し
たセクタをそれぞれのセクタ管理領域と共に読み出し
て、入出力コントロール部２及び入出力バス７を介して
ホストシステム装置１０に出力し、本フローは終了す
る。
【００３６】次に、クラスタを読み出す場合における半
導体記憶装置１の動作例を図６のフローチャートを用い
て説明する。図６において、最初にステップＳ３１で、
ホストシステム装置１０は、データ読み出しを行う所望
のクラスタを示すアドレスデータを入出力バス７を介し
てロジックコントロール部３に出力し、更にロジックコ
ントロール部３は、入力されたアドレスデータを制御部
４に出力する。
導体記憶装置１の動作例を図６のフローチャートを用い
て説明する。図６において、最初にステップＳ３１で、
ホストシステム装置１０は、データ読み出しを行う所望
のクラスタを示すアドレスデータを入出力バス７を介し
てロジックコントロール部３に出力し、更にロジックコ
ントロール部３は、入力されたアドレスデータを制御部
４に出力する。
【００３７】次に、ステップＳ３２で、ホストシステム
装置１０は、所望のクラスタを読み出すように所定のク
ラスタリードコマンドを入出力バス７を介して入出力コ
ントロール部２に出力すると共に、各制御信号を制御バ
ス８を介してそれぞれロジックコントロール部３に出力
する。入出力コントロール部２は、入力されたクラスタ
リードコマンドを制御部４に出力すると共に、ロジック
コントロール部３は入力された各制御信号を制御部４に
それぞれ出力して、ステップＳ３３に進む。
装置１０は、所望のクラスタを読み出すように所定のク
ラスタリードコマンドを入出力バス７を介して入出力コ
ントロール部２に出力すると共に、各制御信号を制御バ
ス８を介してそれぞれロジックコントロール部３に出力
する。入出力コントロール部２は、入力されたクラスタ
リードコマンドを制御部４に出力すると共に、ロジック
コントロール部３は入力された各制御信号を制御部４に
それぞれ出力して、ステップＳ３３に進む。
【００３８】ステップＳ３３において、制御部４は、入
出力コントロール部２から入力されたコマンドがクラス
タリードコマンドであることを認識し、ホストシステム
装置１０から指定されたクラスタをメモリ部６から読み
出してバッファ部５に格納する。次に、ステップＳ３４
で、制御部４は、バッファ部５に格納したクラスタを読
み出して、入出力コントロール部２及び入出力バス７を
介してホストシステム装置１０に出力し、本フローは終
了する。
出力コントロール部２から入力されたコマンドがクラス
タリードコマンドであることを認識し、ホストシステム
装置１０から指定されたクラスタをメモリ部６から読み
出してバッファ部５に格納する。次に、ステップＳ３４
で、制御部４は、バッファ部５に格納したクラスタを読
み出して、入出力コントロール部２及び入出力バス７を
介してホストシステム装置１０に出力し、本フローは終
了する。
【００３９】次に、メモリ部６にデータを書き込む動作
について説明する。図７は、図１で示した半導体記憶装
置１におけるデータ書き込み時の動作例を示したフロー
チャートであり、図７では、ホストシステム装置１０か
ら指定されたセクタ（セクタ管理領域も含む）へデータ
を書き込む場合の動作を示している。図７において、最
初にステップＳ４１で、ホストシステム装置１０は、デ
ータ書き込みを行う所望のセクタを示すアドレスデータ
を入出力バス７を介してロジックコントロール部３に出
力し、更にロジックコントロール部３は、入力されたア
ドレスデータを制御部４に出力する。なお、この際、ホ
ストシステム装置１０は、メモリ部６におけるデータが
書き込まれていないクラスタ内のセクタを選択してアド
レスデータを出力する。
について説明する。図７は、図１で示した半導体記憶装
置１におけるデータ書き込み時の動作例を示したフロー
チャートであり、図７では、ホストシステム装置１０か
ら指定されたセクタ（セクタ管理領域も含む）へデータ
を書き込む場合の動作を示している。図７において、最
初にステップＳ４１で、ホストシステム装置１０は、デ
ータ書き込みを行う所望のセクタを示すアドレスデータ
を入出力バス７を介してロジックコントロール部３に出
力し、更にロジックコントロール部３は、入力されたア
ドレスデータを制御部４に出力する。なお、この際、ホ
ストシステム装置１０は、メモリ部６におけるデータが
書き込まれていないクラスタ内のセクタを選択してアド
レスデータを出力する。
【００４０】次に、ステップＳ４２で、ホストシステム
装置１０は、所望のセクタ及びそのセクタ管理領域にデ
ータ書き込みを行うように所定のセクタライトコマンド
を入出力バス７を介して入出力コントロール部２に出力
すると共に、各制御信号を制御バス８を介してそれぞれ
ロジックコントロール部３に出力する。入出力コントロ
ール部２は入力されたセクタライトコマンドを制御部４
に出力すると共に、ロジックコントロール部３は入力さ
れた各制御信号を制御部４にそれぞれ出力して、ステッ
プＳ４３に進む。
装置１０は、所望のセクタ及びそのセクタ管理領域にデ
ータ書き込みを行うように所定のセクタライトコマンド
を入出力バス７を介して入出力コントロール部２に出力
すると共に、各制御信号を制御バス８を介してそれぞれ
ロジックコントロール部３に出力する。入出力コントロ
ール部２は入力されたセクタライトコマンドを制御部４
に出力すると共に、ロジックコントロール部３は入力さ
れた各制御信号を制御部４にそれぞれ出力して、ステッ
プＳ４３に進む。
【００４１】次に、ステップＳ４３で、制御部４は、入
出力コントロール部２から入力されたコマンドがセクタ
ライトコマンドであることを認識し、ホストシステム装
置１０は、メモリ部６の所望のセクタに格納するデー
タ、及び該セクタのセクタ管理領域に格納するデータを
入出力バス７を介して入出力コントロール部２に出力し
て、ステップＳ４４に進む。
出力コントロール部２から入力されたコマンドがセクタ
ライトコマンドであることを認識し、ホストシステム装
置１０は、メモリ部６の所望のセクタに格納するデー
タ、及び該セクタのセクタ管理領域に格納するデータを
入出力バス７を介して入出力コントロール部２に出力し
て、ステップＳ４４に進む。
【００４２】ステップＳ４４で、入出力コントロール部
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、入出力コントロー
ル部２から出力された所望のセクタに格納するデータ
を、バッファ部５におけるステップＳ４１で入力された
アドレスデータが示すセクタに格納させると共に、該セ
クタのセクタ管理領域に、入出力コントロール部２から
出力されたセクタ管理領域に格納するデータを格納し
て、ステップＳ４５に進む。ステップＳ４５において、
制御部４は、クラスタを形成しているバッファ部５のデ
ータを読み出して、メモリ部６のホストシステム装置１
０から指定されたクラスタに格納し、本フローは終了す
る。
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、入出力コントロー
ル部２から出力された所望のセクタに格納するデータ
を、バッファ部５におけるステップＳ４１で入力された
アドレスデータが示すセクタに格納させると共に、該セ
クタのセクタ管理領域に、入出力コントロール部２から
出力されたセクタ管理領域に格納するデータを格納し
て、ステップＳ４５に進む。ステップＳ４５において、
制御部４は、クラスタを形成しているバッファ部５のデ
ータを読み出して、メモリ部６のホストシステム装置１
０から指定されたクラスタに格納し、本フローは終了す
る。
【００４３】図７では、ホストシステム装置１０から指
定されたセクタにセクタ管理領域と共にデータ書き込み
を行う場合を示したが、ホストシステム装置１０からの
セクタライトコマンドがセクタ管理領域を含んでいない
場合、バッファ部５の所望のセクタにのみデータが書き
込まれる以外は図７と同様であるのでその説明を省略す
る。
定されたセクタにセクタ管理領域と共にデータ書き込み
を行う場合を示したが、ホストシステム装置１０からの
セクタライトコマンドがセクタ管理領域を含んでいない
場合、バッファ部５の所望のセクタにのみデータが書き
込まれる以外は図７と同様であるのでその説明を省略す
る。
【００４４】次に、所望のセクタ管理領域にデータを書
き込む場合における半導体記憶装置１の動作例を図８の
フローチャートを用いて説明する。図８において、ステ
ップＳ５１で、ホストシステム装置１０は、データ書き
込みを行う所望のセクタ管理領域が付加されているセク
タのアドレスデータを入出力バス７を介してロジックコ
ントロール部３に出力し、更にロジックコントロール部
３は、入力されたアドレスデータを制御部４に出力す
る。なお、この際、ホストシステム装置１０は、メモリ
部６におけるデータが書き込まれていないクラスタ内の
セクタを選択してアドレスデータを出力する。
き込む場合における半導体記憶装置１の動作例を図８の
フローチャートを用いて説明する。図８において、ステ
ップＳ５１で、ホストシステム装置１０は、データ書き
込みを行う所望のセクタ管理領域が付加されているセク
タのアドレスデータを入出力バス７を介してロジックコ
ントロール部３に出力し、更にロジックコントロール部
３は、入力されたアドレスデータを制御部４に出力す
る。なお、この際、ホストシステム装置１０は、メモリ
部６におけるデータが書き込まれていないクラスタ内の
セクタを選択してアドレスデータを出力する。
【００４５】次に、ステップＳ５２で、ホストシステム
装置１０は、所望のセクタ管理領域にデータ書き込みを
行うように所定のセクタ管理領域ライトコマンドを入出
力バス７を介して入出力コントロール部２に出力すると
共に、各制御信号を制御バス８を介してそれぞれロジッ
クコントロール部３に出力する。入出力コントロール部
２は、入力されたセクタ管理領域ライトコマンドを制御
部４に出力すると共に、ロジックコントロール部３は入
力された各制御信号を制御部４にそれぞれ出力して、ス
テップＳ５３に進む。
装置１０は、所望のセクタ管理領域にデータ書き込みを
行うように所定のセクタ管理領域ライトコマンドを入出
力バス７を介して入出力コントロール部２に出力すると
共に、各制御信号を制御バス８を介してそれぞれロジッ
クコントロール部３に出力する。入出力コントロール部
２は、入力されたセクタ管理領域ライトコマンドを制御
部４に出力すると共に、ロジックコントロール部３は入
力された各制御信号を制御部４にそれぞれ出力して、ス
テップＳ５３に進む。
【００４６】ステップＳ５３において、制御部４は、入
出力コントロール部２から入力されたコマンドがセクタ
管理領域ライトコマンドであることを認識し、ホストシ
ステム装置１０は、メモリ部６の所望のセクタ管理領域
に格納するデータを入出力バス７を介して入出力コント
ロール部２に出力して、ステップＳ５４に進む。ステッ
プＳ５４で、入出力コントロール部２は、入力されたデ
ータをバッファ部５に出力する。制御部４は、バッファ
部５に対して、入出力コントロール部２から出力された
所望のセクタ管理領域に格納するデータを、バッファ部
５におけるステップＳ５１で入力されたアドレスデータ
が示すセクタのセクタ管理領域に格納して、ステップＳ
５５に進む。ステップＳ５５において、制御部４は、ク
ラスタを形成しているバッファ部５のデータを読み出し
て、メモリ部６のホストシステム装置１０から指定され
たクラスタに格納し、本フローは終了する。
出力コントロール部２から入力されたコマンドがセクタ
管理領域ライトコマンドであることを認識し、ホストシ
ステム装置１０は、メモリ部６の所望のセクタ管理領域
に格納するデータを入出力バス７を介して入出力コント
ロール部２に出力して、ステップＳ５４に進む。ステッ
プＳ５４で、入出力コントロール部２は、入力されたデ
ータをバッファ部５に出力する。制御部４は、バッファ
部５に対して、入出力コントロール部２から出力された
所望のセクタ管理領域に格納するデータを、バッファ部
５におけるステップＳ５１で入力されたアドレスデータ
が示すセクタのセクタ管理領域に格納して、ステップＳ
５５に進む。ステップＳ５５において、制御部４は、ク
ラスタを形成しているバッファ部５のデータを読み出し
て、メモリ部６のホストシステム装置１０から指定され
たクラスタに格納し、本フローは終了する。
【００４７】次に、クラスタ内における任意の連続した
複数のセクタ（セクタ管理領域を含む）にデータ書き込
みを行う場合における、半導体記憶装置１の動作例を図
９のフローチャートを用いて説明する。図９において、
ステップＳ６１で、ホストシステム装置１０は、クラス
タ内のデータ書き込みを行う所望の連続したセクタにお
ける先頭のセクタのアドレスデータを入出力バス７を介
してロジックコントロール部３に出力し、更にロジック
コントロール部３は、入力されたアドレスデータを制御
部４に出力する。なお、この際、ホストシステム装置１
０は、メモリ部６におけるデータが書き込まれていない
クラスタ内のセクタを選択してアドレスデータを出力す
る。
複数のセクタ（セクタ管理領域を含む）にデータ書き込
みを行う場合における、半導体記憶装置１の動作例を図
９のフローチャートを用いて説明する。図９において、
ステップＳ６１で、ホストシステム装置１０は、クラス
タ内のデータ書き込みを行う所望の連続したセクタにお
ける先頭のセクタのアドレスデータを入出力バス７を介
してロジックコントロール部３に出力し、更にロジック
コントロール部３は、入力されたアドレスデータを制御
部４に出力する。なお、この際、ホストシステム装置１
０は、メモリ部６におけるデータが書き込まれていない
クラスタ内のセクタを選択してアドレスデータを出力す
る。
【００４８】次に、ステップＳ６２で、ホストシステム
装置１０は、データ書き込みを行うセクタ数を入出力バ
ス７を介して入出力コントロール部２に出力し、更に入
出力コントロール部２は、入力されたセクタ数を制御部
４に出力し、ステップＳ６３に進む。ステップＳ６３に
おいて、ホストシステム装置１０は、クラスタ内の所望
の連続した各セクタにそれぞれのセクタ管理領域と共に
データ書き込みを行うように所定の連続セクタライトコ
マンドを入出力バス７を介して入出力コントロール部２
に出力すると共に、各制御信号を制御バス８を介してそ
れぞれロジックコントロール部３に出力する。入出力コ
ントロール部２は、入力された連続セクタライトコマン
ドを制御部４に出力すると共に、ロジックコントロール
部３は入力された各制御信号を制御部４にそれぞれ出力
して、ステップＳ６４に進む。
装置１０は、データ書き込みを行うセクタ数を入出力バ
ス７を介して入出力コントロール部２に出力し、更に入
出力コントロール部２は、入力されたセクタ数を制御部
４に出力し、ステップＳ６３に進む。ステップＳ６３に
おいて、ホストシステム装置１０は、クラスタ内の所望
の連続した各セクタにそれぞれのセクタ管理領域と共に
データ書き込みを行うように所定の連続セクタライトコ
マンドを入出力バス７を介して入出力コントロール部２
に出力すると共に、各制御信号を制御バス８を介してそ
れぞれロジックコントロール部３に出力する。入出力コ
ントロール部２は、入力された連続セクタライトコマン
ドを制御部４に出力すると共に、ロジックコントロール
部３は入力された各制御信号を制御部４にそれぞれ出力
して、ステップＳ６４に進む。
【００４９】ステップＳ６４において、制御部４は、入
出力コントロール部２から入力されたコマンドが連続セ
クタライトコマンドであることを認識し、ホストシステ
ム装置１０は、メモリ部６の所望の連続した各セクタに
格納するデータ、及び該各セクタのセクタ管理領域に格
納するデータを入出力バス７を介して入出力コントロー
ル部２に出力して、ステップＳ６５に進む。
出力コントロール部２から入力されたコマンドが連続セ
クタライトコマンドであることを認識し、ホストシステ
ム装置１０は、メモリ部６の所望の連続した各セクタに
格納するデータ、及び該各セクタのセクタ管理領域に格
納するデータを入出力バス７を介して入出力コントロー
ル部２に出力して、ステップＳ６５に進む。
【００５０】ステップＳ６５で、入出力コントロール部
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、入出力コントロー
ル部２から出力された所望の連続した各セクタに格納す
るデータを、バッファ部５におけるステップＳ６１で入
力されたアドレスデータが示すセクタから順にステップ
Ｓ６２で指定されたセクタ数に格納させると共に、該各
セクタのセクタ管理領域に入出力コントロール部２から
出力されたセクタ管理領域に格納するデータをそれぞれ
格納してステップＳ６６に進む。ステップＳ６６におい
て、制御部４は、クラスタを形成しているバッファ部５
のデータを読み出して、メモリ部６のホストシステム装
置１０から指定されたクラスタに格納し、本フローは終
了する。
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、入出力コントロー
ル部２から出力された所望の連続した各セクタに格納す
るデータを、バッファ部５におけるステップＳ６１で入
力されたアドレスデータが示すセクタから順にステップ
Ｓ６２で指定されたセクタ数に格納させると共に、該各
セクタのセクタ管理領域に入出力コントロール部２から
出力されたセクタ管理領域に格納するデータをそれぞれ
格納してステップＳ６６に進む。ステップＳ６６におい
て、制御部４は、クラスタを形成しているバッファ部５
のデータを読み出して、メモリ部６のホストシステム装
置１０から指定されたクラスタに格納し、本フローは終
了する。
【００５１】次に、所望のクラスタにデータを書き込む
場合における半導体記憶装置１の動作例を図１０のフロ
ーチャートを用いて説明する。図１０において、ステッ
プＳ７１で、ホストシステム装置１０は、データ書き込
みを行う所望のクラスタのアドレスデータを入出力バス
７を介してロジックコントロール部３に出力し、更にロ
ジックコントロール部３は、入力されたアドレスデータ
を制御部４に出力する。なお、この際、ホストシステム
装置１０は、メモリ部６におけるデータが書き込まれて
いないクラスタを選択してアドレスデータを出力する。
場合における半導体記憶装置１の動作例を図１０のフロ
ーチャートを用いて説明する。図１０において、ステッ
プＳ７１で、ホストシステム装置１０は、データ書き込
みを行う所望のクラスタのアドレスデータを入出力バス
７を介してロジックコントロール部３に出力し、更にロ
ジックコントロール部３は、入力されたアドレスデータ
を制御部４に出力する。なお、この際、ホストシステム
装置１０は、メモリ部６におけるデータが書き込まれて
いないクラスタを選択してアドレスデータを出力する。
【００５２】次に、ステップＳ７２で、ホストシステム
装置１０は、所望のクラスタにデータ書き込みを行うよ
うに所定のクラスタライトコマンドを入出力バス７を介
して入出力コントロール部２に出力すると共に、各制御
信号を制御バス８を介してそれぞれロジックコントロー
ル部３に出力する。入出力コントロール部２は、入力さ
れたクラスタライトコマンドを制御部４に出力すると共
に、ロジックコントロール部３は入力された各制御信号
を制御部４にそれぞれ出力して、ステップＳ７３に進
む。
装置１０は、所望のクラスタにデータ書き込みを行うよ
うに所定のクラスタライトコマンドを入出力バス７を介
して入出力コントロール部２に出力すると共に、各制御
信号を制御バス８を介してそれぞれロジックコントロー
ル部３に出力する。入出力コントロール部２は、入力さ
れたクラスタライトコマンドを制御部４に出力すると共
に、ロジックコントロール部３は入力された各制御信号
を制御部４にそれぞれ出力して、ステップＳ７３に進
む。
【００５３】ステップＳ７３において、制御部４は、入
出力コントロール部２から入力されたコマンドがクラス
タライトコマンドであることを認識し、ホストシステム
装置１０は、メモリ部６の所望のクラスタに格納するデ
ータを入出力バス７を介して入出力コントロール部２に
出力して、ステップＳ７４に進む。ステップＳ７４で、
入出力コントロール部２は、入力されたデータをバッフ
ァ部５に出力する。制御部４は、バッファ部５に対し
て、入出力コントロール部２から出力された所望のクラ
スタに格納するデータをバッファ部５に格納して、ステ
ップＳ７５に進む。ステップＳ７５において、制御部４
は、クラスタを形成しているバッファ部５のデータを読
み出して、メモリ部６のホストシステム装置１０から指
定されたクラスタに格納し、本フローは終了する。
出力コントロール部２から入力されたコマンドがクラス
タライトコマンドであることを認識し、ホストシステム
装置１０は、メモリ部６の所望のクラスタに格納するデ
ータを入出力バス７を介して入出力コントロール部２に
出力して、ステップＳ７４に進む。ステップＳ７４で、
入出力コントロール部２は、入力されたデータをバッフ
ァ部５に出力する。制御部４は、バッファ部５に対し
て、入出力コントロール部２から出力された所望のクラ
スタに格納するデータをバッファ部５に格納して、ステ
ップＳ７５に進む。ステップＳ７５において、制御部４
は、クラスタを形成しているバッファ部５のデータを読
み出して、メモリ部６のホストシステム装置１０から指
定されたクラスタに格納し、本フローは終了する。
【００５４】次に、メモリ部６に格納されたデータを書
き換える動作について説明する。図１１は、図１で示し
た半導体記憶装置１におけるデータ書き換え時の動作例
を示したフローチャートであり、図１１では、ホストシ
ステム装置１０から指定されたセクタ（セクタ管理領域
も含む）に対するデータの書き換えを行う場合の動作を
示している。図１１において、最初にステップＳ８１
で、ホストシステム装置１０は、データ書き換えを行う
所望のセクタを示すアドレスデータを入出力バス７を介
してロジックコントロール部３に出力し、更にロジック
コントロール部３は、入力されたアドレスデータを制御
部４に出力する。
き換える動作について説明する。図１１は、図１で示し
た半導体記憶装置１におけるデータ書き換え時の動作例
を示したフローチャートであり、図１１では、ホストシ
ステム装置１０から指定されたセクタ（セクタ管理領域
も含む）に対するデータの書き換えを行う場合の動作を
示している。図１１において、最初にステップＳ８１
で、ホストシステム装置１０は、データ書き換えを行う
所望のセクタを示すアドレスデータを入出力バス７を介
してロジックコントロール部３に出力し、更にロジック
コントロール部３は、入力されたアドレスデータを制御
部４に出力する。
【００５５】次に、ステップＳ８２で、ホストシステム
装置１０は、所望のセクタ及びそのセクタ管理領域のデ
ータ書き換えを行うように所定のセクタ書き換えコマン
ドを入出力バス７を介して入出力コントロール部２に出
力すると共に、各制御信号を制御バス８を介してそれぞ
れロジックコントロール部３に出力する。入出力コント
ロール部２は、入力されたセクタ書き換えコマンドを制
御部４に出力すると共に、ロジックコントロール部３は
入力された各制御信号を制御部４にそれぞれ出力して、
ステップＳ８３に進む。
装置１０は、所望のセクタ及びそのセクタ管理領域のデ
ータ書き換えを行うように所定のセクタ書き換えコマン
ドを入出力バス７を介して入出力コントロール部２に出
力すると共に、各制御信号を制御バス８を介してそれぞ
れロジックコントロール部３に出力する。入出力コント
ロール部２は、入力されたセクタ書き換えコマンドを制
御部４に出力すると共に、ロジックコントロール部３は
入力された各制御信号を制御部４にそれぞれ出力して、
ステップＳ８３に進む。
【００５６】ステップＳ８３で、制御部４は、入出力コ
ントロール部２から入力されたコマンドがセクタ書き換
えコマンドであることを認識し、ホストシステム装置１
０から指定されたセクタを有するクラスタをメモリ部６
から読み出してバッファ部５に格納する。次に、ステッ
プＳ８４で、制御部４は、バッファ部５へ読み出された
メモリ部６のクラスタを消去する。更に、ステップＳ８
５で、ホストシステム装置１０は、メモリ部６の所望の
セクタを書き換えるデータ、及び該セクタのセクタ管理
領域を書き換えるデータを入出力バス７を介して入出力
コントロール部２に出力して、ステップＳ８６に進む。
ントロール部２から入力されたコマンドがセクタ書き換
えコマンドであることを認識し、ホストシステム装置１
０から指定されたセクタを有するクラスタをメモリ部６
から読み出してバッファ部５に格納する。次に、ステッ
プＳ８４で、制御部４は、バッファ部５へ読み出された
メモリ部６のクラスタを消去する。更に、ステップＳ８
５で、ホストシステム装置１０は、メモリ部６の所望の
セクタを書き換えるデータ、及び該セクタのセクタ管理
領域を書き換えるデータを入出力バス７を介して入出力
コントロール部２に出力して、ステップＳ８６に進む。
【００５７】ステップＳ８６で、入出力コントロール部
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、バッファ部５にお
けるステップＳ８１で入力されたアドレスデータが示す
セクタを、入出力コントロール部２から出力された所望
のセクタに格納するデータに書き換えると共に、該セク
タのセクタ管理領域を、入出力コントロール部２から出
力されたセクタ管理領域に格納するデータに書き換え
て、ステップＳ８７に進む。ステップＳ８７において、
制御部４は、クラスタを形成しているバッファ部５のデ
ータを読み出して、バッファ部５にデータを読み出した
メモリ部６の元のクラスタに格納し、本フローは終了す
る。
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、バッファ部５にお
けるステップＳ８１で入力されたアドレスデータが示す
セクタを、入出力コントロール部２から出力された所望
のセクタに格納するデータに書き換えると共に、該セク
タのセクタ管理領域を、入出力コントロール部２から出
力されたセクタ管理領域に格納するデータに書き換え
て、ステップＳ８７に進む。ステップＳ８７において、
制御部４は、クラスタを形成しているバッファ部５のデ
ータを読み出して、バッファ部５にデータを読み出した
メモリ部６の元のクラスタに格納し、本フローは終了す
る。
【００５８】図１１では、ホストシステム装置１０から
指定されたセクタにセクタ管理領域と共にデータ書き換
えを行う場合を示したが、ホストシステム装置１０から
のセクタライトコマンドがセクタ管理領域を含んでいな
い場合、バッファ部５の所望のセクタのみデータが書き
換えられる以外は図１１と同様であるのでその説明を省
略する。
指定されたセクタにセクタ管理領域と共にデータ書き換
えを行う場合を示したが、ホストシステム装置１０から
のセクタライトコマンドがセクタ管理領域を含んでいな
い場合、バッファ部５の所望のセクタのみデータが書き
換えられる以外は図１１と同様であるのでその説明を省
略する。
【００５９】次に、所望のセクタ管理領域のデータを書
き換える場合における半導体記憶装置１の動作例を図１
２のフローチャートを用いて説明する。図１２におい
て、ステップＳ９１で、ホストシステム装置１０は、デ
ータ書き換えを行う所望のセクタ管理領域が付加されて
いるセクタのアドレスデータを入出力バス７を介してロ
ジックコントロール部３に出力し、更にロジックコント
ロール部３は、入力されたアドレスデータを制御部４に
出力する。
き換える場合における半導体記憶装置１の動作例を図１
２のフローチャートを用いて説明する。図１２におい
て、ステップＳ９１で、ホストシステム装置１０は、デ
ータ書き換えを行う所望のセクタ管理領域が付加されて
いるセクタのアドレスデータを入出力バス７を介してロ
ジックコントロール部３に出力し、更にロジックコント
ロール部３は、入力されたアドレスデータを制御部４に
出力する。
【００６０】次に、ステップＳ９２で、ホストシステム
装置１０は、所望のセクタ管理領域のデータ書き換えを
行うように所定のセクタ管理領域書き換えコマンドを入
出力バス７を介して入出力コントロール部２に出力する
と共に、各制御信号を制御バス８を介してそれぞれロジ
ックコントロール部３に出力する。入出力コントロール
部２は入力されたセクタ管理領域書き換えコマンドを制
御部４に出力すると共に、ロジックコントロール部３は
入力された各制御信号を制御部４にそれぞれ出力して、
ステップＳ９３に進む。
装置１０は、所望のセクタ管理領域のデータ書き換えを
行うように所定のセクタ管理領域書き換えコマンドを入
出力バス７を介して入出力コントロール部２に出力する
と共に、各制御信号を制御バス８を介してそれぞれロジ
ックコントロール部３に出力する。入出力コントロール
部２は入力されたセクタ管理領域書き換えコマンドを制
御部４に出力すると共に、ロジックコントロール部３は
入力された各制御信号を制御部４にそれぞれ出力して、
ステップＳ９３に進む。
【００６１】ステップＳ９３で、制御部４は、入出力コ
ントロール部２から入力されたコマンドがセクタ管理領
域書き換えコマンドであることを認識し、ホストシステ
ム装置１０から指定されたセクタを有するクラスタをメ
モリ部６から読み出してバッファ部５に格納する。次
に、ステップＳ９４で、制御部４は、バッファ部５へ読
み出されたメモリ部６のクラスタを消去する。更に、ス
テップＳ９５で、ホストシステム装置１０は、メモリ部
６の所望のセクタ管理領域を書き換えるデータを入出力
バス７を介して入出力コントロール部２に出力して、ス
テップＳ９６に進む。
ントロール部２から入力されたコマンドがセクタ管理領
域書き換えコマンドであることを認識し、ホストシステ
ム装置１０から指定されたセクタを有するクラスタをメ
モリ部６から読み出してバッファ部５に格納する。次
に、ステップＳ９４で、制御部４は、バッファ部５へ読
み出されたメモリ部６のクラスタを消去する。更に、ス
テップＳ９５で、ホストシステム装置１０は、メモリ部
６の所望のセクタ管理領域を書き換えるデータを入出力
バス７を介して入出力コントロール部２に出力して、ス
テップＳ９６に進む。
【００６２】ステップＳ９６で、入出力コントロール部
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、バッファ部５にお
けるステップＳ９１で入力されたアドレスデータが示す
セクタのセクタ管理領域を、入出力コントロール部２か
ら出力された所望のセクタ管理領域に格納するデータに
書き換えて、ステップＳ９７に進む。ステップＳ９７に
おいて、制御部４は、クラスタを形成しているバッファ
部５のデータを読み出して、バッファ部５にデータを読
み出したメモリ部６の元のクラスタに格納し、本フロー
は終了する。
２は、入力された各データをバッファ部５に出力する。
制御部４は、バッファ部５に対して、バッファ部５にお
けるステップＳ９１で入力されたアドレスデータが示す
セクタのセクタ管理領域を、入出力コントロール部２か
ら出力された所望のセクタ管理領域に格納するデータに
書き換えて、ステップＳ９７に進む。ステップＳ９７に
おいて、制御部４は、クラスタを形成しているバッファ
部５のデータを読み出して、バッファ部５にデータを読
み出したメモリ部６の元のクラスタに格納し、本フロー
は終了する。
【００６３】次に、連続した複数のセクタの各データを
書き換える場合における半導体記憶装置１０の動作例を
図１３のフローチャートを用いて説明する。図１３にお
いて、ステップＳ１０１で、ホストシステム装置１０
は、クラスタ内のデータ書き込みを行う所望の連続した
セクタにおける先頭のセクタのアドレスデータを入出力
バス７を介してロジックコントロール部３に出力し、更
にロジックコントロール部３は、入力されたアドレスデ
ータを制御部４に出力する。
書き換える場合における半導体記憶装置１０の動作例を
図１３のフローチャートを用いて説明する。図１３にお
いて、ステップＳ１０１で、ホストシステム装置１０
は、クラスタ内のデータ書き込みを行う所望の連続した
セクタにおける先頭のセクタのアドレスデータを入出力
バス７を介してロジックコントロール部３に出力し、更
にロジックコントロール部３は、入力されたアドレスデ
ータを制御部４に出力する。
【００６４】次に、ステップＳ１０２で、ホストシステ
ム装置１０は、データの書き換えを行うセクタ数を入出
力バス７を介して入出力コントロール部２に出力し、更
に入出力コントロール部２は、入力されたセクタ数を制
御部４に出力し、ステップＳ１０３に進む。ステップＳ
１０３において、ホストシステム装置１０は、クラスタ
内の所望の連続した各セクタにそれぞれのセクタ管理領
域と共にデータの書き換えを行うように所定の連続セク
タ書き換えコマンドを入出力バス７を介して入出力コン
トロール部２に出力すると共に、各制御信号を制御バス
８を介してそれぞれロジックコントロール部３に出力す
る。入出力コントロール部２は、入力された連続セクタ
書き換えコマンドを制御部４に出力すると共に、ロジッ
クコントロール部３は入力された各制御信号を制御部４
にそれぞれ出力して、ステップＳ１０４に進む。
ム装置１０は、データの書き換えを行うセクタ数を入出
力バス７を介して入出力コントロール部２に出力し、更
に入出力コントロール部２は、入力されたセクタ数を制
御部４に出力し、ステップＳ１０３に進む。ステップＳ
１０３において、ホストシステム装置１０は、クラスタ
内の所望の連続した各セクタにそれぞれのセクタ管理領
域と共にデータの書き換えを行うように所定の連続セク
タ書き換えコマンドを入出力バス７を介して入出力コン
トロール部２に出力すると共に、各制御信号を制御バス
８を介してそれぞれロジックコントロール部３に出力す
る。入出力コントロール部２は、入力された連続セクタ
書き換えコマンドを制御部４に出力すると共に、ロジッ
クコントロール部３は入力された各制御信号を制御部４
にそれぞれ出力して、ステップＳ１０４に進む。
【００６５】ステップＳ１０４において、制御部４は、
入出力コントロール部２から入力されたコマンドが連続
セクタ書き換えコマンドであることを認識し、ホストシ
ステム装置１０から指定されたセクタを有するクラスタ
をメモリ部６から読み出してバッファ部５に格納する。
次に、ステップＳ１０５で、制御部４は、バッファ部５
へ読み出されたメモリ部６のクラスタを消去する。更
に、ステップＳ１０６で、ホストシステム装置１０は、
メモリ部６の所望の連続した各セクタを書き換えるデー
タ、及び該各セクタのセクタ管理領域を書き換えるデー
タを入出力バス７を介して入出力コントロール部２に出
力して、ステップＳ１０７に進む。
入出力コントロール部２から入力されたコマンドが連続
セクタ書き換えコマンドであることを認識し、ホストシ
ステム装置１０から指定されたセクタを有するクラスタ
をメモリ部６から読み出してバッファ部５に格納する。
次に、ステップＳ１０５で、制御部４は、バッファ部５
へ読み出されたメモリ部６のクラスタを消去する。更
に、ステップＳ１０６で、ホストシステム装置１０は、
メモリ部６の所望の連続した各セクタを書き換えるデー
タ、及び該各セクタのセクタ管理領域を書き換えるデー
タを入出力バス７を介して入出力コントロール部２に出
力して、ステップＳ１０７に進む。
【００６６】ステップＳ１０７において、入出力コント
ロール部２は、入力された各データをバッファ部５に出
力する。制御部４は、バッファ部５に対して、バッファ
部５におけるステップＳ１０１で入力されたアドレスデ
ータが示すセクタから順にステップＳ１０２で指定され
たセクタ数までを、入出力コントロール部２から出力さ
れた所望の連続した各セクタに格納するデータに書き換
えると共に、該各セクタのセクタ管理領域を、入出力コ
ントロール部２から出力されたセクタ管理領域に格納す
るデータに書き換えて、ステップＳ１０８に進む。ステ
ップＳ１０８において、制御部４は、クラスタを形成し
ているバッファ部５のデータを読み出して、バッファ部
５にデータを読み出したメモリ部６の元のクラスタに格
納し、本フローは終了する。
ロール部２は、入力された各データをバッファ部５に出
力する。制御部４は、バッファ部５に対して、バッファ
部５におけるステップＳ１０１で入力されたアドレスデ
ータが示すセクタから順にステップＳ１０２で指定され
たセクタ数までを、入出力コントロール部２から出力さ
れた所望の連続した各セクタに格納するデータに書き換
えると共に、該各セクタのセクタ管理領域を、入出力コ
ントロール部２から出力されたセクタ管理領域に格納す
るデータに書き換えて、ステップＳ１０８に進む。ステ
ップＳ１０８において、制御部４は、クラスタを形成し
ているバッファ部５のデータを読み出して、バッファ部
５にデータを読み出したメモリ部６の元のクラスタに格
納し、本フローは終了する。
【００６７】次に、所望のクラスタを書き換える場合に
おける半導体記憶装置１の動作例を図１４のフローチャ
ートを用いて説明する。図１４において、ステップＳ１
１１で、ホストシステム装置１０は、データの書き換え
を行う所望のクラスタのアドレスデータを入出力バス７
を介してロジックコントロール部３に出力し、更にロジ
ックコントロール部３は、入力されたアドレスデータを
制御部４に出力する。
おける半導体記憶装置１の動作例を図１４のフローチャ
ートを用いて説明する。図１４において、ステップＳ１
１１で、ホストシステム装置１０は、データの書き換え
を行う所望のクラスタのアドレスデータを入出力バス７
を介してロジックコントロール部３に出力し、更にロジ
ックコントロール部３は、入力されたアドレスデータを
制御部４に出力する。
【００６８】次に、ステップＳ１１２で、ホストシステ
ム装置１０は、所望のクラスタのデータ書き換えを行う
ように所定のクラスタ書き換えコマンドを入出力バス７
を介して入出力コントロール部２に出力すると共に、各
制御信号を制御バス８を介してそれぞれロジックコント
ロール部３に出力する。入出力コントロール部２は、入
力されたクラスタ書き換えコマンドを制御部４に出力す
ると共に、ロジックコントロール部３は入力された各制
御信号を制御部４にそれぞれ出力して、ステップＳ１１
３に進む。
ム装置１０は、所望のクラスタのデータ書き換えを行う
ように所定のクラスタ書き換えコマンドを入出力バス７
を介して入出力コントロール部２に出力すると共に、各
制御信号を制御バス８を介してそれぞれロジックコント
ロール部３に出力する。入出力コントロール部２は、入
力されたクラスタ書き換えコマンドを制御部４に出力す
ると共に、ロジックコントロール部３は入力された各制
御信号を制御部４にそれぞれ出力して、ステップＳ１１
３に進む。
【００６９】ステップＳ１１３において、制御部４は、
入出力コントロール部２から入力されたコマンドがクラ
スタ書き換えコマンドであることを認識し、ホストシス
テム装置１０から指定されたクラスタをメモリ部６から
読み出してバッファ部５に格納する。次に、ステップＳ
１１４で、制御部４は、読み出されたメモリ部６のクラ
スタを消去する。次に、ステップＳ１１５で、ホストシ
ステム装置１０は、メモリ部６の所望のクラスタに格納
するデータを入出力バス７を介して入出力コントロール
部２に出力して、ステップＳ１１６に進む。
入出力コントロール部２から入力されたコマンドがクラ
スタ書き換えコマンドであることを認識し、ホストシス
テム装置１０から指定されたクラスタをメモリ部６から
読み出してバッファ部５に格納する。次に、ステップＳ
１１４で、制御部４は、読み出されたメモリ部６のクラ
スタを消去する。次に、ステップＳ１１５で、ホストシ
ステム装置１０は、メモリ部６の所望のクラスタに格納
するデータを入出力バス７を介して入出力コントロール
部２に出力して、ステップＳ１１６に進む。
【００７０】ステップＳ１１６で、入出力コントロール
部２は、入力されたデータをバッファ部５に出力する。
制御部４は、バッファ部５に格納されたクラスタを、入
出力コントロール部２から出力された所望のクラスタに
格納するデータに書き換えて、ステップＳ１１７に進
む。ステップＳ１１７において、制御部４は、クラスタ
を形成しているバッファ部５のデータを読み出して、バ
ッファ部５にデータを読み出したメモリ部６の元のクラ
スタに格納し、本フローは終了する。
部２は、入力されたデータをバッファ部５に出力する。
制御部４は、バッファ部５に格納されたクラスタを、入
出力コントロール部２から出力された所望のクラスタに
格納するデータに書き換えて、ステップＳ１１７に進
む。ステップＳ１１７において、制御部４は、クラスタ
を形成しているバッファ部５のデータを読み出して、バ
ッファ部５にデータを読み出したメモリ部６の元のクラ
スタに格納し、本フローは終了する。
【００７１】このように、本発明の実施の形態１におけ
る半導体記憶装置は、メモリ部６がクラスタ単位でデー
タ転送を行うことができるＡＮＤ型のフラッシュメモリ
で形成され、キャッシュメモリの働きをするバッファ部
５とメモリ部６との間でのデータ転送をクラスタ単位で
行うようにした。このことから、セクタ単位でデータ転
送を行った場合と比較して、データ転送時のオーバヘッ
ドを減少させて、データ転送速度の低下を減少させるこ
とができる。
る半導体記憶装置は、メモリ部６がクラスタ単位でデー
タ転送を行うことができるＡＮＤ型のフラッシュメモリ
で形成され、キャッシュメモリの働きをするバッファ部
５とメモリ部６との間でのデータ転送をクラスタ単位で
行うようにした。このことから、セクタ単位でデータ転
送を行った場合と比較して、データ転送時のオーバヘッ
ドを減少させて、データ転送速度の低下を減少させるこ
とができる。
【００７２】
【発明の効果】請求項１に係る半導体記憶装置は、メモ
リ部がクラスタ単位でデータ転送を行うことができ、キ
ャッシュメモリの働きをするバッファ部とメモリ部との
間でのデータ転送をクラスタ単位で行うようにした。こ
のことから、セクタ単位でデータ転送を行った場合と比
較して、データ転送時のオーバヘッドを減少させて、デ
ータ転送速度の低下を減少させることができる。
リ部がクラスタ単位でデータ転送を行うことができ、キ
ャッシュメモリの働きをするバッファ部とメモリ部との
間でのデータ転送をクラスタ単位で行うようにした。こ
のことから、セクタ単位でデータ転送を行った場合と比
較して、データ転送時のオーバヘッドを減少させて、デ
ータ転送速度の低下を減少させることができる。
【００７３】請求項２に係る半導体記憶装置は、請求項
１において、具体的には、メモリ部から所望のデータを
読み出す場合、該所望のデータが格納されたメモリ部の
クラスタを読み出してバッファ部に格納した後、バッフ
ァ部から上記所望のデータを読み出してホストシステム
装置に出力するようにした。このことから、データ読み
出し時において、セクタ単位でデータ読み出しを行った
場合と比較して、データ読み出し時のオーバヘッドを減
少させて、データ読み出し速度の低下を減少させること
ができる。
１において、具体的には、メモリ部から所望のデータを
読み出す場合、該所望のデータが格納されたメモリ部の
クラスタを読み出してバッファ部に格納した後、バッフ
ァ部から上記所望のデータを読み出してホストシステム
装置に出力するようにした。このことから、データ読み
出し時において、セクタ単位でデータ読み出しを行った
場合と比較して、データ読み出し時のオーバヘッドを減
少させて、データ読み出し速度の低下を減少させること
ができる。
【００７４】請求項３に係る半導体記憶装置は、請求項
１又は請求項２において、具体的には、メモリ部の空き
領域にデータを書き込む場合、ホストシステム装置から
入力されたデータを、ホストシステム装置から指定され
たアドレスに対応させたバッファ部のアドレスに格納し
た後、該バッファ部に形成されたクラスタを読み出し
て、ホストシステム装置から指定されたメモリ部のクラ
スタに格納するようにした。このことから、データ書き
込み時において、セクタ単位でデータ書き込みを行った
場合と比較して、データ書き込み時のオーバヘッドを減
少させて、データ書き込み速度の低下を減少させること
ができる。
１又は請求項２において、具体的には、メモリ部の空き
領域にデータを書き込む場合、ホストシステム装置から
入力されたデータを、ホストシステム装置から指定され
たアドレスに対応させたバッファ部のアドレスに格納し
た後、該バッファ部に形成されたクラスタを読み出し
て、ホストシステム装置から指定されたメモリ部のクラ
スタに格納するようにした。このことから、データ書き
込み時において、セクタ単位でデータ書き込みを行った
場合と比較して、データ書き込み時のオーバヘッドを減
少させて、データ書き込み速度の低下を減少させること
ができる。
【００７５】請求項４に係る半導体記憶装置は、請求項
１から請求項３において、具体的には、メモリ部に格納
されているデータを書き換える場合、書き換えを行う所
望のデータが格納されたメモリ部のクラスタを読み出し
てバッファ部に格納すると共に読み出したメモリ部のク
ラスタを消去し、ホストシステム装置から指定されたメ
モリ部のアドレスに対応するバッファ部のクラスタ内の
データを、ホストシステム装置から入力されたデータに
書き換えた後、該バッファ部に形成されたクラスタを読
み出して、上記消去したメモリ部のクラスタに格納する
ようにした。このことから、データ書き換え時におい
て、セクタ単位でデータ書き換えを行った場合と比較し
て、データ書き換え時のオーバヘッドを減少させて、デ
ータ書き換え速度の低下を減少させることができる。
１から請求項３において、具体的には、メモリ部に格納
されているデータを書き換える場合、書き換えを行う所
望のデータが格納されたメモリ部のクラスタを読み出し
てバッファ部に格納すると共に読み出したメモリ部のク
ラスタを消去し、ホストシステム装置から指定されたメ
モリ部のアドレスに対応するバッファ部のクラスタ内の
データを、ホストシステム装置から入力されたデータに
書き換えた後、該バッファ部に形成されたクラスタを読
み出して、上記消去したメモリ部のクラスタに格納する
ようにした。このことから、データ書き換え時におい
て、セクタ単位でデータ書き換えを行った場合と比較し
て、データ書き換え時のオーバヘッドを減少させて、デ
ータ書き換え速度の低下を減少させることができる。
【００７６】請求項５に係る半導体記憶装置は、請求項
１から請求項４において、バッファ部は、メモリ部の１
クラスタ分のメモリ容量を有するようにした。このこと
から、バッファ部をメモリ部のクラスタと同じ構成にな
るように各セクタ及びセクタ管理領域を割り当てて使用
することにより、バッファ部とメモリ部との間でクラス
タ単位のデータ転送を容易に行うことができる。
１から請求項４において、バッファ部は、メモリ部の１
クラスタ分のメモリ容量を有するようにした。このこと
から、バッファ部をメモリ部のクラスタと同じ構成にな
るように各セクタ及びセクタ管理領域を割り当てて使用
することにより、バッファ部とメモリ部との間でクラス
タ単位のデータ転送を容易に行うことができる。
【００７７】請求項６に係る半導体記憶装置は、請求項
１から請求項５において、メモリ部は、ＡＮＤ型のフラ
ッシュメモリで形成されるようにした。このことから、
ＡＮＤ型のフラッシュメモリにおいて、クラスタ単位で
データ転送を行うことができ、セクタ単位でデータ転送
を行った場合と比較して、データ転送時のオーバヘッド
を減少させて、データ転送速度の低下を減少させること
ができる。
１から請求項５において、メモリ部は、ＡＮＤ型のフラ
ッシュメモリで形成されるようにした。このことから、
ＡＮＤ型のフラッシュメモリにおいて、クラスタ単位で
データ転送を行うことができ、セクタ単位でデータ転送
を行った場合と比較して、データ転送時のオーバヘッド
を減少させて、データ転送速度の低下を減少させること
ができる。
【００７８】請求項７に係るデータ管理方法は、メモリ
部から所望のデータを読み出す場合、該所望のデータが
格納されたメモリ部のクラスタを読み出してバッファ部
に格納した後、バッファ部から上記所望のデータを読み
出してホストシステム装置に出力するようにした。この
ことから、データ読み出し時において、セクタ単位でデ
ータ読み出しを行った場合と比較して、データ読み出し
時のオーバヘッドを減少させて、データ読み出し速度の
低下を減少させることができる。
部から所望のデータを読み出す場合、該所望のデータが
格納されたメモリ部のクラスタを読み出してバッファ部
に格納した後、バッファ部から上記所望のデータを読み
出してホストシステム装置に出力するようにした。この
ことから、データ読み出し時において、セクタ単位でデ
ータ読み出しを行った場合と比較して、データ読み出し
時のオーバヘッドを減少させて、データ読み出し速度の
低下を減少させることができる。
【００７９】請求項８に係るデータ管理方法は、請求項
７において、メモリ部の空き領域にデータを書き込む場
合、ホストシステム装置から入力されたデータを、ホス
トシステム装置から指定されたアドレスに対応させたバ
ッファ部のアドレスに格納した後、該バッファ部に形成
されたクラスタを読み出して、ホストシステム装置から
指定されたメモリ部のクラスタに格納するようにした。
このことから、データ書き込み時において、セクタ単位
でデータ書き込みを行った場合と比較して、データ書き
込み時のオーバヘッドを減少させて、データ書き込み速
度の低下を減少させることができる。
７において、メモリ部の空き領域にデータを書き込む場
合、ホストシステム装置から入力されたデータを、ホス
トシステム装置から指定されたアドレスに対応させたバ
ッファ部のアドレスに格納した後、該バッファ部に形成
されたクラスタを読み出して、ホストシステム装置から
指定されたメモリ部のクラスタに格納するようにした。
このことから、データ書き込み時において、セクタ単位
でデータ書き込みを行った場合と比較して、データ書き
込み時のオーバヘッドを減少させて、データ書き込み速
度の低下を減少させることができる。
【００８０】請求項９に係るデータ管理方法は、請求項
７又は請求項８において、メモリ部に格納されているデ
ータを書き換える場合、書き換えを行う所望のデータが
格納されたメモリ部のクラスタを読み出してバッファ部
に格納すると共に読み出したメモリ部のクラスタを消去
し、ホストシステム装置から指定されたメモリ部のアド
レスに対応するバッファ部のクラスタ内のデータを、ホ
ストシステム装置から入力されたデータに書き換えた
後、該バッファ部に形成されたクラスタを読み出して、
上記消去したメモリ部のクラスタに格納するようにし
た。このことから、データ書き換え時において、セクタ
単位でデータ書き換えを行った場合と比較して、データ
書き換え時のオーバヘッドを減少させて、データ書き換
え速度の低下を減少させることができる。
７又は請求項８において、メモリ部に格納されているデ
ータを書き換える場合、書き換えを行う所望のデータが
格納されたメモリ部のクラスタを読み出してバッファ部
に格納すると共に読み出したメモリ部のクラスタを消去
し、ホストシステム装置から指定されたメモリ部のアド
レスに対応するバッファ部のクラスタ内のデータを、ホ
ストシステム装置から入力されたデータに書き換えた
後、該バッファ部に形成されたクラスタを読み出して、
上記消去したメモリ部のクラスタに格納するようにし
た。このことから、データ書き換え時において、セクタ
単位でデータ書き換えを行った場合と比較して、データ
書き換え時のオーバヘッドを減少させて、データ書き換
え速度の低下を減少させることができる。
【図１】 本発明の実施の形態１における半導体記憶装
置の例を示した概略のブロック図である。
置の例を示した概略のブロック図である。
【図２】 図１で示したメモリ部６におけるメモリ空間
の例を示した図である。
の例を示した図である。
【図３】 図１で示した半導体記憶装置１における、セ
クタからのデータ読み出し時の動作例を示したフローチ
ャートである。
クタからのデータ読み出し時の動作例を示したフローチ
ャートである。
【図４】 図１で示した半導体記憶装置１における、セ
クタ管理領域からのデータ読み出し時の動作例を示した
フローチャートである。
クタ管理領域からのデータ読み出し時の動作例を示した
フローチャートである。
【図５】 図１で示した半導体記憶装置１における、ク
ラスタ内の連続した複数のセクタからのデータ読み出し
時の動作例を示したフローチャートである。
ラスタ内の連続した複数のセクタからのデータ読み出し
時の動作例を示したフローチャートである。
【図６】 図１で示した半導体記憶装置１における、ク
ラスタからのデータ読み出し時の動作例を示したフロー
チャートである。
ラスタからのデータ読み出し時の動作例を示したフロー
チャートである。
【図７】 図１で示した半導体記憶装置１における、セ
クタへのデータ書き込み時の動作例を示したフローチャ
ートである。
クタへのデータ書き込み時の動作例を示したフローチャ
ートである。
【図８】 図１で示した半導体記憶装置１における、セ
クタ管理領域へのデータ書き込み時の動作例を示したフ
ローチャートである。
クタ管理領域へのデータ書き込み時の動作例を示したフ
ローチャートである。
【図９】 図１で示した半導体記憶装置１における、ク
ラスタ内の連続した複数のセクタへのデータ書き込み時
の動作例を示したフローチャートである。
ラスタ内の連続した複数のセクタへのデータ書き込み時
の動作例を示したフローチャートである。
【図１０】 図１で示した半導体記憶装置１における、
クラスタへのデータ書き込み時の動作例を示したフロー
チャートである。
クラスタへのデータ書き込み時の動作例を示したフロー
チャートである。
【図１１】 図１で示した半導体記憶装置１における、
セクタのデータ書き換え時の動作例を示したフローチャ
ートである。
セクタのデータ書き換え時の動作例を示したフローチャ
ートである。
【図１２】 図１で示した半導体記憶装置１における、
セクタ管理領域のデータ書き換え時の動作例を示したフ
ローチャートである。
セクタ管理領域のデータ書き換え時の動作例を示したフ
ローチャートである。
【図１３】 図１で示した半導体記憶装置１における、
クラスタ内の連続した複数のセクタのデータ書き換え時
の動作例を示したフローチャートである。
クラスタ内の連続した複数のセクタのデータ書き換え時
の動作例を示したフローチャートである。
【図１４】 図１で示した半導体記憶装置１における、
クラスタのデータ書き換え時の動作例を示したフローチ
ャートである。
クラスタのデータ書き換え時の動作例を示したフローチ
ャートである。
【図１５】 フラッシュメモリを使用した半導体記憶装
置の従来例を示した概略のブロック図である。
置の従来例を示した概略のブロック図である。
１ 半導体記憶装置、 ２ 入出力コントロール部、
３ ロジックコントロール部、 ４ 制御部、 ５ バ
ッファ部、 ６ メモリ部、 １０ ホストシステム装
置
３ ロジックコントロール部、 ４ 制御部、 ５ バ
ッファ部、 ６ メモリ部、 １０ ホストシステム装
置
Claims (9)
- 【請求項１】 情報処理機器等からなるホストシステム
装置に使用される不揮発性メモリを用いた半導体記憶装
置において、 上記ホストシステム装置とのインタフェースを行うイン
タフェース部と、 クラスタ単位でデータ転送を行う、複数の不揮発性メモ
リで構成されたメモリ部と、 上記インタフェース部を介してホストシステム装置とメ
モリ部との間で行われるデータ転送時にキャッシュメモ
リとして使用される、揮発性メモリで形成されたバッフ
ァ部と、 上記ホストシステム装置からの指令に従って上記メモリ
部及びバッファ部の制御を行う制御部とを備え、 該制御部は、上記バッファ部をメモリ部の１クラスタに
対応させた各セクタアドレスを設けて使用することを特
徴とする半導体記憶装置。 - 【請求項２】 上記制御部は、メモリ部から所望のデー
タを読み出す場合、該所望のデータが格納されたメモリ
部のクラスタを読み出して上記バッファ部に格納した
後、バッファ部から上記所望のデータを読み出してホス
トシステム装置に出力させることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】 上記制御部は、メモリ部の空き領域にデ
ータを書き込む場合、ホストシステム装置から入力され
たデータを、ホストシステム装置から指定されたアドレ
スに対応させたバッファ部のアドレスに格納した後、該
バッファ部に形成されたクラスタを読み出して、ホスト
システム装置から指定されたメモリ部のクラスタに格納
することを特徴とする請求項１又は請求項２のいずれか
に記載の半導体記憶装置。 - 【請求項４】 上記制御部は、メモリ部に格納されてい
るデータを書き換える場合、書き換えを行う所望のデー
タが格納されたメモリ部のクラスタを読み出してバッフ
ァ部に格納すると共に読み出したメモリ部のクラスタを
消去し、ホストシステム装置から指定されたメモリ部の
アドレスに対応するバッファ部のクラスタ内のデータ
を、ホストシステム装置から入力されたデータに書き換
えた後、該バッファ部に形成されたクラスタを読み出し
て、上記消去したメモリ部のクラスタに格納することを
特徴とする請求項１から請求項３のいずれかに記載の半
導体記憶装置。 - 【請求項５】 上記バッファ部は、メモリ部の１クラス
タ分のメモリ容量を有することを特徴とする請求項１か
ら請求項４のいずれかに記載の半導体記憶装置。 - 【請求項６】 上記メモリ部は、ＡＮＤ型のフラッシュ
メモリで形成されることを特徴とする請求項１から請求
項５のいずれかに記載の半導体記憶装置。 - 【請求項７】 クラスタ単位でデータ転送を行う複数の
不揮発性メモリで構成されたメモリ部と、キャッシュメ
モリとして使用する揮発性メモリで構成されたバッファ
部とを備えた、情報処理機器等からなるホストシステム
装置に使用される半導体記憶装置におけるデータ管理方
法において、 メモリ部からのデータ読み出し時に、 ホストシステム装置から指定されたアドレスのデータが
格納されたメモリ部のクラスタを読み出し、 該読み出したメモリ部のクラスタを上記バッファ部に格
納し、 バッファ部からホストシステム装置が指定した所望のデ
ータを読み出してホストシステム装置に出力することを
特徴とするデータ管理方法。 - 【請求項８】 上記メモリ部の空き領域に対するデータ
書き込み時に、 ホストシステム装置から入力されたデータを、ホストシ
ステム装置から指定されたアドレスに対応させたバッフ
ァ部のアドレスに格納し、 バッファ部に形成されたクラスタを読み出し、 該読み出したクラスタをホストシステム装置から指定さ
れたメモリ部のクラスタに格納することを特徴とする請
求項７に記載のデータ管理方法。 - 【請求項９】 上記メモリ部に格納されているデータの
書き換え時に、 書き換えを行う所望のデータが格納されたメモリ部のク
ラスタを読み出し、 該読み出したクラスタをバッファ部に格納し、 読み出したメモリ部のクラスタを消去し、 ホストシステム装置から指定されたメモリ部のアドレス
に対応するバッファ部のクラスタ内のデータを、ホスト
システム装置から入力されたデータに書き換え、 上記バッファ部に形成されたクラスタを読み出し、 該読み出したバッファ部のクラスタを上記消去したメモ
リ部のクラスタに格納することを特徴とする請求項７又
は請求項８のいずれかに記載のデータ管理方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24400297A JPH1185609A (ja) | 1997-09-09 | 1997-09-09 | 半導体記憶装置及びそのデータ管理方法 |
| US09/049,060 US6366977B1 (en) | 1997-09-09 | 1998-03-27 | Semiconductor storage device employing cluster unit data transfer scheme and data management method thereof |
| TW087106156A TW445452B (en) | 1997-09-09 | 1998-04-22 | Semiconductor storage device and data management method therefor |
| KR1019980017434A KR100300250B1 (ko) | 1997-09-09 | 1998-05-14 | 반도체기억장치및그데이터관리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24400297A JPH1185609A (ja) | 1997-09-09 | 1997-09-09 | 半導体記憶装置及びそのデータ管理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185609A true JPH1185609A (ja) | 1999-03-30 |
Family
ID=17112260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24400297A Pending JPH1185609A (ja) | 1997-09-09 | 1997-09-09 | 半導体記憶装置及びそのデータ管理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6366977B1 (ja) |
| JP (1) | JPH1185609A (ja) |
| KR (1) | KR100300250B1 (ja) |
| TW (1) | TW445452B (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288034A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 半導体記憶装置とその読出し・書き込み方法 |
| US6522581B2 (en) | 2000-06-12 | 2003-02-18 | Sharp Kabushiki Kaisha | Semiconductor storage device |
| US6646947B2 (en) | 2001-06-28 | 2003-11-11 | Sharp Kabushiki Kaisha | Data transfer control device, semiconductor memory device and electronic information apparatus |
| US6775185B2 (en) | 2002-04-18 | 2004-08-10 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| JP2007102805A (ja) * | 2006-11-20 | 2007-04-19 | Toshiba Corp | メモリシステム |
| WO2007105688A1 (ja) * | 2006-03-16 | 2007-09-20 | Matsushita Electric Industrial Co., Ltd. | メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム |
| US7334080B2 (en) | 2002-04-05 | 2008-02-19 | Renesas Technology Corp. | Nonvolatile memory with independent access capability to associated buffer |
| JP2008192178A (ja) * | 2008-05-08 | 2008-08-21 | Renesas Technology Corp | フラッシュメモリを搭載する記憶装置 |
| JP2008204222A (ja) * | 2007-02-21 | 2008-09-04 | Toshiba Corp | 不揮発性メモリシステム |
| KR100907477B1 (ko) | 2007-07-16 | 2009-07-10 | 한양대학교 산학협력단 | 플래시 메모리에 저장된 데이터의 인덱스 정보 관리 장치및 방법 |
| KR101172071B1 (ko) * | 2004-11-18 | 2012-08-10 | 소니 주식회사 | 통신 시스템, 기억 장치 및 제어 장치 |
| JP2013061795A (ja) * | 2011-09-13 | 2013-04-04 | Toshiba Corp | 記憶装置、コントローラ、およびリードコマンド実行方法 |
| JP2014086120A (ja) * | 2012-10-26 | 2014-05-12 | Toshiba Corp | 半導体記憶装置及びその半導体記憶装置を用いたメモリシステム |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3953243B2 (ja) * | 1998-12-29 | 2007-08-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | システム分析のためにバス・アービトレーション制御を使用する同期方法及び装置 |
| KR20010076897A (ko) * | 2000-01-28 | 2001-08-17 | 박태진 | 실시간 처리 시스템에서의 데이타 저장 제어 방법 |
| TWI240864B (en) * | 2001-06-13 | 2005-10-01 | Hitachi Ltd | Memory device |
| US7080222B1 (en) * | 2002-09-20 | 2006-07-18 | Cypress Semiconductor Corp. | Cellular telephone memory with backup memory interface |
| JP4908849B2 (ja) * | 2006-01-11 | 2012-04-04 | 富士通セミコンダクター株式会社 | ファイル削除方法、ファイル・オープン方法、ファイル削除プログラム、および、ファイル・オープン・プログラム |
| KR100622113B1 (ko) * | 2006-03-03 | 2006-09-18 | 주식회사 퓨전소프트 | 데이터베이스 시스템을 위한 플래쉬 메모리 저장 시스템 및그 방법 |
| KR101146059B1 (ko) * | 2006-07-31 | 2012-05-14 | 가부시끼가이샤 도시바 | 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한데이터 판독/기입 방법 |
| US7711889B2 (en) * | 2006-07-31 | 2010-05-04 | Kabushiki Kaisha Toshiba | Nonvolatile memory system, and data read/write method for nonvolatile memory system |
| KR100823166B1 (ko) * | 2006-12-04 | 2008-04-18 | 삼성전자주식회사 | 통신 속도가 향상된 메모리 카드 및 메모리 카드를포함하는 메모리 카드 시스템 |
| JP2008152464A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 記憶装置 |
| US7761635B1 (en) * | 2008-06-20 | 2010-07-20 | Tableau, Llc | Bridge device access system |
| US8122421B2 (en) * | 2008-08-14 | 2012-02-21 | Omnivision Technologies, Inc. | System, and method, and computer readable medium for designing a scalable clustered storage integrated circuit for multi-media processing |
| WO2010035124A1 (en) * | 2008-09-29 | 2010-04-01 | Sandisk Il Ltd. | File system for storage device which uses different cluster sizes |
| US8886885B2 (en) * | 2009-11-13 | 2014-11-11 | Marvell World Trade Ltd. | Systems and methods for operating a plurality of flash modules in a flash memory file system |
| US10031860B2 (en) * | 2014-09-24 | 2018-07-24 | Western Digital Technologies, Inc. | Memory transfer of objects in a data storage device |
| US9851901B2 (en) | 2014-09-26 | 2017-12-26 | Western Digital Technologies, Inc. | Transfer of object memory references in a data storage device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313882A (ja) * | 1991-04-12 | 1992-11-05 | Fuji Photo Film Co Ltd | メモリカードの記録管理方式 |
| US5644787A (en) * | 1993-08-03 | 1997-07-01 | Seiko Epson Corporation | Apparatus for controlling data transfer between external interfaces through buffer memory using table data having transfer start address transfer count and unit selection parameter |
| US5832525A (en) * | 1996-06-24 | 1998-11-03 | Sun Microsystems, Inc. | Disk fragmentation reduction using file allocation tables |
| JPH10124381A (ja) * | 1996-10-21 | 1998-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-09-09 JP JP24400297A patent/JPH1185609A/ja active Pending
-
1998
- 1998-03-27 US US09/049,060 patent/US6366977B1/en not_active Expired - Lifetime
- 1998-04-22 TW TW087106156A patent/TW445452B/zh not_active IP Right Cessation
- 1998-05-14 KR KR1019980017434A patent/KR100300250B1/ko not_active IP Right Cessation
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522581B2 (en) | 2000-06-12 | 2003-02-18 | Sharp Kabushiki Kaisha | Semiconductor storage device |
| JP4711531B2 (ja) * | 2001-03-23 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2002288034A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 半導体記憶装置とその読出し・書き込み方法 |
| US6646947B2 (en) | 2001-06-28 | 2003-11-11 | Sharp Kabushiki Kaisha | Data transfer control device, semiconductor memory device and electronic information apparatus |
| US7581058B2 (en) | 2002-04-05 | 2009-08-25 | Renesas Technology Corp. | Non-volatile memory having multiple erase operations |
| US7334080B2 (en) | 2002-04-05 | 2008-02-19 | Renesas Technology Corp. | Nonvolatile memory with independent access capability to associated buffer |
| US6775185B2 (en) | 2002-04-18 | 2004-08-10 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| KR101172071B1 (ko) * | 2004-11-18 | 2012-08-10 | 소니 주식회사 | 통신 시스템, 기억 장치 및 제어 장치 |
| WO2007105688A1 (ja) * | 2006-03-16 | 2007-09-20 | Matsushita Electric Industrial Co., Ltd. | メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム |
| JP4498341B2 (ja) * | 2006-11-20 | 2010-07-07 | 株式会社東芝 | メモリシステム |
| JP2007102805A (ja) * | 2006-11-20 | 2007-04-19 | Toshiba Corp | メモリシステム |
| JP2008204222A (ja) * | 2007-02-21 | 2008-09-04 | Toshiba Corp | 不揮発性メモリシステム |
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