JP5285102B2

JP5285102B2 - 半導体記憶装置

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Publication number: JP5285102B2
Application number: JP2011051167A
Authority: JP
Inventors: 勝矢野
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2011-03-09
Filing date: 2011-03-09
Publication date: 2013-09-11
Anticipated expiration: 2031-03-09
Also published as: JP2012190501A; US8767464B2; US20120230106A1

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型のフラッシュメモリのデータの読出し方法に関する。

不揮発性の半導体メモリとして、電気的にプログラムすることができるＥＰＲＯＭや、電気的なプログラムおよび消去をすることができるＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭが広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。

特許文献１は、ＮＡＮＤ型フラッシュメモリのアクセスの高速化を図るものであり、例えば、読出し動作では、奇数ページの読出しデータをバッファから外部へ転送している間に、偶数ページの読出しデータをアレイからバッファへ転送するインターリーブ動作を行い、アレイとバッファ間のデータ転送と、バッファと外部間のデータ転送を並列化する。

特開２００３−３１７４８７号公報

近年、ＳＰＩ（Serial peripheral Interface）のアプリケーションを持つフラッシュメモリでさえ、５１２Ｍｂ、１Ｇｂ若しくはそれ以上の高集積化が要求されている。それと同時に、メモリ単価の低価格化も求められている。このような問題は、ＮＡＮＤ型のフラッシュメモリでも同じである。

ＮＡＮＤ型のフラッシュメモリは、アレイサイズを最小化しても、アドレス遷移は、依然としてＮＯＲ型のメモリよりも遅い。それ故、連続的なラップアラウンドの読出し動作において問題が生じる。図９は、ラップアラウンドの読出し動作の例を示している。ラップアラウンドの読出しでは、例えば、図９（ａ）に示すようにアレイＭＡおいてｎページ（ワード線）が選択され、ｎページから読出されたデータがページバッファＰＢに転送され、次に、図９（ｂ）に示すようにページバッファＰＢに保持されたデータがシーケンシャルに外部へ転送される。そして、図９（ｃ）に示すように次のｎ＋１ページが選択され、ｎ+１ページから読出されたデータがページバッファＰＢへ転送され、図９（ｄ）に示すようにページバッファＰＢに保持されたデータがシーケンシャルに外部へ転送される。このように、ｎ+１ページのデータは、ｎページのデータの読出しが終了するまで待たなければならない。つまり、ｎページの読出しデータがシーケンシャルに出力されるほぼ終了の時点から、次のｎ＋１ページの選択されるためである。仮に、ｎページに含まれるデータに関連する管理データＤ１が、ｎ＋１ページに存在する場合には、管理データＤ１を得るまでの待ち時間が大きくなってしまう。

本発明の目的は、上記従来の課題を解決し、データの読出しをフレキシブルにかつ高速に行うことができる半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、少なくとも同時にアクセス可能な２つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続されたメモリセルアレイと、アドレス情報を受け取る第１の受取手段と、アクセス動作に関する命令を受け取る第２の受取手段と、前記第１の受取手段で受け取られた行アドレス情報をデコードし、当該デコード結果に基づきワード線を選択するワード線選択手段と、前記第２の受取手段で受け取られた命令に基づき前記ワード線選択手段を制御する制御手段とを有し、前記制御手段は、第１の読み出し命令に応じて前記ワード線選択手段に第１の読出し動作を実行させ、第２の読出し命令に応じて前記ワード線選択手段に第２の読出し動作を実行させ、前記第１の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択し、前記第２の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ番目のワード線を選択する。

好ましくはｎ番目のワード線とｎ＋１またはｎ−１番目のワード線は、前記２つのメモリバンク間の行方向において隣接する。好ましくは、前記制御手段は、前記第１の受取手段で受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定し、当該列アドレスの範囲に含まれると判定したとき、第１の読み出し命令に応じて前記ワード線選択手段に前記第１の読出し動作を実行させる。さらに好ましくは前記制御手段は、列アドレス情報が他方のメモリバンクの列アドレス範囲に含まれていないと判定したとき、第１の読み出し命令に応じることなく前記ワード線選択手段に前記第２の読出し動作を実行させる。半導体記憶装置はさらに、各メモリバンクとビット線を介して接続された第１および第２のページバッファを含み、第１および第２のページバッファは、前記第１の読出し動作または第２の読出し動作で読み出されたデータを保持する。半導体記憶装置はさらに、列アドレス信号をデコードし、当該デコード結果に基づき前記第１または第２のページバッファ内のデータを選択する列選択手段とを有する。

本発明に係る読出しプログラムは、少なくとも同時にアクセス可能な２つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置において実行されるものであって、受け取られた読出し命令が第１の読み出し命令または第２の読み出し命令に該当するか否かを識別するステップと、第１の読出し命令であると識別されたとき、前記ワード線選択手段に第１の読出し動作を実行させ、第２の読出し命令であると識別されたとき、前記ワード線選択手段に第２の読出し動作を実行させるステップとを含み、前記第１の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択し、前記第２の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ番目のワード線を選択する。

好ましくは前記読出しプログラムはさらに、受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第１のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第２のフラグ情報を設定するステップとを含み、前記第１の読出し動作は、前記第１の読出し命令でありかつ前記第１のフラグ情報が設定されたときに実行され、前記第２の読出し動作は、前記第１の読出し命令でありかつ前記第２のフラグ情報が設定されたときに実行される。

本発明に係る読出し方法は、少なくとも同時にアクセス可能な２つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置におけるものであって、受け取られた読出し命令が第１の読み出し命令または第２の読み出し命令に該当するか否かを識別するステップと、第１の読出し命令であると識別されたとき、前記ワード線選択手段に第１の読出し動作を実行させ、第２の読出し命令であると識別されたとき、前記ワード線選択手段に第２の読出し動作を実行させるステップとを含み、前記第１の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択し、前記第２の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ番目のワード線を選択する。

好ましくは前記読出し方法はさらに、受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第１のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第２のフラグ情報を設定するステップとを含み、前記第１の読出し動作は、前記第１の読出し命令でありかつ前記第１のフラグ情報が設定されたときに実行され、前記第２の読出し動作は、前記第１の読出し命令でありかつ前記第２のフラグ情報が設定されたときに実行される。

本発明によれば、第１および第２の読出し動作を選択的に用いることで、フレキシブルな読出しを行うことができ、かつデータの読出しを高速化することができる。

本発明の実施例に係る半導体メモリの典型的な構成を示すブロック図である。図１に示すメモリセルアレイの典型的なセルユニットの構成を示す回路図である。半導体メモリの消去、書込みおよび読出し動作時の電圧条件の例を示す表である。本発明の実施例に係るワード線選択回路の構成例を示す図である。本発明の実施例に係るフレキシブルページ読出し動作と、ノーマルページ読出し動作を説明する図である。本発明の実施例に係る読出し動作を説明するフローチャートである。本発明の実施例に係るフレキシブル読出しのタイミングチャートである。従来のノーマルページ読出しのタイミングチャートである。従来のフラッシュメモリの読出しを説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の実施例に係るＮＡＮＤ型の半導体メモリの模式的な構成を示すブロック図である。本実施例の半導体メモリ１０は、行列状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータを受け取り、コマンドに基づき各部を制御するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線を選択する選択回路１７０と、データの読出し、プログラムおよび消去のために必要な電圧を生成する内部電圧発生回路１８０とを含んで構成される。

外部入出力端子Ｉ／Ｏは、複数の端子を含み、これら複数の端子は、、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子を共用することができ、外部制御信号として、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号を入力し、レディー・ビジー信号を出力する。

本実施例のメモリアレイ１００は、同時にアクセス可能な２つのメモリバンク１００Ｌ、１００Ｒを含んでいる。便宜上、図面の左側のメモリバンクを「Ｌ」または「左側」、右側のメモリバンクを「Ｒ」または「右側」として区別する。各メモリバンク１００Ｌ、１００Ｒは、実質的に同様のセルレイアウト構成を有し、すなわち、メモリバンク１００Ｌは、列方向にｍ個のブロックBLK(L)1、BLK(L)2、・・・、BLK(L)m+1を有し、メモリバンク１００Ｒは、列方向にｍ個のブロックBLK(R)1、BLK(R)2、・・・、BLK(R)m+1を有する。

図２は、図１に示すメモリアレイ１００のメモリバンク１００Ｌの典型的な回路構成を示している。メモリバンク１００Ｌは、ビット線BL方向に複数のブロック(BLK(L)1、BLK(L)2、・・・BLK(L)mを有し、１つのブロックは、ｎビットのビット線BLに接続される。１つのメモリブロックBLK(L)1は、複数のメモリセルを直列に接続したＮＡＮＤセルユニット（以下、セルユニットＮＵという）を複数含み、これらのセルユニットＮＵが行方向に配置される。図の例では、１つのセルユニットＮＵは、複数の直列に接続されたメモリセルMCi(本例では、i=０、１、・・・、３１)と、その両端に接続された選択トランジスタTR1、選択トランジスタTR2とを含んで構成され、１つのセルユニットＮＵは、対応するビット線BLに接続される。選択トランジスタTR1のドレインは、ビット線BLに接続され、選択トランジスタTR2のソースは、共通ソース線SLに接続されている。

セルユニットＮＵ内のメモリセルMCiの制御ゲートは、それぞれ対応するワード線WLiに接続される。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSにそれぞれ接続されている。図の例では、１つのブロック内にｎ個のセルユニットＮＵが形成され、ブロック内の１つのワード線を共有する複数のメモリセルの集合は、１ページを構成する。つまり、片側の１ページは、ｎビットである。また、ワード線WLと選択ゲート線SGD、SGSを共有するｎ個のセルユニットＮＵの集合は、データ消去の単位であるブロックを構成する。なお、ワード線選択回路１５０は、ブロックを選択するとき、当該ブロックの選択ゲート信号SGS、SGDにより選択トランジスタTR1、TR2をオンする。また、図示しないが、メモリバンク１００Ｒは、メモリバンク１００Ｌと同様のアレイ構成を有する。好ましくは、アレイ１００は、１つのシリコン基板内に形成され、各ブロックは１つのウエル内に形成される。

メモリセルMCiは、電気的書き換え可能な不揮発性メモリセルであり、典型的に、フローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）の積層構造を持つトランジスタにより構成され、そのフローティングゲートに電荷を蓄積することにより、データの記憶を行う。具体的に、フローティングゲートが多くの電子を蓄積したときのしきい値が高い状態と、電子を放出したときのしきい値が低い状態とにより、２値データを記憶することができる。また、フローティングゲートに蓄積される電子の量を更に細かく制御することにより、１つのメモリセルに多値データを記憶することもできる。

メモリバンク１００Ｌの各セルユニットＮＵに接続されたビット線BL1、BL1、・・・、BLn、BLn+1は、ビット線選択回路を介してページバッファ／センス回路１６０のセンスアンプ回路SA1、SA2、・・・SAn、SAn+1に接続される。ビット線選択回路は、奇数ビット線および偶数ビット線を選択するための奇数ビット線選択トランジスタTRoおよび偶数ビット線選択トランジスタTReを含む。奇数ビット線(BL1、BL3、・・・BLn)とそれに対応するセンス回路SA1、SA3、・・・SAnとの間には、奇数ビット線選択トランジスタTRoが接続され、奇数ビット線選択トランジスタTRoは、そのゲートに接続された奇数ビット線選択信号BLSoよってオン／オフが制御される。偶数ビット線(BL0、BL2、・・・BLn-2)とそれに対応するセンス回路SA0、SA2、・・・SAn-2との間には、偶数ビット線選択トランジスタTReが接続され、偶数ビット線トランジスタTReは、そのゲートに接続された偶数ビット線選択信号BLSeによってオン／オフが制御される。偶数ビット線および奇数ビット線選択信号BLSe、BLSoは、コントローラ１４０または列選択回路１７０によって駆動され、これらの選択信号BLSo、BLSeがHレベルに駆動されたとき、偶数および奇数ビット選択線トランジスタTRe、TRoがオンし、センスアンプ回路は、ビット線から読み出されたデータをセンスし、またメモリセルに書込むデータを保持するためのページバッファを構成する。ここには図示しないが、メモリバンク１００Ｒも同様に、ｎビットのページバッファ／センス回路１６０に接続される。

再び図１を参照すると、入出力バッファ１１０は、アドレスデータ１２０、データレジスタ１３０およびコントローラ１４０との間でデータを転送する。図示しないメモリコントローラから送信されたコマンド、データ、アドレス情報は、入出力バッファ１１０を介してコントローラ１４０、アドレスレジスタ１２０、データレジスタ１３０へ供給される。また、読出し時には、ページバッファ／センス回路１６０から読み出されたデータがデータレジスタ１３０を介して入出力バッファ１１０へ転送される。

コントローラ１４０は、入出力バッファ１１０から受け取ったコマンドデータに基づき読出し、プログラムや消去等のシーケンスを制御する。コマンドデータは、例えば、読出し命令、プログラム命令、消去命令、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等を含む。例えば、コントローラ１４０は、コマンドデータに基づきアドレス情報と書込みデータを判別して、前者をアドレスレジスタ１２０を介してワード線選択回路１５０や列選択回路１７０に転送し、後者をデータレジスタ１３０を介してページバッファ／センス回路１６０に転送する。

ワード線選択回路１５０は、アドレスレジスタ１２０からの行アドレス情報の上位ビットをデコードし、そのデコード結果に基づき選択ゲート信号SGS、SDSにより選択トランジスタTR1、TR2をオンにすることにより行われる。これにより、左右のメモリバンク１００Ｌ、１００Ｒの同一行方向にある一対のブロックが同時に選択される。さらにワード線選択回路１５０は、行アドレス情報の残りのビットをデコードし、そのデコード結果に基づき選択された一対のブロック内のワード線を選択し、選択されたワード線や非選択のワード線に所望の電圧を印加する。これにより、２つのメモリバンク１００Ｌ、１００Ｒ内の選択された一対のブロック内のそれぞれのページが選択される。つまり、ワード線選択回路１５０は、２ページを同時にアクセスする。

本実施例では、ワード線選択回路１５０は、コントローラ１４０からの制御信号Ｃ１に応じて異なる読出し動作を行う。好ましい例では、メモリコントローラ（図示しない）は、半導体メモリ１０に対して２種類の読出し命令を発することができる。第１の読み出し命令は、フレキシブルページ選択であり、これは、選択された一対のブロックにおいて隣接する行のページを選択させる。第２の読出し命令では、従前より行われているノーマルな選択であり、選択された一対のブロックにおいて同一行のページを選択させる。

ページバッファ／センス回路１６０は、図１に示すように、データレジスタ１３０に接続され、読み書き命令に従い、読み出したデータをデータレジスタ１３０へ転送し、またはデータレジスタ１３０から転送された書込みデータを受け取る。列選択回路１７０は、アドレスレジスタ１２０からの列アドレス情報Ayをデコードし、デコード結果に基づき、ページバッファ／センス回路１６０に保持されたデータまたはビット線を選択する。

内部電圧発生回路１８０は、コントローラ１４０の制御により、各アクセス動作に必要な内部電圧を発生する。例えば、選択されたワード線に印加する書込み電圧Vpgm、プログラム時に非選択ワード線に印加するパス電圧Vpass、読み出し時に非選択ワード線および選択ゲート線に与えられる読出しパス電圧Vread、消去時にセルアレイが形成されたPウェルに与えられる消去電圧Versなどを発生する。なお、選択ゲート線にパス電圧Vpass、Vreadとは異なる、選択トランジスタを十分にオンにできる別の駆動電圧Vsgを与える場合には、更にVsg発生回路が用意される。

書込み電圧Vpgmは、チャネルが0Vに設定された選択メモリセルにおいて、FNトンネリングによりチャンネルからフローティングゲートに電子を注入させるに必要な電圧である。書込みパス電圧Vpassおよび読み出しパス電圧Vreadは、非選択メモリセルを記憶されたデータによらずオンさせるに必要な電圧である。これらのパス電圧Vpass、Vreadおよび駆動電圧Vsgは、選択トランジスタを十分にオンさせるに必要な電圧である。内部電圧発生回路１８０から動作モードに応じて出力される書込み電圧Vpgm、書込みパス電圧Vpass、読み出しパス電圧Vread、駆動電圧Vsgは、入力されたアドレス情報と動作モードに応じて、ワード線選択回路１５０で選択され、メモリセルアレイの対応するワード線や選択ゲート線SGS、SDSに与えられる。

例えば、図２のブロックBLK(L)1のワード線WL30のページを読出すとき、選択されたワード線WL30には0V、非選択のワード線WL30には4.5Vの読出しパス電圧Vreadが印加され、選択ゲート線SGDには4.5Vが印加され、選択ゲートSGSには4.5Vが印加され、共通ソース線SLには0Vが印加される。また、ワード線WL30のページへの書込みが行われるとき、選択されたワード線WL30には15〜20Vの書込み電圧Vpgmが印加され、非選択ワード線には10Vのパス電圧Vpassが印加され、選択ゲート線SGDにはVccが印加され、選択ゲートSGSには0Vが印加され、共通ソース線SLには0Vが印加される。図３の表は、消去、書込みおよび読出し動作時の電圧条件の一例を示している。Ｆは、フローティングである。

図４は、本実施例のワード線選択回路１５０の一部を示している。ワード線選択回路１５０は、行ドレス情報Axをデコードするデコード部１５２と、デコード部１５２のデコード結果に基づきブロックを選択するブロック選択部１５４Ｌ、１５４Ｒと、デコード部１５２のデコード結果に基づきワード線を駆動するワード線駆動部１５６Ｌ、１５６Ｒとを備えている。

ブロック選択部１５４Ｌ、１５４Ｒは、メモリバンク１００Ｌ、１００Ｒに含まれるいずれかのブロックを選択するために、ゲート選択信号SGD、SGSを介して選択トランジスタTR1、TR2をオンにする。これにより、選択されたブロック内のｎ個のセルユニットＮＵがビット線BL1、BL2、・・・BLn+1に接続される。

さらに、上記したようにコントローラ１４０は、第１の読出し命令のとき、すなわちフレキシブルページ読出しのとき、フラグを論理「１」に設定し、第２の読出し命令のとき、すなわちノーマルなページ読出しのとき、フラグを論理「０」に設定する。制御信号C1は、設定されたフラグを反映した値をデコード部１５２に供給する。

デコード部１５２は、フラグ「１」の制御信号Ｃ１を受けたとき、フレキシブルページ読出しを実行する。図５(ａ)は、フレキシブルページ読出しの例を示している。デコード部１５２は、選択されたブロックBLK(L)1においてｎ番目のワード線を選択し、選択されたブロックBLK(R)1においてｎ＋１番目のワード線を選択する。これに応答してワード線駆動部１５６Ｌは、ｎ番目のワード線に0Vを印加し、非選択のワード線に読出しパス電圧Vreadとして4.5Vを印加し、ワード線駆動部１５６Ｒは、ｎ＋１番目のワード線に0Vを印加し、非選択のワード線に読出しパス電圧Vreadとして4.5Vを印加する（図３のテーブルを参照）。

デコード部１５２は、フラグ「０」の制御信号を受けたとき、通常のページ読出しを実行する。図５（ｂ）は、通常のノーマルなページ読出しの例を示しており、選択されたブロックBLK(L)1、BLK(R)1において、それぞれｎ番目のワード線を選択し、ワード線駆動部１５６Ｌ、１５６Ｒがｎ番目のワード線に0Vを印加し、非選択ワード線に4.5Vを印加する。

デコード部１５２は、例えば、制御信号Ｃ１により制御されるカウンタを含み、制御信号Ｃ１が論理「１」である場合には、選択されたブロックBLK(L)1で選択されるワード線の順番を、１つインクリメントするか、もしくは１つデクリメントさせ、制御信号Ｃ１が論理「０」である場合には、カウンタによるインクリメントまたはデクリメントを停止させるように構成することができる。勿論、デコード部１５２は、カウンタ以外の回路構成を用いて、ｎ＋１またはｎ−１の隣接するワード線への切替を行うようにしてもよい。また、ここでは、右側ページの順番をｎ＋１またはｎ−１に変更するようにしたが、左側ページの順番をｎ＋１またはｎ−１に変更するようにしてもよい。

次に、本発明の実施例による半導体メモリの読出し動作を、図６のフローチャートを参照して説明する。先ず、コントローラ１４０は、コマンドラッチイネーブル信号に応答して受け取った読出しコマンド「００ｈ」を解読し（Ｓ１０１）、次に、アドレスラッチイネーブル信号に応答して列アドレスおよび行アドレスをアドレスレジスタ１２０にセットする（Ｓ１０２）。次に、コントローラ１４０は、受け取った列アドレス情報Ayが、メモリバンク１００Ｌの左側ページの列アドレス範囲００００-００ＦＦに属するか否かを判定する（Ｓ１０３）。

コントローラ１４０は、列アドレスが左側ページに属すると判定した場合には、フラグ＝０に設定し（Ｓ１０４）、属しないと判定した場合、言い換えれば、読出しの列アドレスが右側ページに属すると判定した場合には、フラグ＝１を設定する（Ｓ１０５）。次に、コントローラ１４０は、読出しモードをプリセットする（Ｓ１０６）。

次に、コントローラ１４０は、コマンドラッチイネーブル信号に応答して読出し開始コマンドを受け取り（Ｓ１０７）、当該コマンドが第１の読出し命令「３？ｈ」であるか、第２の読出し命令「３０ｈ」であるかを判定し（Ｓ１０８）、第２の読出し命令「３０ｈ」であるとき、ワード線選択回路１５０のワード線のアドレスをセットする（Ｓ１０９）。すなわち、コントローラ１４０は、左側ページおよび右側ページのｎ番目のワード線を選択する（Ｓ１１０）。一方、第１の読出し命令であるとき、ワード線選択回路１５０は、制御信号Ｃ１に基づき、左側ページのｎ番目のワード線を選択し、右側ページのｎ＋１番目のワード線を選択する（Ｓ１１２）。ワード線の選択により、左右ページの読出しが行われる（Ｓ１１３）。ページバッファに転送されたデータは、ページアドレスをインクリメントすることにより順次シーケンシャルにデータレジスタ１３０へ転送される。

図７は、本実施例によるフレキシブルページ読出しの動作を示し、図８は、ノーマルなページ読出し動作を示す。図７（ａ）には、メモリバンク１００Ｌ、１００Ｒの各ページが２５６バイトを有する例が示されている。ラップアラウンドの読出し動作において、レイテンシィが５１２バイトに設定されているとき、ページバッファに格納された２ページ分のデータがシーケンシャルに外部に転送される。ここで、行アドレスをセットし、メモリバンク１００Ｌ、Ｒから選択されたページをページバッファに転送するための時間は、約１２μｓであり、ページバッファから１バイトのデータをトグル出力するときの周波数が５０ＭＨｚであれば、５１２バイトの出力に１０μｓを要する。従って、図７（ｃ）に示すように、選択されたページの読出しには、約２２μｓを要する。

図７（ｂ）は、フレキシブルページ読出しにおいて、左側ページが２ページを選択され、右側ページが１ページ目を選択された例を示している。仮に、列アドレス「０１４０」からデータの読出しを行う場合であっても、図７（ｄ）に示すように、データの読出しに要する時間は、２２μｓである。

図８(ａ)、（ｂ）の読出しは、図７（ａ）、（ｂ）に対応する。図８（ｂ）に示すように、１ページ目から２ページ目までのラップアラウンドの読出しを行う場合には、図８（ｄ）に示すように、１ページ目の読出しに１２μｓを要し、仮に、ページアドレス「０１４０」からシーケンシャルなデータ出力を行うと仮定するとそれに３．５μｓを要し、次の２ページ目の読出しに１２μｓを要し、そのデータ出力に５μｓを要することになり、１０．５μｓだけ余分に時間がかかってしまう。

このように本発明の実施例の半導体メモリでは、フレキシブルページ読出しまたはノーマルページ読出しを選択的に実行可能とすることで、ページ読出しの高速化を図ることができる。

上記実施例では、フレキシブルページ読出しにおいて、ｎページとこれに隣接するｎ＋１ページを選択する例を示したが、これ以外にも、ｎページとｎ＋２ページのような組合せであってもよい。

上記実施例では、２つのメモリバンクを同時にアクセスする例を示したが、同時にアクセスするメモリバンクの数は、これ以上であってもよい。例えば、４つのメモリバンクを同時にアクセス可能なフラッシュメモリにおいて、フレキシブルページ読出しを行う場合には、それぞれが異なるページとなるように、ｎページ、ｎ＋１ページ、ｎ＋２ページ、ｎ＋３ページとしてもよいし、一部のページが重複するように、ｎページ、ｎページ、ｎ＋１ページ、ｎ＋１ページとなる組合せであってもよい。ページの組合せは適宜選択できるようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：半導体メモリ１００：メモリセルアレイ
１１０：入出力バッファ１２０：アドレスレジスタ
１３０：データレジスタ１４０：コントローラ
１５０：ワード線選択回路１５２：デコード部
１５４：ブロック選択部１５６：ワード線駆動部
１６０：ページバッファ／センス回路１７０：列制御回路
１８０：内部電圧発生回路

Claims

少なくとも同時にアクセス可能な２つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、
アドレス情報を受け取る第１の受取手段と、
アクセス動作に関する命令を受け取る第２の受取手段と、
前記第１の受取手段で受け取られた行アドレス情報をデコードし、当該デコード結果に基づきワード線を選択するワード線選択手段と、
前記第２の受取手段で受け取られた命令に基づき前記ワード線選択手段を制御する制御手段とを有し、
前記制御手段は、前記第２の受取手段で受け取られた第１の読出し命令または第２の読出し命令を実行可能であり、
前記制御手段は、前記第１の受取手段で受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定する判定手段を含み、
前記制御手段は、前記第１の読出し命令を受け取ったとき、前記判定手段により前記列アドレスが他方のメモリバンクの列アドレスの範囲に含まれると判定された場合には、当該第１の読み出し命令に応じて前記ワード線選択手段に前記第１の読出し動作を実行させ、前記列アドレスが他方のメモリバンクの列アドレスの範囲に含まれていないと判定された場合には、当該第１の読み出し命令に応じることなく前記ワード線選択手段に前記第２の読出し動作を実行させ、
前記第１の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択し、
前記第２の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ番目のワード線を選択する、
半導体記憶装置。
ｎ番目のワード線とｎ＋１またはｎ−１番目のワード線は、前記２つのメモリバンク間の行方向において隣接する、請求項１に記載の半導体記憶装置。
前記少なくとも２つのメモリバンクの同時に選択されたページは、ラップアラウンド読出しされる、請求項１または２に記載の半導体記憶装置。
半導体記憶装置はさらに、各メモリバンクとビット線を介して接続された第１および第２のページバッファを含み、第１および第２のページバッファは、前記第１の読出し動作または第２の読出し動作で読み出されたデータを保持する、請求項１ないし３いずれか１つに記載の半導体記憶装置。
半導体記憶装置はさらに、列アドレス信号をデコードし、当該デコード結果に基づき前記第１または第２のページバッファ内のデータを選択する列選択手段とを有する、請求項１ないし４いずれか１つに記載の半導体記憶装置。
半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである、請求項１ないし５いずれか１つに記載の半導体記憶装置。
請求項１ないし６いずれか１つに記載の半導体記憶装置と、前記半導体記憶装置に接続されたメモリコントローラとを含む、メモリシステム。
少なくとも同時にアクセス可能な２つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置において実行される読出しプログラムであって、
受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、
列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第１のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第２のフラグ情報を設定するステップと、
受け取られた読出し命令が第１の読み出し命令または第２の読み出し命令に該当するか否かを識別するステップと、
第１の読出し命令であると識別されたとき、前記第１のフラグ情報が設定されている場合には、当該第１の読出し命令に応じて前記ワード線選択手段に第１の読出し動作を実行させ、前記第２のフラグ情報が設定されている場合には、当該第１の読出し命令に応じることなく前記ワード線選択手段に前記第２の読出し動作を実行させるステップとを有し、
前記第１の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択し、
前記第２の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ番目のワード線を選択する、読出しプログラム。
少なくとも同時にアクセス可能な２つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置における読出し方法であって、
受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、
列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第１のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第２のフラグ情報を設定するステップと、
受け取られた読出し命令が第１の読み出し命令または第２の読み出し命令に該当するか否かを識別するステップと、
第１の読出し命令であると識別されたとき、前記第１のフラグ情報が設定されている場合には、当該第１の読出し命令に応じて前記ワード線選択手段に第１の読出し動作を実行させ、前記第２のフラグ情報が設定されている場合には、当該第１の読出し命令に応じることなく前記ワード線選択手段に前記第２の読出し動作を実行させるステップとを有し、
前記第１の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択し、
前記第２の読出し動作は、一方のメモリバンクのｎ番目のワード線を選択し、かつ他方のメモリバンクのｎ番目のワード線を選択する、読出し方法。