KR20030047693A - 반도체 장치 - Google Patents

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Abstract

메모리 셀이나 로직의 주변 회로부의 평면 사이즈를 소형화하고, 배선 저항을 낮게 하고, 또한 층간 절연막 상의 배선의 레이아웃의 자유도를 확보한 반도체 장치를 얻을 수 있다.
반도체 기판(1)에 형성된 트랜지스터에 포함되는 활성 영역(8)과, 반도체 기판 상에 형성된 배선(54)과, 활성 영역(4) 및 배선(54)을 덮는 층간 절연막(9)과, 층간 절연막을 관통하여, 평면적으로 보아 배선과 활성 영역과의 양방에 중첩되는 형상을 갖는 플러그 배선(15, 15a)을 구비하며, 상기 플러그 배선이 배선과 활성 영역을 전기적으로 접속하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 트랜지스터에 포함되는 활성 영역과, 배선을 접속하는 하나의 플러그 배선을 이용함으로써, 미세화 및 그 플러그 배선의 저저항화를 실현한 반도체 장치에 관한 것이다.
최근, 반도체 디바이스의 미세화, 고집적화 및 고속화가 진척되어, 좁은 피치에서의 저저항의 플러그 배선이 매우 중요하게 되고 있다. 도 43은 종래의 반도체 장치에서, 제2층 배선(114)까지 형성한 단계에서의 평면도이고, 또한 도 44는 도 43의 XLIV-XLIV선을 따라 취한 단면도이다. 도 43 및 도 44에서, 실리콘 기판(101)에는 소자 분리 절연막(102)이 형성되어, 각 소자 영역을 분리하고 있다. 실리콘 기판 상에 형성된 게이트 산화막(103) 상에는 게이트 전극(104)이 형성되어 있다. 게이트 전극을 형성할 때에 병행하여 형성되고, 게이트 전극과 동일한 구조를 갖는 제1층 배선(154)은 소자 분리 절연막(102) 상에 배치되어 있다.
게이트 산화막 아래의 채널 영역을 사이에 두고, n-도전형 저농도 영역의 익스텐션(106)이 배치되고, 그 익스텐션에 연속하여 n+도전형 고농도 영역의 활성 영역(소스/드레인 영역)(108)이 형성되어 있다. 활성 영역이란, 상기한 n+고농도 영역(108) 및 익스텐션 영역의 양방을 포함한 영역을 가리킨다.
게이트 전극(104)의 측면과 그 아래쪽 부분의 실리콘 기판 표면을 덮도록 측벽 절연막(107)이 형성되고, 이들을 덮도록 층간 절연막(109)이 성막되어 있다. 층간 절연막(109) 상에는 제2층 배선(114)이 형성되어 있다. 이 층간 절연막(109)에는 2개의 컨택트홀(119, 131)이 개구되어 있다. 그 중 하나의 컨택트홀(119)에는 제2층 배선(114)과 제1층 배선(154)을 전기적으로 도통하는 플러그 배선(129)이 매립되어 형성되어 있다. 또한, 다른 컨택트홀(131)에는 제2층 배선(114)과 활성 영역(108)을 도통하는 플러그 배선(133)이 매립되어 형성되어 있다. 이들의 플러그 배선(129, 133)에는 플러그 배선의 측면 및 바닥면에 배리어 메탈(129a, 133a)이 형성되고, 또한 제2층 배선의 바닥부에도 배리어 메탈(114a)이 형성되어 있다.
상기한 도 43 및 도 44에 도시한 바와 같이, 활성 영역(108)과 접촉하는 플러그 배선(133)과, 제1층 배선(154)에 접촉하는 플러그 배선(129)과는, 평면적으로 보아 최소 피치 L 이하로는 좁혀지지 않는다. 이 때문에, 액티브 트랜지스터에 형성된 게이트 전극과 소자 분리 절연막(102) 상의 게이트 전극과는, 최소 피치 L보다도 1.5배∼2배 정도로 넓어, 예를 들면 SRAM(Static Random Access Memory)의 메모리 셀이나 로직의 주변 회로부의 평면 사이즈(레이아웃)가 커지는 문제가 있었다.
또한, 층간 절연막이 두껍게 되어 컨택트홀이 작아지면, 예를 들면 활성 영역(108)과 게이트 전극(104)을 연결하는, 플러그 배선을 포함한 배선의 저항이 매우 커진다고 하는 문제도 있었다.
또한, 활성 영역(108) 상의 플러그 배선(133)과, 제1층 배선(154) 상의 플러그 배선(129)을 층간 절연막(109) 상에서 연결하는 제2층 배선에 포함되는 로컬 배선은 다른 배선의 레이아웃의 자유도를 제한하는 문제도 있었다.
도 1은 본 발명의 실시 형태 1에서의 반도체 장치의 평면도.
도 2는 도 1의 II-II선을 따라 취한 단면도.
도 3은 도 1의 반도체 장치의 제조에 있어서, 게이트 전극을 형성하여 저농도 불순물층을 형성한 단계의 평면도.
도 4는 도 3의 IV-IV 선을 따라 취한 단면도.
도 5는 측벽 절연막을 마스크로 이용하여 고농도 불순물층을 형성한 단계의 단면도.
도 6은 층간 절연막에 컨택트홀을 개구한 단계의 평면도.
도 7은 도 6의 VII-VII선을 따라 취한 단면도.
도 8은 컨택트홀 내에 플러그용의 도전층을 형성한 단계의 평면도.
도 9는 도 8의 IX-IX선을 따라 취한 단면도.
도 10은 본 발명의 실시 형태 2에서의 반도체 장치의 평면도.
도 11은 도 10의 XI-XI선을 따라 취한 단면도.
도 12는 도 10의 반도체 장치의 제조에 있어서, 게이트 전극을 형성하여 저농도 불순물층을 형성한 단계의 평면도.
도 13은 도 12의 XIII-XIII선을 따라 취한 단면도.
도 14는 측벽 절연막을 마스크로 이용하여 고농도 불순물층을 형성한 단계의 단면도.
도 15는 층간 절연막에 컨택트홀을 개구한 단계의 평면도.
도 16은 도 15의 XVI-XVII선을 따라 취한 단면도.
도 17은 컨택트홀 내에 플러그용의 도전층을 형성한 단계의 평면도.
도 18은 도 17의 XVIII-XVIII선을 따라 취한 단면도.
도 19는 본 발명의 실시 형태 3에서의 반도체 장치의 평면도.
도 20은 19의 XX-XX선을 따라 취한 단면도.
도 21은 도 19의 반도체 장치의 제조에 있어서, 게이트 전극을 형성하여 저농도 불순물층을 형성한 단계의 평면도.
도 22는 도 21의 XXII-XXII선을 따라 취한 단면도.
도 23은 측벽 절연막을 마스크로 이용하여 고농도 불순물층을 형성한 단계의 단면도.
도 24는 층간 절연막에 컨택트홀을 개구한 단계의 평면도.
도 25는 도 24의 XXV-XXV 선을 따라 취한 단면도.
도 26은 컨택트홀 내에 플러그용의 도전층을 형성한 단계의 평면도.
도 27은 도 26의 XXVII-XXVII선을 따라 취한 단면도.
도 28은 본 발명의 실시 형태 4에서의 반도체 장치의 평면도.
도 29는 도 28의 XXIX-XXIX선을 따라 취한 단면도.
도 30은 도 28의 반도체 장치의 제조에 있어서, 층간 절연막에 제1 컨택트홀을 개구한 단계의 평면도.
도 31은 도 30의 XXXI-XXXI선을 따라 취한 단면도.
도 32는 도 28의 반도체 장치의 제조에 있어서, 층간 절연막에 제2 컨택트홀을 개구한 단계의 평면도.
도 33은 도 32의 XXXIII-XXXIII선을 따라 취한 단면도.
도 34는 본 발명의 실시 형태 5에서의 반도체 장치의 평면도.
도 35는 도 34의 XXXV-XXXV 선을 따라 취한 단면도.
도 36은 도 34의 반도체 장치의 제조에 있어서, 측벽 절연막을 마스크로 이용하여 고농도 불순물층을 형성한 단계의 단면도.
도 37은 도 36의 XXXVII-XXXVII선을 따라 취한 단면도.
도 38은 도 36의 반도체 장치의 제조에 있어서, 층간 절연막에 제1 컨택트홀을 개구한 단계의 평면도.
도 39는 도 38의 XXXIX-XXXIX선을 따라 취한 단면도.
도 40은 도 36의 반도체 장치의 제조에 있어서, 층간 절연막에 제2 컨택트홀을 개구한 단계의 평면도.
도 41은 컨택트홀 내에 플러그용의 도전층을 형성한 단계의 평면도.
도 42는 도 41의 XLII-XLII선을 따라 취한 단면도.
도 43은 종래의 반도체 장치를 도시하는 평면도.
도 44는 도 43의 XLIV-XLIV 선을 따라 취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 절연막
3 : 게이트 절연막
4 : 게이트 전극
6 : 익스텐션(n-도전형 저농도층)
7 : 측벽 내층 절연막
8, 28 : n+도전형 고농도층
9 : 층간 절연막
12, 22, 52 : 컨택트홀
14 : 제2층 배선
14a : 제2 배선층의 하층
15, 25 : 플러그 배선
15a, 24a, 25a : 배리어 메탈
17 : 측벽 외층 스페이서
24 : 제2 배선
32 : 배선홈(트렌치, 컨택트홀)
37 : 레지스트 패턴
37a : 개구부
54 : 배선(제1층 배선)
본 발명은, 반도체 장치의 메모리 셀이나 로직의 주변 회로부의 평면 사이즈를 미세화하는 것을 목적으로 하여, 플러그 배선을 포함한 배선의 전기 저항을 줄이고, 또한 층간 절연막 상에서의 배선의 레이아웃의 자유도를 확대하는 것을 또 다른 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판에 형성된 트랜지스터에 포함되는 활성 영역과, 반도체 기판 상에 형성된 배선과, 활성 영역 및 배선을 덮는 층간 절연막과, 층간 절연막을 관통하여, 평면적으로 보아 배선과 활성 영역과의 양방에 중첩되는 형상을 갖는 플러그 배선을 구비하며, 상기 플러그 배선이 배선과 활성 영역을 전기적으로 접속하고 있다.
이러한 구성에 의해, 플러그 배선의 전기 저항의 저감을 얻을 수 있다. 또한, 종래 컨택트홀 간격으로 제한되어 있던 SRAM의 메모리 셀 등의 반도체 장치의 평면 사이즈를 더 미세화할 수 있다. 또한, 활성 영역과 상기 배선을 전기적으로 접속하는 것만의 제2층 배선은 불필요하게 된다. 이 때문에, 층간 절연막 상의 제2층 배선의 레이아웃의 자유도를 확대할 수 있다. 상기한 트랜지스터는 전계 효과 트랜지스터(Field Effect Transistor)이면, MOS(Metal-Oxide-Semiconductor) FET 등, 어떠한 트랜지스터라도 된다. 예를 들면, 본 발명의 배선은 활성 영역을 포함하는 트랜지스터 내의 게이트 전극이 아니면, 어떠한 배선이라도 무방하다.
본 발명의 반도체 장치에서는 배선을, 활성 영역을 포함하는 트랜지스터 옆에 위치하는 트랜지스터의 게이트 전극으로 할 수 있다.
이러한 구성에 의해, SRAM, 다단 증폭 장치, 와이어드 로직 회로 등을 미세화하는 것이 가능해진다. 또한, 플러그 배선 자체의 전기 저항을 저감할 수 있다.
본 발명의 반도체 장치에서는 배선을, 활성 영역을 포함하는 트랜지스터가 속하는 소자 영역과 다른 소자 영역을 분리하는 소자 분리 절연막 상에 위치시킬 수 있다.
이러한 구성에 의해, 활성 영역과 배선과의 전기적 접속을 하나의 플러그로 실현할 수 있어, 반도체 장치의 미세화를 추진할 수 있다. 또한, 활성 영역과 배선과의 전기적 접속만을 목적으로 하는 제2층 배선을 형성하는 필요가 없게 된다.
본 발명의 반도체 장치에서는, 배선의 측면은 절연층으로 덮어져 있고, 그 절연층은 배선의 횡단면에 있어서, 배선의 측면과 그 아래쪽 부분의 반도체 기판 표면을 연속하여 덮을 수 있다.
이러한 구성에 의해, 게이트 전극의 측벽 외층 스페이서의 제거 시에 익스텐션 영역의 표면에 손상 등을 주는 것을 회피할 수 있다.
본 발명의 반도체 장치에서는, 배선의 측면은 절연층으로 덮어져 있고, 그 절연층은 배선의 횡단면에 있어서, 배선의 측면만을 덮을 수 있다.
이러한 구성에 의해, 플러그 배선과 활성 영역과의 접촉 면적을 증가시켜, 플러그 배선과 활성 영역과의 계면의 전기 저항을 줄일 수 있다.
활성 영역을 포함하는 트랜지스터와는 별도의 배선 옆에 위치하는 트랜지스터에 포함되는 제2 활성 영역을 형성하고, 플러그 배선은 배선과 활성 영역 외에, 평면적으로 보아 제2 활성 영역에도 중첩되는 형상으로 형성되고, 배선 및 활성 영역과, 제2 활성 영역을 전기적으로 접속할 수 있다.
이러한 구성에 의해, 플러그 횡단면의 면적은 커지고, 플러그 배선의 전기 저항이 감소하고, 또한 3개의 플러그를 하나로 통합하였기 때문에, 대폭적인 미세화를 실현할 수 있다.
<발명의 실시 형태>
본 발명의 실시 형태에 대하여 도면을 이용하여 설명한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1을 나타내는 반도체 장치의 평면도이고, 도 2는 도 1의 II-II선을 따라 취한 단면도이다. 도 1에서, 실리콘 기판에 활성 영역(8)이 형성되고 있고, 게이트 전극(4)이 그 활성 영역(8) 위에 배치되어 있다. 또한, 게이트 전극과 동일한 구조를 갖는 배선(제1층 배선)(54)이 게이트 전극과 병행하여 형성되어 있다. 플러그 배선(15)은 활성 영역(8)과 제1층 배선(54)과의 양방에 접촉하고, 활성 영역(8)과 제1층 배선(54)을 전기적으로 접속하고 있다. 또, 플러그 배선(15) 상에 접하여, 제2층 배선(14)이 형성되어 있다.
도 2에 있어서, 실리콘 기판(1)은, 예를 들면 p형 실리콘이고, 10Ω·㎝의 비저항의 실리콘 웨이퍼이다. 게이트 전극(4)은 게이트 절연막(3) 상에 배치되고, 또한 게이트 전극과 동일한 단면 구조의 제1층 배선(54)이 소자 분리 절연막(2) 상에 형성되어 있다.
소자 분리 절연막(2)은 트렌치 분리법을 이용하여 300㎚의 플라즈마 산화막(HDP: High Density Plasma)을 매립함으로써 형성되어 있다. 게이트 산화막(3)은 3㎚의 산질화막(SiON)을 이용할 수 있다. 산화 프로세스 등에 의해 게이트 산화막(3)을 형성하는 경우, 활성 영역 상에는 어떻든 간에, 소자 산화막(2) 상에는 매우 얇은 산화층밖에 형성되지 않는다. 도 2에서의 소자 분리 산화막(2) 상의 게이트 산화막(3)은 그 두께가 과장(誇張)되어 있다. 단, 증착법으로 게이트 절연막을 형성하는 경우에는 활성 영역 위뿐만 아니라 소자 분리 산화막 상에도 명료하게 인식되는 소정 두께의 게이트 산화막이 배치된다.
게이트 전극(4)은 100㎚의 폴리실리콘에 의해 형성된다. 폴리실리콘은 도핑되지 않은 폴리실리콘을 100㎚ 적층 후, n 도전형 영역과 p 도전형 영역에 있어서 각각 패터닝을 행한다. 그 후, n 도전형 영역에는 인(P+)을 10keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 또한 p 도전형 영역에는 붕소(B+)를 3keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 이 결과, 각각의 영역의 게이트 전극을 형성한다. 실리콘 기판(1)에는 n-도전형 저농도층의 익스텐션(6)이 형성되어 있다. 이 익스텐션(6)은 비소를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도로 주입함으로써 형성되어 있다. 게이트 전극(4)의 측면 및 그 아래쪽 부분의 실리콘 기판 표면은 측벽 내층 절연막(7)으로 덮여져 있다. 이 측벽 내층 절연막은 두께 10㎚의 질화막으로, L자형으로 형성된다.
실리콘 기판 표면에는, 익스텐션에 연속하여 n+도전형 고농도층(8)이 형성되어 있다. 이 n+도전형 고농도층(8)은 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입함으로써 형성된다. 이들을 덮도록 층간 절연막(9)이 형성되어 있다. 이 층간 절연막은, HDP 산화막을 700㎚ 적층함으로써 형성된다.
이 층간 절연막(9)에는 컨택트홀(12)이 제1층 배선(54) 및 활성 영역에 달하도록 개구되어 있다. 그 컨택트홀(12)을 매립하도록, 플러그 배선(15, 15a)이 형성되어 있다. 플러그 배선은 게이트 전극과 활성 영역을 전기적으로 접속하고 있다. 이 플러그 배선은 외층을 구성하는 배리어 메탈(15a)과 그 내측에 형성되는 내층(15)으로 형성되어 있다. 배리어 메탈(15a)은 TiN/Ti=20㎚/20㎚의 복합층이다. 또한 내측에 텅스텐(W)이 CVD(Chemical Vapor Deposition)법에 의해 매립되고, 텅스텐 플러그(15)가 형성되어 있다.
제2층 배선(14)이 플러그 배선(15, 15a) 상에 전기적으로 접속되어 형성되어 있다. 이 제2층 배선은 두께 100㎚의 텅스텐(W)층(14)과 TiN/Ti=20㎚/20㎚의 적층막(14a)으로 형성되어 있다.
이와 같이 하여, 활성 영역(8)과 게이트 전극(4)이 넓은 단면 형상의 플러그(15, 15a)에 의해 접속됨으로써, 플러그의 전기 저항을 저하시킬 수 있다. 또한, 종래의 홀 피치로 결정되어 있던 개소의 레이아웃을 축소하는 것이 가능해진다.
다음에 도 3∼도 9를 이용하여, 본 실시 형태의 반도체 장치의 제조 방법을설명한다. 도 3 및 도 4에 도시한 바와 같이, 실리콘 기판(1)에 STI(Shallow Trench Isolation)법으로 300㎚의 트렌치 분리막(2)을 형성한다. 다음에, 게이트 산화막, 예를 들면 산질화막(SiON)(3)을 3㎚ 형성한다. 그 위에 게이트 전극(4)으로서, 비도핑된 폴리실리콘을 100㎚ 퇴적한다. 이 게이트 전극의 형성에 병행하여, 게이트 전극과 동일한 구조의 제1층 배선(54)을 형성한다.
계속해서, n 도전형 영역이 개구되도록 레지스트를 패터닝하여, 예를 들면 인(P+)을 10keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 마찬가지로, p 도전형 영역도, 레지스트 마스크를 이용하여, 예를 들면 붕소(B+)를 3keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 다음에 레지스트를 이용하여, 드라이 에칭에 의해 패터닝하여 게이트 전극(4)을 형성한다. 계속해서, 익스텐션을 형성하는 n-도전형 저농도층(6)을, 예를 들면 비소(As+)를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도로 주입함으로써 형성한다.
다음에, 도 5에 도시한 바와 같이, 측벽 내층 절연막(7)으로서, 질화막을 10㎚ 형성한다. 계속해서 측벽 외층 스페이서(17)가 되는 산화막을 80㎚를 퇴적하여 에치백함으로써 형성한다. 계속해서, n+도전형 고농도층(8)을, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입하여 형성한다.
다음에, 웨트 에칭에 의해 측벽 외층 스페이서(17)만을 제거한다. 또, 이때 측벽 내층 절연막(7)의 질화막은 웨트 에칭하지 않고 L자형으로 남긴다. 다음에, 층간 절연막(9)으로서, HDP 산화막을 1000㎚ 퇴적하고, 계속해서 300㎚ CMP(Chemical Mechanical Polishing)법에 의해 연마하여 형성한다. 계속해서, 도 6 및 도 7에 도시한 바와 같이, 0.2㎛ 직경의 컨택트홀(12)을 레지스트 마스크를 이용하여 드라이 에칭에 의해 개구한다. 이 때 게이트 전극(4) 및 n+도전형 고농도층(8)과, 층간 절연막(9)이 충분히 높은 에칭 선택비를 갖는 조건으로 에칭한다.
계속해서, 도 8 및 도 9에 도시한 바와 같이, 플러그 배선의 배리어 메탈층(15a)으로서, TiN/Ti를 각각 20㎚/20㎚ 형성한다. 계속해서, 텅스텐(W)을 200㎚ CVD법으로 퇴적하고, 또한 CMP법에 의해 연마하여, 텅스턴 플러그(15)를 형성한다.
이 후, 제2층 배선을, 텅스텐100㎚의 상층(14)과, TiN/Ti =20㎚/20㎚의 적층막의 하층(14a)으로 퇴적하고, 패터닝함으로써 형성한다.
상기한 바와 같이 하여, 활성 영역(8)과 게이트 전극(4)이 넓은 단면 형상의 플러그 배선(15, 15a)에 의해 접속됨으로써, 플러그 배선의 저항을 저감할 수 있다. 또한 종래, 컨택트홀 피치로 결정되어 있던 부분의 레이아웃을 축소하는 것이 가능해진다.
본 실시 형태의 구성 부분 (a1)∼(a10)은, 예를 들면 다음과 같이 변형할 수 있다. 본 발명의 범위 내에 있으면, 다른 변형예도 가능한 것은 물론이다.
(a1) 게이트 전극: 본 실시 형태에서는 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 도핑된 실리콘을 이용해도 된다. 또한, 게이트 전극의 재료로서 WSi2, CoSi2또는 NiSi2의 실리사이드와 적층 구조로 한 폴리 실리사이드를 이용해도 된다. 또한, W, Al, Ru, Pt 등의 메탈과 적층 구조로 한 폴리메탈을 이용할 수도 있고, W, Al 등의 메탈 그 자체를 이용할 수도 있다.
(a2) 활성 영역: 여기서는 활성 영역(8)의 n+도전형 고농도층에 플러그 배선을 직접, 전기적으로 접속하였다. 그러나, 활성 영역으로부터 플러그 배선으로의 전기 저항을 낮게 하기 위해서, 활성 영역의 표면층을 실리사이드화 하거나, WSi2나 CoSi2나 NiSi2로 구성할 수도 있다.
(a3) 플러그 배선: 여기서는 플러그 배선(15)의 재질이 텅스텐 플러그인 경우에 대해 설명하였다. 그러나, 플러그 배선은 다결정 실리콘, 또는 Al, TiN, Ru 등의 메탈로 형성해도 된다.
(a4) 플러그 배선의 배리어 메탈: 상기한 바와 같이, 플러그 배선의 배리어 메탈(15a)를 CVD법으로 형성하는 경우에 대해 설명하였다. 그러나, 플러그 배선의 배리어 메탈(15a)을 스퍼터법으로 형성해도 된다. CVD법 또는 스퍼터법에 의해, 플러그 배선의 배리어 메탈(15a)을 TiN/Ti의 적층막으로 형성하는 경우, Ti 막 두께 및 TiN 막 두께는, 각각 1∼100㎚인 것이 바람직하다.
(a5) 제2층 배선: 상술된 바와 같이, 플러그 배선(15, 15a)를 형성한 후, 제2층 배선(14)을 형성하는 경우에 대해 설명하였다. 이 경우, 컨택트 개구후 텅스텐 층을 만들고, 그대로 배선을 형성해도 된다. 또한, 단순히 게이트 전극(4)과활성 영역(8)을 접속하는 것 뿐이라면, 제2층 배선(14)이 없어도 된다.
(a6) 게이트 전극의 상층 절연막: 여기서는 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 그 위에 산화막, 질화막, 또는 이들의 적층막이 하드 마스크로서 배치되어 있어도 된다. 이 경우, 플러그 배선을 형성할 때, 에칭 조건을 최적화함으로써 플러그 배선을 게이트 전극(4)에 용이하게 전기적으로 접속할 수 있다.
(a7) 층간 절연막: 여기서는, 층간 절연막(9)으로서, 게이트 전극(4) 및 활성 영역(8)을 덮도록, 직접 HDP 산화막을 성막하고, 그 후 컨택트홀을 개구하는 경우에 대해 설명하였다. 상기 이외의 방법으로서, 질화막 또는 질화막과 산화막과의 적층막을 성막한 후, 컨택트홀(12)을 SAC(Self Align Contact) 방식으로 에칭하거나 개구해도 된다.
(a8) 소자 분리 절연막 등: 여기서는, 소자 분리 절연막(2)이나 층간 절연막(9)으로서, HDP 산화막을 성막하는 경우에 대해 설명하였지만, FSG(F-Doped Silicate Glass)막, BPSG막, PSG막, SiOC막, 유기막, SiON막, SiC막, SiCF막 등을 이용해도 된다.
(a9) 측벽 내층 절연막: 본 실시 형태에서는, 측벽 내층 절연막(7)으로서 질화막이 10㎚인 경우에 대해 설명하였지만, 질화막은 1∼50㎚라도 된다. 또한, 측벽 외층 스페이서(17) 제거 시에 선택비가 크게 취해지도록 하면, 측벽 절연막(7)으로서 산화막이나 산화 질화막과 산화막과의 적층 구조를 이용해도 된다.
(a10) 측벽 외층 스페이서: 본 실시 형태에서는, 측벽 외층 스페이서(17)가산화막인 경우에 대해 설명하였지만, 측벽 외층 스페이서(17)의 제거 시에 에칭 선택비를 크게 취할 수 있으면, PSG(Phospho-Silicate Glass)나 BPSG(Boro-Phospho-Silicate Glass)를 이용해도 된다.
(실시 형태 2)
도 10은 본 발명의 실시 형태 2에서의 반도체 장치의 평면도이고, 도 11은 도 10에서의 XI-XI선을 따라 취한 단면도이다. 본 실시 형태는 실시 형태 1의 변형예로, 3개의 플러그를 하나의 공유 컨택트 플러그로 통합한 점에 특징이 있다.
도 10에서, 2개의 게이트 전극(4, 24)과, 이들 게이트 전극에 병행하는 배선(제1층 배선)(54)이 형성되어 있다. 우측의 게이트 전극(4)을 사이에 두고 활성 영역(8)이 배치되고, 또한 좌측의 게이트 전극(24)을 사이에 두고 활성 영역(28)이 배치되어 있다. 플러그 배선(25)은 중앙의 제1층 배선(54) 및 그 양측의 활성 영역(8, 28)의 적어도 3 부분와 접촉하여, 이들을 전기적으로 접속한다. 또한, 그 플러그 배선(25) 상에 제2층 배선(24)이 배치되어 있다.
도 11에서, 실리콘 기판(1)은, 예를 들면 p 도전형 실리콘 웨이퍼이다. 이 실리콘 기판 상에 각 소자 영역을 분리하는 소자 분리 절연막(2)이 형성되어 있다. 이 소자 분리 절연막은 트렌치 분리법을 이용하여, 300㎚의 플라즈마 산화막을 매립함으로써 형성되어 있다. 게이트 전극 아래에는 게이트 산화막(3)이 형성되고, 이 게이트 절연막은 예를 들면 3㎚의 산질화막(SiON)에 의해 형성한다. 게이트 절연막 상의 게이트 전극(4)은 100㎚의 폴리실리콘으로 형성되어 있다. 게이트 전극(4)의 측면 및 그 아래쪽 부분의 실리콘 기판을 덮도록 측벽 내층 절연막(7)이배치되어 있다. 이 측벽 내층 절연막은, 질화막10㎚를 적층하고, 단면 형상이 L자형으로 형성되어 있다. 실리콘 기판 표면에는 저농도 영역의 익스텐션 영역(6)에 연속하여 n+도전형 고농도층(8)이 형성되어 있다. 이 n+도전형 고농도층(8)은 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입함으로써 형성된다.
이들을 덮도록, 층간 절연막(9)이 HDP 산화막을 700㎚ 적층함으로써 형성되어 있다. 이 층간 절연막(9)에는 컨택트홀(22)이 개구되어 있고, 제1층 배선(54)과, 그 양측의 활성 영역(8, 28)이 컨택트홀(22)을 매립하는 플러그(25)에 의해 전기적으로 접속되어 있다. 이 플러그의 외층을 형성하는 배리어 메탈(25a)은 TiN/Ti=20㎚/20㎚의 복층 구조로 한다. 또한, 상기 배리어 메탈의 내측층(25)에는 텅스텐이 CVD법으로 매립되어 텅스텐 플러그가 형성되어 있다.
이와 같이 하여, 제1층 배선(54)과 그 양측의 활성 영역(8, 28)이 하나의 플러그(25, 25a)에 의해 전기적으로 접속됨으로써 플러그의 저저항화를 달성할 수 있다. 또한, 홀 간격의 최소 치수에 의해 결정되어 있던 부분에서의 레이아웃 축소가 가능하게 된다. 또한, 종래 로컬 배선으로 2개 또는 3개의 컨택트홀을 접속하고 있는 부분에서는, 이 플러그 접속에 의해 로컬 배선이 없어도 된다. 이 경우, 제2층 배선에서의 레이아웃의 자유도가 증가하고, 엄격한 피치 부분에서, 레이아웃 조건의 완화 등도 가능해진다.
다음에 도 12∼도 18을 이용하여 본 발명의 반도체 장치의 제조 방법을 설명한다. 도 12 및 도 13에 도시한 바와 같이, 우선 실리콘 기판(1)에 STI(ShallowTrench Isolation)법에 의해, 300㎚의 트렌치 분리 절연막(2)을 형성한다. 다음에, 게이트 절연막(3)으로서 산질화막(SiON)을 3㎚ 형성한다. 그 위에, 게이트 전극(4)을 비도핑된 다결정 실리콘을 100㎚ 퇴적하고, n 도전형 영역에 레지스트 마스크를 이용하여 인(P+)을 10keV의 가속 에너지 및 5E15cm-2의 밀도로 주입한다. 다음에, 마찬가지로 p 도전형 영역도, 레지스트 마스크에 의해 붕소(B+)를 3keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 계속해서, 레지스트 마스크를 이용하여 드라이 에칭에 의해 게이트 전극을 형성한다. 이 게이트 전극 형성 시에, 소자 분리 절연막(2) 상에 제1층 배선(54)을, 게이트 전극과 동일한 구조로 형성한다.
또한, 익스텐션을 형성하는 n-도전형 저농도층(6)을, 비소(As+)를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도에 의해 주입하여 형성한다.
다음에, 도 14에 도시한 바와 같이, 측벽 내층 절연막이 되는 질화막을 10㎚, 측벽 외층 스페이서가 되는 산화막(17)을 80㎚ 퇴적하여 에치백함으로써, 측벽을 형성한다. 이 후, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입하여 n+도전형 고농도층(8)을 형성한다.
다음에, 도 15 및 도 16에 도시한 바와 같이, 웨트 에칭에 의해 스페이서 산화막(17)만을 제거한다. 다음에, 층간 절연막(9)을 HDP 산화막을 1000㎚ 퇴적하여, 700㎚ CMP 연마함으로써 형성한다. 또한, 컨택트홀(22)을, 0.2㎛ 직경으로 레지스트 마스크를 이용하여, 우선 웨트 에칭으로 개구한다. 이 때 제1층 배선(54) 및 n+도전형 고농도층(8, 28)과, 층간 절연막(9)과의 에칭 선택비가 충분히 높아지는 조건으로 에칭한다.
다음에, 도 17 및 도 18에 도시한 바와 같이, 컨택트홀의 바닥벽 및 측벽에 배리어 메탈(25a)로서, 적층막 TiN/Ti를 20㎚/20㎚로 성막한다. 또한, 텅스텐을 200㎚, CVD법으로 퇴적한 후, CMP법을 이용하여 연마하여 텅스텐 플러그(25)를 형성한다. 또한, 제2층 배선을, 텅스텐 100㎚의 상층(14)과, TiN/Ti=20㎚/20㎚의 하층(14a)의 적층막으로 퇴적하여, 패터닝하여 형성한다.
이와 같이 하여, 제1층 배선(54)과, 그 양측의 활성 영역(8, 28)을 플러그(25)에 의해 접속함으로써, 플러그의 전기 저항을 대폭 저감하는 것이 가능해진다. 또, 홀 간격의 최소 치수로 결정되어 있던 부분에서의 레이아웃을 축소할 수 있게 된다. 또한, 종래, 제2층 배선에 포함되는 로컬 배선을 이용하여 2개 또는 3개의 플러그를 이용하여 접속하고 있던 부분에서는, 이 하나의 플러그 접속에 의해 상기 3 부분을 전기적으로 접속하는 것이 가능해진다. 또한, 상기 제2층 배선에 포함되는 로컬 배선을 형성하지 않아도 된다. 이 결과, 상층 배선에서의 레이아웃의 자유도가 증가하여, 매우 좁은 피치 부분에서의 레이아웃 완화 등도 가능하게 된다.
본 실시 형태의 구성 부분 (b1)∼(b10)은, 예를 들면 다음과 같이 변형할 수 있다. 본 발명의 범위 내에 있으면, 다른 변형예도 가능한 것은 물론이다.
(b1) 게이트 전극: 본 실시 형태에서는 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 도핑된 실리콘을 이용해도 된다. 또한, 게이트 전극의 재료로서, WSi2, CoSi2, 또는 NiSi2의 실리사이드와 적층 구조로 한 폴리 실리사이드를 이용해도 된다. 또한, W, Al, Ru, Pt 등의 메탈과 적층 구조로 한 폴리메탈을 이용할 수 있고, W, Al 등의 메탈 그 자체를 이용할 수도 있다.
(b2) 활성 영역: 여기서는, 활성 영역(8)의 n+도전형 고농도층에 플러그 배선을 직접, 전기적으로 접속하였다. 그러나, 활성 영역으로부터 플러그 배선으로의 전기 저항을 낮게 하기 위해서, 활성 영역의 표면층을 실리사이드화, WSi2나 CoSi2나 NiSi2로 구성할 수도 있다.
(b3) 플러그 배선: 여기서는, 플러그 배선(15)의 재질이 텅스텐 플러그인 경우에 대해 설명하였다. 그러나, 플러그 배선은, 다결정 실리콘, 또는 Al, TiN, Ru 등의 메탈로 형성해도 된다.
(b4) 플러그 배선의 배리어 메탈: 여기서는, 플러그 배선의 배리어 메탈(15a)을 CVD법으로 형성하는 경우에 대해 설명하였다. 그러나, 플러그 배선의 배리어 메탈(15a)을 스퍼터법으로 형성해도 된다. CVD법 또는 스퍼터법에 의해, 플러그 배선의 배리어 메탈(15a)를 TiN/Ti의 적층막으로 형성하는 경우, Ti 막 두께 및 TiN 막 두께는 각각 1∼100㎚인 것이 바람직하다.
(b5) 제2층 배선: 상기한 바와 같이, 플러그 배선(15, 15a)를 형성한 후, 제2층 배선(114)을 형성하는 경우에 대해 설명하였다. 이 경우, 컨택트 개구 후텅스텐의 성막을 하고, 그대로 배선을 형성해도 된다. 또한, 단순히 게이트 전극(4)과 활성 영역(8)을 접속하는 것만이라면, 제2층 배선(14)이 없어도 된다.
(b6) 게이트 전극의 절연막: 여기서는, 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 그 위에, 산화막, 질화막, 또는 이들의 적층막이 하드 마스크로서 배치되어 있어도 된다. 이 경우, 플러그 배선을 형성할 때, 에칭 조건을 최적화함으로써 플러그 배선을 게이트 전극(4)에 용이하게 전기적으로 접속할 수 있다.
(b7) 층간 절연막: 여기서는, 층간 절연막(9)으로서, 게이트 전극(4) 및 활성 영역(8)을 덮도록, 직접 HDP 산화막을 성막하고, 그 후 컨택트홀을 개구하는 경우에 대해 설명하였다. 상기 이외의 방법으로서, 질화막 또는 질화막과 산화막과의 적층막을 성막한 후, 컨택트홀(12)을 SAC(Self Align Contact) 방식으로 에칭하거나 개구해도 된다.
(b8) 소자 분리 절연막 등: 여기서는 소자 분리 절연막(2)이나 층간 절연막(9)으로서, HDP 산화막을 성막하는 경우에 대해 설명하였지만, FSG(F-Doped Silicate Glass)막, BPSG막, PSG막, SiOC막, 유기막, SiON막, SiC막, SiCF막 등을 이용해도 된다.
(b9) 측벽 내층 절연막: 여기서는, 측벽 내층 절연막(7)으로서 질화막이 10㎚인 경우에 대해 설명하였지만, 질화막은 1∼30㎚라도 된다. 또한, 측벽 외층 스페이서(17)를 제거 시에 선택비가 크게 취해지도록 하면, 측벽 내층 절연막(7)으로서 산화막이나 산화 질화막과 산화막과의 적층 구조를 이용해도 된다.
(b10) 측벽 외층 스페이서: 여기서는, 측벽 외층 스페이서(17)가 산화막인 경우에 대해 설명하였지만, 측벽 외층 스페이서(17)의 제거 시에, 선택비를 크게 취할 수 있으면, PSG(Phospho-Silicate Glass)나 BPSG(Boro-Phospho-Silicate Glass)를 이용해도 된다.
(실시 형태 3)
도 19는 본 발명의 실시 형태 3에서의 반도체 장치의 평면도이고, 도 20은 도 19의 XX-XX선을 따라 취한 단면도이다. 본 실시 형태 3은 실시 형태 1의 변형예로서, L 자형의 측벽 내층 절연막 대신에 I자형의 측벽 내층 절연막을 적용하고 있는 점에 특징이 있다.
도 19에서, 실리콘 기판 상에 활성 영역(8)이 형성되고, 그 활성 영역을 사이에 두고 위치하는 게이트 전극(4)과, 그 게이트 전극과 병행하는 제1층 배선(54)이 형성되어 있다. 제1층 배선(54) 및 활성 영역(8)에 전기적으로 접속되는 플러그(15) 상에 제2층 배선(14)이 배치된다.
도 20에서, 실리콘 기판(1)은 예를 들면 p형 실리콘 웨이퍼이고, 그 실리콘 웨이퍼에 형성된 각 소자 영역을 분리하도록 소자 분리 절연막(2)이 형성되어 있다. 소자 분리 절연막(2)은 트렌치 분리법을 이용하여 300㎚의 플라즈마 산화막이 매립되어 형성되어 있다. 게이트 전극(4) 아래에는, 예를 들면 3㎚의 산질화막(SiON)으로 이루어지는 게이트 절연막(3)이 형성되어 있다. 게이트 전극(4)은 100㎚의 폴리실리콘으로 형성되며, 그 측면이 I형의 측벽 내층 절연막(7)으로 덮여져 있다. 측벽 내층 절연막(7)은 질화막 10㎚를 퇴적한 후, 에치백에 의해 I자형으로 형성되어 있다.
실리콘 기판 상에는 익스텐션이 형성되는 n-도전형 저농도층(6)이 형성되어 있다. 이 n-도전형 저농도층(6)은 비소를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45° 각도로 주입함으로써 형성되어 있다. 상기한 익스텐션에 연속하도록, n+도전형 고농도층(8)이 형성되어 있다. n+도전형 고농도층(8)은 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입함으로써 형성되어 있다. 이들을 덮도록 층간 절연막(9)이 형성되어 있다. 층간 절연막(9)은 HDP 산화막을 700㎚ 퇴적함으로써 형성되어 있다.
이 층간 절연막(9)에는 컨택트홀(12)이 개구되며, 그 컨택트홀을 매립하도록 플러그(15, 15a)가 형성되어 있다. 플러그(15, 15a)는 제1층 배선(54)과 활성 영역(8)을 전기적으로 접속하고 있다. 플러그의 외층을 이루는 배리어 메탈(15a)은 TiN/Ti=20㎚/20㎚의 복층막으로 구성된다. 그 내층의 플러그 본체(15)는 텅스텐이 CVD법으로 매립되어, 텅스텐 플러그가 형성되어 있다. 플러그(15, 15a)에 전기적으로 접속되도록, 제2층 배선(14, 14a)이 형성되어 있다. 제2층 배선은 텅스텐 100㎚의 상층(14)과, TiN/Ti=20㎚/20㎚의 하층(14a)과의 적층막으로 형성되어 있다.
다음에 도 21∼도 27을 이용하여 본 실시 형태에서의 반도체 장치의 제조 방법을 설명한다.
도 21 및 도 22에 도시한 바와 같이, 실리콘 기판(1)에 STI법으로, 300㎚의 트렌치 분리 절연막(2)을 형성한다. 다음에, 게이트 절연막으로서, 산질화막(SiON)(3)을 3㎚ 성막한 후, 게이트 전극(4) 및 제1층 배선(54)을 형성한다. 이 경우, 비도핑된 폴리실리콘을 100㎚ 퇴적하여, n 도전형 영역에 레지스트 마스크를 이용하여, 예를 들면 인(P+)을 10keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 마찬가지로 p 도전형 영역에도 레지스트 마스크를 이용하여, 예를 들면 붕소(B+)를 3keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 또한, 레지스트 마스크를 사용하여 드라이 에칭하여 도전층 부분을 완성한다. 이 후, 측벽 내층 절연막(7)으로서, 질화막 10㎚를 성막하여, 에치백함으로써 상기 도전층의 측면에 I형 형상으로 형성한다. 계속해서, 익스텐션이 형성되는 n-도전형 저농도층(6)을, 비소(As+)를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도로 주입하여 형성한다.
다음에, 도 23에 도시한 바와 같이, 측벽 외층 스페이서(17)를, BPSG를 80㎚ 퇴적하여 에치백함으로써 형성한다. 또한, n+도전형 고농도층(8)을, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입하여 형성한다.
다음에, 기상불산법에 의해 측벽 외층 스페이서의 BPSG 산화막(17),만을 제거한다. 또, 이 때 측벽 내층 절연막의 질화막(7)이 에칭되지 않도록 I자형으로남긴다. 다음에 층간 절연막(9)으로서, HDP 산화막을 1000㎚ 퇴적하여, 300㎚ CMP 연마함으로써 형성한다. 계속해서, 도 24 및 도 25에 도시한 바와 같이, 컨택트홀(12)을 0.2㎛ 직경으로 레지스트 마스크를 이용하여 드라이 에칭하여 개구한다. 이 때, 게이트 전극과 마찬가지의 구조를 갖는 제1층 배선(54) 및 n+도전형 고농도층(8)과, 층간 절연막(9)이 충분히 높은 에칭 선택비가 되는 조건으로 에칭한다.
다음에, 도 26 및 도 27에 도시한 바와 같이, 컨택트홀(12)을 매립하도록 플러그를 형성한다. 플러그의 배리어 메탈(15a)은 TiN/Ti의 2층막을, 두께 20㎚/20㎚로 하여 형성된다. 또한, 그 내측에 텅스텐을 200㎚의 두께로 CVD법으로 퇴적하고, 계속해서 CMP법을 이용하여 연마함으로써 텅스텐 플러그(15)를 형성한다. 또한, 제2층 배선(14)을, 텅스텐 100㎚의 상층(14)과, TiN/Ti=20㎚/20㎚의 하층(14a)과의 적층막을 형성하여 배선에 패터닝한다.
이와 같이 하여, 활성 영역(8)과 제1층 배선(54)이 플러그에 의해 접속됨으로써, 플러그의 저항이 저감될 수 있고, 또한 종래, 컨택트홀 피치로 결정되어 있는 부분의 레이아웃 축소가 가능해진다.
또한, I자형의 측벽 내층 절연막을 적용함으로써 L자형의 측벽 내층 절연막보다도, 기판의 활성 영역에 접속하는 미세한 컨택트홀의 바닥면의 접촉 면적을 확보할 수 있다. 이 결과, 컨택트 저항의 저저항화가 가능해진다. 또한, 트랜지스터도, 게이트 오버랩 용량을 저감할 수 있어, 한층 더 회로의 고속화가 가능하다.
본 실시 형태의 구성 부분 (c1)∼(c10)은, 예를 들면 다음과 같이 변형할 수 있다. 본 발명의 범위 내에 있으면, 다른 변형예도 가능한 것은 물론이다.
(c1) 게이트 전극: 본 실시 형태에서는 게이트 전극(4)이 폴리실리콘인 경우에 대하여 설명하였지만, 도핑된 실리콘을 이용해도 된다. 또한, 게이트 전극의 재료로서, WSi2, CoSi2, 또는 NiSi2의 실리사이드와 적층 구조로 한 폴리 실리사이드를 이용해도 된다. 또한, W, Al, Ru, Pt 등의 메탈과 적층 구조로 한 폴리 메탈을 이용할 수도 있고, W, Al 등의 메탈 그 자체를 이용할 수도 있다.
(c2) 활성 영역: 여기서는, 활성 영역(8)의 n+도전형 고농도층에 플러그 배선을 직접, 전기적으로 접속하였다. 그러나, 활성 영역으로부터 플러그 배선으로의 전기 저항을 낮게 하기 위해서, 활성 영역의 표면층을 실리사이드화, WSi2나 CoSi2나 NiSi2로 구성할 수도 있다.
(c3) 플러그 배선: 여기서는, 플러그 배선(15)의 재질이 텅스텐 플러그인 경우에 대해 설명하였다. 그러나, 플러그 배선은, 다결정 실리콘, 또는 Al, TiN, Ru 등의 메탈로 형성해도 된다.
(c4) 플러그 배선의 배리어 메탈: 여기서는 플러그 배선의 배리어 메탈(15a)을 CVD법으로 형성하는 경우에 대해 설명하였다. 그러나, 플러그 배선의 배리어 메탈(15a)을 스퍼터법으로 형성해도 된다. CVD법 또는 스퍼터법에 의해, 플러그 배선의 배리어 메탈(15a)을 TiN/Ti의 적층막으로 형성하는 경우, Ti 막 두께 및 TiN 막 두께는, 각각 1∼100㎚인 것이 바람직하다.
(c5) 제2층 배선: 여기서는 플러그 배선(15, 15a)을 형성한 후, 제2층 배선(114)을 형성하는 경우에 대해 설명하였다. 이 경우, 컨택트 개구 후에 텅스텐의 성막을 하고, 그대로 배선을 형성해도 된다. 또한, 단순히 게이트 전극(4)과 활성 영역(8)을 접속하는 것뿐이라면, 제2층 배선(14)이 없어도 된다.
(c6) 게이트 전극의 절연막: 여기서는 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 그 위에, 산화막, 질화막, 또는 이들의 적층막이 하드마스크로서 배치되어 있어도 된다. 이 경우, 플러그 배선을 형성할 때, 에칭 조건을 최적화함으로써 플러그 배선을 게이트 전극(4)에 용이하게 전기적으로 접속할 수 있다.
(c7) 층간 절연막: 여기서는, 층간 절연막(9)으로서, 게이트 전극(4) 및 활성 영역(8)을 덮도록, 직접 HDP 산화막을 성막하고, 그 후 컨택트홀을 개구하는 경우에 대해 설명하였다. 상기 이외의 방법으로서, 질화막 또는 질화막과 산화막과의 적층막을 성막한 후, 컨택트홀(12)을 SAC(Self Align Contact) 방식으로 에칭하거나 개구해도 된다.
(c8) 소자 분리 절연막 등: 여기서는 소자 분리 절연막(2)이나 층간 절연막(9)으로서, HDP 산화막을 성막하는 경우에 대해 설명하였지만, FSG(F-Doped Silicate Glass)막, BPSG막, PSG막, SiOC막, 유기막, SiON막, SiC막, SiCF막 등을 이용해도 된다.
(c9) 측벽 내층 절연막: 여기서는, 측벽 내층 절연막(7)으로서 질화막이 10㎚인 경우에 대해 설명하였지만, 질화막은 1∼50㎚라도 된다. 또한, 측벽 외층 스페이서(17)를 제거 시에 선택비가 크게 취해지도록 하면, 측벽 내층 절연막(7)으로서, 산화막이나 산화 질화막과 산화막과의 적층 구조를 이용해도 된다.
(c10) 측벽 외층 스페이서: 여기서는, 측벽 외층 스페이서(17)가, BPSG인 경우에 대해 설명하였지만, 측벽 외층 스페이서(17)의 제거 시에 선택비를 크게 취할 수 있으면, PSG, NSG, PTEOS, BPTEOS, TEOS 등의 절연막을 이용해도 된다.
(실시 형태 4)
도 28은 본 발명의 실시 형태 4에서의 반도체 장치의 평면도이다. 또한, 도 29는 도 28에서의 XXIX-XXIX선을 따라 취한 단면도이다. 본 실시 형태는 실시 형태 1의 변형예로서, 컨택트홀 개구 시에 듀얼 다마신(Dual Damascene)의 제조 플로우를 이용하는 점에 특징이 있다.
도 28에서, 실리콘 기판 상에 활성 영역(8)이 형성되고, 그 활성 영역을 사이에 두고 게이트 전극(4)이 형성되어 있다. 또한, 게이트 전극과 병행하여 제1층 배선(54)이 형성되어 있다. 플러그(15)가 2개의 컨택트홀(12, 32)을 매립하도록 형성되며, 이 플러그(15)에 의해 제1층 배선(54)과 활성 영역(8)이 전기적으로 접속되어 있다. 2개의 컨택트홀(12, 32) 중, 한쪽은 배선홈이라고 부르는 편이 적당하기 때문에, 배선홈(32)라고 부르는 경우도 있다. 이 컨택트홀(12)과, 배선홈(32)은 어느 쪽을 먼저 개구해도 된다.
도 29에 있어서, 실리콘 기판(1)은 p형 실리콘 웨이퍼이고, 실리콘 기판(1)에 형성된 각 소자 영역을 분리하도록 소자 분리 절연막(2)이 형성되어 있다. 소자 분리 절연막(2)으로서, 트렌치 분리법을 이용하여 300㎚의 플라즈마 산화막이매립되어 형성되어 있다. 게이트 절연막(3)으로서, 3㎚의 산질화막(SiON)이 형성되고, 그 위에 게이트 전극(4)이 형성되어 있다. 게이트 전극으로서는, 100㎚의 폴리실리콘이 형성되어 있다. 익스텐션이 형성되는 n-도전형 저농도층(6)이, 비소(As)를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도로 주입함으로써 형성되어 있다.
게이트 전극(4)이 형성되는 공정에 병행하여, 소자 분리 절연막(2) 상에 게이트 전극과 동일한 구조의 제1층 배선(54)이 형성된다. 따라서, 제1층 배선(54)의 측면에도, 다음에 설명한 바와 같이, 게이트 전극과 동일한 측벽 절연막이 형성된다.
게이트 전극의 측면에는 측벽 내층 절연막(7)이 형성되고, 질화막 10㎚를 퇴적한 후, 단면 형상이 L자형으로 형성되어 있다. 익스텐션에 연속하는 n+도전형 고농도층이, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입함으로써 형성되어 있다. 이들을 덮도록 층간 절연막(9)이 HDP 산화막을 700㎚ 퇴적함으로써 형성되어 있다.
이 층간 절연막(9)에는 2개의 컨택트홀(12, 32) 또는 하나의 컨택트홀(12)과, 배선홈(32)이 개구되고, 이들을 매립하도록 플러그(15)가 형성되어 있다. 이 플러그(15)에 의해, 게이트 전극과 동일한 구조의 제1층 배선(54)과 활성 영역(8)이 전기적으로 접속되어 있다. 이 플러그의 배리어 메탈(15a)로서 CVD법에 의해TaN/Ta=20㎚/20㎚가 형성되어 있다. 이 배리어 메탈의 내층에 구리(Cu)가 도금법으로 매립되고, Cu 듀얼 다마신이 형성되어 있다.
이와 같이 하여, 활성 영역(8)과 제1층 배선(54)이, Cu 듀얼 다마신의 플러그(15)에 의해 접속됨으로써, 플러그의 전기 저항을 저감할 수 있다. 또한, 종래, 홀 피치로 결정되어 있던 부분의 레이아웃 축소가 가능해진다.
다음에, 도 30∼도 33을 이용하여 본 발명의 반도체 장치의 제조 방법을 설명한다.
우선, 실리콘 기판(1)에 STI법에 의해, 300㎚ 트렌치 분리 절연막(2)을 형성한다. 다음에, 게이트 절연막으로서, 산질화막(SiON)(3)을 3㎚ 성막한다. 게이트 절연막의 상에 게이트 전극(4)을 형성하기 위해서, 비도핑된 폴리실리콘을 100㎚ 퇴적한다. n 도전형 영역에는 레지스트 마스크를 이용하여, 인(P+)을 10keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 또한, 마찬가지로 p 도전형 영역도 레지스트 마스크를 이용하여, 붕소(B+)를 3keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 이 후, 레지스트 마스크를 이용하여 드라이 에칭함으로써 게이트 전극(4) 및 제1층 배선을 형성한다. 또한, 익스텐션이 형성되는 n-도전형 저농도층(6)을, 비소(As+)를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도로 형성한다.
이 게이트 전극 형성의 처리 공정에 병행하여, 소자 분리 절연막(2) 상에 게이트 전극과 동일한 구조를 갖는 제1층 배선(54)이 형성된다. 이 제 l 층배선(54)의 측면에는, 다음에 설명한 바와 같이, 측벽 내층 절연막이나 측벽 외층 스페이서가 형성되고, 불순물 주입후 측벽 외층 스페이서는 제거된다.
n-도전형 저농도층(6)의 형성에 이어, 게이트 전극의 측면 및 그 아래쪽의 실리콘 기판 상을 덮도록, 측벽 내층 절연막으로서 질화막(7)을 10㎚ 형성한다. 계속해서, 측벽 외층 스페이서를, 산화막(17)을 80㎚ 퇴적하여 에치백함으로써 형성한다. 이들 측벽 내층 절연막 및 측벽 외층 스페이서를 마스크로 하여, n+도전형 고농도층(8)을, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입하여 형성한다.
다음에, 도 31에 도시한 바와 같이, 층간 절연막(9)을, HDP 산화막을 1000㎚ 퇴적하여, 300㎚ CMP 연마함으로써 형성한다. 계속해서, 제1 컨택트홀(12)을, 레지스트 마스크를 이용하여, 드라이 에칭하여 0.2㎛ 직경의 홀을 개구한다(도 30, 도 31). 이 제1 컨택트홀은 활성 영역(8)에 달하도록 개구된다. 이 때, n+도전형 고농도층(8)과, 층간 절연막(9)과는 충분히 높은 에칭 선택비를 갖는 조건으로 에칭한다.
다음에, 도 32 및 도 33에 도시한 바와 같이, 레지스트 마스크를 이용하여, 제2 컨택트홀인 트렌치(32)를 드라이 에칭에 의해 형성한다. 이 제2 컨택트홀은 제1층 배선(54)에 달하도록 개구된다. 이 때, n+도전형 고농도층(8) 및 제1층 배선(54)과, 층간 절연막(9)은 충분히 높은 에칭 선택비가 취해지는 조건으로 에칭한다.
다음에, 도 29에 도시한 바와 같이, 플러그의 배리어 메탈(15a)을, TaN/Ta를 20㎚/20㎚의 두께로 CVD법에 의해 성막한다. 또한, 배리어 메탈의 내측에 구리를 400㎚의 두께로 도금 법에 의해 퇴적하고, 또한 CMP법에 의해 연마하여 Cu 듀얼 다마신(15)을 형성한다.
이와 같이 하여, 활성 영역(8)과 제1층 배선(54)이 Cu 듀얼 다마신의 플러그(15, 15a)에 의해 전기적으로 접속됨으로써, 플러그의 전기 저항을 저감할 수 있다. 또한, 종래, 홀 피치로 결정되어 있던 부분의 레이아웃 축소가 가능해진다.
본 실시 형태의 구성 부분 (d1)∼(d10)은, 예를 들면 다음과 같이 변형할 수 있다. 본 발명의 범위 내에 있으면, 다른 변형예도 가능한 것은 물론이다.
(d1) 게이트 전극: 본 실시 형태에서는 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 도핑된 실리콘을 이용해도 된다. 또한, 게이트 전극의 재료로서, WSi2, CoSi2, 또는 NiSi2의 실리사이드와 적층 구조로 한 폴리 실리사이드를 이용해도 된다. 또한, W, Al, Ru, Pt 등의 메탈과 적층 구조로 한 폴리메탈을 이용할 수도 있고, W, Al 등의 메탈 그 자체를 이용할 수 있다.
(d2) 활성 영역: 여기서는, 활성 영역(8)의 n+도전형 고농도층에 플러그 배선을 직접, 전기적으로 접속하였다. 그러나, 활성 영역으로부터 플러그 배선으로의 전기 저항을 낮게 하기 위해서, 활성 영역의 표면층을 실리사이드화, WSi2나CoSi2나 NiSi2로 구성할 수도 있다.
(d3) 플러그 배선: 상기한 바와 같이, 플러그 배선이 Cu인 경우에 대해 설명하였지만, 이외에, 다결정 실리콘이나 Al, TiN, Ru 등의 메탈을 이용할 수 있다.
(d4) 플러그 배선의 배리어 메탈: 상기에, 플러그 배선의 배리어 메탈이 CVD법에 의해 형성된 경우에 대해 설명하였지만, 스퍼터법으로 형성해도 된다. 또한 Ta나 TaN을 막 두께 1∼100㎚로 형성해도 된다. 또한, 배리어 메탈의 재질로서, Ta, TaN, WN, WSiN, Ti, TiN이나 이들의 적층막을 이용해도 된다.
(d5) 제2층 배선: 여기서는, 플러그 배선(15, 15a)를 형성한 후, 제2층 배선(14)을 형성하는 경우에 대해 설명하였다. 이 경우, 컨택트 개구 후 텅스텐의 성막을 하고, 그대로 배선을 형성해도 된다. 또한, 단순히 게이트 전극(4)과 활성 영역(8)을 접속하는 것뿐이라면, 제2층 배선(14)이 없어도 된다.
(d6) 게이트 전극의 상층 절연막: 여기서는, 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 그 위에, 산화막, 질화막, 또는 이들의 적층막이 하드 마스크로서 배치되어 있어도 된다. 이 경우, 플러그 배선을 형성할 때, 에칭 조건을 최적화함으로써 플러그 배선을 게이트 전극(4)에, 용이하게 전기적으로 접속할 수 있다.
(d7) 층간 절연막: 여기서는, 층간 절연막(9)으로서, 게이트 전극(4) 및 활성 영역(8)을 덮도록, 직접 HDP 산화막을 성막하고, 그 후 컨택트홀을 개구하는 경우에 대해 설명하였다. 상기 이외의 방법으로서, 질화막 또는 질화막과 산화막과의 적층막을 성막한 후, 컨택트홀(12)을 SAC(SelfAlign Contact) 방식으로 에칭하거나 개구해도 된다.
(d8) 소자 분리 절연막 등: 여기서는, 소자 분리 절연막(2)이나 층간 절연막(9)으로서, HDP 산화막을 성막하는 경우에 대해 설명하였지만, FSG(F-Doped Sili cate Glass)막, BPSG막, PSG막, SiOC막, 유기막, SiON막, SiC막, SiCF막 등을 이용해도 된다.
(d9) 측벽 내층 절연막: 여기서는, 측벽 절연막(7)으로서 질화막이 10㎚인 경우에 대해 설명하였지만, 질화막은 1∼50㎚라도 된다. 또한, 측벽 외층 스페이서(17)를 제거 시에 선택비가 크게 취해지도록 하면, 측벽 절연막(7)으로서, 산화막이나, 산화 질화막과 산화막과의 적층 구조를 이용해도 된다.
(d10) 측벽 외층 스페이서: 여기서는, 측벽 외층 스페이서(17)가 산화막인 경우에 대해 설명하였지만, 측벽 외층 스페이서(17)의 제거 시에, 선택비를 크게 취할 수 있으면, PSG(Phospho-Silicate Glass)나 BPSG(Boro-Phospho-Silicate Glass)를 이용해도 된다.
(실시 형태 5)
도 34는 본 발명의 실시 형태 5에서의 반도체 장치의 평면도이고, 도 35는 도 34의 XXXV-XXXV선을 따라 취한 단면도이다. 본 실시 형태는 실시 형태 1의 변형예로서, 컨택트홀의 개구 방법으로서 웨트 에칭과 드라이 에칭을 조합하여 이용하는 점에 특징이 있다.
도 34에서, 실리콘 기판 상에 활성 영역(8)이 형성되고, 그 활성 영역을 사이에 두고 게이트 전극(4)이 형성되어 있다. 또한, 게이트와 동일한 층에 제1층 배선(54)이 형성되어 있다. 플러그(15)가 상기 에칭에 의해서 개구된 컨택트홀(12)을 매립하도록 형성되며, 이 플러그(15)에 의해 제1층 배선(54)과 활성 영역(8)이 전기적으로 접속되어 있다.
도 35에서, 실리콘 기판(1)은 p형 실리콘 웨이퍼이고, 그 실리콘 기판에 소자 분리 절연막(2)이 형성되어 있다. 이 소자 분리 절연막(2)은 트렌치 분리법을 이용하여 300㎚의 플라즈마 산화막이 매립되어 형성되어 있다. 게이트 산화막(3)은 9㎚의 산질화막(SiON)이며, 그 위에 게이트 전극(4)이 배치되어 있다. 이 게이트 전극(4)은 100㎚의 폴리실리콘에 의해 형성되어 있다. 게이트 전극의 측면 및 그 아래쪽 부분의 실리콘 기판을 덮는 절연막(7)은 질화막 10㎚를 퇴적하여, L자형으로 형성되어 있다. 게이트 전극(4)과 제1층 배선(54)은 동일한 단면 구조를 갖고 있다.
트랜지스터의 활성 영역을 구성하는 n+도전형 고농도층(8)은, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입함으로써 형성되어 있다. 이들을 덮도록, 층간 절연막(9)이, HDP 산화막을 500㎚ 퇴적함으로써 형성되어 있다. 이 층간 절연막(9)에는 컨택트홀(12)이 개구되어 있다. 이 컨택트홀을 매립하도록 형성된 플러그(15, 15a)에 의해, 게이트 전극과 활성 영역이 전기적으로 접속되어 있다. 플러그의 배리어 메탈(15a)은 TiN/Ti=20㎚/20㎚의 복층 구조에 의해 형성되어 있다. 이 배리어 메탈의 내측에 텅스텐이 CVD법으로 매립되어, 텅스텐 플러그(15)가형성되어 있다. 이 플러그(15)에 접하도록, 제2층 배선이 상층(14a)의 텅스텐 100㎚과, 하층(14a)의 TiN/Ti=20㎚/20㎚의 적층막으로 형성되어 있다.
이와 같이 하여, 활성 영역(8)과 제1층 배선(54)이 플러그(15, 15a)에 의해 전기적으로 접속됨으로써, 플러그의 전기 저항을 저감할 수 있다. 또한, 종래, 컨택트홀 피치로 결정되어 있던 부분의 레이아웃 축소가 가능해진다.
다음에 도 36∼도 42를 이용하여 본 발명의 반도체 장치의 제조 방법에 대하여 설명한다. 도 36 및 도 37에 도시한 바와 같이, 실리콘 기판(1)에 STI법에 의해, 300㎚의 트렌치 분리(2)를 형성한다. 다음에, 게이트 산화막 예를 들면 산질화막(SiON)(3)을 3㎚ 성막한다. 다음에, 게이트 전극(4)으로서, 비도핑된 폴리실리콘을 100㎚ 퇴적하여, n 도전형 영역에 레지스트 마스크를 이용하여, 인(P+)을 10keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. p 도전형 영역도 마찬가지로 레지스트 마스크를 이용하여 붕소(B+)를 3keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입한다. 그 후, 레지스트 마스크를 이용하여, 드라이 에칭에 의해 게이트 전극을 형성한다. 이 때, 소자 분리 절연막 상에 제1층 배선(54)도 동시에 형성되어 있는 것은 물론이다.
또한, 익스텐션이 형성되는 n-도전형 저농도층(6)을, 비소(As+)를 30keV의 가속 에너지, 1E14㎝-2의 밀도 및 45°의 각도로 주입함으로써 형성한다.
계속해서 측벽 내층 절연막으로서, 질화막(7)을 10㎚ 형성하고, 그 위에 측벽 외층 스페이서가 되는 산화막(17)을 80㎚ 퇴적하여 에치백함으로써 형성한다. 또한 n+도전형 고농도층(8)을, 비소를 50keV의 가속 에너지 및 5E15㎝-2의 밀도로 주입함으로써 형성한다. 다음에, 도 38 및 도 39에 도시한 바와 같이, 웨트 에칭에 의해 산화막(17)만을 제거한다.
계속해서, 층간 절연막(9)을, HDP 산화막을 1000㎚ 퇴적하여, 500㎚ CMP 연마함으로써 형성한다. 또한 컨택트홀(52)을 0.2㎛ 직경으로 레지스트 마스크(37)를 이용하여, 우선 웨트 에칭으로 개구한다. 웨트 에칭에서는 레지스트 마스크(37)의 개구부(37a)로부터 약액이 침입하여, 층간 절연막(9)을 도 39에 도시하는 단면 형상으로 개구한다. 이 때 제1층 배선(54)과 층간 절연막(9)은 충분히 높은 에칭 선택비가 취해지는 조건으로 에칭한다.
다음에, 앞의 레지스트 마스크(37)를 그대로 이용하여, 컨택트홀을 파내려가도록, 드라이 에칭에 의해 컨택트홀(52)을 완성한다(도 40). 이 때, 제1층 배선(54) 및 n+도전형 고농도층(8)과, 층간 절연막(9)은 충분히 높은 에칭 선택비가 취해지는 조건으로 에칭한다.
다음에, 도 41 및 도 42에 도시한 바와 같이, 컨택트홀(52)을 매립하도록 플러그 배선(15)을 성막한다. 이 플러그 배선의 배리어 메탈은 TiN/Ti=20㎚/20㎚의 복층막(15a)에 의해 구성한다. 이 배리어 메탈의 내측에 다시 텅스텐을 200㎚, CVD법으로 퇴적하고, CMP를 이용하여 텅스텐 플러그(15)를 형성한다. 또한 제2층 배선을, 상층(14)의 텅스텐 100㎚과, 하층(14a)의 TiN/Ti=20㎚/20㎚의 적층막을 퇴적하고, 패터닝한다.
이와 같이 하여, 활성 영역(8)과 제1층 배선(54)이 플러그 배선(15)에 의해 접속됨으로써, 플러그의 전기 저항을 저감할 수 있다. 또한, 종래, 컨택트홀 피치로 결정되어 있던 부분의 레이아웃 축소가 가능해진다.
본 실시 형태의 구성 부분(e1)∼(e10)은, 예를 들면 다음과 같이 변형할 수 있다. 본 발명의 범위 내에 있으면, 다른 변형 예도 가능한 것은 물론이다.
(e1) 게이트 전극: 본 실시 형태에서는, 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 도핑된 실리콘을 이용해도 된다. 또한, 게이트 전극의 재료로서, WSi2, CoSi2, 또는 NiSi2의 실리사이드와 적층 구조로 한 폴리 실리사이드를 이용해도 된다. 또한, W, Al, Ru, Pt 등의 메탈과 적층 구조로 한 폴리메탈을 이용할 수도 있고, W, Al 등의 메탈 그 자체를 이용할 수도 있다.
(e2) 활성 영역: 여기서는, 활성 영역(8)의 n+도전형 고농도층에 플러그 배선을 직접, 전기적으로 접속하였다. 그러나, 활성 영역으로부터 플러그 배선으로의 전기 저항을 낮게 하기 위해서, 활성 영역의 표면층을 실리사이드화, WSi2나 CoSi2나 NiSi2로 구성할 수도 있다.
(e3) 플러그 배선: 여기서는 플러그 배선(15)의 재질이 텅스텐 플러그인 경우에 대해 설명하였다. 그러나, 플러그 배선은, 다결정 실리콘, 또는 Al, TiN, Ru 등의 메탈로 형성해도 된다.
(e4) 플러그 배선의 배리어 메탈: 여기서는 플러그 배선의 배리어 메탈(15a)를 CVD법으로 형성하는 경우에 대해 설명하였다. 그러나, 플러그 배선의 배리어 메탈(15a)를 스퍼터법으로 형성해도 된다. CVD법 또는 스퍼터법에 의해, 플러그 배선의 배리어 메탈(15a)를 TiN/Ti의 적층막으로 형성하는 경우, Ti 막 두께 및 TiN 막 두께는, 각각 1∼100㎚ 인 것이 바람직하다.
(e5) 제2층 배선: 여기서는 플러그 배선(15, 15a)를 형성한 후, 제2층 배선(14)을 형성하는 경우에 대해 설명하였다. 이 경우, 컨택트 개구 후 텅스텐의 성막을 하고, 그대로 배선을 형성해도 된다. 또한, 단순히 게이트 전극(4)과 활성 영역(8)을 접속하는 것뿐이라면 제2층 배선(14)이 없어도 된다.
(e6) 게이트 전극의 상층 절연막: 여기서는, 게이트 전극(4)이 폴리실리콘인 경우에 대해 설명하였지만, 그 위에, 산화막, 질화막, 또는 이들의 적층막이 하드 마스크로서 배치되어 있어도 된다. 이 경우, 플러그 배선을 형성할 때, 에칭 조건을 최적화함으로써 플러그 배선을 게이트 전극(4)에 용이하게 전기적으로 접속할 수 있다.
(e7) 층간 절연막: 여기서는, 층간 절연막(9)으로서, 게이트 전극(4) 및 활성 영역(8)을 덮도록, 직접 HDP 산화막을 성막하고, 그 후 컨택트홀을 개구하는 경우에 대해 설명하였다. 상기 이외의 방법으로서, 질화막 또는 질화막과 산화막과의 적층막을 성막한 후, 컨택트홀(12)을 SAC(Self Align Contact) 방식으로 에칭하거나 개구해도 된다.
(e8) 소자 분리 절연막 등: 여기서는, 소자 분리 절연막(2)이나 층간 절연막(9)으로서, HDP 산화막을 성막하는 경우에 대해 설명하였지만, FSG(F-DopedSilicate Glass)막, BPSG막, PSG막, SiOC막, 유기막, SiON막, SiC막, SiCF 막 등을 이용해도 된다.
(e9) 측벽 내층 절연막: 여기서는, 측벽 내층 절연막(7)으로서 질화막이 10㎚인 경우에 대해 설명하였지만, 질화막은 1∼90㎚라도 된다. 또한, 측벽 외층 스페이서(17)를 제거 시에 선택비가 크게 취해지도록 하면, 측벽 내층 절연막(7)으로서, 산화막이나, 산화 질화막과 산화막과의 적층 구조를 이용해도 된다.
(e10) 측벽 외층 스페이서: 여기서는, 측벽 외층 스페이서(17)가 산화막인 경우에 대해 설명하였지만, 측벽 외층 스페이서(17)의 제거 시에, 선택비를 크게 취할 수 있으면, PSG(Phospho-Silicate Glass)나 BPSG(Boro-Phospho-Silicate Glass)를 이용해도 된다.
본 발명의 반도체 장치 및 그 제조 방법을 이용함으로써, 예를 들면 SRAM의 메모리 셀이나 로직의 주변 회로부의 평면 사이즈를 미세화할 수 있다. 또한, 플러그 배선을 포함한 배선의 전기 저항을 대폭 줄일 수 있다. 또한, 층간 절연막 상에서의 배선의 레이아웃의 자유도를 확대하는 것이 가능해진다.

Claims (3)

  1. 반도체 기판에 형성된 트랜지스터에 포함되는 활성 영역과,
    상기 반도체 기판 상에 형성된 배선과,
    상기 활성 영역 및 상기 배선을 덮는 층간 절연막과,
    상기 층간 절연막을 관통하여, 평면적으로 보아 상기 배선과 상기 활성 영역과의 양방에 중첩되는 형상을 갖는 플러그 배선을 구비하며,
    상기 플러그 배선이 상기 배선과 상기 활성 영역을 전기적으로 접속하고 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선은 상기 활성 영역을 포함하는 트랜지스터의 옆에 위치하는 트랜지스터의 게이트 전극인 반도체 장치.
  3. 제1항에 있어서,
    상기 배선은 상기 활성 영역을 포함하는 트랜지스터가 속하는 소자 영역과 다른 소자 영역을 분리하는 소자 분리 절연막 상에 위치하는 반도체 장치.
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