KR20020011473A - 반도체 소자의 콘택 형성방법 - Google Patents
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Abstract
반도체소자의 콘택형성방법은, 폴리층에 스페이서를 형성한 다음, 질화막으로 형성한 식각차단막에 습식식각을 실시하여, 콘택을 위한 금속과, 기판의 활성영역 및 폴리층간의 계면면적을 최대화시키는 콘택형성방법에 관한 것이다.
본 발명은 기판에 소자분리막 및 활성영역을 형성시키는 단계; 상기 소자분리막의 상부에, 상기 활성영역과 인접된 상태로 그 측벽이 절연되도록 폴리층을 형성하는 단계; 폴리층 및 기판의 전면에 식각차단막을 형성하는 단계; 식각차단막의 상부에 산화막을 증착하는 단계; 인접된 활성영역 및 폴리층의 상부가 개방되도록, 산화막 및 식각차단막을 식각하여 콘택홀을 형성하는 단계; 콘택홀의 내부표면 및 산화막의 전면에 확산방지막을 형성하는 단계; 및, 콘택홀을 금속으로 매립하여 콘택을 형성하는 단계를 포함한 공정들에 의하여 달성된다.
따라서 본 발명은 기판의 활성영역 및 폴리층간의 계면면적을 최대화시켜 콘택저항을 줄이고 콘택의 전기적 특성을 향상시키는 효과가 있다.
Description
본 발명은 콘택(contact)방법에 관한 것으로, 자세하게는 폴리층에 스페이서를 형성한 다음, 질화막으로 형성한 식각차단막에 습식식각을 실시하여, 콘택을 위한 금속과, 기판의 활성영역 및 폴리층간의 계면면적을 최대화시켜 콘택저항을 줄이고 콘택의 전기적 특성을 향상시키기 위한, 반도체소자의 콘택형성방법에 관한 것이다.
도 1은 반도체소자의 저항값을 설명하기 위한 종래의 콘택을 나타낸 도면이다.
도 1에서, 도면부호 1은 반도체기판을, 2는 쉘로우트렌치(shallow trench)를, 3은 폴리실리콘층을, 4는 폴리실리콘층의 측벽에 형성된 스페이서(spacer)를, 5는 콘택된 금속을, 6은 절연층을 각각 나타낸다. 또한 점선은 반도체소자의 동작시 전류의 큰 흐름을 도시한 것으로서, 이러한 전류의 주된 흐름에서 각 계면간의 접촉부분 및, 전류가 흐르는 통로의 물질저항이 반도체소자의 저항값을 결정한다. 특히 반도체기판(1)상에 도시된 점선은 반도체소자의 동작영역(active)을 통해 흐르는 과정을 도식적으로 표현한 것이다.
도 1에 있어서 반도체소자의 저항값은, 콘택금속(5)과 반도체기판(1)간의 접촉계면, 콘택금속(5)과 폴리실리콘층(3)간의 접촉계면간의 접합특성에 따른 값을 포함하는 것은 물론, 반도체기판(1), 폴리실리콘층(3) 및 콘택금속(5)의 내부의 저항값도 포함하고 있다.
아울러 이러한 콘택공정도 메모리소자의 집적도가 증가함에 따라, 사이즈는 작아지고 깊이가 증가하고 있다. 또한 메모리소자의 제작에 있어서, 통상적으로 6개의 트랜지스터를 실리콘기판에 형성하는 풀-시모스(full CMOS) SRAM이나 플래시 메모리 등에서는, 금속콘택을 위해 스페이서나 식각차단막을 형성하여 이용한다.
그러나, 전술한 종래의 콘택방법은 소자크기 등의 감소에 따라 다음과 같은 문제점이 있다.
즉, 종래의 콘택방법에서 건식식각(dry etch) 방식으로 콘택홀을 형성하는 경우, 콘택홀이 깊어짐에 따라 콘택바닥 면적의 확보가 어렵고 콘택홀의 식각지점의 설정이 곤란하다. 또한 콘택이 깊어짐에 따라 식각공정이 과도해지고 따라서 식각플라즈마에 의한 손상이 심각해지는 문제점이 있다. 또한 단락(short) 방지를 위해 스페이서를 형성하는 경우, 상대적으로 콘택홀의 바닥 면적이 감소하고 콘택저항이 증가하게 된다.
아울러 식각차단용 질화막을 건식으로 식각하는 경우, 스페이서 형성영역에 질화막이 남아서 콘택면적을 감소시켜, 콘택저항을 증가시키는 문제점이 있다.
따라서 전술한 문제점을 해결하기 위한 본 발명의 목적은, 폴리-1층에 스페이서를 형성한 다음 질화막으로 형성시킨 식각차단막을 습식으로 식각하여, 콘택금속과 기판의 활성영역 및 폴리층간의 계면면적을 최대화시켜 콘택저항을 줄이고 콘택의 전기적 특성을 향상시키기 위한, 반도체소자의 콘택형성방법을 제공하는 데 있다.
도 1은 반도체소자의 저항값을 설명하기 위한 종래의 콘택을 나타낸 도면.
도 2a 내지 도 2f 본 발명의 실시예에 따른 반도체소자의 콘택형성방법을 설명하기 위한 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 기판 12 : 소자분리막
14 : 폴리층 16 : 스페이서
18 : 질화막 20 : IPO산화막
22 : 콘택홀 24 : 확산방지막
26 : 금속매립층
본 발명에 따른 반도체소자의 콘택형성방법은, 반도체 공정의 콘택에 있어서,
기판에 소자분리막 및 활성영역이 포함되도록 형성시키는 제1단계; 상기 형성된 소자분리막의 상부에, 상기 활성영역과 인접된 상태로 그 측벽이 절연되도록폴리층을 형성하는 제2단계; 상기 형성된 폴리층 및 기판의 전면에 식각을 차단하기 위한 식각차단막을 형성하는 제3단계; 상기 식각차단막의 상부에 산화막을 증착하는 제4단계; 상기 인접된 활성영역 및 폴리층의 상부가 개방되도록, 상기 산화막 및 식각차단막을 식각하여 콘택홀을 형성하는 제5단계; 상기 형성된 콘택홀의 내부표면 및 상기 산화막의 전면에 확산방지막을 형성하는 제6단계; 및, 상기 확산방지막이 형성된 콘택홀을 금속으로 매립하여 콘택을 형성하는 제7단계를 포함한다.
이하 도면들을 참조하여 본 발명의 바람직한 실시예를 자세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 콘택형성방법을 설명하기 위한 공정도이다.
콘택에서의 저항값은 금속콘택이 형성되는 위치나 형태에 따라 달라진다. 즉, 전류가 흐르는 통로에 콘택이 형성되어 있을 경우, 전류가 잘 흐를 수 있는 통로의 콘택과 접하고 있는 각 계면들의 특성에 따라서 콘택저항값이 결정된다. 일반적으로 반도체소자에 있어서 이러한 전류의 통로는 폴리층(poly), 트랜지스터의 활성영역(active) 그리고 콘택금속 등에 의해 형성된다. 따라서 이 폴리층(poly), 활성영역(active) 그리고 콘택금속이 인접하도록 형성되는 경우, 콘택저항값은 감소하게 되며, 본 발명은 이러한 인접특성이 적용되도록 콘택시키는 특징이 있다.
도 2a에 도시한 바와 같이, 본 실시예에서는 먼저 기판(10) 상부에 소자분리막(12, Field OXide ; Fox)을 형성한 후, 그 상부를 평탄화시킨다. 그리고 소자분리막(12, Fox)이 형성되지 않은 기판(10)의 소정부위에 이온을 주입하여 활성영역(10a, active)을 형성시킨다. 이 후 도시한 바와 같이, 소자분리막(12) 상부의 평탄화된 기판(10)에 폴리층(14)을 패터닝하고, 그 측면에 스페이서(16)를 형성시킨다. 이 스페이서(16)는 실리콘옥사이드를 이용하여 약 500∼1500Å두께로 형성한다. 이 후 형성된 구조물들의 상부에, 식각을 방지하기 위한 식각차단막으로서 약 200∼500Å 두께로 질화막(18)을 증착한다. 그리고 이 질화막(18)의 상부에 IPO(Inter Poly Oxide)를 증착하여 IPO산화막(20)을 형성한다.
이 후 도 2b와 같이, IPO산화막(20)에 콘택홀(22)을 위한 마스킹을 실시한 후, 하부의 질화막(18)에서 식각이 차단되도록 IPO산화막(20)을 건식식각하여 콘택홀(22)을 형성한다.
이 후 도 2c와 같이, 인산용액으로 습식식각을 실시하여, 식각차단막으로 형성시킨 콘택홀(22)내부의 질화막(18)을 식각한다. 이렇게 하면 IPO산화막(20)하부의 질화막(18)은 움푹 패인 형태로 형성된다.
이후 BOE 클리닝(cleaing)을 실시하여 콘택홀(22)내부 및 IPO산화막(20)을 세정한다. 이 과정에서 IPO산화막(20)과 스페이서(16)용 산화막이 약간 식각되어 도 1d와 같은 형태로 형성된다.
다음 도 2e와 같이, 확산방지를 위해 콘택홀(22)내부로부터 티타늄(Ti) 및 질화티타늄(TiN)을 연속적으로 증착하거나, 탄탈(Ta) 및 질화탄탈(TaN)을 연속적으로 증착하여 확산방지막(24)을 형성한다.
이 후 도 2f와 같이, 금속을 증착하여 확산방지막(24)이 형성된 콘택홀(22)을 매립하여 금속매립층(26)을 형성함으로써, 콘택저항이 감소된 본 발명에 따른 반도체소자의 콘택형성방법을 완료한다.
전술한 바와 같이, 본 발명은 기판의 활성영역 및 폴리층간의 계면면적을 최대화시켜 콘택저항을 줄이고 콘택의 전기적 특성을 향상시키는 효과가 있다.
Claims (12)
- 반도체 공정의 콘택에 있어서,기판에 소자분리막 및 활성영역이 포함되도록 형성시키는 제1단계;상기 형성된 소자분리막의 상부에, 상기 활성영역과 인접된 상태로 그 측벽이 절연되도록 폴리층을 형성하는 제2단계;상기 형성된 폴리층 및 기판의 전면에 식각을 차단하기 위한 식각차단막을 형성하는 제3단계;상기 식각차단막의 상부에 산화막을 증착하는 제4단계;상기 인접된 활성영역 및 폴리층의 상부가 개방되도록, 상기 산화막 및 식각차단막을 식각하여 콘택홀을 형성하는 제5단계;상기 형성된 콘택홀의 내부표면 및 상기 산화막의 전면에 확산방지막을 형성하는 제6단계; 및,상기 확산방지막이 형성된 콘택홀을 금속으로 매립하여 콘택을 형성하는 제7단계를 포함하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제2단계는,상기 폴리층의 측벽이 절연되도록, 상기 폴리층의 측벽에 스페이서를 형성시키는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 2항에 있어서, 상기 제2단계는,상기 스페이서는 실리콘옥사이드를 이용하여 형성하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 2항 또는 제 3항에 있어서, 상기 제2단계는,상기 스페이서는 약 500∼1500Å두께로 형성시키는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제3단계는,질화막을 이용하여 상기 식각차단막을 형성시키는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항 또는 제 5항에 있어서, 상기 제3단계는,상기 식각차단막을 약 200∼500Å 두께로 증착시켜 형성하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제4단계는,IPO산화막을 이용하여 상기 산화막을 증착하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제5단계는,상기 산화막을 건식방식으로 식각하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제5단계는,상기 식각차단막을 인산용액을 이용한 습식방식으로 식각하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제6단계는,BOE 클리닝(cleaing)을 실시하여 상기 콘택홀의 내부 및 상기 산화막을 세정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제6단계는,티타늄(Ti) 및 질화티타늄(TiN)을 연속하여 증착시킴으로써 상기 확산방지막을 형성하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
- 제 1항에 있어서, 상기 제6단계는,탄탈(Ta) 및 질화탄탈(TaN)을 연속하여 증착시킴으로써 상기 확산방지막을 형성하는 것을 특징으로 하는, 반도체소자의 콘택형성방법.
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| KR1020000044752A KR20020011473A (ko) | 2000-08-02 | 2000-08-02 | 반도체 소자의 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020011473A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100491458B1 (ko) * | 2001-12-10 | 2005-05-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US9496381B2 (en) | 2012-03-15 | 2016-11-15 | Samsung Electtonics Co., Ltd. | Semiconductor device and method of fabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541434A (en) * | 1992-09-11 | 1996-07-30 | Inmos Limited | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device |
| JPH09199589A (ja) * | 1996-01-18 | 1997-07-31 | Sony Corp | 配線形成方法 |
| KR19990005478A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 장치의 콘택홀 형성 방법 |
| KR19990057377A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체소자의 자기정렬적인 콘택방법 |
-
2000
- 2000-08-02 KR KR1020000044752A patent/KR20020011473A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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