JPH09293865A - 半導体装置及び半導体製造方法 - Google Patents
半導体装置及び半導体製造方法Info
- Publication number
- JPH09293865A JPH09293865A JP13109396A JP13109396A JPH09293865A JP H09293865 A JPH09293865 A JP H09293865A JP 13109396 A JP13109396 A JP 13109396A JP 13109396 A JP13109396 A JP 13109396A JP H09293865 A JPH09293865 A JP H09293865A
- Authority
- JP
- Japan
- Prior art keywords
- side wall
- contact hole
- sidewall
- semiconductor device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】本発明は絶縁性を確保しつつ、拡散層上のコン
タクトとゲート電極距離を縮小させる半導体装置及び半
導体製造方法を提供する。 【解決手段】基板１０上に、厚さ８ｎｍのゲート酸化膜
１１、厚さ１５０ｎｍのポリシリコン膜１２、厚さ１０
０ｎｍのＷＳｉ2 膜１３及び厚さ１００ｎｍの酸化膜
（キャップ）１４を順次形成し、ゲート電極形状にパタ
ーニングする。リン注入を行ってｎ- 層１５を形成した
後、窒化膜のデポ・エッチバックにより幅５０ｎｍのシ
リコン窒化膜の第一のサイドウオール１６を形成する。
第一のサイドウオール１６の外側壁にシリコン酸化膜の
第二のサイドウオール１７を幅１００ｎｍに形成し、ヒ
素注入及び熱処理を行ってｎ+ 層１８を形成する。層間
絶縁膜１９を形成した後、コンタクト−ゲート間距離が
０．１５μｍのマスクを用いてエッチングによりホール
径０．３５μｍのコンタクトホール２０を開口して、コ
ンタクトホール２０にメタルを埋め込んで配線２１を形
成する。
タクトとゲート電極距離を縮小させる半導体装置及び半
導体製造方法を提供する。 【解決手段】基板１０上に、厚さ８ｎｍのゲート酸化膜
１１、厚さ１５０ｎｍのポリシリコン膜１２、厚さ１０
０ｎｍのＷＳｉ2 膜１３及び厚さ１００ｎｍの酸化膜
（キャップ）１４を順次形成し、ゲート電極形状にパタ
ーニングする。リン注入を行ってｎ- 層１５を形成した
後、窒化膜のデポ・エッチバックにより幅５０ｎｍのシ
リコン窒化膜の第一のサイドウオール１６を形成する。
第一のサイドウオール１６の外側壁にシリコン酸化膜の
第二のサイドウオール１７を幅１００ｎｍに形成し、ヒ
素注入及び熱処理を行ってｎ+ 層１８を形成する。層間
絶縁膜１９を形成した後、コンタクト−ゲート間距離が
０．１５μｍのマスクを用いてエッチングによりホール
径０．３５μｍのコンタクトホール２０を開口して、コ
ンタクトホール２０にメタルを埋め込んで配線２１を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体製造方法に関し、詳細には、拡散層上のコンタクト
とゲート電極の距離を縮小させる半導体装置及び半導体
製造方法に関する。
導体製造方法に関し、詳細には、拡散層上のコンタクト
とゲート電極の距離を縮小させる半導体装置及び半導体
製造方法に関する。
【０００２】
【従来の技術】半導体装置は、その微細化が進むに伴っ
て、拡散層上のコンタクトとゲート電極の距離を縮小さ
せることが重要な技術課題となっている。
て、拡散層上のコンタクトとゲート電極の距離を縮小さ
せることが重要な技術課題となっている。
【０００３】そこで、従来、半導体基板上のトランジス
タゲート、もしくは、コンデンサを形成する箇所に隣接
して、半導体基板もしくは、導電体材料を介した半導体
基板にコンタクトを形成する箇所を有する半導体装置に
おいて、前記トランジスタゲートもしくはコンデンサの
電極形成を行った後に、絶縁膜として酸化膜と窒化シリ
コンを含む材料を用いる工程を有し、コンタクト形成
に、酸化膜のエッチングとチッ化シリコンのエッチング
をする工程を含んでいることを特徴とする半導体装置の
製造方法が提案されている（特開平３−２１０３０号公
報参照）。この従来の半導体装置の製造方法は、コンタ
クト形成の層間絶縁膜に酸化膜とエッチングの選択比を
大きくとることのできるチッ化シリコン膜を用いること
により、リソグラフィー工程のマスク合せズレのマージ
ン分だけ半導体装置の微細化を可能にするものである。
すなわち、上面が酸化膜に被覆されたゲート電極の側壁
に酸化膜からなるサイドウオールを形成して、全面が酸
化膜に覆われたゲート電極を形成し、その後、チッ化膜
を全面に堆積して、この窒化膜をコンタクト開口時のエ
ッチングストッパーとすることにより、ゲート電極とア
ルミニウム（Ａｌ）配線のコンタクト部との距離をゼロ
にしようとしている。
タゲート、もしくは、コンデンサを形成する箇所に隣接
して、半導体基板もしくは、導電体材料を介した半導体
基板にコンタクトを形成する箇所を有する半導体装置に
おいて、前記トランジスタゲートもしくはコンデンサの
電極形成を行った後に、絶縁膜として酸化膜と窒化シリ
コンを含む材料を用いる工程を有し、コンタクト形成
に、酸化膜のエッチングとチッ化シリコンのエッチング
をする工程を含んでいることを特徴とする半導体装置の
製造方法が提案されている（特開平３−２１０３０号公
報参照）。この従来の半導体装置の製造方法は、コンタ
クト形成の層間絶縁膜に酸化膜とエッチングの選択比を
大きくとることのできるチッ化シリコン膜を用いること
により、リソグラフィー工程のマスク合せズレのマージ
ン分だけ半導体装置の微細化を可能にするものである。
すなわち、上面が酸化膜に被覆されたゲート電極の側壁
に酸化膜からなるサイドウオールを形成して、全面が酸
化膜に覆われたゲート電極を形成し、その後、チッ化膜
を全面に堆積して、この窒化膜をコンタクト開口時のエ
ッチングストッパーとすることにより、ゲート電極とア
ルミニウム（Ａｌ）配線のコンタクト部との距離をゼロ
にしようとしている。
【０００４】また、従来、シリコン基板に設けられた第
一導電型の第一の領域、第一の領域と隣り合ってシリコ
ン基板に設けられた第二導電型の第二の領域、第一の領
域の上に酸化膜絶縁膜を介して設けられた導電膜、導電
膜の上の第一の絶縁膜、導電膜及び第一の絶縁膜の側面
に形成された第二の絶縁膜、少なくとも第二の領域上に
開口部を有する第三の絶縁膜、第三の絶縁膜の上に設け
られ、開口部に達する配線、を備えたことを特徴とする
半導体装置及びその製造方法が提案されている（特開平
６−１６３５３５号公報参照）。この従来の技術は、下
層からポリシリコン層、ＷＳｉ2 層、シリコン窒化膜
層、シリコン窒化膜保護用酸化膜層の順に構成されたゲ
ート電極に、シリコン窒化膜からなるサイドウオールを
形成することにより、アルミニウム（Ａｌ）配線とゲー
ト電極を確実に絶縁して、素子を小型化するものであ
り、この従来技術によるサイドウオールの幅は、０．２
〜０．３μｍである。
一導電型の第一の領域、第一の領域と隣り合ってシリコ
ン基板に設けられた第二導電型の第二の領域、第一の領
域の上に酸化膜絶縁膜を介して設けられた導電膜、導電
膜の上の第一の絶縁膜、導電膜及び第一の絶縁膜の側面
に形成された第二の絶縁膜、少なくとも第二の領域上に
開口部を有する第三の絶縁膜、第三の絶縁膜の上に設け
られ、開口部に達する配線、を備えたことを特徴とする
半導体装置及びその製造方法が提案されている（特開平
６−１６３５３５号公報参照）。この従来の技術は、下
層からポリシリコン層、ＷＳｉ2 層、シリコン窒化膜
層、シリコン窒化膜保護用酸化膜層の順に構成されたゲ
ート電極に、シリコン窒化膜からなるサイドウオールを
形成することにより、アルミニウム（Ａｌ）配線とゲー
ト電極を確実に絶縁して、素子を小型化するものであ
り、この従来技術によるサイドウオールの幅は、０．２
〜０．３μｍである。
【０００５】また、コンタクトホールの位置とは無関係
に、トランジスタ自体の微細化を行う技術として、例え
ば、「Ａ ０．１−μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏ
ｇｙｗｉｔｈ Ｔｉｌｔ−Ｉｍｐｌａｎｔｅｄ Ｐｕｎ
ｃｈｔｈｒｏｕｇｈ Ｓｔｏｐｐｅｒ」，Ｔ Ｈｏｒ
ｉ，ＩＥＤＭ，ｐ７５，１９９４が報告されており、こ
の報告によるサイドウオール幅は、０．１１μｍであ
る。また、「Ａ ０．３５μｍ ＣＭＯＳ ＰＲＯＣＥ
ＳＳ ＦＯＲ ＦＡＳＴ ＲＡＮＤＯＭ ＬＯＧＩ
Ｃ」，Ｇ．Ｇｕｅｇａｎ ｅｔ ａｌ，ＩＥＤＭ，ｐ．
１０５，１９９１が報告されており、これらの報告によ
るサイドウオールの幅は、０．１５μｍである。
に、トランジスタ自体の微細化を行う技術として、例え
ば、「Ａ ０．１−μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏ
ｇｙｗｉｔｈ Ｔｉｌｔ−Ｉｍｐｌａｎｔｅｄ Ｐｕｎ
ｃｈｔｈｒｏｕｇｈ Ｓｔｏｐｐｅｒ」，Ｔ Ｈｏｒ
ｉ，ＩＥＤＭ，ｐ７５，１９９４が報告されており、こ
の報告によるサイドウオール幅は、０．１１μｍであ
る。また、「Ａ ０．３５μｍ ＣＭＯＳ ＰＲＯＣＥ
ＳＳ ＦＯＲ ＦＡＳＴ ＲＡＮＤＯＭ ＬＯＧＩ
Ｃ」，Ｇ．Ｇｕｅｇａｎ ｅｔ ａｌ，ＩＥＤＭ，ｐ．
１０５，１９９１が報告されており、これらの報告によ
るサイドウオールの幅は、０．１５μｍである。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな公報記載の従来技術によりゲート−コンタクト間の
距離を縮小しようとすると、図８に示すように、層間絶
縁膜１に形成されたコンタクトホール２内に酸化膜３の
サイドウオール３ａが残存するため、以下のような問題
があった。なお、図８において、４は、基板、５は、ポ
リシリコン、６は、シリコン窒化膜、７は、ｎ+ 層、８
は、ｎ- 層である。
うな公報記載の従来技術によりゲート−コンタクト間の
距離を縮小しようとすると、図８に示すように、層間絶
縁膜１に形成されたコンタクトホール２内に酸化膜３の
サイドウオール３ａが残存するため、以下のような問題
があった。なお、図８において、４は、基板、５は、ポ
リシリコン、６は、シリコン窒化膜、７は、ｎ+ 層、８
は、ｎ- 層である。
【０００７】すなわち、上記第１の問題としては、コン
タクトホール２のアスペクト比、すなわち、コンタクト
ホール２の幅をｘ、サイドウオール３ａの高さをｙとし
たとき、ｙ／ｘで示される比が、サイドウオール３ａの
ために部分的に大きくなり、配線材料の埋め込みが困難
になるとともに、信頼性を確保することが困難になる。
タクトホール２のアスペクト比、すなわち、コンタクト
ホール２の幅をｘ、サイドウオール３ａの高さをｙとし
たとき、ｙ／ｘで示される比が、サイドウオール３ａの
ために部分的に大きくなり、配線材料の埋め込みが困難
になるとともに、信頼性を確保することが困難になる。
【０００８】第２の問題としては、コンタクトホール２
に埋め込まれた配線材料と拡散層（ｎ+ 層）との接触面
積の減少により、コンタクト抵抗が大きくなる。
に埋め込まれた配線材料と拡散層（ｎ+ 層）との接触面
積の減少により、コンタクト抵抗が大きくなる。
【０００９】そして、このようなサイドウオール３ａが
残存することによる後工程への問題が生じる。
残存することによる後工程への問題が生じる。
【００１０】すなわち、上述のように、近年、サイドウ
オール３ａの幅も、０．１１〜０．１５μｍ程度にま
で、小さくなってきているが、上記従来の技術では、上
記第１及び第２の問題の発生を解決することはできず、
ゲート−コンタクト間距離の縮小化にとって障害となっ
ていた。
オール３ａの幅も、０．１１〜０．１５μｍ程度にま
で、小さくなってきているが、上記従来の技術では、上
記第１及び第２の問題の発生を解決することはできず、
ゲート−コンタクト間距離の縮小化にとって障害となっ
ていた。
【００１１】また、上記のようなサイドウオール３ａの
除去を前提に、図９に示すように、サイドウオール３ａ
の一部をエッチング除去して、コンタクトホール２を開
口すると、以下のような新たな問題が発生する。
除去を前提に、図９に示すように、サイドウオール３ａ
の一部をエッチング除去して、コンタクトホール２を開
口すると、以下のような新たな問題が発生する。
【００１２】すなわち、第３の問題としては、アライメ
ントズレによるゲート−コンタクト間でのリーク電流が
流れる。
ントズレによるゲート−コンタクト間でのリーク電流が
流れる。
【００１３】第４の問題として、トランジスタのサイド
ウオール３ａの下に存在する低濃度ソース・ドレイン上
にコンタクトホール３ａを配置することになるため、接
合リークを引き起こしてしまう。
ウオール３ａの下に存在する低濃度ソース・ドレイン上
にコンタクトホール３ａを配置することになるため、接
合リークを引き起こしてしまう。
【００１４】この第３の問題に対しては、上記特開平６
−１６３５３５号公報の記載内容から対応技術を容易に
見出すことはできが、上記第４の問題に対しては、トラ
ンジスタとして要求される低濃度ソース・ドレイン／高
濃度ソース・ドレインの位置関係に、さらにコンタクト
位置を含めた制御が必要になるため、従来技術によって
は、対応することができない。
−１６３５３５号公報の記載内容から対応技術を容易に
見出すことはできが、上記第４の問題に対しては、トラ
ンジスタとして要求される低濃度ソース・ドレイン／高
濃度ソース・ドレインの位置関係に、さらにコンタクト
位置を含めた制御が必要になるため、従来技術によって
は、対応することができない。
【００１５】さらに、上記公報記載の従来技術によれ
ば、ゲート電極上面全体がシリコン窒化膜に覆われてい
るため、ゲート電極自体と導通をとるためのコンタクト
ホールを形成する場合、ゲート電極上面の窒化膜除去工
程を必要とするが、このとき、シリコン窒化膜からなる
サイドウオールを保護する目的でリソグラフィ−工程を
追加しなければならなくなり、半導体装置の製造コスト
が高くなるという問題があった。
ば、ゲート電極上面全体がシリコン窒化膜に覆われてい
るため、ゲート電極自体と導通をとるためのコンタクト
ホールを形成する場合、ゲート電極上面の窒化膜除去工
程を必要とするが、このとき、シリコン窒化膜からなる
サイドウオールを保護する目的でリソグラフィ−工程を
追加しなければならなくなり、半導体装置の製造コスト
が高くなるという問題があった。
【００１６】そこで、請求項１記載の発明は、ゲート電
極の側壁にシリコン窒化膜からなる第一のサイドウオー
ルを形成して、この第一のサイドウオールの側壁にシリ
コン酸化膜からなる第二のサイドウオールを形成し、こ
の第二のサイドウオールの少なくとも一部を除去してコ
ンタクトホールを形成することにより、コンタクトホー
ルのアスペクト比を小さくして、コンタクトホールへの
メタルの埋め込み特性が良好で、信頼性が良好な半導体
装置を提供することを目的としている。
極の側壁にシリコン窒化膜からなる第一のサイドウオー
ルを形成して、この第一のサイドウオールの側壁にシリ
コン酸化膜からなる第二のサイドウオールを形成し、こ
の第二のサイドウオールの少なくとも一部を除去してコ
ンタクトホールを形成することにより、コンタクトホー
ルのアスペクト比を小さくして、コンタクトホールへの
メタルの埋め込み特性が良好で、信頼性が良好な半導体
装置を提供することを目的としている。
【００１７】請求項２記載の発明は、ゲート電極の側壁
にシリコン窒化膜からなる第一のサイドウオールを形成
して、この第一のサイドウオールの側壁にシリコン酸化
膜からなる第二のサイドウオールを形成し、この第二の
サイドウオールの少なくとも一部を除去してコンタクト
ホールを形成して、このコンタクトホールにメタルを埋
め込んで、配線を形成することにより、コンタクトホー
ルのアスペクト比を小さくして、コンタクトホールへの
メタルの埋め込み特性が良好で、信頼性が良好な半導体
装置を製造することのできる半導体製造方法を提供する
ことを目的としている。
にシリコン窒化膜からなる第一のサイドウオールを形成
して、この第一のサイドウオールの側壁にシリコン酸化
膜からなる第二のサイドウオールを形成し、この第二の
サイドウオールの少なくとも一部を除去してコンタクト
ホールを形成して、このコンタクトホールにメタルを埋
め込んで、配線を形成することにより、コンタクトホー
ルのアスペクト比を小さくして、コンタクトホールへの
メタルの埋め込み特性が良好で、信頼性が良好な半導体
装置を製造することのできる半導体製造方法を提供する
ことを目的としている。
【００１８】請求項３記載の発明は、ゲート電極上にキ
ャップ絶縁膜を形成することにより、アライメントのず
れの影響でコンタクトホールがゲート電極上に開口され
た場合でも、ゲートとコンタクトホールに形成される配
線を完全に絶縁して、ゲート−コンタクト間距離をゼロ
にすることのできる半導体装置及び半導体製造方法を提
供することを目的としている。
ャップ絶縁膜を形成することにより、アライメントのず
れの影響でコンタクトホールがゲート電極上に開口され
た場合でも、ゲートとコンタクトホールに形成される配
線を完全に絶縁して、ゲート−コンタクト間距離をゼロ
にすることのできる半導体装置及び半導体製造方法を提
供することを目的としている。
【００１９】請求項４記載の発明は、ゲート電極上の酸
化膜でキャップ絶縁膜を形成することにより、拡散層状
のコンタクトホールとゲート電極上のコンタクトホール
を同一マスクを使用して、従来のように後工程としてリ
ソグラフィー工程を行うことなく、同時に形成して、製
造コストを低減することのできる半導体装置及び半導体
製造方法を提供することを目的としている。
化膜でキャップ絶縁膜を形成することにより、拡散層状
のコンタクトホールとゲート電極上のコンタクトホール
を同一マスクを使用して、従来のように後工程としてリ
ソグラフィー工程を行うことなく、同時に形成して、製
造コストを低減することのできる半導体装置及び半導体
製造方法を提供することを目的としている。
【００２０】請求項５記載の発明は、第一のサイドウオ
ール幅と第二のサイドウオール幅を０．０５μｍ以上
０．１μｍ以下にすることにより、コンタクトホールが
ゲートに隣接するほど近づいてもメタルの埋め込み特性
の良好なコンタクトホールを形成し、コンタクトホール
のアスペクト比が大きくなることがなく、また、高純度
不純物領域を第一のサイドウオールに容易にオーバーラ
ップさせて、配線の信頼性を向上させることができると
ともに、不純物領域がゲート下に入り込むのを適切に防
止して、短チャネル効果の良好な半導体装置及び半導体
製造方法を提供することを目的としている。
ール幅と第二のサイドウオール幅を０．０５μｍ以上
０．１μｍ以下にすることにより、コンタクトホールが
ゲートに隣接するほど近づいてもメタルの埋め込み特性
の良好なコンタクトホールを形成し、コンタクトホール
のアスペクト比が大きくなることがなく、また、高純度
不純物領域を第一のサイドウオールに容易にオーバーラ
ップさせて、配線の信頼性を向上させることができると
ともに、不純物領域がゲート下に入り込むのを適切に防
止して、短チャネル効果の良好な半導体装置及び半導体
製造方法を提供することを目的としている。
【００２１】請求項６記載の発明は、高純度不純物領域
の一部が、第一のサイドウオールの下に形成され、前記
ゲート電極の下には、形成されないようにすることによ
り、コンタクトホール−ゲート間距離が短い場合でも、
コンタクトホールのボトム面直下には必ず高純度不純物
領域が配置して、接合リークが無く、低抵抗の半導体装
置及び半導体製造方法を提供することを目的としてい
る。
の一部が、第一のサイドウオールの下に形成され、前記
ゲート電極の下には、形成されないようにすることによ
り、コンタクトホール−ゲート間距離が短い場合でも、
コンタクトホールのボトム面直下には必ず高純度不純物
領域が配置して、接合リークが無く、低抵抗の半導体装
置及び半導体製造方法を提供することを目的としてい
る。
【００２２】
【課題を解決するための手段】請求項１記載の発明の半
導体装置は、ゲート電極の側壁に形成されたシリコン窒
化膜からなる第一のサイドウオールと、前記第一のサイ
ドウオールの外側壁に形成されたシリコン酸化膜からな
る第二のサイドウオールと、前記第二のサイドウオール
の少なくとも一部がエッチング除去されることにより形
成されたコンタクトホールと、前記コンタクトホール内
にメタルが埋め込まれて形成された配線と、を備えるこ
とにより、上記目的を達成している。
導体装置は、ゲート電極の側壁に形成されたシリコン窒
化膜からなる第一のサイドウオールと、前記第一のサイ
ドウオールの外側壁に形成されたシリコン酸化膜からな
る第二のサイドウオールと、前記第二のサイドウオール
の少なくとも一部がエッチング除去されることにより形
成されたコンタクトホールと、前記コンタクトホール内
にメタルが埋め込まれて形成された配線と、を備えるこ
とにより、上記目的を達成している。
【００２３】ここで、半導体装置としては、例えば、Ｄ
ＲＡＭ（Dynamic RAM ）等のメモリセルに用いられるＬ
ＤＤ構造トランジスタ（半導体装置）に適用される。
ＲＡＭ（Dynamic RAM ）等のメモリセルに用いられるＬ
ＤＤ構造トランジスタ（半導体装置）に適用される。
【００２４】ゲート電極の側壁に形成されたシリコン酸
化膜からなる第一のサイドウオールは、このようなトラ
ンジスタに要求される低濃度ソース・ドレインの位置を
制御し、第一のサイドウオールの外側壁に形成されたシ
リコン酸化膜からなる第二のサイドウオールは、トラン
ジスタの高濃度ソース・ドレインの位置を調整する。
化膜からなる第一のサイドウオールは、このようなトラ
ンジスタに要求される低濃度ソース・ドレインの位置を
制御し、第一のサイドウオールの外側壁に形成されたシ
リコン酸化膜からなる第二のサイドウオールは、トラン
ジスタの高濃度ソース・ドレインの位置を調整する。
【００２５】そして、ゲート−コンタクト間距離がゼロ
となるコンタクトホールの開口において、第一のサイド
ウオールをゲート保護のエッチングストッパーとして用
い、コンタクトホール内のアクペクト比の低下と底面積
増加のために第二のサイドウオールの少なくとも一部
を、コンタクトホール開口時に除去する。このコンタク
トホールにメタルを埋め込んで、配線を形成する。
となるコンタクトホールの開口において、第一のサイド
ウオールをゲート保護のエッチングストッパーとして用
い、コンタクトホール内のアクペクト比の低下と底面積
増加のために第二のサイドウオールの少なくとも一部
を、コンタクトホール開口時に除去する。このコンタク
トホールにメタルを埋め込んで、配線を形成する。
【００２６】トランジスタに要求される低濃度ソース・
ドレインは、例えば、第一のサイドウオール形成前にイ
オン注入によって導入し、高濃度ソース・ドレインは、
例えば、第二のサイドウオール形成後にイオン注入と熱
拡散により形成する。
ドレインは、例えば、第一のサイドウオール形成前にイ
オン注入によって導入し、高濃度ソース・ドレインは、
例えば、第二のサイドウオール形成後にイオン注入と熱
拡散により形成する。
【００２７】上記構成によれば、ゲート電極の側壁にシ
リコン窒化膜からなる第一のサイドウオールを形成し
て、この第一のサイドウオールの側壁にシリコン酸化膜
からなる第二のサイドウオールを形成し、この第二のサ
イドウオールの少なくとも一部を除去してコンタクトホ
ールを形成して、コンタクトホール内にメタルを埋め込
んで配線を形成しているので、コンタクトホール−ゲー
ト間距離がゼロに形成された場合でも、コンタクトホー
ルのアスペクト比を小さくすることができ、メタルの埋
め込み特性を向上させて、配線の信頼性を向上させるこ
とができるとともに、第一のサイドウオールにより高純
度不純物層がゲートとオーバーラップすることを防止す
ることができ、短チャネル効果を向上させることができ
る。
リコン窒化膜からなる第一のサイドウオールを形成し
て、この第一のサイドウオールの側壁にシリコン酸化膜
からなる第二のサイドウオールを形成し、この第二のサ
イドウオールの少なくとも一部を除去してコンタクトホ
ールを形成して、コンタクトホール内にメタルを埋め込
んで配線を形成しているので、コンタクトホール−ゲー
ト間距離がゼロに形成された場合でも、コンタクトホー
ルのアスペクト比を小さくすることができ、メタルの埋
め込み特性を向上させて、配線の信頼性を向上させるこ
とができるとともに、第一のサイドウオールにより高純
度不純物層がゲートとオーバーラップすることを防止す
ることができ、短チャネル効果を向上させることができ
る。
【００２８】請求項２記載の発明の半導体製造方法は、
ゲート電極の側壁にシリコン窒化膜からなる第一のサイ
ドウオールを形成する第一のサイドウオール形成工程
と、前記第一のサイドウオールの側壁にシリコン酸化膜
からなる第二のサイドウオールを形成する第二のサイド
ウオール形成工程と、前記第二のサイドウオールの少な
くとも一部をエッチング除去してコンタクトホールを形
成するエッチング工程と、前記コンタクトホールにメタ
ルを埋め込んで配線を形成する配線形成工程と、を備え
ることにより、上記目的を達成している。
ゲート電極の側壁にシリコン窒化膜からなる第一のサイ
ドウオールを形成する第一のサイドウオール形成工程
と、前記第一のサイドウオールの側壁にシリコン酸化膜
からなる第二のサイドウオールを形成する第二のサイド
ウオール形成工程と、前記第二のサイドウオールの少な
くとも一部をエッチング除去してコンタクトホールを形
成するエッチング工程と、前記コンタクトホールにメタ
ルを埋め込んで配線を形成する配線形成工程と、を備え
ることにより、上記目的を達成している。
【００２９】上記構成によれば、ゲート電極の側壁にシ
リコン窒化膜からなる第一のサイドウオールを形成し
て、この第一のサイドウオールの側壁にシリコン酸化膜
からなる第二のサイドウオールを形成し、この第二のサ
イドウオールの少なくとも一部を除去してコンタクトホ
ールを形成して、コンタクトホール内にメタルを埋め込
んで配線を形成しているので、コンタクトホール−ゲー
ト間距離が０に形成された場合でも、コンタクトホール
のアスペクト比を小さくすることができ、メタルの埋め
込み特性を向上させて、配線の信頼性を向上させること
ができるとともに、第一のサイドウオールにより高純度
不純物層がゲートとオーバーラップすることを防止する
ことができ、短チャネル効果を向上させることができ
る。
リコン窒化膜からなる第一のサイドウオールを形成し
て、この第一のサイドウオールの側壁にシリコン酸化膜
からなる第二のサイドウオールを形成し、この第二のサ
イドウオールの少なくとも一部を除去してコンタクトホ
ールを形成して、コンタクトホール内にメタルを埋め込
んで配線を形成しているので、コンタクトホール−ゲー
ト間距離が０に形成された場合でも、コンタクトホール
のアスペクト比を小さくすることができ、メタルの埋め
込み特性を向上させて、配線の信頼性を向上させること
ができるとともに、第一のサイドウオールにより高純度
不純物層がゲートとオーバーラップすることを防止する
ことができ、短チャネル効果を向上させることができ
る。
【００３０】上記各場合において、例えば、請求項３に
記載するように、前記ゲート電極上にキャップ絶縁膜が
形成されていてもよい。
記載するように、前記ゲート電極上にキャップ絶縁膜が
形成されていてもよい。
【００３１】上記構成によれば、ゲート電極上にキャッ
プ絶縁膜を形成しているので、アライメントのずれの影
響でコンタクトホールがゲート電極上に開口された場合
でも、ゲートとコンタクトホールに形成される配線を完
全に絶縁することができ、ゲート−コンタクト間距離を
ゼロにして、コンタクトとゲート電極の距離をより一層
縮小させることができる。
プ絶縁膜を形成しているので、アライメントのずれの影
響でコンタクトホールがゲート電極上に開口された場合
でも、ゲートとコンタクトホールに形成される配線を完
全に絶縁することができ、ゲート−コンタクト間距離を
ゼロにして、コンタクトとゲート電極の距離をより一層
縮小させることができる。
【００３２】また、例えば、ゲート−コンタクト間距離
を最大のアライメントズレだけ離すことを許容できる場
合、請求項４に記載するように、前記ゲート電極上のキ
ャップ絶縁膜が酸化膜であってもよい。
を最大のアライメントズレだけ離すことを許容できる場
合、請求項４に記載するように、前記ゲート電極上のキ
ャップ絶縁膜が酸化膜であってもよい。
【００３３】上記構成によれば、ゲート電極上の酸化膜
でキャップ絶縁膜を形成しているので、拡散層状のコン
タクトホールとゲート電極上のコンタクトホールを同一
マスクを使用して、従来のように後工程としてリソグラ
フィー工程を行うことなく、同時に形成することがで
き、製造コストを低減することができる。
でキャップ絶縁膜を形成しているので、拡散層状のコン
タクトホールとゲート電極上のコンタクトホールを同一
マスクを使用して、従来のように後工程としてリソグラ
フィー工程を行うことなく、同時に形成することがで
き、製造コストを低減することができる。
【００３４】さらに、例えば、請求項５に記載するよう
に、前記第一のサイドウオールは、その幅が０．０５μ
ｍ以上０．１μｍ以下であり、前記第二のサイドウオー
ルは、その幅が０．０５μｍ以上０．１μｍ以下であっ
てもよい。
に、前記第一のサイドウオールは、その幅が０．０５μ
ｍ以上０．１μｍ以下であり、前記第二のサイドウオー
ルは、その幅が０．０５μｍ以上０．１μｍ以下であっ
てもよい。
【００３５】ここで、上述のように、半導体装置に要求
される低濃度ソース・ドレインは、第一のサイドウオー
ル形成前にイオン注入によって導入され、このとき、低
濃度ソース・ドレイン領域の長さやその位置は、イオン
注入の条件や後工程を含めた熱処理によって変化する
が、後工程で導入する高濃度ソース・ドレイン領域に含
まれないように存在させるためには、第一のサイドウオ
ールとして、０．０５μｍ〜０．１μｍが必要である。
また、高濃度ソース・ドレインは、０．０５μｍ〜０．
１μｍの幅を持つ第二のサイドウオール形成後にイオン
注入と熱拡散によって形成するが、高濃度ソース・ドレ
イン領域を第一のサイドウオール下に存在させて、コン
タクト形成による接合リークを抑える。したがって、３
Ｅ１５ｉｏｎｓ／ｃｍ2 以上のドーズ量と８００〜９０
０℃程度の熱処理が必要になる。
される低濃度ソース・ドレインは、第一のサイドウオー
ル形成前にイオン注入によって導入され、このとき、低
濃度ソース・ドレイン領域の長さやその位置は、イオン
注入の条件や後工程を含めた熱処理によって変化する
が、後工程で導入する高濃度ソース・ドレイン領域に含
まれないように存在させるためには、第一のサイドウオ
ールとして、０．０５μｍ〜０．１μｍが必要である。
また、高濃度ソース・ドレインは、０．０５μｍ〜０．
１μｍの幅を持つ第二のサイドウオール形成後にイオン
注入と熱拡散によって形成するが、高濃度ソース・ドレ
イン領域を第一のサイドウオール下に存在させて、コン
タクト形成による接合リークを抑える。したがって、３
Ｅ１５ｉｏｎｓ／ｃｍ2 以上のドーズ量と８００〜９０
０℃程度の熱処理が必要になる。
【００３６】さらに、第一のサイドウオールと第二のサ
イドウオールにそれぞれシリコン窒化膜とシリコン酸化
膜を用いているので、コンタクトホールのエッチングに
高密度プラズマエッチャーを用いると、選択比は、４０
〜５０を確保することができ、第一のサイドウオールで
あるシリコン窒化膜がストッパーとして機能する。
イドウオールにそれぞれシリコン窒化膜とシリコン酸化
膜を用いているので、コンタクトホールのエッチングに
高密度プラズマエッチャーを用いると、選択比は、４０
〜５０を確保することができ、第一のサイドウオールで
あるシリコン窒化膜がストッパーとして機能する。
【００３７】このような構成に基づいて最終的に開口し
たコンタクトホールは、上記の第二のサイドウオールの
少なくとも一部が除去されているため、ゲート−コンタ
クト間距離がゼロであっても、アスペクト比が小さく、
かつ、底面積が大きくなっている。
たコンタクトホールは、上記の第二のサイドウオールの
少なくとも一部が除去されているため、ゲート−コンタ
クト間距離がゼロであっても、アスペクト比が小さく、
かつ、底面積が大きくなっている。
【００３８】上記構成によれば、第一のサイドウオール
幅と第二のサイドウオール幅を０．０５μｍ以上０．１
μｍ以下にしているので、コンタクトホールがゲートに
隣接するほど近づいてもメタルの埋め込み特性の良好な
コンタクトホールを形成することができ、コンタクトホ
ールのアスペクト比を小さく抑えることができる。ま
た、高純度不純物領域を第一のサイドウオールに容易に
オーバーラップさせて、配線の信頼性を向上させること
ができるとともに、不純物領域がゲート電極の下に入り
込むのを適切に防止することができ、短チャネル効果を
向上させることができる。
幅と第二のサイドウオール幅を０．０５μｍ以上０．１
μｍ以下にしているので、コンタクトホールがゲートに
隣接するほど近づいてもメタルの埋め込み特性の良好な
コンタクトホールを形成することができ、コンタクトホ
ールのアスペクト比を小さく抑えることができる。ま
た、高純度不純物領域を第一のサイドウオールに容易に
オーバーラップさせて、配線の信頼性を向上させること
ができるとともに、不純物領域がゲート電極の下に入り
込むのを適切に防止することができ、短チャネル効果を
向上させることができる。
【００３９】また、例えば、請求項６に記載するよう
に、高純度不純物領域の一部が、前記第一のサイドウオ
ールの下に形成されていて、ゲート電極の下には形成さ
れていないものであってもよい。
に、高純度不純物領域の一部が、前記第一のサイドウオ
ールの下に形成されていて、ゲート電極の下には形成さ
れていないものであってもよい。
【００４０】上記構成によれば、高純度不純物領域の一
部が、第一のサイドウオールの下にのみ形成され、ゲー
ト電極の下には、形成されないので、コンタクトホール
−ゲート間距離が短い場合でも、コンタクトホールのボ
トム面直下には必ず高純度不純物領域を配置させること
ができ、接合リークが無く、低抵抗の半導体装置を提供
することができる。
部が、第一のサイドウオールの下にのみ形成され、ゲー
ト電極の下には、形成されないので、コンタクトホール
−ゲート間距離が短い場合でも、コンタクトホールのボ
トム面直下には必ず高純度不純物領域を配置させること
ができ、接合リークが無く、低抵抗の半導体装置を提供
することができる。
【００４１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
【００４２】図１〜図７は、本発明の半導体装置及び半
導体製造方法の一実施の形態を示す図である。本実施の
形態は、ゲート−コンタクト間距離ゼロとＬＤＤ構造
（Lightly Doped Drain Structure ：低濃度拡散ドレイ
ン構造）トランジスタ特性の確保を合わせて実現するＭ
ＯＳ半導体装置及びその製造方法に適用したものであ
る。
導体製造方法の一実施の形態を示す図である。本実施の
形態は、ゲート−コンタクト間距離ゼロとＬＤＤ構造
（Lightly Doped Drain Structure ：低濃度拡散ドレイ
ン構造）トランジスタ特性の確保を合わせて実現するＭ
ＯＳ半導体装置及びその製造方法に適用したものであ
る。
【００４３】本実施の形態においては、まず、図１に示
すように、基板１０、例えば、Ｐ型シリコン基板上に、
ゲート酸化膜１１を８ｎｍの厚さに形成し、その後、１
５０ｎｍの厚さのポリシリコン膜１２、１００ｎｍの厚
さのＷＳｉ2 膜１３及び１００ｎｍの厚さの酸化膜（キ
ャップ）１４を順次形成する。そして、リソグラフィー
技術とエッチング技術により酸化膜１１を形成した後、
ポリシリコン膜１２、ＷＳｉ2 膜１３及び酸化膜１４を
ゲート電極形状にパターニングする。
すように、基板１０、例えば、Ｐ型シリコン基板上に、
ゲート酸化膜１１を８ｎｍの厚さに形成し、その後、１
５０ｎｍの厚さのポリシリコン膜１２、１００ｎｍの厚
さのＷＳｉ2 膜１３及び１００ｎｍの厚さの酸化膜（キ
ャップ）１４を順次形成する。そして、リソグラフィー
技術とエッチング技術により酸化膜１１を形成した後、
ポリシリコン膜１２、ＷＳｉ2 膜１３及び酸化膜１４を
ゲート電極形状にパターニングする。
【００４４】次に、図２に示すように、ｎ- （Ｐ：リ
ン）注入を１０ｋｅｖ、３Ｅ１２ｃｍ2 の条件で行い、
ｎ- 層１５を形成し、その後、窒化膜のデポ・エッチバ
ックにより幅５０ｎｍのシリコン窒化膜からなる第一の
サイドウオール１６を形成する。そして、この第一のサ
イドウオール１６の外側壁に、シリコン酸化膜からなる
第二のサイドウオール１７を、幅１００ｎｍに形成す
る。
ン）注入を１０ｋｅｖ、３Ｅ１２ｃｍ2 の条件で行い、
ｎ- 層１５を形成し、その後、窒化膜のデポ・エッチバ
ックにより幅５０ｎｍのシリコン窒化膜からなる第一の
サイドウオール１６を形成する。そして、この第一のサ
イドウオール１６の外側壁に、シリコン酸化膜からなる
第二のサイドウオール１７を、幅１００ｎｍに形成す
る。
【００４５】次に、ｎ+ （Ａｓ：ヒ素）注入を５０ｋｅ
ｖ、６Ｅ１５ｃｍ2 の条件で行い、Ａｓの活性化のため
の熱処理、例えば、９００度で３０分行って、図３に示
すように、ｎ+ 層１８を形成する。この際、ｎ+ 層１８
は、窒化膜の第一のサイドウオール１６にオーバーラッ
プした状態で形成するが、ゲート電極には、オーバーラ
ップしない状態で形成する。
ｖ、６Ｅ１５ｃｍ2 の条件で行い、Ａｓの活性化のため
の熱処理、例えば、９００度で３０分行って、図３に示
すように、ｎ+ 層１８を形成する。この際、ｎ+ 層１８
は、窒化膜の第一のサイドウオール１６にオーバーラッ
プした状態で形成するが、ゲート電極には、オーバーラ
ップしない状態で形成する。
【００４６】その後、図４に示すように、層間絶縁膜１
９を形成した後、コンタクト−ゲート間距離が０．１５
μｍであるマスクを用いて、リソグラフィー処理を行
い、エッチングによりホール径０．３５μｍのコンタク
トホール２０を開口する。なお、ここでは、アライメン
トが、０．１２μｍずれた場合を想定している。次に、
コンタクトホール２０にメタルを埋め込んで、配線２１
を形成する。
９を形成した後、コンタクト−ゲート間距離が０．１５
μｍであるマスクを用いて、リソグラフィー処理を行
い、エッチングによりホール径０．３５μｍのコンタク
トホール２０を開口する。なお、ここでは、アライメン
トが、０．１２μｍずれた場合を想定している。次に、
コンタクトホール２０にメタルを埋め込んで、配線２１
を形成する。
【００４７】すなわち、本実施の形態では、ゲート電極
の側壁にシリコン窒化膜からなる第一のサイドウオール
１６を形成する第一のサイドウオール形成工程と、第一
のサイドウオール１６の側壁にシリコン酸化膜からなる
第二のサイドウオール１７を形成する第二のサイドウオ
ール形成工程と、第二のサイドウオール１７の少なくと
も一部をエッチング除去してコンタクトホール２０を形
成するエッチング工程と、コンタクトホール２０にメタ
ルを埋め込んで配線２１を形成する配線形成工程と、を
行うことにより半導体装置が形成されている。そして、
ゲート電極上に形成されたボトムに酸化膜１４によりキ
ャップが形成されている。また、第一のサイドウオール
１６が５０ｎｍ（０．０５μｍ）の厚さ（幅）に形成さ
れ、第二のサイドウオール１７が１００ｎｍ（０．１μ
ｍ）の厚さ（幅）に形成されている。さらに、高純度不
純物領域であるｎ+ 層１８の一部が第一のサイドウオー
ル１６の下にのみ存在し、ゲート電極の下には、存在し
ないように形成されている。
の側壁にシリコン窒化膜からなる第一のサイドウオール
１６を形成する第一のサイドウオール形成工程と、第一
のサイドウオール１６の側壁にシリコン酸化膜からなる
第二のサイドウオール１７を形成する第二のサイドウオ
ール形成工程と、第二のサイドウオール１７の少なくと
も一部をエッチング除去してコンタクトホール２０を形
成するエッチング工程と、コンタクトホール２０にメタ
ルを埋め込んで配線２１を形成する配線形成工程と、を
行うことにより半導体装置が形成されている。そして、
ゲート電極上に形成されたボトムに酸化膜１４によりキ
ャップが形成されている。また、第一のサイドウオール
１６が５０ｎｍ（０．０５μｍ）の厚さ（幅）に形成さ
れ、第二のサイドウオール１７が１００ｎｍ（０．１μ
ｍ）の厚さ（幅）に形成されている。さらに、高純度不
純物領域であるｎ+ 層１８の一部が第一のサイドウオー
ル１６の下にのみ存在し、ゲート電極の下には、存在し
ないように形成されている。
【００４８】なお、本実施の形態によれば、上記実施の
形態の方法で形成した半導体装置と比較するために、１
層の窒化膜のサイドウオールのみを幅１５０ｎｍ形成し
た比較サンプル（以下、比較サンプル１という。）と、
１層の酸化膜のサイドウオールのみを幅１５０ｎｍ形成
した比較サンプル（以下、比較サンプル２という。）
と、を製造した。
形態の方法で形成した半導体装置と比較するために、１
層の窒化膜のサイドウオールのみを幅１５０ｎｍ形成し
た比較サンプル（以下、比較サンプル１という。）と、
１層の酸化膜のサイドウオールのみを幅１５０ｎｍ形成
した比較サンプル（以下、比較サンプル２という。）
と、を製造した。
【００４９】このように、本実施の形態によれば、コン
タクトホール２０を、酸化膜の第二のサイドウオール１
７をエッチングすることにより形成しているので、コン
タクトホール−ゲート間距離が０（ゼロ）に形成された
場合でも、コンタクトホール２０のアスペクト比を大き
くする要因は、第一の窒化膜のサイドウオール１６分だ
けであり、コンタクトホール２０のアスペクト比は、さ
ほど大きなものとはならない。すなわち、コンタクトホ
ール２０の径が、０．３５μｍ、コンタクトホール２０
の高さが、０．８５μｍ、第一のサイドウオール１６の
幅が、０．１５μｍとした場合、コンタクトホールのア
スペクト比は、図５〜図７において、コンタクトホール
の底面の幅をｘ、サイドウオールの高さをｙとし、アス
ペクト比を、ｙ／ｘとしたとき、図８に示した従来技術
では、図５に示すように、１．７５であるのに対して、
本実施の形態の半導体装置では、図６に示すように、ア
スペクト比（ｙ／ｘ１）を１．１７にすることができ
る。その結果、埋め込み特性の良好なコンタクトホール
２０を形成することができ、配線２１の信頼性を向上さ
せることができる。
タクトホール２０を、酸化膜の第二のサイドウオール１
７をエッチングすることにより形成しているので、コン
タクトホール−ゲート間距離が０（ゼロ）に形成された
場合でも、コンタクトホール２０のアスペクト比を大き
くする要因は、第一の窒化膜のサイドウオール１６分だ
けであり、コンタクトホール２０のアスペクト比は、さ
ほど大きなものとはならない。すなわち、コンタクトホ
ール２０の径が、０．３５μｍ、コンタクトホール２０
の高さが、０．８５μｍ、第一のサイドウオール１６の
幅が、０．１５μｍとした場合、コンタクトホールのア
スペクト比は、図５〜図７において、コンタクトホール
の底面の幅をｘ、サイドウオールの高さをｙとし、アス
ペクト比を、ｙ／ｘとしたとき、図８に示した従来技術
では、図５に示すように、１．７５であるのに対して、
本実施の形態の半導体装置では、図６に示すように、ア
スペクト比（ｙ／ｘ１）を１．１７にすることができ
る。その結果、埋め込み特性の良好なコンタクトホール
２０を形成することができ、配線２１の信頼性を向上さ
せることができる。
【００５０】また、素子特性においては、短チャネル効
果抑制のために、サイドウオール幅は、０．１μｍが一
般的であるが、本実施の形態では、２層（ＳｉＮ／Ｓｉ
Ｏ2）のサイドウオール１６、１７を形成しているの
で、ｎ+ 及びｎ- 注入時のサイドウオール１６、１７の
幅を、０．１μｍ以上確保することができ、ｎ+ 層１８
においても、ｎ+ 層１８がゲートにオーバーラップする
ことがなく、短チャネル効果に強い半導体装置を製造す
ることができる。
果抑制のために、サイドウオール幅は、０．１μｍが一
般的であるが、本実施の形態では、２層（ＳｉＮ／Ｓｉ
Ｏ2）のサイドウオール１６、１７を形成しているの
で、ｎ+ 及びｎ- 注入時のサイドウオール１６、１７の
幅を、０．１μｍ以上確保することができ、ｎ+ 層１８
においても、ｎ+ 層１８がゲートにオーバーラップする
ことがなく、短チャネル効果に強い半導体装置を製造す
ることができる。
【００５１】特に、窒化膜からなる第一のサイドウオー
ル１６の幅が、０．１μｍ以下であるため、コンタクト
ホール２０がゲートに隣接するほど近づいても、埋め込
み特性の良好なコンタクトホール２０を形成することが
でき、配線２１の信頼性を劣化させるほど、コンタクト
ホール２０のアスペクト比を増加させることはない。ま
た、第一のサイドウオール１６及び第二のサイドウオー
ル１７の幅が、０．０５μｍ以上に形成されているた
め、制御性良く形成が可能であり、第一のサイドウオー
ル１６及び第二のサイドウオール１７の幅の和が、最低
でも０．１μｍあるため、ｎ+ 層１８がゲート下に入り
込むのをより一層容易に防止することができ、短チャネ
ル効果に強い半導体装置を形成することができる。
ル１６の幅が、０．１μｍ以下であるため、コンタクト
ホール２０がゲートに隣接するほど近づいても、埋め込
み特性の良好なコンタクトホール２０を形成することが
でき、配線２１の信頼性を劣化させるほど、コンタクト
ホール２０のアスペクト比を増加させることはない。ま
た、第一のサイドウオール１６及び第二のサイドウオー
ル１７の幅が、０．０５μｍ以上に形成されているた
め、制御性良く形成が可能であり、第一のサイドウオー
ル１６及び第二のサイドウオール１７の幅の和が、最低
でも０．１μｍあるため、ｎ+ 層１８がゲート下に入り
込むのをより一層容易に防止することができ、短チャネ
ル効果に強い半導体装置を形成することができる。
【００５２】また、例えば、コンタクトホール２０の径
が、０．３５μｍ、第一のサイドウオール１６の高さ
が、０．３５μｍ、第一のサイドウオール１６の幅が、
０．１５μｍとした場合、コンタクトホール２０のアス
ペクト比は、図５に示したように、従来技術による比較
サンプル１では、１．７５であったのに対して、本実施
の形態の半導体装置では、１．１７〜１．４（図６及び
図７参照）にすることができ、埋め込み特性を向上させ
て、成膜時間、ひいては、半導体装置の製造時間を短縮
することができる。
が、０．３５μｍ、第一のサイドウオール１６の高さ
が、０．３５μｍ、第一のサイドウオール１６の幅が、
０．１５μｍとした場合、コンタクトホール２０のアス
ペクト比は、図５に示したように、従来技術による比較
サンプル１では、１．７５であったのに対して、本実施
の形態の半導体装置では、１．１７〜１．４（図６及び
図７参照）にすることができ、埋め込み特性を向上させ
て、成膜時間、ひいては、半導体装置の製造時間を短縮
することができる。
【００５３】さらに、酸化膜からなる第二のサイドウオ
ール１７の幅が、０．１μｍ以下であるため、第一のサ
イドウオール１６の幅が、０．１μｍである場合でも、
ｎ+層１８を第一のサイドウオール１６に容易にオーバ
ーラップさせることができ、より一層埋め込み特性の良
好なコンタクトホール２０を形成することができる。そ
の結果、配線２１の信頼性をより一層向上させることが
できる。
ール１７の幅が、０．１μｍ以下であるため、第一のサ
イドウオール１６の幅が、０．１μｍである場合でも、
ｎ+層１８を第一のサイドウオール１６に容易にオーバ
ーラップさせることができ、より一層埋め込み特性の良
好なコンタクトホール２０を形成することができる。そ
の結果、配線２１の信頼性をより一層向上させることが
できる。
【００５４】また、コンタクトホール２０において、拡
散層との接触面積を、従来技術の場合の１．４倍にする
ことができ、コンタクト抵抗を３０％程度低減させるこ
とができる。その結果、低抵抗の半導体装置を提供する
ことができる。
散層との接触面積を、従来技術の場合の１．４倍にする
ことができ、コンタクト抵抗を３０％程度低減させるこ
とができる。その結果、低抵抗の半導体装置を提供する
ことができる。
【００５５】さらに、コンタクトホール−ゲート間距離
が近い、例えば、０．０１〜０．０５μｍ程度であって
も、窒化膜からなる第一のサイドウオール１６によりコ
ンタクトとゲート電極間の絶縁性を高めることができ
る。
が近い、例えば、０．０１〜０．０５μｍ程度であって
も、窒化膜からなる第一のサイドウオール１６によりコ
ンタクトとゲート電極間の絶縁性を高めることができ
る。
【００５６】また、コンタクトホール２０のボトム面直
下は、必ずｎ+ 層１８であるので、接合リークが無い。
すなわち、ゲート−コンタクト間距離は、０．０μｍ
（実寸）／（マスク寸法では、０．１μｍ）における、
ｎ+ ／Ｐｗｅｌｌ逆バイアス（３．３Ｖ）リークは、従
来技術による比較サンプル２では、２０ｎＡ／４００ｈ
ｏｌｅｓに対し、本実施の形態の半導体装置では、１ｐ
Ａ／４００ｈｏｌｅｓであった。
下は、必ずｎ+ 層１８であるので、接合リークが無い。
すなわち、ゲート−コンタクト間距離は、０．０μｍ
（実寸）／（マスク寸法では、０．１μｍ）における、
ｎ+ ／Ｐｗｅｌｌ逆バイアス（３．３Ｖ）リークは、従
来技術による比較サンプル２では、２０ｎＡ／４００ｈ
ｏｌｅｓに対し、本実施の形態の半導体装置では、１ｐ
Ａ／４００ｈｏｌｅｓであった。
【００５７】さらに、ゲートコンタクトのリソグラフィ
ー工程及び窒化膜除去工程を必要とせず、半導体装置の
製造コストを安価にすることができる。
ー工程及び窒化膜除去工程を必要とせず、半導体装置の
製造コストを安価にすることができる。
【００５８】次に、本発明の半導体装置及び半導体製造
方法の第２の実施の形態について説明する。本実施の形
態は、ＮＭＯＳ半導体装置及びその製造方法に適用した
ものであり、本実施の形態の説明においては、上記図１
から図６を用いる。
方法の第２の実施の形態について説明する。本実施の形
態は、ＮＭＯＳ半導体装置及びその製造方法に適用した
ものであり、本実施の形態の説明においては、上記図１
から図６を用いる。
【００５９】本実施の形態では、基板１０上に、８ｎｍ
の厚さのゲート酸化膜１１を形成した後、１５０ｎｍの
厚さのポリシリコン膜１２、１００ｎｍの厚さのＷＳｉ
2 膜１３及び１００ｎｍの厚さの窒化膜（キャップ）１
４を形成し、リソグラフィー工程を行って、エッチング
技術により、上記窒化膜１４、ＷＳｉ2 膜１３及びポリ
シリコン膜１２をゲート電極形状にエッチングする。
の厚さのゲート酸化膜１１を形成した後、１５０ｎｍの
厚さのポリシリコン膜１２、１００ｎｍの厚さのＷＳｉ
2 膜１３及び１００ｎｍの厚さの窒化膜（キャップ）１
４を形成し、リソグラフィー工程を行って、エッチング
技術により、上記窒化膜１４、ＷＳｉ2 膜１３及びポリ
シリコン膜１２をゲート電極形状にエッチングする。
【００６０】次に、ｎ- （Ｐ：リン）注入を１０ｋｅ
Ｖ、３Ｅ１２ｃｍ2 で行って、ｎ- 層１５を形成した
後、窒化膜の第一のサイドウオール１６を幅５０ｎｍで
形成する。そして、シリコン酸化膜の第２のサイドウオ
ールを幅１００ｎｍで形成し、ｎ+ （Ａｓ：ヒ素）注入
を５０ｋｅＶ、６Ｅ１２ｃｍ2 の条件で行った後、Ａｓ
の活性化のための熱処理（例えば、９００度３０分）を
行って、ｎ+ 層１８を形成する。この際、ｎ+ 層１８
は、窒化膜の第一のサイドウオール１６にオーバーラッ
プした状態に形成するが、ゲートにはオーバーラップし
ない状態で形成する。
Ｖ、３Ｅ１２ｃｍ2 で行って、ｎ- 層１５を形成した
後、窒化膜の第一のサイドウオール１６を幅５０ｎｍで
形成する。そして、シリコン酸化膜の第２のサイドウオ
ールを幅１００ｎｍで形成し、ｎ+ （Ａｓ：ヒ素）注入
を５０ｋｅＶ、６Ｅ１２ｃｍ2 の条件で行った後、Ａｓ
の活性化のための熱処理（例えば、９００度３０分）を
行って、ｎ+ 層１８を形成する。この際、ｎ+ 層１８
は、窒化膜の第一のサイドウオール１６にオーバーラッ
プした状態に形成するが、ゲートにはオーバーラップし
ない状態で形成する。
【００６１】そして、層間絶縁膜１９を形成した後、コ
ンタクト−ゲート間距離が０μｍであるマスクを用いて
リソグラフィーを行い、エッチングによりホール径０．
３５μｍのコンタクトホール２０を開口する。なお、こ
こでは、アライメントが０．１μｍ程度ずれた場合を想
定している。
ンタクト−ゲート間距離が０μｍであるマスクを用いて
リソグラフィーを行い、エッチングによりホール径０．
３５μｍのコンタクトホール２０を開口する。なお、こ
こでは、アライメントが０．１μｍ程度ずれた場合を想
定している。
【００６２】その後、ゲートコンタクト形成のために、
リソグラフィー工程及び窒化膜除去工程を経た後、コン
タクトホール２０にメタルを埋め込んで、配線２１を形
成する。
リソグラフィー工程及び窒化膜除去工程を経た後、コン
タクトホール２０にメタルを埋め込んで、配線２１を形
成する。
【００６３】このようにして形成されたＮＭＯＳ半導体
装置は、コンタクト−ゲート間距離が０μｍに設計した
場合にも、上記同様に、従来の問題点を改善することが
できた。
装置は、コンタクト−ゲート間距離が０μｍに設計した
場合にも、上記同様に、従来の問題点を改善することが
できた。
【００６４】すなわち、コンタクトホール２０のアスペ
クト比は、上記比較サンプル１で、１．７５であったの
に対して、本実施の形態の製造方法で製造した半導体装
置では、１．１７に形成することができ、埋め込み特性
の良好なコンタクトホール２０を形成することができ
た。その結果、配線２１の信頼性を向上させることがで
きる。
クト比は、上記比較サンプル１で、１．７５であったの
に対して、本実施の形態の製造方法で製造した半導体装
置では、１．１７に形成することができ、埋め込み特性
の良好なコンタクトホール２０を形成することができ
た。その結果、配線２１の信頼性を向上させることがで
きる。
【００６５】また、コンタクトホール２０において、拡
散層との接触面積を、比較サンプル１の約１．４倍に形
成することができ、コンタクト抵抗を３０％程度低減す
ることができた。
散層との接触面積を、比較サンプル１の約１．４倍に形
成することができ、コンタクト抵抗を３０％程度低減す
ることができた。
【００６６】さらに、コンタクトホール２０がゲートに
オーバーラップした場合でも、窒化膜１４のキャップが
ゲート上に形成されているので、コンタクトとゲート電
極の短絡の発生を防止することができる。
オーバーラップした場合でも、窒化膜１４のキャップが
ゲート上に形成されているので、コンタクトとゲート電
極の短絡の発生を防止することができる。
【００６７】また、コンタクトホール２０のボトム面直
下には、ｎ+ 層１８が形成されているので、接合リーク
が無い。すなわち、ｎ+ ／Ｐｗｅｌｌ逆バイアス（３．
３Ｖ）リークは、従来技術による比較サンプル２が、２
０ｎＡ／４００ｈｏｌｅｓであったのに対して、本実施
の形態の半導体装置では、１ｐＡ／４００ｈｏｌｅｓで
あった。
下には、ｎ+ 層１８が形成されているので、接合リーク
が無い。すなわち、ｎ+ ／Ｐｗｅｌｌ逆バイアス（３．
３Ｖ）リークは、従来技術による比較サンプル２が、２
０ｎＡ／４００ｈｏｌｅｓであったのに対して、本実施
の形態の半導体装置では、１ｐＡ／４００ｈｏｌｅｓで
あった。
【００６８】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００６９】
【発明の効果】請求項１記載の発明の半導体装置によれ
ば、ゲート電極の側壁にシリコン窒化膜からなる第一の
サイドウオールを形成して、この第一のサイドウオール
の側壁にシリコン酸化膜からなる第二のサイドウオール
を形成し、この第二のサイドウオールの少なくとも一部
を除去してコンタクトホールを形成して、コンタクトホ
ール内にメタルを埋め込んで配線を形成しているので、
コンタクトホール−ゲート間距離がゼロに形成された場
合でも、コンタクトホールのアスペクト比を小さくする
ことができ、メタルの埋め込み特性を向上させて、配線
の信頼性を向上させることができるとともに、第一のサ
イドウオールにより高純度不純物層がゲートとオーバー
ラップすることを防止することができ、短チャネル効果
を向上させることができる。
ば、ゲート電極の側壁にシリコン窒化膜からなる第一の
サイドウオールを形成して、この第一のサイドウオール
の側壁にシリコン酸化膜からなる第二のサイドウオール
を形成し、この第二のサイドウオールの少なくとも一部
を除去してコンタクトホールを形成して、コンタクトホ
ール内にメタルを埋め込んで配線を形成しているので、
コンタクトホール−ゲート間距離がゼロに形成された場
合でも、コンタクトホールのアスペクト比を小さくする
ことができ、メタルの埋め込み特性を向上させて、配線
の信頼性を向上させることができるとともに、第一のサ
イドウオールにより高純度不純物層がゲートとオーバー
ラップすることを防止することができ、短チャネル効果
を向上させることができる。
【００７０】請求項２記載の発明の半導体製造方法によ
れば、ゲート電極の側壁にシリコン窒化膜からなる第一
のサイドウオールを形成して、この第一のサイドウオー
ルの側壁にシリコン酸化膜からなる第二のサイドウオー
ルを形成し、この第二のサイドウオールの少なくとも一
部を除去してコンタクトホールを形成して、コンタクト
ホール内にメタルを埋め込んで配線を形成しているの
で、コンタクトホール−ゲート間距離が０に形成された
場合でも、コンタクトホールのアスペクト比を小さくす
ることができ、メタルの埋め込み特性を向上させて、配
線の信頼性を向上させることができるとともに、第一の
サイドウオールにより高純度不純物層がゲートとオーバ
ーラップすることを防止することができ、短チャネル効
果を向上させることができる。
れば、ゲート電極の側壁にシリコン窒化膜からなる第一
のサイドウオールを形成して、この第一のサイドウオー
ルの側壁にシリコン酸化膜からなる第二のサイドウオー
ルを形成し、この第二のサイドウオールの少なくとも一
部を除去してコンタクトホールを形成して、コンタクト
ホール内にメタルを埋め込んで配線を形成しているの
で、コンタクトホール−ゲート間距離が０に形成された
場合でも、コンタクトホールのアスペクト比を小さくす
ることができ、メタルの埋め込み特性を向上させて、配
線の信頼性を向上させることができるとともに、第一の
サイドウオールにより高純度不純物層がゲートとオーバ
ーラップすることを防止することができ、短チャネル効
果を向上させることができる。
【００７１】請求項３記載の発明の半導体装置及び半導
体製造方法によれば、ゲート電極上にキャップ絶縁膜を
形成しているので、アライメントのずれの影響でコンタ
クトホールがゲート電極上に開口された場合でも、ゲー
トとコンタクトホールに形成される配線を完全に絶縁す
ることができ、ゲート−コンタクト間距離をゼロにし
て、コンタクトとゲート電極の距離をより一層縮小させ
ることができる。
体製造方法によれば、ゲート電極上にキャップ絶縁膜を
形成しているので、アライメントのずれの影響でコンタ
クトホールがゲート電極上に開口された場合でも、ゲー
トとコンタクトホールに形成される配線を完全に絶縁す
ることができ、ゲート−コンタクト間距離をゼロにし
て、コンタクトとゲート電極の距離をより一層縮小させ
ることができる。
【００７２】請求項４記載の発明の半導体装置及び半導
体製造方法によれば、ゲート電極上の酸化膜でキャップ
絶縁膜を形成しているので、拡散層状のコンタクトホー
ルとゲート電極上のコンタクトホールを同一マスクを使
用して、従来のように後工程としてリソグラフィー工程
を行うことなく、同時に形成することができ、製造コス
トを低減することができる。
体製造方法によれば、ゲート電極上の酸化膜でキャップ
絶縁膜を形成しているので、拡散層状のコンタクトホー
ルとゲート電極上のコンタクトホールを同一マスクを使
用して、従来のように後工程としてリソグラフィー工程
を行うことなく、同時に形成することができ、製造コス
トを低減することができる。
【００７３】請求項５記載の発明の半導体装置及び半導
体製造方法によれば、第一のサイドウオール幅と第二の
サイドウオール幅を０．０５μｍ以上０．１μｍ以下に
しているので、コンタクトホールがゲートに隣接するほ
ど近づいてもメタルの埋め込み特性の良好なコンタクト
ホールを形成することができ、コンタクトホールのアス
ペクト比を小さく抑えることができる。また、高純度不
純物領域を第一のサイドウオールに容易にオーバーラッ
プさせて、配線の信頼性を向上させることができるとと
もに、不純物領域がゲート電極の下に入り込むのを適切
に防止することができ、短チャネル効果を向上させるこ
とができる。
体製造方法によれば、第一のサイドウオール幅と第二の
サイドウオール幅を０．０５μｍ以上０．１μｍ以下に
しているので、コンタクトホールがゲートに隣接するほ
ど近づいてもメタルの埋め込み特性の良好なコンタクト
ホールを形成することができ、コンタクトホールのアス
ペクト比を小さく抑えることができる。また、高純度不
純物領域を第一のサイドウオールに容易にオーバーラッ
プさせて、配線の信頼性を向上させることができるとと
もに、不純物領域がゲート電極の下に入り込むのを適切
に防止することができ、短チャネル効果を向上させるこ
とができる。
【００７４】請求項６記載の発明の半導体装置及び半導
体製造方法によれば、高純度不純物領域の一部が、第一
のサイドウオールの下にのみ形成され、ゲート電極の下
には、形成されないので、コンタクトホール−ゲート間
距離が短い場合でも、コンタクトホールのボトム面直下
には必ず高純度不純物領域を配置させることができ、接
合リークが無く、低抵抗の半導体装置を提供することが
できる。
体製造方法によれば、高純度不純物領域の一部が、第一
のサイドウオールの下にのみ形成され、ゲート電極の下
には、形成されないので、コンタクトホール−ゲート間
距離が短い場合でも、コンタクトホールのボトム面直下
には必ず高純度不純物領域を配置させることができ、接
合リークが無く、低抵抗の半導体装置を提供することが
できる。
【図１】本発明の半導体装置及び半導体製造方法の第一
の実施の形態を適用した半導体装置及び半導体製造方法
の基板上にゲート電極となる各層を形成した状態を示す
側面断面図。
の実施の形態を適用した半導体装置及び半導体製造方法
の基板上にゲート電極となる各層を形成した状態を示す
側面断面図。
【図２】図１の状態で第一のサイドウオール、第二のサ
イドウオール及びｎ- 層を形成した状態を示す側面断面
図。
イドウオール及びｎ- 層を形成した状態を示す側面断面
図。
【図３】図２の状態でｎ+ 層を形成した状態を示す側面
断面図。
断面図。
【図４】図３の状態で層間絶縁膜、コンタクトホールを
形成して配線を埋め込んだ状態を示す側面断面図。
形成して配線を埋め込んだ状態を示す側面断面図。
【図５】図８の従来の半導体装置のアスペクト比を説明
するための側面断面図。
するための側面断面図。
【図６】図４の半導体装置のアスペクト比を説明するた
めの側面断面図。
めの側面断面図。
【図７】図４の半導体装置のアスペクト比が最大の場合
のアスペクト比を説明するための側面断面図。
のアスペクト比を説明するための側面断面図。
【図８】従来の半導体装置の側面断面図。
【図９】図８の半導体装置のサイドウオールをエッチン
グ除去した状態を示す側面断面図。
グ除去した状態を示す側面断面図。
１０ 基板 １１ ゲート酸化膜 １２ ポリシリコン膜 １３ ＷＳｉ2 膜 １４ 酸化膜 １５ ｎ- 層 １６ 第一のサイドウオール １７ 第二のサイドウオール １８ ｎ+ 層 １９ 層間絶縁膜 ２０ コンタクトホール ２１ 配線
Claims (6)
- 【請求項１】ゲート電極の側壁に形成されたシリコン窒
化膜からなる第一のサイドウオールと、前記第一のサイ
ドウオールの外側壁に形成されたシリコン酸化膜からな
る第二のサイドウオールと、前記第二のサイドウオール
の少なくとも一部がエッチング除去されることにより形
成されたコンタクトホールと、前記コンタクトホール内
にメタルが埋め込まれて形成された配線と、を備えたこ
とを特徴とする半導体装置。 - 【請求項２】ゲート電極の側壁にシリコン窒化膜からな
る第一のサイドウオールを形成する第一のサイドウオー
ル形成工程と、前記第一のサイドウオールの側壁にシリ
コン酸化膜からなる第二のサイドウオールを形成する第
二のサイドウオール形成工程と、前記第二のサイドウオ
ールの少なくとも一部をエッチング除去してコンタクト
ホールを形成するエッチング工程と、前記コンタクトホ
ールにメタルを埋め込んで配線を形成する配線形成工程
と、を備えたことを特徴とする半導体製造方法。 - 【請求項３】前記ゲート電極上にキャップ絶縁膜が形成
されていることを特徴とする請求項１または請求項２記
載の半導体装置または半導体製造方法。 - 【請求項４】前記ゲート電極上のキャップ絶縁膜が酸化
膜であることを特徴とする請求項３記載の半導体装置ま
たは半導体製造方法。 - 【請求項５】前記第一のサイドウオールは、その幅が
０．０５μｍ以上０．１μｍ以下であり、前記第二のサ
イドウオールは、その幅が０．０５μｍ以上０．１μｍ
以下であることを特徴とする請求項１から請求項４のい
ずれかに記載の半導体装置あるいは半導体製造方法。 - 【請求項６】高純度不純物領域の一部が、前記第一のサ
イドウオールの下に形成されていて、前記ゲート電極の
下には形成されていないことを特徴とする請求項１から
請求項５のいずれかに記載の半導体装置または半導体製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13109396A JPH09293865A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置及び半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13109396A JPH09293865A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置及び半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293865A true JPH09293865A (ja) | 1997-11-11 |
Family
ID=15049818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13109396A Pending JPH09293865A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置及び半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293865A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6165884A (en) * | 1998-12-22 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6395598B1 (en) | 1998-12-08 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100356775B1 (ko) * | 2000-12-11 | 2002-10-18 | 삼성전자 주식회사 | 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자 |
| US6724085B2 (en) | 2001-12-10 | 2004-04-20 | Renesas Technology Corp. | Semiconductor device with reduced resistance plug wire for interconnection |
| KR100511090B1 (ko) * | 1997-12-29 | 2005-12-02 | 매그나칩 반도체 유한회사 | 모스페트트랜지스터의 금속배선 형성방법 |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
| KR100945498B1 (ko) * | 2003-05-02 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
| US7781282B2 (en) | 2005-07-25 | 2010-08-24 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| US7982272B2 (en) | 2008-03-26 | 2011-07-19 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film semiconductor device and method for manufacturing the same |
| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1996
- 1996-04-26 JP JP13109396A patent/JPH09293865A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511090B1 (ko) * | 1997-12-29 | 2005-12-02 | 매그나칩 반도체 유한회사 | 모스페트트랜지스터의 금속배선 형성방법 |
| US6395598B1 (en) | 1998-12-08 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6165884A (en) * | 1998-12-22 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| KR100356775B1 (ko) * | 2000-12-11 | 2002-10-18 | 삼성전자 주식회사 | 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자 |
| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| US6724085B2 (en) | 2001-12-10 | 2004-04-20 | Renesas Technology Corp. | Semiconductor device with reduced resistance plug wire for interconnection |
| KR100945498B1 (ko) * | 2003-05-02 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
| US7781282B2 (en) | 2005-07-25 | 2010-08-24 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| US8114730B2 (en) | 2005-07-25 | 2012-02-14 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
| US7982272B2 (en) | 2008-03-26 | 2011-07-19 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film semiconductor device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001148472A (ja) | 半導体装置及びその製造方法 | |
| JPH11150268A (ja) | 半導体装置及びその製造方法 | |
| US4939154A (en) | Method of fabricating an insulated gate semiconductor device having a self-aligned gate | |
| JPH0575117A (ja) | 半導体装置及びその製造方法 | |
| KR100236248B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JPH09293865A (ja) | 半導体装置及び半導体製造方法 | |
| JPH09129877A (ja) | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 | |
| US6221716B1 (en) | Method of manufacturing a flash memory device | |
| US8043912B2 (en) | Manufacturing method of a semiconductor device having polycide wiring layer | |
| US6166416A (en) | CMOS analog semiconductor apparatus and fabrication method thereof | |
| US7416934B2 (en) | Semiconductor device | |
| JPH07254700A (ja) | Ｍｉｓ型トランジスタおよびその製造方法 | |
| JPH09116142A (ja) | 半導体装置およびその製造方法 | |
| US5482889A (en) | Method for producing of semiconductor device having of channel stopper under field insulating layer | |
| JP2616706B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11111639A (ja) | 半導体装置及びその製造方法 | |
| JPH09162387A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003332347A (ja) | 半導体装置および製造方法 | |
| JP2778579B2 (ja) | 半導体装置 | |
| KR970006224B1 (ko) | 고밀도 dram의 제조방법 및 고밀도 dram | |
| KR100291517B1 (ko) | 에스오아이 구조의 반도체 집적회로 및 그 제조방법 | |
| JP2003086801A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JPH11330457A (ja) | 半導体装置とその製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 |