JP2007194468A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】Ｗを材質とするコンタクトプラグあるいはビアプラグを有する半導体装置およびその製造方法であって、コンタクトプラグあるいはビアプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置およびその製造方法を実現する。
【解決手段】コンタクトホールまたはビアホール内に、ＴｉＮ膜等のバリアメタル膜を形成する。その後、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜をバリアメタル膜上に形成する。そして、ＣＶＤ法によりＷ核付け膜上にコンタクトプラグまたはビアプラグとしてＷプラグを形成する。
【選択図】 図４

Description

この発明は、コンタクトプラグあるいはビアプラグを有する半導体装置およびその製造方法に関する。
近年の半導体装置の微細化に伴い、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、例えばＭＯＳＦＥＴ：Metal Oxide Semiconductor FET）においては、ソース・ドレイン領域の抵抗値の低減およびゲート電極の抵抗値の低減が求められている。そして、各抵抗値を減少させるために、ソース・ドレイン領域およびゲート電極の各表面に、自己整合的に金属シリサイドが形成される。
金属シリサイドとしては、Ｎｉ（ニッケル）シリサイドが採用されることが多い。このＮｉシリサイドがソース・ドレイン領域の表面に形成された場合、上層配線とソース・ドレイン領域とを電気的に接続するコンタクトプラグは、Ｎｉシリサイド上に形成されることとなる。
Ｎｉシリサイドは耐熱性が低い。そのため、コンタクトプラグ形成用のコンタクトホール内壁にバリアメタル膜を形成する場合、バリアメタル膜の形成には、低温で成膜可能な製法および低抵抗な材質を採用する必要がある。そのような製法および材質の例として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により成膜されるＴｉＮ（窒化チタン）膜がある。
バリアメタル膜としてＭＯＣＶＤ法により形成されたＴｉＮ膜上には、コンタクトプラグ本体としてＷ（タングステン）プラグが形成される。このＷプラグの形成に当たっては、ＷＦ6（六フッ化タングステン）ガスをＳｉＨ4（シラン）ガスにより還元させるＣＶＤ法が採用される。
また、半導体装置においては、Ａｌ（アルミニウム）やＣｕ（銅）製の上層配線層上に、バリア膜を介して電気的に接続する、ビアプラグが形成される。このビアプラグ形成用のビアホール内壁にも、例えばＭＯＣＶＤ法により成膜されるＴｉＮ膜がバリアメタル膜として採用される。そして、ビアプラグ本体としてＷプラグが、ＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法により形成される。
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
特開平８−２６４５３０号公報 特表２００１−５２５４９１号公報
ＭＯＣＶＤ法により成膜されるＴｉＮ膜等のバリアメタル膜においては、抵抗率が高い。そのため、膜厚を大きく形成すれば、コンタクトプラグやビアプラグにおける抵抗値を高めることとなる。よって、コンタクトプラグやビアプラグ内のバリアメタル膜は、薄く形成されなければならない。
ところが、ＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法によりバリアメタル膜上にＷプラグを形成すると、薄いバリアメタル膜たるＴｉＮ膜に対してフッ素成分がダメージを与え、さらにはバリアメタル膜の下層のＮｉシリサイド（コンタクトプラグの場合）やＡｌ配線（ビアプラグの場合）にまでフッ素成分が到達することがある。バリアメタル膜が充分に厚ければ、フッ素成分によるダメージをバリアメタル膜がバリアすることができる。しかし、上述のようにコンタクトプラグやビアプラグにおける抵抗値を低減するために、バリアメタル膜を厚く形成することはできない。
特に、コンタクトプラグがソース・ドレイン領域およびゲート電極の双方に接続する、いわゆるシェアードコンタクトプラグ構造である場合には、サイドウォール絶縁膜が削れた部分に露出するポリシリコンゲート電極にバリアメタル膜を介してフッ素成分が到達し、ゲート電極における抵抗値にも影響を与える可能性がある。
また、ビアプラグにおいては、ビアホールが、マスク位置ズレに起因して上層配線層のうちバリア膜に覆われていない部分を露出させてしまうことがある。この場合、露出した上層配線層部分にバリアメタル膜を介してフッ素成分が到達し、上層配線層における抵抗値にも影響を与える可能性がある。
この発明は上記の事情に鑑みてなされたもので、Ｗを材質とするコンタクトプラグあるいはビアプラグを有する半導体装置およびその製造方法であって、コンタクトプラグあるいはビアプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置およびその製造方法を実現することを目的とする。
本発明は、（ａ）半導体基板の表面に、ソース・ドレイン領域、ゲート絶縁膜およびゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、（ｂ）前記半導体基板の前記表面および前記ＭＩＳＦＥＴを覆う絶縁膜を形成する工程と、（ｃ）前記ソース・ドレイン領域の少なくとも一部および前記ゲート電極の側面の少なくとも一部が露出するコンタクトホールを、前記絶縁膜内に形成する工程と、（ｄ）前記コンタクトホール内にバリアメタル膜を形成する工程と、（ｅ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、（ｆ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記コンタクトホール内に埋め込む工程とを備える半導体装置の製造方法である。
また、本発明は、（ａ）半導体基板の上方に、配線層を形成する工程と、（ｂ）前記配線層上に、バリア膜を形成する工程と、（ｃ）前記配線層および前記バリア膜を覆う絶縁膜を形成する工程と、（ｄ）前記バリア膜の少なくとも一部および前記配線層の側面の少なくとも一部が露出するビアホールを、前記絶縁膜内に形成する工程と、（ｅ）前記ビアホール内にバリアメタル膜を形成する工程と、（ｆ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、（ｇ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記ビアホール内に埋め込む工程とを備える半導体装置の製造方法である。
本発明によれば、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜をバリアメタル膜上に形成した後、ＣＶＤ法によりＷ核付け膜上にＷプラグを形成する。このようにすれば、Ｗ核付け膜中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しない。よって、いわゆるシェアード構造のコンタクトプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置の製造方法を実現することができる。
また、本発明によれば、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜をバリアメタル膜上に形成した後、ＣＶＤ法によりＷ核付け膜上にＷプラグを形成する。このようにすれば、Ｗ核付け膜中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しない。よって、ビアプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置の製造方法を実現することができる。
＜実施の形態１＞
本実施の形態は、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜をバリアメタル膜上に形成した後、ＣＶＤ法によりＷ核付け膜上にコンタクトプラグとしてＷプラグを形成する、半導体装置およびその製造方法である。
図１〜図５は、本実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。また図６は、本実施の形態に係る半導体装置を示す断面図である。
まず、図１に示すように、シリコン基板等の半導体基板１の表面に、ソース・ドレイン領域３、ソース・ドレインシリサイド２、ゲート絶縁膜４、ゲート電極５、ゲートシリサイド６および側壁絶縁膜８を有するＭＩＳＦＥＴを形成する。なお、ソース・ドレインシリサイド２、ゲート絶縁膜４、ゲート電極５、ゲートシリサイド６および側壁絶縁膜８はそれぞれ、例えばニッケルシリサイド、シリコン酸化膜、ポリシリコン膜、ニッケルシリサイドおよびシリコン窒化膜である。
ゲート絶縁膜４およびゲート電極５は、ＣＶＤ（Chemical Vapor Deposition）法等によりシリコン酸化膜およびポリシリコン膜の積層膜を半導体基板１上に形成し、フォトリソグラフィ技術およびエッチング技術を用いて、当該積層膜をパターニングすることにより形成する。側壁絶縁膜８は、半導体基板１の表面および上記ＭＩＳＦＥＴを覆うようにシリコン窒化膜をＣＶＤ法等により形成した後、当該シリコン窒化膜に異方性エッチングを施すことにより形成する。
また、ソース・ドレイン領域３は、半導体基板１の表面のうち該当領域に不純物注入を行うことにより形成する。そして、ソース・ドレインシリサイド２およびゲートシリサイド６は、ニッケル膜を半導体基板１の表面および上記ＭＩＳＦＥＴを覆うように形成した後、当該ニッケル膜に熱処理を施してシリサイド化させ、未反応のニッケル膜を除去することにより形成する。その後、半導体基板１の表面および上記ＭＩＳＦＥＴを覆う層間絶縁膜７をＣＶＤ法等により形成する。なお、層間絶縁膜７は、例えばシリコン酸化膜である。
次に、図２に示すように、層間絶縁膜７上にフォトレジストＰＲ１を形成する。そして、フォトレジストＰＲ１を選択的に露光・現像してパターニングする。続いて、パターニングされたフォトレジストＰＲ１をマスクとして層間絶縁膜７をドライエッチングする。これにより、上層配線層（後述）とソース・ドレイン領域３とを電気的に接続するコンタクトプラグ形成用のコンタクトホール９が層間絶縁膜７内に形成される。この後、フォトレジストＰＲ１は、プラズマアッシング等により除去される。
なお、本実施の形態に係るコンタクトプラグは、ソース・ドレイン領域３およびゲート電極５の双方に接続する、いわゆるシェアードコンタクトプラグ構造である。そして、このコンタクトホール９内では、ソース・ドレイン領域３（表面のソース・ドレインシリサイド２を含む）の少なくとも一部およびゲート電極５（表面のゲートシリサイド６を含む）の側面５ａの少なくとも一部が露出する。また、層間絶縁膜７のエッチング時には、側壁絶縁膜８も若干、エッチングされて、シュリンクした側壁絶縁膜８ａに変形する。
次に、図３に示すように、コンタクトホール９内にバリアメタル膜１０，１１を形成する。なお、バリアメタル膜１０，１１の形成前には、ソース・ドレインシリサイド２およびゲートシリサイド６の各表面上の酸化膜やコンタクトホール９生成時のエッチング残渣を除去する前処理を行っておく。
本実施の形態においては、バリアメタル膜はＴｉ膜１０およびＴｉＮ膜１１の積層膜である。ＴｉＮ膜１１は、ＭＯＣＶＤ法により例えば５５０℃以下の成膜温度で形成される。Ｔｉ膜１０およびＴｉＮ膜１１の積層膜の膜厚は、例えば１０ｎｍである。なお、バリアメタル膜には、Ｔｉ膜１０およびＴｉＮ膜１１の積層膜以外にも、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜の積層膜を採用しても良い。その場合、ＷＮ膜もＭＯＣＶＤ法により形成する。また、このほかにもバリアメタル膜を、ＴｉＮ膜のみで、あるいは、ＷＮ膜のみで構成しても良い。バリアメタル膜がＴｉＮ膜のみ、あるいは、ＷＮ膜のみである場合にも、ＴｉＮ膜およびＷＮ膜は、ＭＯＣＶＤ法により形成される。
そして、バリアメタル膜たるＴｉＮ膜１１上に、Ｗ（タングステン）核付け膜１２ａを形成する。このＷ核付け膜１２ａの形成は、ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ法により行い、より詳しくは、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により形成される。Ｗ核付け膜１２ａは、次述のＷプラグを形成する際の成長核となるＷ膜である。
次に、図４に示すように、Ｗ核付け膜１２ａ上にＷ（タングステン）プラグ１２を形成し、Ｗプラグ１２をコンタクトホール９内に埋め込む。このＷプラグ１２の形成は、ＷＦ6ガスを用いたＣＶＤ法により行い、より詳しくは、ＷＦ6ガスをＳｉＨ4（シラン）ガスにより還元させるＣＶＤ法により行えばよい。また、Ｗプラグ１２の形成は、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により行っても良い。なお、Ｗプラグ１２の形成は、Ｗ核付け膜１２ａの形成時に用いたＣＶＤ装置の同一のチャンバにて行っても良いし、あるいは、別個のチャンバにて行っても良い。
次に、図５に示すように、層間絶縁膜７上のＴｉ膜１０およびＴｉＮ膜１１、Ｗプラグ１２をＣＭＰ（Chemical Mechanical Polishing）法等により除去し、層間絶縁膜７を露出させる。これにより、プラグ頂部１３も露出する。
そして、図６に示すように、プラグ頂部１３に接続される上層配線層をスパッタ法等の膜形成技術、フォトリソグラフィ技術およびエッチング技術により形成し、本実施の形態に係る半導体装置を製造する。なお、上層配線層は、例えばＴｉ膜１４、ＴｉＮ膜１５、ＡｌまたはＣｕ膜１６の積層膜とすればよい。なお、これら積層膜の表面には、バリア膜として、Ｔｉ膜１７およびＴｉＮ膜１８の積層膜が更に設けられる。また、ＡｌまたはＣｕ膜１６にＣｕ膜を採用する場合は、上層配線層はダマシン構造である。
図７は、従来の半導体装置の製造方法により製造された半導体装置の例である。すなわち図７は、ＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法により、バリアメタル膜たるＴｉＮ膜上にＷプラグを形成したときの、プラグ頂部の電子顕微鏡写真である。また、図８は、本実施の形態に係る製造方法により製造された半導体装置における、プラグ頂部１３の電子顕微鏡写真である。
図７および図８を比較すればわかるように、図７においては、Ｗプラグ（楕円形の部分）の周囲の薄いバリアメタル膜（黒く表示された部分）がフッ素成分によるダメージを受けて変形しているのに対し、図８においては、Ｗプラグの周囲の薄いバリアメタル膜へのダメージが少ない。
また、図９は、本実施の形態に係る半導体装置およびその製造方法の効果を示すグラフである。このグラフでは、横軸にＷプラグのコンタクト抵抗（単位はオーム）を採り、縦軸には複数のサンプルの累積発生率（単位はパーセント）を採っている。なお、図９は片対数グラフである。
図９中、○で示された測定結果は、Ｗ核付け膜およびＷプラグのいずれをも、従来のＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法により形成した場合のものである。また、同図中、●で示された測定結果は、Ｗ核付け膜１２ａを本実施の形態のようにＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成し、その後、Ｗプラグ１２を本実施の形態のようにＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法により形成した場合のものである。
両グラフより分かるように、本実施の形態のようにＷ核付け膜１２ａを、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成すれば、Ｗプラグのコンタクト抵抗値は従来の場合に比べて二割程度、減少している。これは、Ｂ2Ｈ6ガス還元を採用することにより、Ｗ核付け膜１２ａ中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しにくくなったためと考えられる。図８に示した成膜状態の良いバリアメタル膜も、Ｗ核付け膜１２ａ中におけるフッ素濃度が低減し、フッ素によるダメージが低減したために得られたものと考えられる。
図１０は、バリアメタル膜たるＴｉＮ膜１１の膜厚とＷプラグ１２の抵抗値との関係を示すグラフである。このグラフでは、横軸にＷプラグのコンタクト抵抗（単位はオーム）を採り、縦軸には複数のサンプルの累積発生率（単位はパーセント）を採っている。なお、図１０も片対数グラフである。
図１０に膜厚４ｎｍ、６ｎｍ、８ｎｍ、の各場合が示されているように、ＭＯＣＶＤ法により形成されたＴｉＮ膜１１の膜厚が薄ければ薄いほど、Ｗプラグ１２の抵抗値は低い。なお、本願発明者らが実験したところ、ＭＯＣＶＤ法により形成されたＴｉＮ膜１１の膜厚は、１０ｎｍ以下が望ましいことが判明している。
本実施の形態に係る半導体装置およびその製造方法によれば、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜１２ａをバリアメタル膜上に形成した後、ＣＶＤ法によりＷ核付け膜１２ａ上にＷプラグ１２を形成する。このようにすれば、Ｗ核付け膜１２ａ中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しない。よって、いわゆるシェアード構造のコンタクトプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置およびその製造方法を実現することができる。
また、本実施の形態に係る半導体装置およびその製造方法によれば、バリアメタル膜は、ＴｉＮ膜、ＷＮ膜、ＴｉＮ膜およびＴｉ膜の積層膜、ＷＮ膜およびＷ膜の積層膜のいずれかであって、ＴｉＮ膜およびＷＮ膜は、ＭＯＣＶＤ法により形成される。よって、バリアメタル膜を薄く成膜することができる。
また、本実施の形態に係る半導体装置およびその製造方法によれば、Ｗ核付け膜１２ａは、原子層堆積法により形成される。よって、Ｗ核付け膜１２ａを薄く成膜することができる。
また、本実施の形態に係る半導体装置およびその製造方法によれば、Ｗ核付け膜１２ａ上のＷプラグ１２も、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成することができる。よって、バリアメタル膜の下層に、より影響を与えにくい半導体装置の製造方法を実現することができる。
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置およびその製造方法の変形例であって、実施の形態１の上層配線層に接続するビアプラグを更に設け、そのビアプラグについても、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法にてＷ核付け膜をバリアメタル膜上に形成した後、ＣＶＤ法にてＷ核付け膜上にＷプラグを成膜することにより、形成するものである。
図１１〜図１５は、本実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。また図１６は、本実施の形態に係る半導体装置を示す断面図である。
まず、図１１に示すように、半導体基板１の上方に形成された層間絶縁膜７上の上層配線層（Ｔｉ膜１４、ＴｉＮ膜１５、ＡｌまたはＣｕ膜１６の積層膜）およびバリア膜（Ｔｉ膜１７およびＴｉＮ膜１８の積層膜）と、層間絶縁膜７の表面とをともに覆う層間絶縁膜１９をＣＶＤ法等により形成する。なお、層間絶縁膜１９は、例えばシリコン酸化膜である。
次に、図１２に示すように、層間絶縁膜１９上にフォトレジストＰＲ２を形成する。そして、フォトレジストＰＲ２を選択的に露光・現像してパターニングする。続いて、パターニングされたフォトレジストＰＲ２をマスクとして層間絶縁膜１９をドライエッチングする。これにより、上層配線層（Ｔｉ膜１４、ＴｉＮ膜１５、ＡｌまたはＣｕ膜１６の積層膜）とさらなる上層配線層（後述）とを電気的に接続するビアプラグ形成用のビアホール２０が層間絶縁膜１９内に形成される。この後、フォトレジストＰＲ２は、プラズマアッシング等により除去される。
なお、本実施の形態に係るビアプラグは、上層配線層（Ｔｉ膜１４、ＴｉＮ膜１５、ＡｌまたはＣｕ膜１６の積層膜）の表面に接続するだけではなく、上層配線層の側面にも接続する、いわゆる“肩落ち”が生じたビアプラグを想定している。このような“肩落ち”は、半導体装置の微細化に伴って、製造上、頻繁に生じる現象である。そして、このビアホール２０内では、バリア膜（Ｔｉ膜１７およびＴｉＮ膜１８の積層膜）の少なくとも一部および上層配線層（Ｔｉ膜１４、ＴｉＮ膜１５、ＡｌまたはＣｕ膜１６の積層膜）の側面１６ａの少なくとも一部が露出する。
次に、図１３に示すように、ビアホール２０内にバリアメタル膜２１，２２を形成する。なお、バリアメタル膜２１，２２の形成前には、上層配線層（Ｔｉ膜１４、ＴｉＮ膜１５、ＡｌまたはＣｕ膜１６の積層膜）の側面上およびバリア膜（Ｔｉ膜１７およびＴｉＮ膜１８の積層膜）の表面上の酸化膜やコンタクトホール２０生成時のエッチング残渣を除去する前処理を行っておく。
本実施の形態においては、バリアメタル膜はＴｉ膜２１およびＴｉＮ膜２２の積層膜である。ＴｉＮ膜２２は、ＭＯＣＶＤ法により例えば４５０℃以下の成膜温度で形成される。Ｔｉ膜２１およびＴｉＮ膜２２の積層膜の膜厚は、例えば１０ｎｍである。なお、バリアメタル膜には、Ｔｉ膜２１およびＴｉＮ膜２２の積層膜以外にも、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜の積層膜を採用しても良い。その場合、ＷＮ膜もＭＯＣＶＤ法により形成する。また、このほかにもバリアメタル膜を、ＴｉＮ膜のみで、あるいは、ＷＮ膜のみで構成しても良い。バリアメタル膜がＴｉＮ膜のみ、あるいは、ＷＮ膜のみである場合にも、ＴｉＮ膜およびＷＮ膜は、ＭＯＣＶＤ法により形成される。
そして、バリアメタル膜たるＴｉＮ膜２２上に、Ｗ（タングステン）核付け膜２３ａを形成する。このＷ核付け膜２３ａの形成は、ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ法により行い、より詳しくは、原子層堆積法（ＡＬＤ）により形成される。Ｗ核付け膜２３ａは、次述のＷプラグを形成する際の成長核となるＷ膜である。
次に、図１４に示すように、Ｗ核付け膜２３ａ上にＷ（タングステン）プラグ２３を形成し、Ｗプラグ２３をビアホール２０内に埋め込む。このＷプラグ２３の形成は、ＷＦ6ガスを用いたＣＶＤ法により行い、より詳しくは、ＷＦ6ガスをＳｉＨ4（シラン）ガスにより還元させるＣＶＤ法により行えばよい。また、Ｗプラグ２３の形成は、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により行っても良い。なお、Ｗプラグ２３の形成は、Ｗ核付け膜２３ａの形成時に用いたＣＶＤ装置の同一のチャンバにて行っても良いし、あるいは、別個のチャンバにて行っても良い。
次に、図１５に示すように、層間絶縁膜１９上のＴｉ膜２１およびＴｉＮ膜２２、Ｗプラグ２３をＣＭＰ法等により除去し、層間絶縁膜１９を露出させる。これにより、プラグ頂部２４も露出する。
そして、図１６に示すように、プラグ頂部２４に接続される、更なる上層配線層をスパッタ法等の膜形成技術、フォトリソグラフィ技術およびエッチング技術により形成し、本実施の形態に係る半導体装置を製造する。なお、更なる上層配線層は、例えばＴｉ膜２５、ＴｉＮ膜２６、ＡｌまたはＣｕ膜２７の積層膜とすればよい。なお、これら積層膜の表面には、バリア膜として、Ｔｉ膜２８およびＴｉＮ膜２９の積層膜が更に設けられる。また、ＡｌまたはＣｕ膜２７にＣｕ膜を採用する場合は、更なる上層配線層はダマシン構造である。
図１７は、図１６と同様の本実施の形態に係る半導体装置を示す他の断面図である。図１７に示すように、本実施の形態に係るビアプラグの“肩落ち”の度合いを、本来ビアプラグを形成すべき位置からの目外れ量Ｘにて規定する。
また、図１８は、本実施の形態に係る半導体装置およびその製造方法の効果を示すグラフである。このグラフでは、縦軸にＷプラグのコンタクト抵抗（単位はオーム）および複数のサンプルの累積発生率（Ｉ字棒の長さで大小を示す）を採り、横軸には図１７の目外れ量Ｘ（単位はｎｍ）を採っている。
図１８中、□で示された測定結果は、Ｗ核付け膜およびＷプラグのいずれをも、従来のＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法により形成した場合のものである。また、同図中、■で示された測定結果は、Ｗ核付け膜２３ａを本実施の形態のようにＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成し、その後、Ｗプラグ２３を本実施の形態のようにＷＦ6ガスをＳｉＨ4ガスにより還元させるＣＶＤ法により形成した場合のものである。
両グラフより分かるように、本実施の形態のようにＷ核付け膜２３ａを、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成すれば、Ｗプラグのコンタクト抵抗値は従来の場合に比べて減少している。これは、Ｂ2Ｈ6ガス還元を採用することにより、Ｗ核付け膜２３ａ中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しにくくなったためと考えられる。
本実施の形態に係る半導体装置およびその製造方法によれば、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜２３ａをバリアメタル膜上に形成した後、ＣＶＤ法によりＷ核付け膜２３ａ上にＷプラグ２３を形成する。このようにすれば、Ｗ核付け膜２３ａ中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しない。よって、いわゆる肩落ちが生じたビアプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置の製造方法を実現することができる。
また、本実施の形態に係る半導体装置およびその製造方法によれば、バリアメタル膜は、ＴｉＮ膜、ＷＮ膜、ＴｉＮ膜およびＴｉ膜の積層膜、ＷＮ膜およびＷ膜の積層膜のいずれかであって、ＴｉＮ膜およびＷＮ膜は、ＭＯＣＶＤ法により形成される。よって、バリアメタル膜を薄く成膜することができる。
また、本実施の形態に係る半導体装置およびその製造方法によれば、Ｗ核付け膜２３ａは、原子層堆積法により形成される。よって、Ｗ核付け膜２３ａを薄く成膜することができる。
また、本実施の形態に係る半導体装置およびその製造方法によれば、Ｗ核付け膜２３ａ上のＷプラグ２３も、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成することができる。よって、バリアメタル膜の下層に、より影響を与えにくい半導体装置の製造方法を実現することができる。
実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の断面図である。 従来の半導体装置の製造方法により製造された半導体装置の例を示す図である。 実施の形態１に係る半導体装置の製造方法により製造された半導体装置の例を示す図である。 実施の形態１に係る半導体装置およびその製造方法の効果を示すグラフである。 実施の形態１に係る半導体装置のバリアメタル膜厚と抵抗率との関係を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の他の断面図である。 実施の形態２に係る半導体装置およびその製造方法の効果を示すグラフである。
符号の説明
１ 半導体基板、３ ソース・ドレイン領域、４ ゲート絶縁膜、５ ゲート電極、７，１９ 層間絶縁膜、９ コンタクトホール、１１，２２ ＴｉＮ膜（バリアメタル膜）、１２ａ，２３ａ Ｗ核付け膜、１２，２３ Ｗプラグ、１６，２７ ＡｌまたはＣｕ膜（上層配線層）、１７，２８ Ｔｉ膜（バリア膜）、１８，２９ ＴｉＮ膜（バリア膜）、２０ ビアホール。

Claims (6)

  1. （ａ）半導体基板の表面に、ソース・ドレイン領域、ゲート絶縁膜およびゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、
    （ｂ）前記半導体基板の前記表面および前記ＭＩＳＦＥＴを覆う絶縁膜を形成する工程と、
    （ｃ）前記ソース・ドレイン領域の少なくとも一部および前記ゲート電極の側面の少なくとも一部が露出するコンタクトホールを、前記絶縁膜内に形成する工程と、
    （ｄ）前記コンタクトホール内にバリアメタル膜を形成する工程と、
    （ｅ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、
    （ｆ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記コンタクトホール内に埋め込む工程と
    を備える半導体装置の製造方法。
  2. （ａ）半導体基板の上方に、配線層を形成する工程と、
    （ｂ）前記配線層上に、バリア膜を形成する工程と、
    （ｃ）前記配線層および前記バリア膜を覆う絶縁膜を形成する工程と、
    （ｄ）前記バリア膜の少なくとも一部が露出するビアホールを、前記絶縁膜内に形成する工程と
    を備え、
    前記工程（ｄ）において、前記配線層の側面の少なくとも一部も前記ビアホールに露出し、
    （ｅ）前記ビアホール内にバリアメタル膜を形成する工程と、
    （ｆ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、
    （ｇ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記ビアホール内に埋め込む工程と
    をさらに備える半導体装置の製造方法。
  3. 請求項１または請求項２に記載の半導体装置の製造方法であって、
    前記バリアメタル膜は、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜、ＴｉＮ膜およびＴｉ（チタン）膜の積層膜、ＷＮ膜およびＷ（タングステン）膜の積層膜のいずれかであって、
    前記ＴｉＮ膜および前記ＷＮ膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成される
    半導体装置の製造方法。
  4. 請求項１または請求項２に記載の半導体装置の製造方法であって、
    前記Ｗ核付け膜は、原子層堆積法（Atomic Layer Deposition）により形成される
    半導体装置の製造方法。
  5. 請求項１または請求項２に記載の半導体装置の製造方法であって、
    前記Ｗプラグも、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成する
    半導体装置の製造方法。
  6. 請求項１ないし請求項５のいずれかに記載の半導体装置の製造方法により形成された
    半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130211A (ja) * 2007-11-26 2009-06-11 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US7955925B2 (en) 2007-07-03 2011-06-07 Renesas Electronics Corporation Method of manufacturing semiconductor device
US7994049B2 (en) 2007-06-15 2011-08-09 Renesas Electronics Corporation Manufacturing method of semiconductor device including filling a connecting hole with metal film
JP2012175073A (ja) * 2011-02-24 2012-09-10 Tokyo Electron Ltd 成膜方法および記憶媒体
JPWO2012049823A1 (ja) * 2010-10-15 2014-02-24 株式会社アルバック 半導体装置の製造方法および半導体装置
US9379199B2 (en) 2013-10-16 2016-06-28 Micron Technology, Inc. Semiconductor device including a contact plug with barrier materials

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141096A (ja) * 2007-12-06 2009-06-25 Renesas Technology Corp 半導体装置の製造方法
JP2014038960A (ja) * 2012-08-17 2014-02-27 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP2018049867A (ja) * 2016-09-20 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150087A (ja) * 1997-07-09 1999-06-02 Lsi Logic Corp 窒化チタン障壁層の形成方法及び窒化チタン障壁層を含む半導体デバイス
JP2000156409A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置とその製造方法
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003303881A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
JP2003332347A (ja) * 2002-05-10 2003-11-21 Sony Corp 半導体装置および製造方法
JP2005505690A (ja) * 2001-10-10 2005-02-24 アプライド　マテリアルズ　インコーポレイテッド 一連の堆積技術を用いる耐火性金属層を堆積する方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686278B2 (en) * 2001-06-19 2004-02-03 United Microelectronics Corp. Method for forming a plug metal layer
KR100414220B1 (ko) * 2001-06-22 2004-01-07 삼성전자주식회사 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
US7211144B2 (en) * 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
KR100486248B1 (ko) * 2002-07-09 2005-05-03 삼성전자주식회사 실리콘옥사이드층을 포함하는 반도체소자의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150087A (ja) * 1997-07-09 1999-06-02 Lsi Logic Corp 窒化チタン障壁層の形成方法及び窒化チタン障壁層を含む半導体デバイス
JP2000156409A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置とその製造方法
JP2005505690A (ja) * 2001-10-10 2005-02-24 アプライド　マテリアルズ　インコーポレイテッド 一連の堆積技術を用いる耐火性金属層を堆積する方法
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003303881A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
JP2003332347A (ja) * 2002-05-10 2003-11-21 Sony Corp 半導体装置および製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994049B2 (en) 2007-06-15 2011-08-09 Renesas Electronics Corporation Manufacturing method of semiconductor device including filling a connecting hole with metal film
US7955925B2 (en) 2007-07-03 2011-06-07 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP2009130211A (ja) * 2007-11-26 2009-06-11 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JPWO2012049823A1 (ja) * 2010-10-15 2014-02-24 株式会社アルバック 半導体装置の製造方法および半導体装置
JP2012175073A (ja) * 2011-02-24 2012-09-10 Tokyo Electron Ltd 成膜方法および記憶媒体
US9379199B2 (en) 2013-10-16 2016-06-28 Micron Technology, Inc. Semiconductor device including a contact plug with barrier materials

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