JP2003179132A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 メモリセルやロジックの周辺回路部の平面サ
イズを小型化し、配線抵抗を低くし、さらに層間絶縁膜
上の配線のレイアウトの自由度を確保した半導体装置お
よびその製造方法を提供する。 【解決手段】 半導体基板１に形成されたトランジスタ
に含まれる活性領域８と、半導体基板の上に形成された
配線５４と、活性領域４および配線５４を覆う層間絶縁
膜９と、層間絶縁膜を貫通して、平面的に見て配線と活
性領域との両方に重なる形状を有するプラグ配線１５，
１５ａとを備え、そのプラグ配線が配線と活性領域とを
電気的に接続している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より具体的には、トランジスタに
含まれる活性領域と、配線とを接続する１つのプラグ配
線を用いることにより、微細化およびそのプラグ配線の
低抵抗化を実現した半導体装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】近年、半導体デバイスの微細化、高集積
化および高速化が進み、狭いピッチでの低抵抗のプラグ
配線が非常に重要になってきている。図４３は、従来の
半導体装置において、第２層配線１１４まで形成した段
階での平面図であり、また、図４４は、図４３のＸＬＩ
Ｖ―ＸＬＩＶ線に沿う断面図である。図４３および図４
４において、シリコン基板１０１には素子分離絶縁膜１
０２が設けられ、各素子領域を分離している。シリコン
基板上に設けられたゲート酸化膜１０３の上にはゲート
電極１０４が形成されている。ゲート電極を形成する際
に並行して設けられ、ゲート電極と同じ構造を有する第
１層配線１５４は、素子分離絶縁膜１０２の上に配置さ
れている。
【０００３】ゲート酸化膜の下のチャネル領域を挟むよ
うに、ｎ-導電型低濃度領域のエクステンション１０６
が配置され、そのエクステンションに連続してｎ+導電
型高濃度領域の活性領域（ソース/ドレイン領域）１０
８が形成されている。活性領域とは、上記のｎ+高濃度
領域１０８およびエクステンション領域の両方を含んだ
領域をさす。
【０００４】ゲート電極１０４の側面とその裾の部分の
シリコン基板表面とを覆うようにサイドウォール絶縁膜
１０７が形成され、これらを覆うように層間絶縁膜１０
９が成膜されている。層間絶縁膜１０９の上には、第２
層配線１１４が形成されている。この層間絶縁膜１０９
には、２つのコンタクトホール１１９，１３１が開口さ
れている。その１つのコンタクトホール１１９には、第
２層配線１１４とゲート電極１０４とを電気的に導通す
るプラグ配線１２９が埋め込まれて形成されている。ま
た、他のコンタクトホール１３１には、第２層配線１１
４と活性領域１０８とを導通するプラグ配線１３３が埋
め込まれて形成されている。これらのプラグ配線１２
９，１３３には、プラグ配線の側面および底面にバリア
メタル１２９ａ，１３３ａが設けられ、また第２層配線
の底部にもバリアメタル１１４ａが設けられている。
【０００５】
【発明が解決しようとする課題】上記の図４３および図
４４に示すように、活性領域１０８と接触するプラグ配
線１３３と、第１層配線１５４に接触するプラグ配線１
２９とは、平面的に見て最小ピッチＬ以下にはつめられ
ない。このため、アクティブトランジスタに設けられた
ゲート電極と素子分離絶縁膜１０２上のゲート電極と
は、最小ピッチＬよりも１．５倍〜２倍程度に広がり、
たとえばＳＲＡＭ(Static Random Access Memory)のメ
モリセルやロジックの周辺回路部の平面サイズ（レイア
ウト）が大きくなってしまう問題があった。
【０００６】また、層間絶縁膜が厚くなりコンタクトホ
ールが小さくなると、たとえば活性領域１０８とゲート
電極１０４とを連結する、プラグ配線を含めた配線の抵
抗が非常に大きくなるという問題もあった。
【０００７】さらに、活性領域１０８上のプラグ配線１
３３と、ゲート電極１０４上のプラグ配線１２９とを層
間絶縁膜１０９上で連結する第２層配線に含まれるロー
カル配線は、他の配線のレイアウトの自由度を制限する
問題もあった。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板に形成されたトランジスタに含まれる活性領
域と、半導体基板の上に形成された配線と、活性領域お
よび配線を覆う層間絶縁膜と、層間絶縁膜を貫通して、
平面的に見て配線と活性領域との両方に重なる形状を有
するプラグ配線とを備え、そのプラグ配線が配線と活性
領域とを電気的に接続している（請求項１）。
【０００９】この構成により、プラグ配線の電気抵抗の
低減を得ることができる。また、従来、コンタクトホー
ル間隔で制限されていたＳＲＡＭのメモリセル等の半導
体装置の平面サイズを、さらに微細化することができ
る。また、活性領域と上記配線とを電気的に接続するこ
とだけの第２層配線は不要になる。このため、層間絶縁
膜の上の第２層配線のレイアウトの自由度を増すことが
できる。上記のトランジスタは電界効果トランジスタ(F
ield Effect Transistor)であれば、ＭＯＳ(Metal-Oxid
e-Semiconductor)ＦＥＴなど、どのようなトランジスタ
でもよい。配線は、第１層配線、上記活性領域を含むト
ランジスタに隣り合うゲート電極などが該当する。
【００１０】本発明の半導体装置では、配線を、活性領
域を含むトランジスタの隣りに位置するトランジスタの
ゲート電極とすることができる（請求項２）。
【００１１】この構成により、ＳＲＡＭ、多段増幅装
置、ワイヤードロジック回路などを微細化することが可
能になる。また、プラグ配線自体の電気抵抗を低減する
ことができる。
【００１２】本発明の半導体装置では、配線を、活性領
域を含むトランジスタが属する素子領域と他の素子領域
とを分離する素子分離絶縁膜の上に位置させることがで
きる（請求項３）。
【００１３】この構成により、活性領域と配線との電気
的接続を１つのプラグで実現することができ、半導体装
置の微細化を推進することができる。また、活性領域と
配線との電気的接続のみを目的とする第２層配線を設け
る必要がなくなる。
【００１４】本発明の半導体装置では、配線は、活性領
域を含むトランジスタのゲート電極と同じ構造を備える
ことができる（請求項４）。
【００１５】この構成により、ゲート電極の形成と並行
して、配線を形成することができる。この結果、簡単な
処理プロセスにより、電気抵抗の低い微細化された半導
体装置を得ることができる。
【００１６】本発明の半導体装置では、少なくとも活性
領域の表面はシリサイド層によって構成され、プラグ配
線と活性領域とはシリサイド層を介して電気的に接続さ
れることができる（請求項５）。
【００１７】この構成により、より一層低い電気抵抗の
プラグ配線を含む半導体装置を得ることができる。「少
なくとも活性領域」とは、ゲート配線の上面もシリサイ
ド層によって構成されてもよいことを示す。通常、サリ
サイドプロセスを用いた場合、活性領域とゲート配線と
の両方がシリサイド層で覆われる。活性領域とゲート配
線との両方がシリサイド層で覆われたほうが、一層低い
電気抵抗の配線が得られる。
【００１８】本発明の半導体装置では、プラグ配線に電
気的に接続する第２の配線を層間絶縁膜の上にさらに備
えることができる（請求項６）。
【００１９】活性領域と配線とを接続するためだけなら
ば、上記第２の配線は不要であるが、他の回路部分への
電気的接続のために第２の配線を設けることができる。
この結果、第２の配線層のパターンを高い自由度をもっ
て形成することができるので、他の回路部分への電気的
接続にとって好ましいパターンを選択することができ
る。
【００２０】本発明の半導体装置では、配線の側面は絶
縁層に覆われており、その絶縁層は、配線の横断面にお
いて、配線の側面とその裾部分の半導体基板表面とを連
続して覆うことができる（請求項７）。
【００２１】この構成により、ゲート電極のサイドウォ
ール外層スペーサの除去時にエクステンション領域の表
面に損傷等を与えるのを避けることができる。
【００２２】本発明の半導体装置では、配線の側面は絶
縁層に覆われており、その絶縁層は、配線の横断面にお
いて、配線の側面だけを覆うことができる（請求項
８）。
【００２３】この構成により、プラグ配線と活性領域と
の接触面積を増やし、プラグ配線と活性領域との界面の
電気抵抗を減らすことができる。
【００２４】活性領域を含むトランジスタとは別の、配
線の隣りに位置するトランジスタに含まれる第２の活性
領域を備え、プラグ配線は配線と活性領域とに加えて、
平面的に見て第２の活性領域にも重なる形状をもって設
けられ、配線および活性領域と、第２の活性領域とを電
気的に接続することができる（請求項９）。
【００２５】この構成により、プラグ横断面の面積は大
きくなり、プラグ配線の電気抵抗が減少し、また、３つ
のプラグを１つにまとめたので、大幅な微細化を実現す
ることができる。
【００２６】本発明の半導体装置では、プラグ配線が銅
めっきにより形成されることができる（請求項１０）。
【００２７】この構成により、銅ダマシン法などを用い
て、プラグ配線を能率よく、また低抵抗で形成すること
ができる。
【００２８】本発明の半導体装置の製造方法は、半導体
基板上のゲート絶縁膜の上にゲート電極を形成する機会
に、そのゲート電極と同じ構造の配線を形成する工程
と、ゲート電極を含むトランジスタの活性領域を形成す
る工程と、活性領域、ゲート電極および配線を覆う層間
絶縁膜を形成する工程と、層間絶縁膜を貫通し、配線と
活性領域とに届くように、平面的に見て配線と活性領域
とに重なる形状を有するコンタクトホールを開口する工
程と、コンタクトホールに導電層を埋め込んでプラグ配
線を形成し、配線と活性領域とを電気的に接続する工程
とを備える（請求項１１）。
【００２９】この構成により、簡単な処理プロセスにし
たがって、低い電気抵抗を有し、微細化された半導体装
置を形成することができる。
【００３０】本発明の半導体装置の製造方法は、ゲート
電極と同じ構造の配線を形成する工程が、活性領域を形
成する工程の前に、ゲート電極の導電層の側面にサイド
ウォール絶縁膜を設ける工程と、活性領域を形成した工
程の後に、サイドウォール絶縁膜を除去する工程とを備
えることができる（請求項１２）。
【００３１】この構成により、サイドウォール絶縁膜を
マスクに用いて、低濃度の不純物を含むエクステンショ
ンに連続して高濃度不純物領域を形成することができ
る。また、サイドウォール絶縁膜がある場合には、ゲー
ト電極と配線との距離が小さい場合、その間に空隙など
を含むことなく層間絶縁膜の埋め込みを行うことは非常
に難しい。サイドウォール絶縁膜が除去されれば、ゲー
ト電極と配線との間の距離が大きくなり、層間絶縁膜を
埋め込むことが容易となる。
【００３２】本発明の半導体装置の製造方法は、サイド
ウォール絶縁膜を形成する工程では、導電層に接するサ
イドウォール内層絶縁膜と、その外側に設けたサイドウ
ォール外層スペーサとを形成し、サイドウォール絶縁膜
を除去する工程では、前記サイドウォール外層スペーサ
のみを除去し、サイドウォール内層絶縁膜を配線の一部
として残すことができる（請求項１３）。
【００３３】この構成により、ゲート電極に損傷を与え
ることなく、サイドウォール外層スペーサを除去して、
層間絶縁膜の埋め込みに際して空隙等を形成することが
なくなる。上記のように、サイドウォール外層スペーサ
を除去するサイドウォール絶縁膜をディスポーザブルサ
イドウォールという。
【００３４】本発明の半導体装置の製造方法は、コンタ
クトホールを開口する工程では、第１および第２の２段
階のコンタクトホール開口工程を備えることができる
（請求項１４）。
【００３５】この構成により、２つの部分が確実に露出
するように狭隘な箇所にコンタクトホールを容易に形成
することができる。
【００３６】本発明の半導体装置の製造方法は、２段階
のコンタクトホールを開口する工程では、活性領域およ
び配線の一方を露出させるようにコンタクトホールを開
口する工程と、コンタクトホールに連続して、配線およ
び活性領域の他方を開口させるように配線溝を開口する
工程とを備え、プラグ形成工程では、その連続したコン
タクトホールと配線溝とを埋めるように、導電層を形成
することができる（請求項１５）。
【００３７】この構成により、プロセス処理の容易なコ
ンタクトホールまたは配線溝から順にコンタクトホール
を開口することができる。すなわち、コンタクトホール
または配線溝の開口の順序は問わない。この結果、深く
狭隘な箇所にも目的とする部分を確実に露出させてコン
タクトホールまたは配線溝を開口することが可能とな
る。
【００３８】本発明の半導体装置の製造方法は、第１お
よび第２のコンタクトホールを開口する工程およびプラ
グを形成する工程が、デュアルダマシン法によって行わ
れるようにできる（請求項１６）。
【００３９】この構成により、能率よくかつ確実に低電
気抵抗の導電材料を用いて、デュアルダマシン型のプラ
グ配線を形成することができる。上記デュアルダマシン
に用いる導電材料としては、通常、銅が用いられるが、
その他の金属材料や導電材料を用いてもよい。
【００４０】本発明の半導体装置の製造方法は、コンタ
クトホールを開口する工程では、平面的に見て少なくと
も活性領域と配線とに重なり、配線に届くように第１の
コンタクトホールをウェットエッチングにより開口する
工程と、第１のコンタクトホールに連続し、掘り下げる
ように、平面的に見て少なくとも活性領域に重なり、そ
の活性領域に届くように第２のコンタクトホールを開口
する工程とを備えることができる（請求項１７）。
【００４１】この構成により、上側から順に接触する部
分が確実に露出するように、ワイングラス型のコンタク
トホールを容易に形成することができる。
【００４２】本発明の半導体装置の製造方法は、活性領
域を形成する工程では、その活性領域を含むトランジス
タと異なるトランジスタに含まれる第２の活性領域を配
線と隣り合うように形成し、コンタクトホールを開口す
る工程では、平面的に見て配線および活性領域に加え
て、第２の活性領域に重なる大きさのコンタクトホール
を、配線、活性領域および第２の活性領域にも届くよう
に開口し、プラグ形成工程では、配線と、活性領域と、
第２の活性領域とを電気的に接続するプラグを形成する
ことができる（請求項１８）。
【００４３】この構成により、従来２つまたは３つのプ
ラグ配線を用いていたものを、１つのプラグ配線で実現
することができる。この結果、プラグ配線の断面積増大
に起因する電気抵抗の低減や、半導体装置の微細化を実
現することができる。
【００４４】
【発明の実施の形態】本発明の実施の形態について図を
用いて説明する。
【００４５】（実施の形態１）図１は本発明の実施の形
態１を示す半導体装置の平面図であり、図２は図１のＩ
Ｉ-ＩＩ線に沿う断面図である。図１において、シリコ
ン基板に活性領域８が設けられており、ゲート電極４が
その活性領域８の上に配置されている。また、ゲート電
極と同じ構造を有する配線（第１層配線）５４がゲート
電極と並行して形成されている。プラグ配線１５は、活
性領域８と第１層配線５４との両方に接触し、活性領域
８と第１層配線５４とを電気的に接続している。また、
プラグ配線１５の上に接して、第２層配線１４が設けら
れている。
【００４６】図２において、シリコン基板１はたとえば
ｐ型シリコンであり、１０Ω・ｃｍの比抵抗のシリコン
ウェハである。ゲート電極４はゲート絶縁膜３の上に配
置され、またゲート電極と同じ断面構造の第１層配線５
４が素子分離絶縁膜２の上に設けられている。
【００４７】素子分離絶縁膜２は、トレンチ分離法を用
いて３００ｎｍのプラズマ酸化膜（ＨＤＰ：High Densi
ty Plasma）を埋め込むことにより形成されている。ゲ
ート酸化膜３は３ｎｍの酸窒化膜（ＳｉＯＮ）を用いる
ことができる。酸化プロセスなどによりゲート酸化膜３
を形成する場合、活性領域上はともかく、素子酸化膜２
の上には非常に薄い酸化層しか形成されない。図２にお
ける素子分離酸化膜２の上のゲート酸化膜３は厚さを誇
張している。ただし、蒸着法でゲート絶縁膜を形成する
場合には、活性領域上だけでなく素子分離酸化膜上にも
明瞭に認識される所定厚さのゲート酸化膜が配置され
る。
【００４８】ゲート電極４は、１００ｎｍのポリシリコ
ンにより形成される。ポリシリコンは、ノンドープトポ
リシリコンを１００ｎｍ堆積後、ｎ導電型領域とｐ導電
型領域とにおいてそれぞれパターニングを行なう。その
後、ｎ導電型領域にはリン（Ｐ+）を１０ｋｅＶの加速
エネルギーおよび５Ｅ１５ｃｍ-2の密度で注入する。ま
たｐ導電型領域にはボロン（Ｂ+）を３ｋｅＶの加速エ
ネルギーおよび５Ｅ１５ｃｍ-2の密度で注入する。この
結果、それぞれの領域のゲート電極を形成する。シリコ
ン基板１には、ｎ-導電型低濃度層のエクステンション
６が設けられている。このエクステンション６は、砒素
を３０ｋｅＶの加速エネルギー、１Ｅ１４ｃｍ-2の密度
および４５°の角度で注入することにより形成されてい
る。ゲート電極４の側面および裾の部分のシリコン基板
表面はサイドウォール内層絶縁膜７で覆われている。こ
のサイドウォール内層絶縁膜は、厚さ１０ｎｍの窒化膜
であり、Ｌ字型に形成される。
【００４９】シリコン基板表面には、エクステンション
に連続してｎ+導電型高濃度層８が設けられている。こ
のｎ+導電型高濃度層８は、砒素を５０ｋｅＶの加速エ
ネルギーおよび５Ｅ１５ｃｍ-2の密度で注入することに
より形成される。これらを覆うように層間絶縁膜９が設
けられている。この層間絶縁膜は、ＨＤＰ酸化膜を７０
０ｎｍ堆積することにより形成される。
【００５０】この層間絶縁膜９にはコンタクトホール１
２が第１層配線５４および活性領域に届くように開口さ
れている。そのコンタクトホール１２を埋めるように、
プラグ配線１５，１５ａが形成されている。プラグ配線
は、ゲート電極と活性領域とを電気的に接続している。
このプラグ配線は、外層を構成するバリアメタル１５ａ
とその内側に形成される内層１５とから形成されてい
る。バリアメタル１５ａは、ＴｉＮ／Ｔｉ＝２０ｎｍ／
２０ｎｍの複合層である。さらに内側にタングステン
（Ｗ）がＣＶＤ（Chemical Vapor Deposition）法によ
り埋め込まれ、タングステンプラグ１５が形成されてい
る。
【００５１】第２層配線１４が、プラグ配線１５，１５
ａの上に電気的に接続して形成されている。この第２層
配線は、厚さ１００ｎｍのタングステン（Ｗ）層１４と
ＴｉＮ／Ｔｉ＝２０ｎｍ／２０ｎｍの積層膜１４ａとで
形成されている。
【００５２】このようにして、活性領域８とゲート電極
４とが広い断面形状のプラグ１５，１５ａで接続される
ことにより、プラグの電気抵抗を低下させることができ
る。さらに、従来のホールピッチで律速されていた箇所
のレイアウトを縮小することが可能となる。
【００５３】次に図３〜図９を用いて、本実施の形態の
半導体装置の製造方法を説明する。図３および図４に示
すように、シリコン基板１にＳＴＩ（Shallow Trench I
solation）法で３００ｎｍのトレンチ分離膜２を形成す
る。次に、ゲート酸化膜、たとえば酸窒化膜（ＳｉＯ
Ｎ）３を３ｎｍ形成する。その上にゲート電極４とし
て、ノンドープトポリシリコンを１００ｎｍ堆積する。
このゲート電極の形成に並行して、ゲート電極と同じ構
造の第１層配線５４を形成する。
【００５４】次いで、ｎ導電型領域が開口するようにレ
ジストをパターニングし、たとえばリン（Ｐ+）を１０
ｋｅＶの加速エネルギーおよび５Ｅ１５ｃｍ-2の密度で
注入する。同様に、ｐ導電型領域も、レジストマスクを
用いて、たとえばボロン（Ｂ +）を３ｋｅＶの加速エネ
ルギーおよび５Ｅ１５ｃｍ-2の密度で注入する。次にレ
ジストを用いて、ドライエッチによりパターニングして
ゲート電極４を形成する。続いて、エクステンションを
形成するｎ-導電型低濃度層６を、たとえば砒素（Ａ
ｓ+）を３０ｋｅＶの加速エネルギー、１Ｅ１４ｃｍ-2
の密度および４５°の角度で注入することにより形成す
る。
【００５５】次に、図５に示すように、サイドウォール
内層絶縁膜７として、窒化膜を１０ｎｍ形成する。続い
てサイドウォール外層スペーサ１７となる酸化膜を８０
ｎｍを堆積してエッチバックすることにより形成する。
次いで、ｎ+導電型高濃度層８を、砒素を５０ｋｅＶの
加速エネルギーおよび５Ｅ１５ｃｍ-2の密度で注入して
形成する。
【００５６】次に、ウエットエッチによりサイドウォー
ル外層スペーサ１７のみを除去する。なお、このときサ
イドウォール内層絶縁膜７の窒化膜はウエットエッチせ
ずにＬ字型に残す。次に、層間絶縁膜９として、ＨＤＰ
酸化膜を１０００ｎｍ堆積し、次いで３００ｎｍＣＭＰ
(Chemical Mechanical Polishing)法により研摩して形
成する。次いで、図６および図７に示すように、０．２
μｍ径のコンタクトホール１２を、レジストマスクを用
いてドライエッチにより開口する。このときゲート電極
４およびｎ+導電型高濃度層８と、層間絶縁膜９とが十
分高いエッチング選択比を有する条件にてエッチングす
る。
【００５７】次いで、図８および図９に示すように、プ
ラグ配線のバリアメタル層１５ａとして、ＴｉＮ／Ｔｉ
をそれぞれ２０ｎｍ／２０ｎｍ形成する。次いで、タン
グステン（Ｗ）を２００ｎｍＣＶＤ法で堆積し、さらに
ＣＭＰ法により研摩し、タングステンプラグ１５を形成
する。
【００５８】この後、第２層配線を、タングステン１０
０ｎｍの上層１４と、ＴｉＮ／Ｔｉ＝２０ｎｍ／２０ｎ
ｍの積層膜の下層１４ａとで堆積し、パターニングする
ことにより形成する。
【００５９】上記のようにして、活性領域８とゲート電
極４が広い断面形状のプラグ配線１５，１５ａで接続さ
れることにより、プラグ配線の抵抗を低減することがで
きる。また従来、コンタクトホールピッチで律速されて
いた箇所のレイアウトを縮小することが可能となる。
【００６０】本実施の形態の構成部分（ａ1）〜（ａ1
0）は、たとえば、次のように変形することができる。
本発明の範囲内にあれば、他の変形例も可能であること
は言うまでもない。 （ａ1） ゲート電極： 本実施の形態では、ゲート電
極４がポリシリコンの場合について述べたが、ドープト
シリコンを用いてもよい。また、ゲート電極の材料とし
て、ＷＳｉ2、ＣｏＳｉ2、またはＮｉＳｉ2のシリサイ
ドと積層構造にしたポリシリサイドを用いてもよい。さ
らに、Ｗ、Ａｌ、Ｒｕ、Ｐｔなどのメタルと積層構造に
したポリメタルを用いることもできるし、Ｗ、Ａｌなど
のメタルそのものを用いることもできる。 （ａ2） 活性領域： ここでは、活性領域８のｎ+導電
型高濃度層にプラグ配線を直接、電気的に接続した。し
かし、活性領域からプラグ配線への電気抵抗を低くする
ために、活性領域の表面層をシリサイド化、ＷＳｉ2や
ＣｏＳｉ2やＮｉＳｉ2で構成することもできる。 （ａ3） プラグ配線： ここでは、プラグ配線１５の
材質がタングステンプラグの場合について説明した。し
かし、プラグ配線は、多結晶シリコン、またはＡｌ、Ｔ
ｉＮ、Ｒｕなどのメタルで形成してもよい。 （ａ4） プラグ配線のバリアメタル： 上記のよう
に、プラグ配線のバリアメタル１５ａをＣＶＤ法で形成
する場合について述べた。しかし、プラグ配線のバリア
メタル１５ａをスパッタ法で形成してもよい。ＣＶＤ法
またはスパッタ法により、プラグ配線のバリアメタル１
５ａをＴｉＮ/Ｔｉの積層膜で形成する場合、Ｔｉ膜厚
およびＴｉＮ膜厚は、それぞれ１〜１００ｎｍであるこ
とが望ましい。 （ａ5） 第２層配線： 上述のように、プラグ配線１
５，１５ａを形成した後、第２層配線１４を形成する場
合について述べた。この場合、コンタクト開口後タング
ステンの成膜をして、そのまま配線を形成してもよい。
また、単にゲート電極４と活性領域８とを接続するだけ
なら、第２層配線１４がなくてもよい。 （ａ6） ゲート電極の上層絶縁膜： ここでは、ゲー
ト電極４がポリシリコンの場合について述べたが、その
上に、酸化膜、窒化膜、またはそれらの積層膜がハード
マスクとして配置されていてもよい。この場合、プラグ
配線を形成する際、エッチング条件を最適化することに
よりプラグ配線をゲート電極４に、容易に電気的に接続
することができる。 （ａ7） 層間絶縁膜： ここでは、層間絶縁膜９とし
て、ゲート電極４および活性領域８を覆うように、直接
ＨＤＰ酸化膜を成膜し、その後コンタクトホールを開口
する場合について説明した。上記以外の方法として、窒
化膜または窒化膜と酸化膜との積層膜を成膜した後、コ
ンタクトホール１２をＳＡＣ（Self AlignContact）方
式でエッチングしても開口してもよい。 （ａ8） 素子分離絶縁膜など： ここでは、素子分離
絶縁膜２や層間絶縁膜９として、ＨＤＰ酸化膜を成膜す
る場合について述べたが、ＦＳＧ（F-Doped Silicate G
lass）膜、ＢＰＳＧ膜、ＰＳＧ膜、ＳｉＯＣ膜、有機
膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＦ膜などを用いても
よい。 （ａ9） サイドウォール内層絶縁膜： 本実施の形態
では、サイドウォール内層絶縁膜７として窒化膜が１０
ｎｍの場合について説明したが、窒化膜は１〜５０ｎｍ
でもよい。また、サイドウォール外層スペーサ１７を除
去時に選択比が大きく取れるようにすれば、サイドウォ
ール絶縁膜７として、酸化膜や、酸化窒化膜と酸化膜と
の積層構造を用いてもよい。 （ａ10） サイドウォール外層スペーサ： 本実施の形
態では、サイドウォール外層スペーサ１７として、酸化
膜の場合について説明したが、サイドウォール外層スペ
ーサ１７の除去時に、エッチング選択比を大きくとるこ
とができれば、ＰＳＧ(Phospho-Silicate Glass)やＢＰ
ＳＧ(Boro-Phospho-Silicate Glass)を用いてもよい。
【００６１】（実施の形態２）図１０は、本発明の実施
の形態２における半導体装置の平面図であり、図１１は
図１０におけるＸＩ-ＸＩ線に沿う断面図である。本実
施の形態は実施の形態１の変形例であり、３個のプラグ
を１つのシェアードコンタクトプラグにまとまた点に特
徴がある。
【００６２】図１０において、２本のゲート電極４，２
４と、これらゲート電極に並行する配線（第１層配線）
５４とが設けられている。右側のゲート電極４を挟むよ
うに活性領域８が配置され、また左側のゲート電極２４
を挟むように活性領域２８が配置されている。プラグ配
線２５は、中央の第１層配線５４およびその両側の活性
領域８，２８の少なくとも３箇所と接触して、これらを
電気的に接続する。また、そのプラグ配線２５の上に第
２層配線２４が配置されている。
【００６３】図１１において、シリコン基板１は、たと
えばｐ導電型シリコンウェハである。このシリコン基板
上に各素子領域を分離する素子分離絶縁膜２が設けられ
ている。この素子分離絶縁膜は、トレンチ分離法を用
い、３００ｎｍのプラズマ酸化膜を埋め込むことにより
形成されている。ゲート電極の下にはゲート酸化膜３が
設けられ、このゲート絶縁膜はたとえば３ｎｍの酸窒化
膜（ＳｉＯＮ）により形成する。ゲート絶縁膜の上のゲ
ート電極４は、１００ｎｍのポリシリコンで形成されて
いる。ゲート電極４の側面およびその裾の部分のシリコ
ン基板を覆うようにサイドウォール内層絶縁膜７が配置
されている。このサイドウォール内層絶縁膜は、窒化膜
１０ｎｍを堆積し、断面形状がＬ字型に形成されてい
る。シリコン基板表面には、低濃度領域のエクステンシ
ョン領域６に連続してｎ+導電型高濃度層８が形成され
ている。このｎ+導電型高濃度層８は、砒素を５０ｋｅ
Ｖの加速エネルギーおよび５Ｅ１５ｃｍ-2の密度で注入
することにより形成される。
【００６４】これらを覆うように、層間絶縁膜９がＨＤ
Ｐ酸化膜を７００ｎｍ堆積することにより形成されてい
る。この層間絶縁膜９にはコンタクトホール２２が開口
されており、第１層配線５４と、その両側の活性領域
８，２８とがコンタクトホール２２を埋めるプラグ２５
により電気的に接続されている。このプラグの外層を形
成するバリアメタル２５ａは、ＴｉＮ／Ｔｉ＝２０ｎｍ
／２０ｎｍの複層構造とする。さらに、上記バリアメタ
ルの内側層２５には、タングステンがＣＶＤ法で埋込ま
れ、タングステンプラグが形成されている。
【００６５】このようにして、第１層配線５４とその両
側の活性領域８，２８とが１つのプラグ２５,２５ａで
電気的に接続されることによりプラグの低抵抗化を達成
することができる。また、ホール間隔の最小寸法により
律速されていた箇所でのレイアウト縮小が可能になる。
さらに従来、ローカル配線で２個または３個のコンタク
トホールを接続していた個所では、このプラグ接続によ
りローカル配線がなくてもよくなる。この場合、第２層
配線でのレイアウトの自由度が増え、厳しいピッチ箇所
で、レイアウト条件の緩和なども可能となる。
【００６６】次に図１２〜図１８を用いて本発明の半導
体装置の製造方法を説明する。図１２および図１３に示
すように、まずシリコン基板１にＳＴＩ(Shallow Trenc
h Isolation)法により、３００ｎｍのトレンチ分離絶縁
膜２を形成する。次に、ゲート絶縁膜３として酸窒化膜
（ＳｉＯＮ）を３ｎｍ形成する。その上に、ゲート電極
４をノンドープト多結晶シリコンを１００ｎｍ堆積し、
ｎ導電型領域にレジストマスクを用いてリン（Ｐ+）を
１０ｋｅＶの加速エネルギーおよび５Ｅ１５ｃｍ-2の密
度で注入する。次に、同様にｐ導電型領域も、レジスト
マスクによりボロン（Ｂ+）を３ｋｅＶの加速エネルギ
ーおよび５Ｅ１５ｃｍ-2の密度で注入する。次いで、レ
ジストマスクを用いてドライエッチによりゲート電極を
形成する。このゲート電極形成の際に、素子分離絶縁膜
２の上に第１層配線５４を、ゲート電極と同じ構造にて
形成する。
【００６７】さらに、エクステンションを形成するｎ-
導電型低濃度層６を、砒素（Ａｓ+）を３０ｋｅＶの加
速エネルギー、１Ｅ１４ｃｍ-2の密度および４５°の角
度により注入して形成する。
【００６８】次に、図１４に示すように、サイドウォー
ル内層絶縁膜となる窒化膜を１０ｎｍ、サイドウォール
外層スペーサとなる酸化膜１７を８０ｎｍ堆積してエッ
チバックすることにより、サイドウォールを形成する。
この後、砒素を５０ｋｅＶの加速エネルギーおよび５Ｅ
１５ｃｍ-2の密度で注入してｎ+導電型高濃度層８を形
成する。
【００６９】次に、図１５および図１６に示すように、
ウエットエッチによりスペーサ酸化膜１７のみを除去す
る。次に、層間絶縁膜９を、ＨＤＰ酸化膜を１０００ｎ
ｍ堆積し、７００ｎｍＣＭＰ研磨することにより形成す
る。また、コンタクトホール２２を、０．２μｍ径でレ
ジストマスクを用いて、まずウエットエッチで開口す
る。このとき第１層配線５４およびｎ+導電型高濃度層
８，２８と、層間絶縁膜９とのエッチング選択比が十分
高くなる条件でエッチングする。
【００７０】次に、図１７および図１８に示すように、
コンタクトホールの底壁および側壁にバリアメタル２５
ａとして、積層膜ＴｉＮ／Ｔｉを２０ｎｍ／２０ｎｍに
て成膜する。さらにタングステンを２００ｎｍ、ＣＶＤ
法にて堆積した後、ＣＭＰ法を用いて研摩することのよ
りタングステンプラグ２５を形成する。さらに、第２層
配線を、タングステン１００ｎｍの上層１４と、ＴｉＮ
／Ｔｉ＝２０ｎｍ／２０ｎｍの下層１４ａの積層膜とで
堆積して、パターニングして形成する。
【００７１】このようにして、第１層配線５４と、その
両側の活性領域８，２８とをプラグ２５で接続すること
により、プラグの電気抵抗を大幅に下げることが可能と
なる。また、ホール間隔の最小寸法で律速されていた箇
所でのレイアウトを縮小が可能になる。さらに、従来、
第２層配線に含まれるローカル配線を用いてで２個また
は３個のプラグを用いて接続していた個所では、この１
つのプラグ接続により、上記３部分を電気的に接続する
ことが可能となる。さらに、上記第２層配線に含まれる
ローカル配線を設けなくてもよくなる。この結果、上層
配線でのレイアウトの自由度が増え、非常に狭いピッチ
箇所でのレイアウト緩和なども可能になる。
【００７２】本実施の形態の構成部分（ｂ1）〜（ｂ1
0）は、たとえば、次のように変形することができる。
本発明の範囲内にあれば、他の変形例も可能であること
は言うまでもない。 （ｂ1） ゲート電極： 本実施の形態では、ゲート電
極４がポリシリコンの場合について述べたが、ドープト
シリコンを用いてもよい。また、ゲート電極の材料とし
て、ＷＳｉ2、ＣｏＳｉ2、またはＮｉＳｉ2のシリサイ
ドと積層構造にしたポリシリサイドを用いてもよい。さ
らに、Ｗ、Ａｌ、Ｒｕ、Ｐｔなどのメタルと積層構造に
したポリメタルを用いることもできるし、Ｗ、Ａｌなど
のメタルそのものを用いることもできる。 （ｂ2） 活性領域： ここでは、活性領域８のｎ+導電
型高濃度層にプラグ配線を直接、電気的に接続した。し
かし、活性領域からプラグ配線への電気抵抗を低くする
ために、活性領域の表面層をシリサイド化、ＷＳｉ2や
ＣｏＳｉ2やＮｉＳｉ2で構成することもできる。 （ｂ3） プラグ配線： ここでは、プラグ配線１５の
材質がタングステンプラグの場合について説明した。し
かし、プラグ配線は、多結晶シリコン、またはＡｌ、Ｔ
ｉＮ、Ｒｕなどのメタルで形成してもよい。 （ｂ4） プラグ配線のバリアメタル： ここでは、プ
ラグ配線のバリアメタル１５ａをＣＶＤ法で形成する場
合について述べた。しかし、プラグ配線のバリアメタル
１５ａをスパッタ法で形成してもよい。ＣＶＤ法または
スパッタ法により、プラグ配線のバリアメタル１５ａを
ＴｉＮ/Ｔｉの積層膜で形成する場合、Ｔｉ膜厚および
ＴｉＮ膜厚は、それぞれ１〜１００ｎｍであることが望
ましい。 （ｂ5） 第２層配線： 上記のように、プラグ配線１
５，１５ａを形成した後、第２層配線１１４を形成する
場合について述べた。この場合、コンタクト開口後タン
グステンの成膜をして、そのまま配線を形成してもよ
い。また、単にゲート電極４と活性領域８とを接続する
だけなら、第２層配線１４がなくてもよい。 （ｂ6） ゲート電極の絶縁膜： ここでは、ゲート電
極４がポリシリコンの場合について述べたが、その上
に、酸化膜、窒化膜、またはそれらの積層膜がハードマ
スクとして配置されていてもよい。この場合、プラグ配
線を形成する際、エッチング条件を最適化することによ
りプラグ配線をゲート電極４に、容易に電気的に接続す
ることができる。 （ｂ7） 層間絶縁膜： ここでは、層間絶縁膜９とし
て、ゲート電極４および活性領域８を覆うように、直接
ＨＤＰ酸化膜を成膜し、その後コンタクトホールを開口
する場合について説明した。上記以外の方法として、窒
化膜または窒化膜と酸化膜との積層膜を成膜した後、コ
ンタクトホール１２をＳＡＣ（Self AlignContact）方
式でエッチングしても開口してもよい。 （ｂ8） 素子分離絶縁膜など： ここでは、素子分離
絶縁膜２や層間絶縁膜９として、ＨＤＰ酸化膜を成膜す
る場合について述べたが、ＦＳＧ（F-Doped Silicate G
lass）膜、ＢＰＳＧ膜、ＰＳＧ膜、ＳｉＯＣ膜、有機
膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＦ膜などを用いても
よい。 （ｂ9） サイドウォール内層絶縁膜： ここでは、サ
イドウォール内層絶縁膜７として窒化膜が１０ｎｍの場
合について説明したが、窒化膜は１〜３０ｎｍでもよ
い。また、サイドウォール外層スペーサ１７を除去時に
選択比が大きく取れるようにすれば、サイドウォール内
層絶縁膜７として、酸化膜や、酸化窒化膜と酸化膜との
積層構造を用いてもよい。 （ｂ10） サイドウォール外層スペーサ： ここでは、
サイドウォール外層スペーサ１７として、酸化膜の場合
について説明したが、サイドウォール外層スペーサ１７
の除去時に、選択比を大きくとることができれば、ＰＳ
Ｇ(Phospho-Silicate Glass)やＢＰＳＧ(Boro-Phospho-
Silicate Glass)を用いてもよい。
【００７３】（実施の形態３）図１９は、本発明の実施
の形態３における半導体装置の平面図であり、図２０
は、図１９のＸＸ-ＸＸ線に沿う断面図である。本実施
の形態３は実施の形態１の変形例であり、Ｌ字型のサイ
ドウォール内層絶縁膜の代わりにＩ字型のサイドウォー
ル内層絶縁膜を適用している点に特徴がある。
【００７４】図１９において、シリコン基板上に活性領
域８が設けられ、その活性領域に挟まれるように位置す
るゲート電極４と、そのゲート電極と並行する第１層配
線５４とが設けられている。第１層配線５４および活性
領域８と電気的に接続するプラグ１５の上に第２層配線
１４が配置される。
【００７５】図２０において、シリコン基板１はたとえ
ばｐ型シリコンウェハであり、そのシリコンウェハに設
けられた各素子領域を分離するように素子分離絶縁膜２
が設けられている。素子分離絶縁膜２は、トレンチ分離
法を用いて３００ｎｍのプラズマ酸化膜が埋込まれて形
成されている。ゲート電極４の下には、たとえば３ｎｍ
の酸窒化膜（ＳｉＯＮ）からなるゲート絶縁膜３が設け
られている。ゲート電極４は、１００ｎｍのポリシリコ
ンで形成され、その側面がＩ型のサイドウォール内層絶
縁膜７で覆われている。サイドウォール内層絶縁膜７
は、窒化膜１０ｎｍを堆積後、エッチバックによりＩ字
型に形成されている。
【００７６】シリコン基板上には、エクステンションが
形成されるｎ-導電型低濃度層６が設けられている。こ
のｎ-導電型低濃度層６は、砒素を３０ｋｅＶの加速エ
ネルギー、１Ｅ１４ｃｍ-2の密度および４５°の角度で
注入することにより形成されている。上記のエクステン
ションに連続するように、ｎ+導電型高濃度層８が形成
されている。ｎ+導電型高濃度層８は、砒素を５０ｋｅ
Ｖの加速エネルギーおよび５Ｅ１５ｃｍ-2の密度で注入
することにより形成されている。これらを覆うように層
間絶縁膜９が形成されている。層間絶縁膜９は、ＨＤＰ
酸化膜を７００ｎｍ堆積することにより形成されてい
る。
【００７７】この層間絶縁膜９にはコンタクトホール１
２が開口され、そのコンタクトホールを埋めるようにプ
ラグ１５，１５ａが形成されている。プラグ１５，１５
ａは、第１層配線５４と活性領域８とを電気的に接続し
ている。プラグの外層をなすバリアメタル１５ａは、Ｔ
ｉＮ／Ｔｉ＝２０ｎｍ／２０ｎｍの複層膜から構成され
る。その内層のプラグ本体１５は、タングステンがＣＶ
Ｄ法で埋込まれ、タングステンプラグが形成されてい
る。プラグ１５，１５ａに電気的に接続するように、第
２層配線１４，１４ａが設けられている。第２層配線
は、タングステン１００ｎｍの上層１４と、ＴｉＮ／Ｔ
ｉ＝２０ｎｍ／２０ｎｍの下層１４ａとの積層膜で形成
されている。
【００７８】次に図２１〜図２７を用いて本実施の形態
における半導体装置の製造方法を説明する。
【００７９】図２１および図２２に示すように、シリコ
ン基板１にＳＴＩ法で、３００ｎｍのトレンチ分離絶縁
膜２を形成する。次に、ゲート絶縁膜として、酸窒化膜
（ＳｉＯＮ）３を３ｎｍ成膜した後、ゲート電極４およ
び第１層配線５４を形成する。この場合、ノンドープト
ポリシリコンを１００ｎｍ堆積し、ｎ導電型領域にレジ
ストマスクを用いて、たとえばリン（Ｐ+）を１０ｋｅ
Ｖの加速エネルギーおよび５Ｅ１５ｃｍ-2の密度で注入
する。同様にｐ導電型領域にもレジストマスクを用い
て、たとえばボロン（Ｂ+）を３ｋｅＶの加速エネルギ
ーおよび５Ｅ１５ｃｍ-2の密度で注入する。さらに、レ
ジストマスクでドライエッチして導電層部分を仕上げ
る。この後、サイドウォール内層絶縁膜７として、窒化
膜１０ｎｍを成膜し、エッチバックすることにより上記
導電層の側面にＩ型形状に形成する。続いて、エクステ
ンションが形成されるｎ-導電型低濃度層６を、砒素
（Ａｓ+）を３０ｋｅＶの加速エネルギー、１Ｅ１４ｃ
ｍ-2の密度および４５°の角度で注入して形成する。
【００８０】次に、図２３に示すように、サイドウォー
ル外層スペーサ１７を、ＢＰＳＧを８０ｎｍ堆積してエ
ッチバックすることにより形成する。さらにｎ+導電型
高濃度層８を、砒素を５０ｋｅＶの加速エネルギーおよ
び５Ｅ１５ｃｍ-2の密度で注入して形成する。
【００８１】次に、気相フッ酸法によりサイドウォール
外層スペーサのＢＰＳＧ酸化膜１７のみを除去する。な
お、このときサイドウォール内層絶縁膜の窒化膜７がエ
ッチングされないようにＩ字型に残す。次に層間絶縁膜
９として、ＨＤＰ酸化膜を１０００ｎｍ堆積して、３０
０ｎｍＣＭＰ研磨することにより形成する。次いで、図
２４および図２５に示すように、コンタクトホール１２
を、０．２μｍ径でレジストマスクを用いてドライエッ
チして開口する。このとき、ゲート電極と同様の構造を
有する第１層配線５４およびｎ+導電型高濃度層８と、
層間絶縁膜９とが十分高いエッチング選択比となる条件
でエッチングする。
【００８２】次に、図２６および図２７に示すように、
コンタクトホール１２を埋めるようにプラグを形成す
る。プラグのバリアメタル１５ａは、ＴｉＮ／Ｔｉの２
層膜を、厚さ２０ｎｍ／２０ｎｍで形成される。さら
に、その内側にタングステンを２００ｎｍの厚さＣＶＤ
法で堆積して、次いでＣＭＰ法を用いて研摩することに
よりタングステンプラグ１５を形成する。さらに、第２
層配線１４を、タングステン１００ｎｍの上層１４と、
ＴｉＮ／Ｔｉ＝２０ｎｍ／２０ｎｍの下層１４ａとの積
層膜を形成し、配線にパターニングする。
【００８３】このようにして、活性領域８と第１層配線
５４とがプラグで接続されることにより、プラグの抵抗
が低減でき、また従来、コンタクトホールピッチで律速
していた箇所のレイアウト縮小が可能となる。
【００８４】また、Ｉ字型のサイドウォール内層絶縁膜
を適用することによりＬ字型のサイドウォール内層絶縁
膜よりも、基板の活性領域に接続する微細なコンタクト
ホールの底面の接触面積を確保することができる。この
結果、コンタクト抵抗の低抵抗化が可能となる。さらに
トランジスタも、ゲートオーバーラップ容量を低減で
き、回路のさらなる高速化が可能である。
【００８５】本実施の形態の構成部分（ｃ1）〜（ｃ1
0）は、たとえば、次のように変形することができる。
本発明の範囲内にあれば、他の変形例も可能であること
は言うまでもない。 （ｃ1） ゲート電極： 本実施の形態では、ゲート電
極４がポリシリコンの場合について述べたが、ドープト
シリコンを用いてもよい。また、ゲート電極の材料とし
て、ＷＳｉ2、ＣｏＳｉ2、またはＮｉＳｉ2のシリサイ
ドと積層構造にしたポリシリサイドを用いてもよい。さ
らに、Ｗ、Ａｌ、Ｒｕ、Ｐｔなどのメタルと積層構造に
したポリメタルを用いることもできるし、Ｗ、Ａｌなど
のメタルそのものを用いることもできる。 （ｃ2） 活性領域： ここでは、活性領域８のｎ+導電
型高濃度層にプラグ配線を直接、電気的に接続した。し
かし、活性領域からプラグ配線への電気抵抗を低くする
ために、活性領域の表面層をシリサイド化、ＷＳｉ2や
ＣｏＳｉ2やＮｉＳｉ2で構成することもできる。 （ｃ3） プラグ配線： ここでは、プラグ配線１５の
材質がタングステンプラグの場合について説明した。し
かし、プラグ配線は、多結晶シリコン、またはＡｌ、Ｔ
ｉＮ、Ｒｕなどのメタルで形成してもよい。 （ｃ4） プラグ配線のバリアメタル： ここでは、プ
ラグ配線のバリアメタル１５ａをＣＶＤ法で形成する場
合について述べた。しかし、プラグ配線のバリアメタル
１５ａをスパッタ法で形成してもよい。ＣＶＤ法または
スパッタ法により、プラグ配線のバリアメタル１５ａを
ＴｉＮ/Ｔｉの積層膜で形成する場合、Ｔｉ膜厚および
ＴｉＮ膜厚は、それぞれ１〜１００ｎｍであることが望
ましい。 （ｃ5） 第２層配線： ここでは、プラグ配線１５，
１５ａを形成した後、第２層配線１１４を形成する場合
について述べた。この場合、コンタクト開口後タングス
テンの成膜をして、そのまま配線を形成してもよい。ま
た、単にゲート電極４と活性領域８とを接続するだけな
ら、第２層配線１４がなくてもよい。 （ｃ6） ゲート電極の絶縁膜： ここでは、ゲート電
極４がポリシリコンの場合について述べたが、その上
に、酸化膜、窒化膜、またはそれらの積層膜がハードマ
スクとして配置されていてもよい。この場合、プラグ配
線を形成する際、エッチング条件を最適化することによ
りプラグ配線をゲート電極４に、容易に電気的に接続す
ることができる。 （ｃ7） 層間絶縁膜： ここでは、層間絶縁膜９とし
て、ゲート電極４および活性領域８を覆うように、直接
ＨＤＰ酸化膜を成膜し、その後コンタクトホールを開口
する場合について説明した。上記以外の方法として、窒
化膜または窒化膜と酸化膜との積層膜を成膜した後、コ
ンタクトホール１２をＳＡＣ（Self AlignContact）方
式でエッチングしても開口してもよい。 （ｃ8） 素子分離絶縁膜など： ここでは、素子分離
絶縁膜２や層間絶縁膜９として、ＨＤＰ酸化膜を成膜す
る場合について述べたが、ＦＳＧ（F-Doped Silicate G
lass）膜、ＢＰＳＧ膜、ＰＳＧ膜、ＳｉＯＣ膜、有機
膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＦ膜などを用いても
よい。 （ｃ9） サイドウォール内層絶縁膜： ここでは、サ
イドウォール内層絶縁膜７として窒化膜が１０ｎｍの場
合について説明したが、窒化膜は１〜５０ｎｍでもよ
い。また、サイドウォール外層スペーサ１７を除去時に
選択比が大きく取れるようにすれば、サイドウォール内
層絶縁膜７として、酸化膜や、酸化窒化膜と酸化膜との
積層構造を用いてもよい。 （ｃ10） サイドウォール外層スペーサ： ここでは、
サイドウォール外層スペーサ１７として、ＢＰＳＧの場
合について説明したが、サイドウォール外層スペーサ１
７の除去時に、選択比を大きくとることができれば、Ｐ
ＳＧ、ＮＳＧ、ＰＴＥＯＳ、ＢＰＴＥＯＳ、ＴＥＯＳな
どの絶縁膜を用いてもよい。
【００８６】（実施の形態４）図２８は、本発明の実施
の形態４における半導体装置の平面図である。また、図
２９は、図２８におけるＸＸＩＸ-ＸＸＩＸ線に沿う断
面図である。本実施の形態は実施の形態１の変形例であ
り、コンタクトホール開口時に、デュアルダマシン（Du
al Damascene）の製造フローを用いる点に特徴がある。
【００８７】図２８において、シリコン基板上に活性領
域８が設けられ、その活性領域に挟まれるようにゲート
電極４が設けられている。また、ゲート電極と並行して
第１層配線５４が設けられている。プラグ１５が、２つ
のコンタクトホール１２，３２を埋めるように、第１層
配線５４と活性領域８とに電気的に接続している。２つ
のコンタクトホール１２，３２のうち、一方は配線溝と
呼ぶほうが適当なので、配線溝３２と呼ぶこともある。
このコンタクトホール１２と、配線溝３２とは、どちら
を先に開口してもよい。
【００８８】図２９において、シリコン基板１はｐ型シ
リコンウェハであり、シリコン基板１に形成された各素
子領域を分離するように素子分離絶縁膜２が設けられて
いる。素子分離絶縁膜２として、トレンチ分離法を用い
て３００ｎｍのプラズマ酸化膜が埋め込まれて形成され
ている。ゲート絶縁膜３として、３ｎｍの酸窒化膜（Ｓ
ｉＯＮ）が形成され、その上にゲート電極４が設けられ
ている。ゲート電極としては、１００ｎｍのポリシリコ
ンが形成されている。エクステンションが形成されるｎ
-導電型低濃度層６が、砒素（Ａｓ）を３０ｋｅＶの加
速エネルギー、１Ｅ１４ｃｍ-2の密度および４５°の角
度で注入することにより形成されている。
【００８９】ゲート電極４が形成され工程に並行して、
素子分離絶縁膜２の上にゲート電極と同じ構造の第１層
配線５４が形成される。したがって、第１層配線５４の
側面にも、次に説明するように、ゲート電極と同じサイ
ドウォール絶縁膜が形成される。
【００９０】ゲート電極の側面にはサイドウォール内層
絶縁膜７が設けられ、窒化膜１０ｎｍを堆積した後、断
面形状がＬ字形に形成されている。エクステンションに
連続するｎ+導電型高濃度層が、砒素を５０ｋｅＶの加
速エネルギーおよび５Ｅ１５ｃｍ-2の密度で注入するこ
とにより形成されている。これらを覆うように層間絶縁
膜９が、ＨＤＰ酸化膜を７００ｎｍ堆積することにより
形成されている。
【００９１】この層間絶縁膜９には２つのコンタクトホ
ール１２，３２または、１つのコンタクトホール１２
と、配線溝３２とが開口され、これらを埋め込むよう
に、プラグ１５が形成されている。このプラグ１５によ
り、ゲート電極と同じ構造の第１層配線５４と活性領域
８とが電気的に接続されている。このプラグのバリアメ
タル１５ａとして、ＣＶＤ法によりＴａＮ／Ｔａ＝２０
ｎｍ／２０ｎｍが形成されている。このバリアメタルの
内層に銅（Ｃｕ）が、めっき法で埋め込まれ、Ｃｕデュ
アルダマシンが形成されている。
【００９２】このようにして、活性領域８と第１層配線
５４とが、Ｃｕデュアルダマシンのプラグ１５で接続さ
れることにより、プラグの電気抵抗を低減することがで
きる。また、従来、ホールピッチで律速されていた箇所
のレイアウト縮小が可能となる。
【００９３】次に、図３０〜図３３を用いて本発明の半
導体装置の製造方法を説明する。まず、シリコン基板１
にＳＴＩ法により、３００ｎｍトレンチ分離絶縁膜２を
形成する。次に、ゲート絶縁膜として、酸窒化膜（Ｓｉ
ＯＮ）３を３ｎｍ成膜する。ゲート絶縁膜の上にゲート
電極４を形成するために、ノンドープトポリシリコンを
１００ｎｍ堆積する。ｎ導電型領域には、レジストマス
クを用いて、リン（Ｐ+）を１０ｋｅＶの加速エネルギ
ーおよび５Ｅ１５ｃｍ-2の密度で注入する。また、同様
にｐ導電型領域もレジストマスクを用いて、ボロン（Ｂ
+）を３ｋｅＶの加速エネルギーおよび５Ｅ１５ｃｍ-2
の密度で注入する。この後、レジストマスクを用いてド
ライエッチすることによりゲート電極４および第１層配
線を形成する。さらに、エクステンションが形成される
ｎ-導電型低濃度層６を、砒素（Ａｓ+）を３０ｋｅＶの
加速エネルギー、１Ｅ１４ｃｍ-2の密度および４５°の
角度にて形成する。
【００９４】このゲート電極形成の処理工程に並行し
て、素子分離絶縁膜２の上にゲート電極と同じ構造を有
する第１層配線５４が形成される。この第１層配線５４
の側面には、次に説明するように、サイドウォール内層
絶縁膜やサイドウォール外層スペーサが形成され、不純
物注入後サイドウォール外層スペーサは除去される。
【００９５】ｎ-導電型低濃度層６の形成に引き続い
て、ゲート電極の側面およびその裾のシリコン基板上を
覆うように、サイドウォール内層絶縁膜として窒化膜７
を１０ｎｍ形成する。次いで、サイドウォール外層スペ
ーサを、酸化膜１７を８０ｎｍ堆積してエッチバックす
ることにより形成する。これらサイドウォール内層絶縁
膜およびサイドウォール外層スペーサをマスクにして、
ｎ+導電型高濃度層８を、砒素を５０ｋｅＶの加速エネ
ルギーおよび５Ｅ１５ｃｍ-2の密度で注入して形成す
る。
【００９６】次に、図３１に示すように、層間絶縁膜９
を、ＨＤＰ酸化膜を１０００ｎｍ堆積して、３００ｎｍ
ＣＭＰ研磨することにより形成する。次いで、第１のコ
ンタクトホール１２を、レジストマスクを用いて、ドラ
イエッチして０．２μｍ径のホールを開口する（図３
０、図３１）。この第１のコンタクトホールは活性領域
８に届くように開口される。このとき、ｎ+導電型高濃
度層８と、層間絶縁膜９とは十分高いエッチング選択比
を有する条件でエッチングする。
【００９７】次に、図３２および図３３に示すように、
レジストマスクを用いて、第２のコンタクトホールであ
るトレンチ３２をドライエッチにより形成する。この第
２のコンタクトホールは第１層配線５４に届くように開
口される。このとき、ｎ+導電型高濃度層８および第１
層配線５４と、層間絶縁膜９とは十分高いエッチング選
択比のある条件でエッチングする。
【００９８】次に、図２９に示すように、プラグのバリ
アメタル１５ａを、ＴａＮ／Ｔａを２０ｎｍ／２０ｎｍ
の厚みにＣＶＤ法により成膜する。さらに、バリアメタ
ルの内側に銅を４００ｎｍの厚みにめっき法により堆積
し、さらにＣＭＰ法により研摩してＣｕデュアルダマシ
ン１５を形成する。
【００９９】このようにして、活性領域８と第１層配線
５４とがＣｕデュアルダマシンのプラグ１５，１５ａで
電気的に接続されることにより、プラグの電気抵抗を低
減することができる。また、従来、ホールピッチで律速
されていた箇所のレイアウト縮小が可能となる。
【０１００】本実施の形態の構成部分（ｄ1）〜（ｄ1
0）は、たとえば、次のように変形することができる。
本発明の範囲内にあれば、他の変形例も可能であること
は言うまでもない。 （ｄ1） ゲート電極： 本実施の形態では、ゲート電
極４がポリシリコンの場合について述べたが、ドープト
シリコンを用いてもよい。また、ゲート電極の材料とし
て、ＷＳｉ2、ＣｏＳｉ2、またはＮｉＳｉ2のシリサイ
ドと積層構造にしたポリシリサイドを用いてもよい。さ
らに、Ｗ、Ａｌ、Ｒｕ、Ｐｔなどのメタルと積層構造に
したポリメタルを用いることもできるし、Ｗ、Ａｌなど
のメタルそのものを用いることもできる。 （ｄ2） 活性領域： ここでは、活性領域８のｎ+導電
型高濃度層にプラグ配線を直接、電気的に接続した。し
かし、活性領域からプラグ配線への電気抵抗を低くする
ために、活性領域の表面層をシリサイド化、ＷＳｉ2や
ＣｏＳｉ2やＮｉＳｉ2で構成することもできる。 （ｄ3） プラグ配線： 上記のように、プラグ配線が
Ｃｕの場合について述べたが、このほかに、多結晶シリ
コンやＡｌ、ＴｉＮ、Ｒｕなどのメタルを用いることが
できる。 （ｄ4） プラグ配線のバリアメタル： 上記に、プラ
グ配線のバリアメタルがＣＶＤ法により形成された場合
について述べたが、スパッタ法で形成してもよい。また
ＴａやＴａＮを膜厚１〜１００ｎｍに形成してもよい。
また、バリアメタルの材質として、Ｔａ、ＴａＮ、Ｗ
Ｎ、ＷＳｉＮ、Ｔｉ、ＴｉＮや、それらの積層膜を用い
てもよい。 （ｄ5） 第２層配線： ここでは、プラグ配線１５，
１５ａを形成した後、第２層配線１４を形成する場合に
ついて述べた。この場合、コンタクト開口後タングステ
ンの成膜をして、そのまま配線を形成してもよい。ま
た、単にゲート電極４と活性領域８とを接続するだけな
ら、第２層配線１４がなくてもよい。 （ｄ6） ゲート電極の上層絶縁膜： ここでは、ゲー
ト電極４がポリシリコンの場合について述べたが、その
上に、酸化膜、窒化膜、またはそれらの積層膜がハード
マスクとして配置されていてもよい。この場合、プラグ
配線を形成する際、エッチング条件を最適化することに
よりプラグ配線をゲート電極４に、容易に電気的に接続
することができる。 （ｄ7） 層間絶縁膜： ここでは、層間絶縁膜９とし
て、ゲート電極４および活性領域８を覆うように、直接
ＨＤＰ酸化膜を成膜し、その後コンタクトホールを開口
する場合について説明した。上記以外の方法として、窒
化膜または窒化膜と酸化膜との積層膜を成膜した後、コ
ンタクトホール１２をＳＡＣ（Self AlignContact）方
式でエッチングしても開口してもよい。 （ｄ8） 素子分離絶縁膜など： ここでは、素子分離
絶縁膜２や層間絶縁膜９として、ＨＤＰ酸化膜を成膜す
る場合について述べたが、ＦＳＧ（F-Doped Silicate G
lass）膜、ＢＰＳＧ膜、ＰＳＧ膜、ＳｉＯＣ膜、有機
膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＦ膜などを用いても
よい。 （ｄ9） サイドウォール内層絶縁膜： ここでは、サ
イドウォール絶縁膜７として窒化膜が１０ｎｍの場合に
ついて説明したが、窒化膜は１〜５０ｎｍでもよい。ま
た、サイドウォール外層スペーサ１７を除去時に選択比
が大きく取れるようにすれば、サイドウォール絶縁膜７
として、酸化膜や、酸化窒化膜と酸化膜との積層構造を
用いてもよい。 （ｄ10） サイドウォール外層スペーサ： ここでは、
サイドウォール外層スペーサ１７として、酸化膜の場合
について説明したが、サイドウォール外層スペーサ１７
の除去時に、選択比を大きくとることができれば、ＰＳ
Ｇ(Phospho-Silicate Glass)やＢＰＳＧ(Boro-Phospho-
Silicate Glass)を用いてもよい。
【０１０１】（実施の形態５）図３４は、本発明の実施
の形態５における半導体装置の平面図であり、図３５
は、図３４のＸＸＸＶ-ＸＸＸＶ線に沿う断面図であ
る。本実施の形態は実施の形態１の変形例であり、コン
タクトホールの開口方法としてウエットエッチングとド
ライエッチングとを組み合わせて用いている点に特徴が
ある。
【０１０２】図３４において、シリコン基板上に活性領
域８が設けられ、その活性領域に挟まれるようにゲート
電極４が設けられている。また、ゲートと同じ層に第１
層配線５４が設けられている。プラグ１５が、上記エッ
チングによって開口されたコンタクトホール１２を埋め
るように、第１層配線５４と活性領域８とに電気的に接
続している。
【０１０３】図３５において、シリコン基板１はｐ型シ
リコンウェハであり、そのシリコン基板に素子分離絶縁
膜２が設けられている。この素子分離絶縁膜２は、トレ
ンチ分離法を用いて３００ｎｍのプラズマ酸化膜が埋込
まれて形成されている。ゲート酸化膜３は９ｎｍの酸窒
化膜（ＳｉＯＮ）であり、その上にゲート電極４が配置
されている。このゲート電極４は、１００ｎｍのポリシ
リコンにより形成されている。ゲート電極の側面および
その裾の部分のシリコン基板を覆う絶縁膜７は、窒化膜
１０ｎｍを堆積し、Ｌ字形に形成されている。 ゲート
電極４と第１層配線５４とは、同じ断面構造を有してい
る。
【０１０４】トランジスタの活性領域を構成するｎ+導
電型高濃度層８は、砒素を５０ｋｅＶの加速エネルギー
および５Ｅ１５ｃｍ-2の密度で注入することにより形成
されている。これらを覆うように、層間絶縁膜９が、Ｈ
ＤＰ酸化膜を５００ｎｍ堆積することにより形成されて
いる。この層間絶縁膜９には、コンタクトホール１２が
開口されている。このコンタクトホールを埋めるように
形成されたプラグ１５，１５ａにより、ゲート電極と活
性領域とが電気的に接続されている。プラグのバリアメ
タル１５ａは、ＴｉＮ／Ｔｉ＝２０ｎｍ／２０ｎｍの複
層構造によって形成されている。このバリアメタルの内
側に、タングステンがＣＶＤ法で埋込まれ、タングステ
ンプラグ１５が形成されている。このプラグ１５に接す
るように、第２層配線が上層１４ａのタングステン１０
０ｎｍと、下層１４ａのＴｉＮ／Ｔｉ＝２０ｎｍ／２０
ｎｍの積層膜とで形成されている。
【０１０５】このようにして、活性領域８と第１層配線
５４とがプラグ１５，１５ａで電気的に接続されること
により、プラグの電気抵抗を低減することができる。ま
た、従来、コンタクトホールピッチで律速されていた箇
所のレイアウト縮小が可能となる。
【０１０６】次に図３６〜図４２を用いて本発明の半導
体装置の製造方法について説明する。図３６および図３
７に示すように、シリコン基板１にＳＴＩ法により、３
００ｎｍのトレンチ分離２を形成する。次に、ゲート酸
化膜たとえば酸窒化膜（ＳｉＯＮ）３を３ｎｍ成膜す
る。次に、ゲート電極４として、ノンドープトポリシリ
コンを１００ｎｍ堆積し、ｎ導電型領域にレジストマス
クを用いて、リン（Ｐ+）を１０ｋｅＶの加速エネルギ
ーおよび５Ｅ１５ｃｍ-2の密度で注入する。ｐ導電型領
域も同様にレジストマスクを用いてボロン（Ｂ+）を３
ｋｅＶの加速エネルギーおよび５Ｅ１５ｃｍ-2の密度で
注入する。その後、レジストマスクを用いて、ドライエ
ッチによりゲート電極を形成する。このとき、素子分離
絶縁膜上に第１層配線５４も同時に形成されていること
は言うまでもない。
【０１０７】さらに、エクステンションが形成されるｎ
-導電型低濃度層６を、砒素（Ａｓ+）を３０ｋｅＶの加
速エネルギー、１Ｅ１４ｃｍ-2の密度および４５°の角
度で注入することにより形成する。
【０１０８】続いてサイドウォール内層絶縁膜として、
窒化膜７を１０ｎｍ形成し、その上に、サイドウォール
外層スペーサとなる酸化膜１７を８０ｎｍ堆積してエッ
チバックすることにより形成する。さらにｎ+導電型高
濃度層８を、砒素を５０ｋｅＶの加速エネルギーおよび
５Ｅ１５ｃｍ-2の密度で注入することにより形成する。
次に、図３８および図３９に示すように、ウエットエッ
チにより酸化膜１７のみを除去する。
【０１０９】次いで、層間絶縁膜９を、ＨＤＰ酸化膜を
１０００ｎｍ堆積して、５００ｎｍＣＭＰ研磨すること
により形成する。またコンタクトホール５２を、０．２
μｍ径でレジストマスク３７を用いて、まずウエットエ
ッチにて開口する。ウェットエッチではレジストマスク
３７の開口部３７ａから薬液が侵入し、層間絶縁膜９を
図３９に示す断面形状に開口する。このとき第１層配線
５４と層間絶縁膜９とは十分高いエッチング選択比があ
る条件でエッチングする。
【０１１０】次に、先のレジストマスク３７をそのまま
用いて、コンタクトホールを掘り下げるように、ドライ
エッチによりコンタクトホール５２を完成する（図４
０）。このとき、第１層配線５４およびｎ+導電型高濃
度層８と、層間絶縁膜９とは十分高いエッチング選択比
のある条件でエッチングする。
【０１１１】次に、図４１および図４２に示すように、
コンタクトホール５２を埋め込むようにプラグ配線１５
を成膜する。このプラグ配線のバリアメタルは、ＴｉＮ
／Ｔｉ＝２０ｎｍ／２０ｎｍの複層膜１５ａにより構成
する。このバリアメタルの内側にさらにタングステンを
２００ｎｍ、ＣＶＤ法で堆積して、ＣＭＰを用いてタン
グステンプラグ１５を形成する。さらに第２層配線を、
上層１４のタングステン１００ｎｍと、下層１４ａのＴ
ｉＮ／Ｔｉ＝２０ｎｍ／２０ｎｍの積層膜とを堆積し、
パターニングする。
【０１１２】このようにして、活性領域８と第１層配線
５４とがプラグ配線１５で接続されることにより、プラ
グの電気抵抗を低減することができる。また、従来、コ
ンタクトホールピッチで律速されていた箇所のレイアウ
ト縮小が可能となる。
【０１１３】本実施の形態の構成部分（ｅ1）〜（ｅ1
0）は、たとえば、次のように変形することができる。
本発明の範囲内にあれば、他の変形例も可能であること
は言うまでもない。 （ｅ1） ゲート電極： 本実施の形態では、ゲート電
極４がポリシリコンの場合について述べたが、ドープト
シリコンを用いてもよい。また、ゲート電極の材料とし
て、ＷＳｉ2、ＣｏＳｉ2、またはＮｉＳｉ2のシリサイ
ドと積層構造にしたポリシリサイドを用いてもよい。さ
らに、Ｗ、Ａｌ、Ｒｕ、Ｐｔなどのメタルと積層構造に
したポリメタルを用いることもできるし、Ｗ、Ａｌなど
のメタルそのものを用いることもできる。 （ｅ2） 活性領域： ここでは、活性領域８のｎ+導電
型高濃度層にプラグ配線を直接、電気的に接続した。し
かし、活性領域からプラグ配線への電気抵抗を低くする
ために、活性領域の表面層をシリサイド化、ＷＳｉ2や
ＣｏＳｉ2やＮｉＳｉ2で構成することもできる。 （ｅ3） プラグ配線： ここでは、プラグ配線１５の
材質がタングステンプラグの場合について説明した。し
かし、プラグ配線は、多結晶シリコン、またはＡｌ、Ｔ
ｉＮ、Ｒｕなどのメタルで形成してもよい。 （ｅ4） プラグ配線のバリアメタル： ここでは、プ
ラグ配線のバリアメタル１５ａをＣＶＤ法で形成する場
合について述べた。しかし、プラグ配線のバリアメタル
１５ａをスパッタ法で形成してもよい。ＣＶＤ法または
スパッタ法により、プラグ配線のバリアメタル１５ａを
ＴｉＮ/Ｔｉの積層膜で形成する場合、Ｔｉ膜厚および
ＴｉＮ膜厚は、それぞれ１〜１００ｎｍであることが望
ましい。 （ｅ5） 第２層配線： ここでは、プラグ配線１５，
１５ａを形成した後、第２層配線１４を形成する場合に
ついて述べた。この場合、コンタクト開口後タングステ
ンの成膜をして、そのまま配線を形成してもよい。ま
た、単にゲート電極４と活性領域８とを接続するだけな
ら、第２層配線１４がなくてもよい。 （ｅ6） ゲート電極の上層絶縁膜： ここでは、ゲー
ト電極４がポリシリコンの場合について述べたが、その
上に、酸化膜、窒化膜、またはそれらの積層膜がハード
マスクとして配置されていてもよい。この場合、プラグ
配線を形成する際、エッチング条件を最適化することに
よりプラグ配線をゲート電極４に、容易に電気的に接続
することができる。 （ｅ7） 層間絶縁膜： ここでは、層間絶縁膜９とし
て、ゲート電極４および活性領域８を覆うように、直接
ＨＤＰ酸化膜を成膜し、その後コンタクトホールを開口
する場合について説明した。上記以外の方法として、窒
化膜または窒化膜と酸化膜との積層膜を成膜した後、コ
ンタクトホール１２をＳＡＣ（Self AlignContact）方
式でエッチングしても開口してもよい。 （ｅ8） 素子分離絶縁膜など： ここでは、素子分離
絶縁膜２や層間絶縁膜９として、ＨＤＰ酸化膜を成膜す
る場合について述べたが、ＦＳＧ（F-Doped Silicate G
lass）膜、ＢＰＳＧ膜、ＰＳＧ膜、ＳｉＯＣ膜、有機
膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＦ膜などを用いても
よい。 （ｅ9） サイドウォール内層絶縁膜： ここでは、サ
イドウォール内層絶縁膜７として窒化膜が１０ｎｍの場
合について説明したが、窒化膜は１〜９０ｎｍでもよ
い。また、サイドウォール外層スペーサ１７を除去時に
選択比が大きく取れるようにすれば、サイドウォール内
層絶縁膜７として、酸化膜や、酸化窒化膜と酸化膜との
積層構造を用いてもよい。 （ｅ10） サイドウォール外層スペーサ： ここでは、
サイドウォール外層スペーサ１７として、酸化膜の場合
について説明したが、サイドウォール外層スペーサ１７
の除去時に、選択比を大きくとることができれば、ＰＳ
Ｇ(Phospho-Silicate Glass)やＢＰＳＧ(Boro-Phospho-
Silicate Glass)を用いてもよい。
【０１１４】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態はあくまで例示であって、本発明の範囲はこれら発明
の実施の形態に限定されない。たとえば、本発明の配線
は、活性領域を含むトランジスタ内のゲート電極でなけ
れば、どのような配線であってもよい。すなわち、上記
配線は、前記トランジスタに隣り合うトランジスタのゲ
ート電極であってもよい。上記配線が、素子分離絶縁膜
の上に形成され、その断面形状がゲート電極と同じ配線
であってもよいことは、実施の形態に詳しく説明した通
りである。本発明の範囲は、特許請求の範囲の記載によ
って示され、さらに特許請求の範囲の記載と均等の意味
および範囲内でのすべての変更を含むものである。
【０１１５】
【発明の効果】本発明の半導体装置およびその製造方法
を用いることにより、たとえばＳＲＡＭのメモリセルや
ロジックの周辺回路部の平面サイズを微細化することが
できる。また、プラグ配線を含めた配線の電気抵抗を大
幅に減らすことができる。さらに、層間絶縁膜上におけ
る配線のレイアウトの自由度を拡大することが可能とな
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
平面図である。
【図２】 図１のＩＩ-ＩＩ線に沿う断面図である。
【図３】 図１の半導体装置の製造において、ゲート電
極を形成して低濃度不純物層を形成した段階の平面図で
ある。
【図４】 図３のＩＶ-ＩＶ線に沿う断面図である。
【図５】 サイドウォール絶縁膜をマスクに用いて高濃
度不純物層を形成した段階の断面図である。
【図６】 層間絶縁膜にコンタクトホールを開口した段
階の平面図である。
【図７】 図６のＶＩＩ-ＶＩＩ線に沿う断面図であ
る。
【図８】 コンタクトホール内にプラグ用の導電層を形
成した段階の平面図である。
【図９】 図８のＩＸ-ＩＸ線に沿う断面図である。
【図１０】 本発明の実施の形態２における半導体装置
の平面図である。
【図１１】 図１０のＸＩ-ＸＩ線に沿う断面図であ
る。
【図１２】 図１０の半導体装置の製造において、ゲー
ト電極を形成して低濃度不純物層を形成した段階の平面
図である。
【図１３】 図１２のＸＩＩＩ-ＸＩＩＩ線に沿う断面
図である。
【図１４】 サイドウォール絶縁膜をマスクに用いて高
濃度不純物層を形成した段階の断面図である。
【図１５】 層間絶縁膜にコンタクトホールを開口した
段階の平面図である。
【図１６】 図１５のＸＶＩ-ＸＶＩＩ線に沿う断面図
である。
【図１７】 コンタクトホール内にプラグ用の導電層を
形成した段階の平面図である。
【図１８】 図１７のＸＶＩＩＩ-ＸＶＩＩＩ線に沿う
断面図である。
【図１９】 本発明の実施の形態３における半導体装置
の平面図である。
【図２０】 図１９のＸＸ-ＸＸ線に沿う断面図であ
る。
【図２１】 図１９の半導体装置の製造において、ゲー
ト電極を形成して低濃度不純物層を形成した段階の平面
図である。
【図２２】 図２１のＸＸＩＩ-ＸＸＩＩ線に沿う断面
図である。
【図２３】 サイドウォール絶縁膜をマスクに用いて高
濃度不純物層を形成した段階の断面図である。
【図２４】 層間絶縁膜にコンタクトホールを開口した
段階の平面図である。
【図２５】 図２４のＸＸＶ-ＸＸＶ線に沿う断面図で
ある。
【図２６】 コンタクトホール内にプラグ用の導電層を
形成した段階の平面図である。
【図２７】 図２６のＸＸＶＩＩ-ＸＸＶＩＩ線に沿う
断面図である。
【図２８】 本発明の実施の形態４における半導体装置
の平面図である。
【図２９】 図２８のＸＸＩＸ-ＸＸＩＸ線に沿う断面
図である。
【図３０】 図２８の半導体装置の製造において、層間
絶縁膜に第１のコンタクトホールを開口した段階の平面
図である。
【図３１】 図３０のＸＸＸＩ-ＸＸＸＩ線に沿う断面
図である。
【図３２】 図２８の半導体装置の製造において、層間
絶縁膜に第２のコンタクトホールを開口した段階の平面
図である。
【図３３】 図３２のＸＸＸＩＩＩ-ＸＸＸＩＩＩ線に
沿う断面図である。
【図３４】 本発明の実施の形態５における半導体装置
の平面図である。
【図３５】 図３４のＸＸＸＶ-ＸＸＸＶ線に沿う断面
図である。
【図３６】 図３４の半導体装置の製造において、サイ
ドウォール絶縁膜をマスクに用いて高濃度不純物層を形
成した段階の断面図である。
【図３７】 図３６のＸＸＸＶＩＩ-ＸＸＸＶＩＩ線に
沿う断面図である。
【図３８】 図３６の半導体装置の製造において、層間
絶縁膜に第１のコンタクトホールを開口した段階の平面
図である。
【図３９】 図３８のＸＸＸＩＸ-ＸＸＸＩＸ線に沿う
断面図である。
【図４０】 図３６の半導体装置の製造において、層間
絶縁膜に第２のコンタクトホールを開口した段階の平面
図である。
【図４１】 コンタクトホール内にプラグ用の導電層を
形成した段階の平面図である。
【図４２】 図４１のＸＬＩＩ-ＸＬＩＩ線に沿う断面
図である。
【図４３】 従来の半導体装置を示す平面図である。
【図４４】 図４３のＸＬＩＶ-ＸＬＩＶ線に沿う断面
図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート絶
縁膜、４ ゲート電極、６ エクステンション（ｎ-導
電型低濃度層）、７ サイドウォール内層絶縁膜、８
ｎ+導電型高濃度層、９ 層間絶縁膜、１２ コンタク
トホール、１４第２層配線、１４ａ 第２配線層の下
層、１５ プラグ配線、１５ａ バリアメタル、１７
サイドウォール外層スペーサ、２２ コンタクトホー
ル、２４第２配線、２４ａ バリアメタル、２５ プラ
グ配線、２５ａ バリアメタル、２８ ｎ+導電型高濃
度層、３２ 配線溝（トレンチ、コンタクトホール）、
３７ レジストパターン、３７ａ 開口部、５２ コン
タクトホール、５４ 配線（第１層配線）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 27/10 ３８１ Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB14 BB18 BB20 BB21 BB28 DD04 DD07 DD75 EE09 EE17 FF13 FF14 FF22 FF26 FF30 GG14 GG16 HH14 HH16 5F033 HH04 HH07 HH08 HH18 HH19 HH25 HH28 HH33 JJ04 JJ07 JJ08 JJ11 JJ18 JJ19 JJ33 KK01 KK04 KK08 KK19 KK25 KK28 MM02 MM05 MM07 MM08 MM12 MM13 NN06 NN07 NN12 NN39 PP06 PP15 PP27 PP28 QQ08 QQ09 QQ19 QQ31 QQ37 QQ48 RR01 RR04 RR06 RR08 RR11 RR14 RR15 RR21 TT02 TT08 XX03 XX08 5F048 AA01 AB01 AB03 AC01 BB04 BB06 BB07 BB08 BB11 BC06 BF01 BF06 BF07 BF11 BF15 BF16 BG01 BG13 DA24 DA27 DA30 5F083 BS46 GA02 GA09 JA05 JA35 JA38 JA39 JA40 JA53 JA56 JA58 MA02 MA05 MA06 MA16 MA19 NA01 PR05 PR06 PR29 PR37 PR40

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成されたトランジスタに
    含まれる活性領域と、 前記半導体基板の上に形成された配線と、 前記活性領域および前記配線を覆う層間絶縁膜と、 前記層間絶縁膜を貫通して、平面的に見て前記配線と前
    記活性領域との両方に重なる形状を有するプラグ配線と
    を備え、そのプラグ配線が前記配線と前記活性領域とを
    電気的に接続している、半導体装置。
  2. 【請求項２】 前記配線は、前記活性領域を含むトラン
    ジスタの隣りに位置するトランジスタのゲート電極であ
    る、請求項１に記載の半導体装置。
  3. 【請求項３】 前記配線は、前記活性領域を含むトラン
    ジスタが属する素子領域と他の素子領域とを分離する素
    子分離絶縁膜の上に位置する、請求項１に記載の半導体
    装置。
  4. 【請求項４】 前記配線は、前記活性領域を含むトラン
    ジスタのゲート電極と同じ構造を備える、請求項１〜３
    のいずれかに記載の半導体装置。
  5. 【請求項５】 少なくとも前記活性領域の表面はシリサ
    イド層によって構成され、前記プラグ配線と前記活性領
    域とは前記シリサイド層を介して電気的に接続されてい
    る、請求項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記プラグ配線に電気的に接続する第２
    の配線を前記層間絶縁膜の上にさらに備える、請求項１
    〜５のいずれかに記載の半導体装置。
  7. 【請求項７】 前記配線の側面は絶縁層に覆われてお
    り、その絶縁層は、前記配線の横断面において、前記配
    線の側面とその裾部分の前記半導体基板表面とを連続し
    て覆っている、請求項１〜６のいずれかに記載の半導体
    装置。
  8. 【請求項８】 前記配線の側面は絶縁層に覆われてお
    り、その絶縁層は、前記配線の横断面において、前記配
    線の側面だけを覆っている、請求項１〜６のいずれかに
    記載の半導体装置。
  9. 【請求項９】 前記活性領域を含むトランジスタとは別
    の、前記配線の隣りに位置するトランジスタに含まれる
    第２の活性領域を備え、前記プラグ配線は前記配線と前
    記活性領域とに加えて、平面的に見て前記第２の活性領
    域にも重なる形状をもって設けられ、前記配線および前
    記活性領域と、前記第２の活性領域とを電気的に接続し
    ている、請求項１〜８のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記プラグ配線が銅めっきにより形成
    されている、請求項１〜９のいずれかに記載の半導体装
    置。
  11. 【請求項１１】 半導体基板上のゲート絶縁膜の上にゲ
    ート電極を形成する機会に、そのゲート電極と同じ構造
    の配線を形成する工程と、 前記ゲート電極を含むトランジスタの活性領域を形成す
    る工程と、 前記活性領域、前記ゲート電極および前記配線を覆う層
    間絶縁膜を形成する工程と、 前記層間絶縁膜を貫通し、前記配線と前記活性領域とに
    届くように、平面的に見て前記配線と前記活性領域とに
    重なる形状を有するコンタクトホールを開口する工程
    と、 前記コンタクトホールに導電層を埋め込んでプラグ配線
    を形成し、前記配線と前記活性領域とを電気的に接続す
    る工程とを備える、半導体装置の製造方法。
  12. 【請求項１２】 前記ゲート電極と同じ構造の配線を形
    成する工程が、前記活性領域を形成する工程の前に、前
    記ゲート電極の導電層の側面にサイドウォール絶縁膜を
    設ける工程と、前記活性領域を形成した工程の後に、前
    記サイドウォール絶縁膜を除去する工程とを備える、請
    求項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記サイドウォール絶縁膜を形成する
    工程では、前記導電層に接するサイドウォール内層絶縁
    膜と、その外側に設けたサイドウォール外層スペーサと
    を形成し、前記サイドウォール絶縁膜を除去する工程で
    は、前記サイドウォール外層スペーサのみを除去し、前
    記サイドウォール内層絶縁膜を前記配線の一部として残
    す、請求項１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 前記コンタクトホールを開口する工程
    では、第１および第２の２段階のコンタクトホール開口
    工程を備える、請求項１１〜１３のいずれかに記載の半
    導体装置の製造方法。
  15. 【請求項１５】 前記２段階のコンタクトホールを開口
    する工程では、前記活性領域および前記配線の一方を露
    出させるようにコンタクトホールを開口する工程と、前
    記コンタクトホールに連続して、前記配線および前記活
    性領域の他方を露出させるように配線溝を開口する工程
    とを備え、前記プラグ形成工程では、その連続したコン
    タクトホールと配線溝とを埋めるように、導電層を形成
    する、請求項１１〜１４のいずれかに記載の半導体装置
    の製造方法。
  16. 【請求項１６】 前記第１および第２のコンタクトホー
    ルを開口する工程および前記プラグを形成する工程が、
    デュアルダマシン(Dual Damascene)法によって行われ
    る、請求項１５に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記コンタクトホールを開口する工程
    では、平面的に見て少なくとも前記活性領域と前記配線
    とに重なり、前記配線に届くように第１のコンタクトホ
    ールをウェットエッチングにより開口する工程と、前記
    第１のコンタクトホールに連続し、掘り下げるように、
    平面的に見て少なくとも前記活性領域に重なり、その活
    性領域に届くように第２のコンタクトホールを開口する
    工程とを備える、請求項１１〜１４のいずれかに記載の
    半導体装置の製造方法。
  18. 【請求項１８】 前記活性領域を形成する工程では、そ
    の活性領域を含むトランジスタと異なるトランジスタに
    含まれる第２の活性領域を前記配線と隣り合うように形
    成し、前記コンタクトホールを開口する工程では、平面
    的に見て前記配線および前記活性領域に加えて、前記第
    ２の活性領域に重なる大きさのコンタクトホールを、前
    記配線、前記活性領域および前記第２の活性領域にも届
    くように開口し、前記プラグ形成工程では、前記配線
    と、前記活性領域と、前記第２の活性領域とを電気的に
    接続するプラグを形成する、請求項１１〜１３のいずれ
    かに記載の半導体装置の製造方法。
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