JP2003318287A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置のワード線幅縮小に
伴なう制御ゲート材料・層間絶縁膜材料・浮遊ゲート材
料の一括加工の困難から生じるカップリング比の減少を
回避する。更に、上記一括加工の際に生じるゲート酸化
膜へのダメージをも回避する。 【解決手段】 不揮発性メモリのメモリセルの浮遊ゲー
トを形成する前に、各１セルの浮遊ゲートごとに４方を
絶縁膜で囲われたスペースを作り、各浮遊ゲートは各ス
ペースに埋め込まれた形状とする。この形状は、浮遊ゲ
ート材料膜を堆積後、自己整合的に浮遊ゲートを加工す
ることにより実現することが出来る。このため、制御ゲ
ートを加工する際に、制御ゲート材料・層間絶縁膜材料
・浮遊ゲート材料の一括加工を行なう必要無く、十分な
層間絶縁膜容量が確保できる。
伴なう制御ゲート材料・層間絶縁膜材料・浮遊ゲート材
料の一括加工の困難から生じるカップリング比の減少を
回避する。更に、上記一括加工の際に生じるゲート酸化
膜へのダメージをも回避する。 【解決手段】 不揮発性メモリのメモリセルの浮遊ゲー
トを形成する前に、各１セルの浮遊ゲートごとに４方を
絶縁膜で囲われたスペースを作り、各浮遊ゲートは各ス
ペースに埋め込まれた形状とする。この形状は、浮遊ゲ
ート材料膜を堆積後、自己整合的に浮遊ゲートを加工す
ることにより実現することが出来る。このため、制御ゲ
ートを加工する際に、制御ゲート材料・層間絶縁膜材料
・浮遊ゲート材料の一括加工を行なう必要無く、十分な
層間絶縁膜容量が確保できる。
Description
【０００１】
【発明の属する技術分野】本願発明は半導体集積回路装
置その製造方法に関し、特に電気的書き換えが可能な不
揮発性半導体記憶装置の高集積化、高信頼化を実現する
技術に関する。
置その製造方法に関し、特に電気的書き換えが可能な不
揮発性半導体記憶装置の高集積化、高信頼化を実現する
技術に関する。
【０００２】
【従来の技術】電気的書き換えが可能な不揮発性半導体
記憶装置のうち、一括消去が可能なものとしていわゆる
フラッシュメモリが知られている。フラッシュメモリは
携帯性、耐衝撃性に優れ、電気的に一括消去が可能なこ
とから、近年、携帯型パーソナルコンピュータやデジタ
ルスチルカメラ等の小型携帯情報機器の記憶装置として
急速に需要が拡大している。その市場の拡大にはメモリ
セル面積の縮小によるビットコストの低減が重要な要素
である。例えば、１９９６年１１月１０日、応用物理学
会発行、「応用物理」第６５巻１１号、ｐｐ．１１１４
〜ｐｐ．１１２４（記事１）に記載されているように、
これを実現する様々なメモリセル方式が提案されてい
る。
記憶装置のうち、一括消去が可能なものとしていわゆる
フラッシュメモリが知られている。フラッシュメモリは
携帯性、耐衝撃性に優れ、電気的に一括消去が可能なこ
とから、近年、携帯型パーソナルコンピュータやデジタ
ルスチルカメラ等の小型携帯情報機器の記憶装置として
急速に需要が拡大している。その市場の拡大にはメモリ
セル面積の縮小によるビットコストの低減が重要な要素
である。例えば、１９９６年１１月１０日、応用物理学
会発行、「応用物理」第６５巻１１号、ｐｐ．１１１４
〜ｐｐ．１１２４（記事１）に記載されているように、
これを実現する様々なメモリセル方式が提案されてい
る。
【０００３】又、例えば、特許公報、特開平２−１１０
９８１号（記事２）には３層ポリシリコンゲートを用い
た仮想接地型のメモリセルが記載されている。
９８１号（記事２）には３層ポリシリコンゲートを用い
た仮想接地型のメモリセルが記載されている。
【０００４】即ち、このメモリセルは、半導体基板中の
ウェルに形成された半導体領域および３つのゲートから
構成される。３つのゲートは、ウェル上に形成された浮
遊ゲート、ウェル上と浮遊ゲート上にまたがって形成さ
れた制御ゲート、および隣り合う制御ゲート、浮遊ゲー
ト間に形成された消去ゲートである。３つのゲートはポ
リシリコンからなり、各々絶縁膜で分離され、浮遊ゲー
トとウェルとの間も絶縁膜で分離されている。制御ゲー
トは行方向に接続されてワード線を構成している。ソー
スおよびドレイン拡散層は列方向に形成され、隣接する
メモリセルと拡散層を共用する仮想接地型である。これ
により列方向のピッチ緩和を図っている。消去ゲートは
チャネルと平行で、かつ、ワード線（制御ゲート）の間
にワード線と平行に配置される。
ウェルに形成された半導体領域および３つのゲートから
構成される。３つのゲートは、ウェル上に形成された浮
遊ゲート、ウェル上と浮遊ゲート上にまたがって形成さ
れた制御ゲート、および隣り合う制御ゲート、浮遊ゲー
ト間に形成された消去ゲートである。３つのゲートはポ
リシリコンからなり、各々絶縁膜で分離され、浮遊ゲー
トとウェルとの間も絶縁膜で分離されている。制御ゲー
トは行方向に接続されてワード線を構成している。ソー
スおよびドレイン拡散層は列方向に形成され、隣接する
メモリセルと拡散層を共用する仮想接地型である。これ
により列方向のピッチ緩和を図っている。消去ゲートは
チャネルと平行で、かつ、ワード線（制御ゲート）の間
にワード線と平行に配置される。
【０００５】この文献１記載のメモリセルへの書込みの
際は、ワード線およびドレインにそれぞれ独立した正の
電圧を印加し、ウェル、ソースおよび消去ゲートは０
Ｖとする。これによりドレイン近傍のチャネル部でホッ
トエレクトロンが発生し、浮遊ゲートに電子が注入さ
れ、メモリセルのしきい値が上昇する。消去の際は、消
去ゲートに正の電圧を印加し、ワード線、ソース、ドレ
インおよびウェルは０Ｖとする。これにより浮遊ゲート
から消去ゲートに電子が放出され、しきい値が低下す
る。
際は、ワード線およびドレインにそれぞれ独立した正の
電圧を印加し、ウェル、ソースおよび消去ゲートは０
Ｖとする。これによりドレイン近傍のチャネル部でホッ
トエレクトロンが発生し、浮遊ゲートに電子が注入さ
れ、メモリセルのしきい値が上昇する。消去の際は、消
去ゲートに正の電圧を印加し、ワード線、ソース、ドレ
インおよびウェルは０Ｖとする。これにより浮遊ゲート
から消去ゲートに電子が放出され、しきい値が低下す
る。
【０００６】又、たとえばインターナショナル エレク
トロン デバイス ミーティングテクニカル ダイジェ
スト１９８９、６０３頁（International Electron D
evices Meeting、１９８９、ｐｐ．６０３６０６）
（記事３）には、浮遊ゲート電位をワード線で制御する
とともに、浮遊ゲートおよび制御ゲートとは異なる第３
ゲートによりスプリットチャネルを制御する方法が論じ
られている。これらすべてのメモリセルに共通の課題と
して、浮遊ゲートと制御ゲートの間に層間絶縁膜を介し
て形成されるキャパシタの静電容量を十分に確保すると
いう要請がある。浮遊ゲートに電子を注入する際には、
制御ゲートに正の電圧を印加して浮遊ゲートの電位を昇
圧する。この時、制御ゲート電圧に対する浮遊ゲート電
圧の比であるカップリング比は、上記浮遊ゲートと制御
ゲートの間に層間絶縁膜を介して形成されるキャパシタ
の静電容量を十分に確保することにより大きくなる。こ
の為、低い制御ゲート電圧でも浮遊ゲートの電圧を十分
に上昇させ書込みを行なうことが可能となる。電子放出
動作の際にも、制御ゲートに負電圧を印加して基板、ソ
ース・ドレイン拡散層、あるいは消去ゲートに電子放出
を行なうタイプのセルでは、カップリング比を大きくす
ることで、低い制御ゲート負電圧でも浮遊ゲートを十分
に負に昇圧することができ、電子放出動作を行なうこと
が可能となる。
トロン デバイス ミーティングテクニカル ダイジェ
スト１９８９、６０３頁（International Electron D
evices Meeting、１９８９、ｐｐ．６０３６０６）
（記事３）には、浮遊ゲート電位をワード線で制御する
とともに、浮遊ゲートおよび制御ゲートとは異なる第３
ゲートによりスプリットチャネルを制御する方法が論じ
られている。これらすべてのメモリセルに共通の課題と
して、浮遊ゲートと制御ゲートの間に層間絶縁膜を介し
て形成されるキャパシタの静電容量を十分に確保すると
いう要請がある。浮遊ゲートに電子を注入する際には、
制御ゲートに正の電圧を印加して浮遊ゲートの電位を昇
圧する。この時、制御ゲート電圧に対する浮遊ゲート電
圧の比であるカップリング比は、上記浮遊ゲートと制御
ゲートの間に層間絶縁膜を介して形成されるキャパシタ
の静電容量を十分に確保することにより大きくなる。こ
の為、低い制御ゲート電圧でも浮遊ゲートの電圧を十分
に上昇させ書込みを行なうことが可能となる。電子放出
動作の際にも、制御ゲートに負電圧を印加して基板、ソ
ース・ドレイン拡散層、あるいは消去ゲートに電子放出
を行なうタイプのセルでは、カップリング比を大きくす
ることで、低い制御ゲート負電圧でも浮遊ゲートを十分
に負に昇圧することができ、電子放出動作を行なうこと
が可能となる。
【０００７】これまで、こうした諸メモリセルに対し
て、浮遊ゲートと制御ゲートの間に層間絶縁膜を介して
形成されるキャパシタの静電容量を十分に確保するため
に、次の方策が取られてきた。（１）浮遊ゲートの形状
を立体化し浮遊ゲートの表面積を増加させることとで十
分な静電容量を確保する。（２）制御ゲート、層間絶縁
膜、浮遊ゲートを一括加工することで、浮遊ゲートと制
御ゲートの合わせずれによる上記静電容量の低下を防止
する。
て、浮遊ゲートと制御ゲートの間に層間絶縁膜を介して
形成されるキャパシタの静電容量を十分に確保するため
に、次の方策が取られてきた。（１）浮遊ゲートの形状
を立体化し浮遊ゲートの表面積を増加させることとで十
分な静電容量を確保する。（２）制御ゲート、層間絶縁
膜、浮遊ゲートを一括加工することで、浮遊ゲートと制
御ゲートの合わせずれによる上記静電容量の低下を防止
する。
【０００８】
【発明が解決しようとする課題】しかし、今後フラッシ
ュメモリの微細化に伴ない、ワード線幅が小さくなるに
つれて、従来行なわれてきたこれら二つの方法は相矛盾
するものとなってきている。即ち、第１に、浮遊ゲート
の構造を立体化すればするほど、制御ゲート、層間絶縁
膜、浮遊ゲートの形状の段差が大きくなり一括加工が難
しくなる。その為、浮遊ゲートのエッチ残りによるメモ
リセル間のショート等の不良が生じたり、一括加工後の
形状が順テーパー状になり、順テーパー形状の底部にあ
るゲート絶縁膜の容量に対する層間絶縁膜容量の比が却
って減少してしまうという諸現象が生じる。
ュメモリの微細化に伴ない、ワード線幅が小さくなるに
つれて、従来行なわれてきたこれら二つの方法は相矛盾
するものとなってきている。即ち、第１に、浮遊ゲート
の構造を立体化すればするほど、制御ゲート、層間絶縁
膜、浮遊ゲートの形状の段差が大きくなり一括加工が難
しくなる。その為、浮遊ゲートのエッチ残りによるメモ
リセル間のショート等の不良が生じたり、一括加工後の
形状が順テーパー状になり、順テーパー形状の底部にあ
るゲート絶縁膜の容量に対する層間絶縁膜容量の比が却
って減少してしまうという諸現象が生じる。
【０００９】又、第２点として、ワード線幅が小さくな
るにつれて、一括加工で生じるゲート酸化膜へのダメー
ジを回復する目的で行なわれるライト酸化により生じる
バーズビークの長さがワード線幅と比較して無視できな
くなる。この為、メモリセルの書込み消去特性、信頼性
に甚大な悪影響を及ぼすようになってきている。
るにつれて、一括加工で生じるゲート酸化膜へのダメー
ジを回復する目的で行なわれるライト酸化により生じる
バーズビークの長さがワード線幅と比較して無視できな
くなる。この為、メモリセルの書込み消去特性、信頼性
に甚大な悪影響を及ぼすようになってきている。
【００１０】こうした事情を背景に、本願発明の目的
は、制御、浮遊、消去の３つのゲートを有する不揮発性
半導体記憶装置における、浮遊ゲートと制御ゲートとの
間の静電容量を十分確保する装置の構造並びにその製造
方法を提供するものである。
は、制御、浮遊、消去の３つのゲートを有する不揮発性
半導体記憶装置における、浮遊ゲートと制御ゲートとの
間の静電容量を十分確保する装置の構造並びにその製造
方法を提供するものである。
【００１１】
【課題を解決するための手段】前記本願発明の目的を達
成するに、大きくは２つの観点がある。
成するに、大きくは２つの観点がある。
【００１２】その第１は、浮遊ゲートと制御ゲートとの
間の静電容量を十分確保する為に、浮遊ゲートの表面積
を十分大きくすることである。第２は、浮遊ゲートと制
御ゲートの合わせずれを無くす方策である。合わせて、
第３に、浮遊ゲートと制御ゲートとの間の層間絶縁膜
に、高誘電体材料を用いて静電容量を確保するものであ
る。
間の静電容量を十分確保する為に、浮遊ゲートの表面積
を十分大きくすることである。第２は、浮遊ゲートと制
御ゲートの合わせずれを無くす方策である。合わせて、
第３に、浮遊ゲートと制御ゲートとの間の層間絶縁膜
に、高誘電体材料を用いて静電容量を確保するものであ
る。
【００１３】以下に詳述するこれらの方策によって、浮
遊ゲートの表面積を十分に大きくし、且ついわゆる一括
加工の必要が無いため加工が容易になる。又、一括加工
によるゲート酸化膜へのダメージも無くなるため、回復
のためのライト酸化も不要となる。又、更に、第１ゲー
トと第２ゲート間の層間絶縁膜材料に五酸化タンタル等
の高誘電体材料を用いた場合でも、本願発明の装置構造
では、層間絶縁膜は加工する必要が無いため、メモリセ
ルの形成が格段に容易になる。
遊ゲートの表面積を十分に大きくし、且ついわゆる一括
加工の必要が無いため加工が容易になる。又、一括加工
によるゲート酸化膜へのダメージも無くなるため、回復
のためのライト酸化も不要となる。又、更に、第１ゲー
トと第２ゲート間の層間絶縁膜材料に五酸化タンタル等
の高誘電体材料を用いた場合でも、本願発明の装置構造
では、層間絶縁膜は加工する必要が無いため、メモリセ
ルの形成が格段に容易になる。
【００１４】本願発明の不揮発性半導体記憶装置は次の
特徴を有する。各々のメモリセルの浮遊ゲートがシリコ
ン基板上にゲート酸化膜を介して形成されかつ側壁を全
て絶縁膜で囲われた各々のスペースに１つずつ形成され
ている。浮遊ゲートはスペースが完全には埋まらないよ
うに形成され、シリコン基板に垂直な断面で見たとき
に、どちらの側壁の方向にも凹状形状となっている。こ
れにより、スペースを完全に埋めた場合と比較して、浮
遊ゲートの表面積が増加する。浮遊ゲートの標高は、側
壁のうち少なくともワード線に平行な側壁の標高よりは
低くなるように形成することで、浮遊ゲートをメモリセ
ルごとに形成した後に、ワード線だけを形成することが
可能となり、従来技術である制御ゲート、層間絶縁膜、
浮遊ゲートを一括加工の必要がなくなる。
特徴を有する。各々のメモリセルの浮遊ゲートがシリコ
ン基板上にゲート酸化膜を介して形成されかつ側壁を全
て絶縁膜で囲われた各々のスペースに１つずつ形成され
ている。浮遊ゲートはスペースが完全には埋まらないよ
うに形成され、シリコン基板に垂直な断面で見たとき
に、どちらの側壁の方向にも凹状形状となっている。こ
れにより、スペースを完全に埋めた場合と比較して、浮
遊ゲートの表面積が増加する。浮遊ゲートの標高は、側
壁のうち少なくともワード線に平行な側壁の標高よりは
低くなるように形成することで、浮遊ゲートをメモリセ
ルごとに形成した後に、ワード線だけを形成することが
可能となり、従来技術である制御ゲート、層間絶縁膜、
浮遊ゲートを一括加工の必要がなくなる。
【００１５】
【発明の実施の形態】本願発明の実施の形態を図面に基
づいて詳細に説明する。尚、実施の形態を説明するため
の全図において、同一の機能を有する部材には同一の符
号を付し、その繰り返しての説明は出来る限り省略し
た。 ＜実施の形態１＞図１は本願発明に関する半導体記憶装
置のメモリセル部分の等価回路図である。図２は、本願
発明の実施の形態１である半導体集積回路装置の一例を
示した平面図である。この図は主に主要な配線の配置が
分かり易くする為、必要に応じ一部の部材は省略されて
いる。図３の（ａ）、（ｂ）および（ｃ）は、各々、図
２における３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線
の各断面図である。［本例のメモリセルの基本構成］図
１に即して、本例のメモリセルを簡潔に説明する。本例
はいわゆるフラッシュメモリのセルで、通例のメモリセ
ルの如く、ワード線２１１ａ、ビット線、ソース線を有
し-、更に、浮遊ゲートである第１ゲート２０３ｂ、制
御ゲートとなる第２ゲート２１１ａ、及び第３ゲート２
０７ａとを有する。第３ゲートは、いわゆる消去ゲート
である。
づいて詳細に説明する。尚、実施の形態を説明するため
の全図において、同一の機能を有する部材には同一の符
号を付し、その繰り返しての説明は出来る限り省略し
た。 ＜実施の形態１＞図１は本願発明に関する半導体記憶装
置のメモリセル部分の等価回路図である。図２は、本願
発明の実施の形態１である半導体集積回路装置の一例を
示した平面図である。この図は主に主要な配線の配置が
分かり易くする為、必要に応じ一部の部材は省略されて
いる。図３の（ａ）、（ｂ）および（ｃ）は、各々、図
２における３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線
の各断面図である。［本例のメモリセルの基本構成］図
１に即して、本例のメモリセルを簡潔に説明する。本例
はいわゆるフラッシュメモリのセルで、通例のメモリセ
ルの如く、ワード線２１１ａ、ビット線、ソース線を有
し-、更に、浮遊ゲートである第１ゲート２０３ｂ、制
御ゲートとなる第２ゲート２１１ａ、及び第３ゲート２
０７ａとを有する。第３ゲートは、いわゆる消去ゲート
である。
【００１６】本メモリセルの動作については後述される
が、その骨子は、制御ゲート２１１ａと第３ゲート２０
７ａに電位を印加し、第３ゲート下のウエル内にチャネ
ルを形成する。そして、チャネルを流れる電子がソース
−ドレイン間電位差で加速され、浮遊ゲートのソース側
端部のチャネルでホットエレクトロンが発生し、その一
部が浮遊ゲートに注入され、所望の情報が書き込まれ
る。
が、その骨子は、制御ゲート２１１ａと第３ゲート２０
７ａに電位を印加し、第３ゲート下のウエル内にチャネ
ルを形成する。そして、チャネルを流れる電子がソース
−ドレイン間電位差で加速され、浮遊ゲートのソース側
端部のチャネルでホットエレクトロンが発生し、その一
部が浮遊ゲートに注入され、所望の情報が書き込まれ
る。
【００１７】読み出し時には、第３ゲートに電位を印加
し、第３ゲート下のウエル内にチャネルを形成する。選
択セルのワード線に、ソース−ドレインに決められた電
位を印加したときに、ソース−ドレイン間電流の導通、
非導通を判定し、読み出しを行なう。
し、第３ゲート下のウエル内にチャネルを形成する。選
択セルのワード線に、ソース−ドレインに決められた電
位を印加したときに、ソース−ドレイン間電流の導通、
非導通を判定し、読み出しを行なう。
【００１８】次に半導体装置の断面構造を説明する。本
半導体集積回路装置のメモリセルは、半導体基板２００
の主面に形成されたウエル２０１中のソース及びドレイ
ン拡散層２０５、第１ゲート（浮遊ゲート）２０３ｂ、
第２ゲート（制御ゲート）２１１ａ、及び第３ゲート２
０７ａを有する（図３）。尚、図にはウエル状態が明示
されないが、図示された層２０１はウエルとして形成さ
れた領域を示している。
半導体集積回路装置のメモリセルは、半導体基板２００
の主面に形成されたウエル２０１中のソース及びドレイ
ン拡散層２０５、第１ゲート（浮遊ゲート）２０３ｂ、
第２ゲート（制御ゲート）２１１ａ、及び第３ゲート２
０７ａを有する（図３）。尚、図にはウエル状態が明示
されないが、図示された層２０１はウエルとして形成さ
れた領域を示している。
【００１９】ここで、図１の等価回路に即して、各ゲー
ト絶縁膜と各ゲートとの関係の基本を簡単に説明し、こ
の基本構成に基づき本願発明の基本思想を明らかにす
る。尚、ここでの構造の説明は基本的関係を略述するも
のである。その具体的な詳細は製造工程に従って後述さ
れる。
ト絶縁膜と各ゲートとの関係の基本を簡単に説明し、こ
の基本構成に基づき本願発明の基本思想を明らかにす
る。尚、ここでの構造の説明は基本的関係を略述するも
のである。その具体的な詳細は製造工程に従って後述さ
れる。
【００２０】第１の絶縁膜２０２はソース、ドレイン領
域間のチャネル領域と諸ゲートとの間のゲート絶縁膜、
第２の絶縁膜２１０は浮遊ゲートと第２のゲート（制御
ゲート）との間の絶縁膜、第３の絶縁膜２０６ａは第１
のゲート（浮遊ゲート）と第３のゲートとの間の絶縁
膜、第４の絶縁膜は第３のゲートと第２のゲートとの間
の絶縁膜である。尚、第３のゲートと第２のゲートとの
間は、第４の絶縁膜と第２の絶縁膜との積層によってい
る。
域間のチャネル領域と諸ゲートとの間のゲート絶縁膜、
第２の絶縁膜２１０は浮遊ゲートと第２のゲート（制御
ゲート）との間の絶縁膜、第３の絶縁膜２０６ａは第１
のゲート（浮遊ゲート）と第３のゲートとの間の絶縁
膜、第４の絶縁膜は第３のゲートと第２のゲートとの間
の絶縁膜である。尚、第３のゲートと第２のゲートとの
間は、第４の絶縁膜と第２の絶縁膜との積層によってい
る。
【００２１】本願発明の第１の特徴は、第１のゲートと
なる浮遊ゲート２０３ｂがワード線２１１ａに平行な方
向とこれに交差する方向のいずれについても絶縁膜に接
している構造であることである。見方を変えると、その
技術思想はメモリセル部の各々に対応して形成した穴の
内壁を用いて、浮遊ゲート構造が形成される。
なる浮遊ゲート２０３ｂがワード線２１１ａに平行な方
向とこれに交差する方向のいずれについても絶縁膜に接
している構造であることである。見方を変えると、その
技術思想はメモリセル部の各々に対応して形成した穴の
内壁を用いて、浮遊ゲート構造が形成される。
【００２２】本願発明の第２の特徴は、前記の浮遊ゲー
ト２０３ｂが、当該浮遊ゲート２０３ｂの中央部の厚み
より、その周縁部の厚さが厚くなっていることである。
即ち、メモリセル領域内で浮遊ゲートの面積が凹部を形
成することによって、浮遊ゲートの表面積は、浮遊ゲー
トの面積が平坦な表面の場合と比較して、大きくなって
いる。以下の実施の形態の例では、浮遊ゲートがワード
線２１１ａに平行な方向とこれに交差する方向のいずれ
についても接する前記絶縁膜の壁面に沿って、基板とは
反対側方向（即ち、図に即せば上部方向）に厚さが厚く
なっている。
ト２０３ｂが、当該浮遊ゲート２０３ｂの中央部の厚み
より、その周縁部の厚さが厚くなっていることである。
即ち、メモリセル領域内で浮遊ゲートの面積が凹部を形
成することによって、浮遊ゲートの表面積は、浮遊ゲー
トの面積が平坦な表面の場合と比較して、大きくなって
いる。以下の実施の形態の例では、浮遊ゲートがワード
線２１１ａに平行な方向とこれに交差する方向のいずれ
についても接する前記絶縁膜の壁面に沿って、基板とは
反対側方向（即ち、図に即せば上部方向）に厚さが厚く
なっている。
【００２３】上記観点を図３の（ａ）、（ｂ）、及び
（ｃ）を参酌して詳細説明する。図３の（ａ）はワード
線２１１ａに平行な方向の断面図である。半導体基板２
００に所定のウエル２０１が形成され、その一部が図３
に示される。従って、具体的な半導体装置では、図では
省略されているところの逆導電型の半導体領域が存在
し、いわゆるウエルを構成する。そして、このウエル内
にソース、ドレイン領域となる不純物領域２０５が形成
されている。この上部に第１絶縁膜２０２が配される。
この第１絶縁膜２０２はソース、ドレイン領域上の第１
絶縁膜となる。
（ｃ）を参酌して詳細説明する。図３の（ａ）はワード
線２１１ａに平行な方向の断面図である。半導体基板２
００に所定のウエル２０１が形成され、その一部が図３
に示される。従って、具体的な半導体装置では、図では
省略されているところの逆導電型の半導体領域が存在
し、いわゆるウエルを構成する。そして、このウエル内
にソース、ドレイン領域となる不純物領域２０５が形成
されている。この上部に第１絶縁膜２０２が配される。
この第１絶縁膜２０２はソース、ドレイン領域上の第１
絶縁膜となる。
【００２４】この第１の絶縁膜の上部に浮遊ゲートたる
第１ゲート２０３ｂと第３ゲート２０７ａとが交互に配
置されている。第３ゲート２０７ａの側面には第３絶縁
膜２０６ａが配され、第３ゲート２０７ａと第１のゲー
ト（この場合、浮遊ゲート）２０３ｂ間の絶縁膜となっ
ている。第３ゲート２０７ａの上部に第４絶縁膜２０８
ａが配され、更に、第４絶縁膜２０８ａと第１ゲート２
０３ｂを覆って第２絶縁膜２１０が形成される。この第
２の絶縁膜２１０の上部に第２ゲート（この場合、制御
ゲート）２１１ａが配される。この第２ゲートはワード
線につながっている。こうして、図１に電気的な構成が
示されるメモリセルの構造が構成される。
第１ゲート２０３ｂと第３ゲート２０７ａとが交互に配
置されている。第３ゲート２０７ａの側面には第３絶縁
膜２０６ａが配され、第３ゲート２０７ａと第１のゲー
ト（この場合、浮遊ゲート）２０３ｂ間の絶縁膜となっ
ている。第３ゲート２０７ａの上部に第４絶縁膜２０８
ａが配され、更に、第４絶縁膜２０８ａと第１ゲート２
０３ｂを覆って第２絶縁膜２１０が形成される。この第
２の絶縁膜２１０の上部に第２ゲート（この場合、制御
ゲート）２１１ａが配される。この第２ゲートはワード
線につながっている。こうして、図１に電気的な構成が
示されるメモリセルの構造が構成される。
【００２５】このように、ワード線２１１ａに平行な方
向の断面では、浮遊ゲート（第１ゲート）２０３ｂの両
側部はいずれかの絶縁膜で覆われている。即ち、これら
の絶縁膜は、第３の絶縁膜２０６ａ及び第４の絶縁膜２
０８ａである。そして、図３の（ｂ）に見られるよう
に、浮遊ゲート（第１ゲート）は凹形状をなし、その周
囲の絶縁膜に接する領域が、中央部より厚い膜厚を有し
ている。
向の断面では、浮遊ゲート（第１ゲート）２０３ｂの両
側部はいずれかの絶縁膜で覆われている。即ち、これら
の絶縁膜は、第３の絶縁膜２０６ａ及び第４の絶縁膜２
０８ａである。そして、図３の（ｂ）に見られるよう
に、浮遊ゲート（第１ゲート）は凹形状をなし、その周
囲の絶縁膜に接する領域が、中央部より厚い膜厚を有し
ている。
【００２６】図３の（ｂ）は図２における３Ｂ−３Ｂ断
面の断面図である。即ち、この断面はワード線と交差す
る方向の断面である。図３の（ｂ）には、図２に見られ
る２本のワード線２１１ａの断面が示される。ゲート絶
縁膜２０２の上部に、浮遊ゲート（第１ゲート）２０３
ａ、第２の絶縁膜２１０、そして第２ゲート（制御ゲー
ト）２１１ａが積層されている。そして、ワード線２１
１ａに対応する領域の間は、第５の絶縁膜２１４が配さ
れる。尚、より詳細には、図３の（ａ）と同様に、浮遊
ゲート（第１ゲート）及び第５の絶縁膜２１４が形成さ
れて後、これらの上部に第２の絶縁膜が形成される。こ
れらの製造方法は後述される。
面の断面図である。即ち、この断面はワード線と交差す
る方向の断面である。図３の（ｂ）には、図２に見られ
る２本のワード線２１１ａの断面が示される。ゲート絶
縁膜２０２の上部に、浮遊ゲート（第１ゲート）２０３
ａ、第２の絶縁膜２１０、そして第２ゲート（制御ゲー
ト）２１１ａが積層されている。そして、ワード線２１
１ａに対応する領域の間は、第５の絶縁膜２１４が配さ
れる。尚、より詳細には、図３の（ａ）と同様に、浮遊
ゲート（第１ゲート）及び第５の絶縁膜２１４が形成さ
れて後、これらの上部に第２の絶縁膜が形成される。こ
れらの製造方法は後述される。
【００２７】図３の（ｂ）に見られるように、ワード線
２１１ａと交差する方向の断面では、浮遊ゲート（第１
ゲート）２０３ｂの両側部は第５の絶縁膜２１４で覆わ
れている。そして、図３の（ｂ）に見られるように、浮
遊ゲート（第１ゲート）２０３ｂは凹形状をなし、その
周囲の絶縁膜に接する領域が、中央部より厚い膜厚を有
している。
２１１ａと交差する方向の断面では、浮遊ゲート（第１
ゲート）２０３ｂの両側部は第５の絶縁膜２１４で覆わ
れている。そして、図３の（ｂ）に見られるように、浮
遊ゲート（第１ゲート）２０３ｂは凹形状をなし、その
周囲の絶縁膜に接する領域が、中央部より厚い膜厚を有
している。
【００２８】図３の(ａ)、(ｂ)からわかるように、本実
施形態のメモリセルの特徴について、次のことを云い得
る。第１に、一つのメモリセルに対応して、浮遊ゲート
となる第１ゲートはその周囲を絶縁膜で覆われているこ
とが理解されよう。第２に、浮遊ゲートとなる第１ゲー
トの第２絶縁膜２１０との接触面が、ワード線に平行な
方向と垂直な方向いずれの方向についても凹状の形状を
形成している。この形状により浮遊ゲートとなる第１ゲ
ートと制御ゲートとなる第２ゲートの間に層間絶縁膜２
１０を介して形成されるキャパシタの面積が大きくな
り、その静電容量を十分に確保することが可能となる。
前述した本願発明の第１、第２の特徴が明瞭に理解され
るであろう。
施形態のメモリセルの特徴について、次のことを云い得
る。第１に、一つのメモリセルに対応して、浮遊ゲート
となる第１ゲートはその周囲を絶縁膜で覆われているこ
とが理解されよう。第２に、浮遊ゲートとなる第１ゲー
トの第２絶縁膜２１０との接触面が、ワード線に平行な
方向と垂直な方向いずれの方向についても凹状の形状を
形成している。この形状により浮遊ゲートとなる第１ゲ
ートと制御ゲートとなる第２ゲートの間に層間絶縁膜２
１０を介して形成されるキャパシタの面積が大きくな
り、その静電容量を十分に確保することが可能となる。
前述した本願発明の第１、第２の特徴が明瞭に理解され
るであろう。
【００２９】次に、前記絶縁膜の高さに関しての特徴で
ある。浮遊ゲートとなる第１ゲート２０３ｂは、一つの
方向は第３ゲート２０７ａの側壁に形成された第３絶縁
膜２０６ａ、第４絶縁膜２０８ａ、および第２の方向は
第５絶縁膜２１４で囲まれた領域に埋め込まれた形にな
っている。且つ、第１ゲート２０３ｂの標高は少なくと
も第５絶縁膜２１４よりも低い。この特徴は以下に述べ
る製造方法を採用することを可能にし、且つ本願発明の
前記静電容量を十分確保する目的に対してより有用であ
る。
ある。浮遊ゲートとなる第１ゲート２０３ｂは、一つの
方向は第３ゲート２０７ａの側壁に形成された第３絶縁
膜２０６ａ、第４絶縁膜２０８ａ、および第２の方向は
第５絶縁膜２１４で囲まれた領域に埋め込まれた形にな
っている。且つ、第１ゲート２０３ｂの標高は少なくと
も第５絶縁膜２１４よりも低い。この特徴は以下に述べ
る製造方法を採用することを可能にし、且つ本願発明の
前記静電容量を十分確保する目的に対してより有用であ
る。
【００３０】即ち、制御ゲート材料を堆積後、ホトリソ
グラフィとドライエッチング技術によって制御ゲート２
１１ａを加工する際に、第５絶縁膜２１４が露出した段
階でエッチングを終了する。このようにすれば、浮遊ゲ
ート２０３ａの位置と制御ゲート２１１ａの位置の間に
の合わせずれがあっても、上記静電容量の低下が起こる
ことは無い。つまり従来行なわれてきた制御ゲート、層
間絶縁膜、浮遊ゲートを重ねて一括して加工する、いわ
ゆる一括加工を行なわなくても良い。本例の方法を用い
ることによって、浮遊ゲート２０３ａの位置と制御ゲー
ト２１１ａの位置の合わせずれを有限の範囲で許しなが
ら、静電容量を十分に確保することが可能となる。
グラフィとドライエッチング技術によって制御ゲート２
１１ａを加工する際に、第５絶縁膜２１４が露出した段
階でエッチングを終了する。このようにすれば、浮遊ゲ
ート２０３ａの位置と制御ゲート２１１ａの位置の間に
の合わせずれがあっても、上記静電容量の低下が起こる
ことは無い。つまり従来行なわれてきた制御ゲート、層
間絶縁膜、浮遊ゲートを重ねて一括して加工する、いわ
ゆる一括加工を行なわなくても良い。本例の方法を用い
ることによって、浮遊ゲート２０３ａの位置と制御ゲー
ト２１１ａの位置の合わせずれを有限の範囲で許しなが
ら、静電容量を十分に確保することが可能となる。
【００３１】各メモリセルの制御ゲート（第２ゲート）
２１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬ
を形成している。ワード線と垂直な方向には、浮遊ゲー
トどうしは第５絶縁膜２１４で分離されている。
２１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬ
を形成している。ワード線と垂直な方向には、浮遊ゲー
トどうしは第５絶縁膜２１４で分離されている。
【００３２】ソースおよびドレイン拡散層２０５はワー
ド線２１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方
向）に延在して配置され、列方向（ｙ方向）のメモリセ
ルのソースとドレインを接続するローカルソース線およ
びローカルデータ線として機能する。即ち、本実施の形
態の半導体集積回路装置は、メモリセル毎にコンタクト
孔を持たない、いわゆるコンタクトレス型のアレイから
構成される。
ド線２１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方
向）に延在して配置され、列方向（ｙ方向）のメモリセ
ルのソースとドレインを接続するローカルソース線およ
びローカルデータ線として機能する。即ち、本実施の形
態の半導体集積回路装置は、メモリセル毎にコンタクト
孔を持たない、いわゆるコンタクトレス型のアレイから
構成される。
【００３３】この拡散層２０５に垂直な方向（ｘ方向）
にチャネルが形成される。
にチャネルが形成される。
【００３４】第３ゲート２０７ａの２つの端面は、前記
浮遊ゲート２０３ｂの端面のうちワード線２１１ａおよ
びチャネルとそれぞれ垂直な２つの端面と、それぞれ絶
縁膜２０６ａを介して対向して存在する。
浮遊ゲート２０３ｂの端面のうちワード線２１１ａおよ
びチャネルとそれぞれ垂直な２つの端面と、それぞれ絶
縁膜２０６ａを介して対向して存在する。
【００３５】第３ゲート２０７ａはワード線２１１ａお
よびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲ
ート２０３ｂの隙間に埋め込まれて存在する。更に、浮
遊ゲート２０３ｂが第３ゲート２０７ａに対し対称に、
又、前記第３ゲート２０７ａが浮遊ゲート２０３ｂに対
し対称に存在する。
よびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲ
ート２０３ｂの隙間に埋め込まれて存在する。更に、浮
遊ゲート２０３ｂが第３ゲート２０７ａに対し対称に、
又、前記第３ゲート２０７ａが浮遊ゲート２０３ｂに対
し対称に存在する。
【００３６】本実施の形態においては、ソース及びドレ
インを形成する１対の不純物拡散層２０５が浮遊ゲート
パターン２０３ｂに対し非対称の位置関係にある。即
ち、一方の不純物拡散層が浮遊ゲート２０３ａとオーバ
ーラップしないオフセット構造となっている。
インを形成する１対の不純物拡散層２０５が浮遊ゲート
パターン２０３ｂに対し非対称の位置関係にある。即
ち、一方の不純物拡散層が浮遊ゲート２０３ａとオーバ
ーラップしないオフセット構造となっている。
【００３７】又、本実施の形態においては、第３ゲート
２０７ａと拡散層２０５はそれぞれの一部分がオーバー
ラップするように存在する。これにより、本実施の形態
では第３ゲート２０７ａ下のウェル中にもチャネルが形
成され、第３ゲート２０７ａはその下部に存在するチャ
ネルを制御するゲートとして機能する。すなわち、メモ
リセルは第１ゲートと第３ゲートからなるスプリットゲ
ート型のトランジスタを構成する。 ［基本動作］動作の基本を図４、図５を用いて略述す
る。図４は情報の読み出し時の状態を示す等価回路図、
図５は情報の書き込み時の状態を示す等価回路図であ
る。図４及び図５では、いずれも符号１のメモリセルが
選択の状態にある。これらの図において、符号１は選択
されたメモリセル（選択セルと略記する）、符号２、３
はビット線は選択されるが、ワード線は非選択の状態に
あるメモリセル、符号４は選択されたワード線、符号
５、６は非選択のワード線、符号７は選択されたビット
線である。符号８は第３のゲート線で選択された状態に
ある。符号９はソース線で選択された状態にある。
２０７ａと拡散層２０５はそれぞれの一部分がオーバー
ラップするように存在する。これにより、本実施の形態
では第３ゲート２０７ａ下のウェル中にもチャネルが形
成され、第３ゲート２０７ａはその下部に存在するチャ
ネルを制御するゲートとして機能する。すなわち、メモ
リセルは第１ゲートと第３ゲートからなるスプリットゲ
ート型のトランジスタを構成する。 ［基本動作］動作の基本を図４、図５を用いて略述す
る。図４は情報の読み出し時の状態を示す等価回路図、
図５は情報の書き込み時の状態を示す等価回路図であ
る。図４及び図５では、いずれも符号１のメモリセルが
選択の状態にある。これらの図において、符号１は選択
されたメモリセル（選択セルと略記する）、符号２、３
はビット線は選択されるが、ワード線は非選択の状態に
あるメモリセル、符号４は選択されたワード線、符号
５、６は非選択のワード線、符号７は選択されたビット
線である。符号８は第３のゲート線で選択された状態に
ある。符号９はソース線で選択された状態にある。
【００３８】読み出し時には、図４に示すように、第３
ゲート８に、例えば３Ｖ程度の電圧を印加し、第３ゲー
ト２０７ａ下のウェルにチャネルを形成する。更に、選
択ビットのワード線４に電圧を印加してメモリセル１の
しきい値を判定する。
ゲート８に、例えば３Ｖ程度の電圧を印加し、第３ゲー
ト２０７ａ下のウェルにチャネルを形成する。更に、選
択ビットのワード線４に電圧を印加してメモリセル１の
しきい値を判定する。
【００３９】書き込み時には、図５に示すように、選択
セル１の制御ゲー４に選択ワード線４を通して例えば１
３Ｖ程度、ドレインに例えば５Ｖ程度、第３ゲートに例
えば１Ｖ程度の電圧を印加し、ソースとウェルを例えば
０Ｖに保持する。これにより第３ゲート２０７ａ下のウ
ェル中にチャネルが形成される。この為、ソース側の浮
遊ゲート１０の端部のチャネルでホットエレクトロンが
発生し、浮遊ゲート１０に電子が注入される。
セル１の制御ゲー４に選択ワード線４を通して例えば１
３Ｖ程度、ドレインに例えば５Ｖ程度、第３ゲートに例
えば１Ｖ程度の電圧を印加し、ソースとウェルを例えば
０Ｖに保持する。これにより第３ゲート２０７ａ下のウ
ェル中にチャネルが形成される。この為、ソース側の浮
遊ゲート１０の端部のチャネルでホットエレクトロンが
発生し、浮遊ゲート１０に電子が注入される。
【００４０】尚、本実施の形態では第３ゲートは、消去
の際に隣接する浮遊ゲートから電子を引き抜く消去ゲー
トとして用いることもできる。 ［製造方法の例の説明］図６〜図１４は、実施の形態１
の不揮発性半導体記憶装置の製造方法の１例を、製造工
程順に示した断面図である。
の際に隣接する浮遊ゲートから電子を引き抜く消去ゲー
トとして用いることもできる。 ［製造方法の例の説明］図６〜図１４は、実施の形態１
の不揮発性半導体記憶装置の製造方法の１例を、製造工
程順に示した断面図である。
【００４１】まず、半導体基板２００にｐ型（第１導電
型）のウェル２０１を形成する。このウェル２０１上
に、たとえば熱酸化法により１０ｎｍ程度のゲート絶縁
膜（第１絶縁膜）２０２を形成する。前述したように、
図には一つのウエルの一部分のみを示している。（図６
の（ａ））。
型）のウェル２０１を形成する。このウェル２０１上
に、たとえば熱酸化法により１０ｎｍ程度のゲート絶縁
膜（第１絶縁膜）２０２を形成する。前述したように、
図には一つのウエルの一部分のみを示している。（図６
の（ａ））。
【００４２】続いて、第３ゲート２０７ａとなるリン
（Ｐ）をドープしたポリシリコン膜２０７とシリコン酸
化膜２０８を順次堆積する（図６の（ｂ））。ポリシリ
コン膜２０７とシリコン酸化膜２０８の堆積には、例え
ばＣＶＤ（Chemical Vapor Deposition）法を用いるこ
とができる。
（Ｐ）をドープしたポリシリコン膜２０７とシリコン酸
化膜２０８を順次堆積する（図６の（ｂ））。ポリシリ
コン膜２０７とシリコン酸化膜２０８の堆積には、例え
ばＣＶＤ（Chemical Vapor Deposition）法を用いるこ
とができる。
【００４３】次に、リソグラフィとドライエッチング技
術により前記シリコン酸化膜２０８及びポリシリコン膜
２０７を所望形状に加工する。このパターニングにより
シリコン酸化膜２０８およびポリシリコン膜２０７は、
シリコン酸化膜２０８ａおよびポリシリコン膜２０７ａ
となる。（図６の（ｃ））。尚、シリコン酸化膜２０８
ａおよびポリシリコン膜２０７ａは、ｙ方向に延在して
形成されるようにストライプ状にパターニングされてい
る。
術により前記シリコン酸化膜２０８及びポリシリコン膜
２０７を所望形状に加工する。このパターニングにより
シリコン酸化膜２０８およびポリシリコン膜２０７は、
シリコン酸化膜２０８ａおよびポリシリコン膜２０７ａ
となる。（図６の（ｃ））。尚、シリコン酸化膜２０８
ａおよびポリシリコン膜２０７ａは、ｙ方向に延在して
形成されるようにストライプ状にパターニングされてい
る。
【００４４】その後、斜めイオン打ち込み法により砒素
（Ａｓ）イオン２２０をウェル２０１に打ち込み、メモ
リのソース或いはドレインとなる不純物拡散層２０５を
形成する（図７の（ａ））。更に、例えば拡散層２０５
のソース或いはドレインにつながる所定部分は、メモリ
セルのソース線またはデータ線としても機能する。この
イオン注入の際には、シリコン酸化膜２０８ａ及びポリ
シリコン膜２０７ａの領域がマスクとして機能する。こ
の為、不純物拡散層２０５はポリシリコン膜２０７ａに
対して、いわゆる自己整合的に形成される。尚、シリコ
ン酸化膜２０８ａおよびポリシリコン膜２０７ａがｙ方
向に延在してストライプ状に形成されているため、不純
物拡散層２０５はｙ方向に延在して形成される。
（Ａｓ）イオン２２０をウェル２０１に打ち込み、メモ
リのソース或いはドレインとなる不純物拡散層２０５を
形成する（図７の（ａ））。更に、例えば拡散層２０５
のソース或いはドレインにつながる所定部分は、メモリ
セルのソース線またはデータ線としても機能する。この
イオン注入の際には、シリコン酸化膜２０８ａ及びポリ
シリコン膜２０７ａの領域がマスクとして機能する。こ
の為、不純物拡散層２０５はポリシリコン膜２０７ａに
対して、いわゆる自己整合的に形成される。尚、シリコ
ン酸化膜２０８ａおよびポリシリコン膜２０７ａがｙ方
向に延在してストライプ状に形成されているため、不純
物拡散層２０５はｙ方向に延在して形成される。
【００４５】又、不純物拡散層２０５は斜めイオン打ち
込み法により形成される為、照射イオンがシリコン酸化
膜２０８ａおよびポリシリコン膜２０７ａで遮蔽され、
ポリシリコン膜２０７ａ間の全領域には形成されない。
又、斜め方向からイオンが照射されるため、ポリシリコ
ン膜２０７ａ下部の一部にも不純物拡散層２０５が形成
される。これにより前記の通り第３ゲート２０７ａと不
純物拡散層２０５とがそれぞれの一部分がオーバーラッ
プするように形成され、第３ゲート２０７ａ下のウェル
２０１中にもチャネルが形成されるようになる。
込み法により形成される為、照射イオンがシリコン酸化
膜２０８ａおよびポリシリコン膜２０７ａで遮蔽され、
ポリシリコン膜２０７ａ間の全領域には形成されない。
又、斜め方向からイオンが照射されるため、ポリシリコ
ン膜２０７ａ下部の一部にも不純物拡散層２０５が形成
される。これにより前記の通り第３ゲート２０７ａと不
純物拡散層２０５とがそれぞれの一部分がオーバーラッ
プするように形成され、第３ゲート２０７ａ下のウェル
２０１中にもチャネルが形成されるようになる。
【００４６】こうして準備した基体に、第５絶縁膜とな
るシリコン窒化膜２１４を堆積し、第３ゲート２０７ａ
と第４絶縁膜２０８ａが完全に埋め込まれるようにする
（図７の（ｂ））。
るシリコン窒化膜２１４を堆積し、第３ゲート２０７ａ
と第４絶縁膜２０８ａが完全に埋め込まれるようにする
（図７の（ｂ））。
【００４７】第５絶縁膜２１４をエッチバックあるいは
化学的機械研磨法によって第４絶縁膜２０８ａの表面が
露出するまで除去する（図７の（ｃ））。
化学的機械研磨法によって第４絶縁膜２０８ａの表面が
露出するまで除去する（図７の（ｃ））。
【００４８】ここで、図１５が図７の（ｃ）の段階の基
体表面の平面図である。第４の絶縁膜２０８ａが表面に
露出する領域と第５の絶縁膜２１４が露出する領域が交
互に配列される。図１５の７Ｃ−７Ｃ断面が図７の
（ｃ）に相当する。
体表面の平面図である。第４の絶縁膜２０８ａが表面に
露出する領域と第５の絶縁膜２１４が露出する領域が交
互に配列される。図１５の７Ｃ−７Ｃ断面が図７の
（ｃ）に相当する。
【００４９】次に、第５絶縁膜２１４を第３ゲート２０
７ａの長手方向と垂直な方向に、ストライプ状のレジス
トマスク２５０を形成する。この状態の平面図が図１６
である。形成されたレジストマスク２５０を用いて、ド
ライエッチング加工を行なう。この時、エッチングは第
５絶縁膜２１４であるシリコン窒化膜を選択的にエッチ
ングする条件を用いる。
７ａの長手方向と垂直な方向に、ストライプ状のレジス
トマスク２５０を形成する。この状態の平面図が図１６
である。形成されたレジストマスク２５０を用いて、ド
ライエッチング加工を行なう。この時、エッチングは第
５絶縁膜２１４であるシリコン窒化膜を選択的にエッチ
ングする条件を用いる。
【００５０】この結果、シリコン基板上に、第１ゲート
酸化膜２０２を介して２つの側面を第５絶縁膜２１４
で、残りの２つの側面を第３ゲート２０７ａと第４絶縁
膜２０８ａで囲まれたスペース部分が形成される。図１
７にこの状態の平面図を示す。尚、平面図では上部に配
される第４絶縁膜２０８ａのみが符号で示されている。
スペース部分は下部の第１のゲート酸化膜２０２が露出
している。本願発明の第１の特徴はこのスペース部分を
用いて各メモリセルを形成するものである。そして、こ
のスペース２３０の内壁を用いて浮遊ゲートを形成す
る。
酸化膜２０２を介して２つの側面を第５絶縁膜２１４
で、残りの２つの側面を第３ゲート２０７ａと第４絶縁
膜２０８ａで囲まれたスペース部分が形成される。図１
７にこの状態の平面図を示す。尚、平面図では上部に配
される第４絶縁膜２０８ａのみが符号で示されている。
スペース部分は下部の第１のゲート酸化膜２０２が露出
している。本願発明の第１の特徴はこのスペース部分を
用いて各メモリセルを形成するものである。そして、こ
のスペース２３０の内壁を用いて浮遊ゲートを形成す
る。
【００５１】次に、第３ゲート２０７ａと浮遊ゲート２
０３ｂを分離するためのシリコン酸化膜２０６ａを形成
する。この酸化膜２０６ａは、ポリシリコン２０７ａの
熱酸化、ＣＶＤ法による酸化膜の堆積、或いは両方の組
み合わせによって形成することが出来る（図８）。
０３ｂを分離するためのシリコン酸化膜２０６ａを形成
する。この酸化膜２０６ａは、ポリシリコン２０７ａの
熱酸化、ＣＶＤ法による酸化膜の堆積、或いは両方の組
み合わせによって形成することが出来る（図８）。
【００５２】その後、浮遊ゲート２０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０３を上記ス
ペース部分が完全には埋まらないように堆積する（図９
の（ａ））。この時、図９の（ａ）での、線９ｂ−９ｂ
の紙面に垂直な方向の断面は図９の（ｂ）である。以
下、これら互いに垂直な２つの方向の断面を説明に用い
る。図９より図１３までの図面において、各図の（ａ）
はワード線に沿った方向の断面図、（ｂ）はこれに直交
する方向での断面図である。
（Ｐ）をドーピングしたポリシリコン膜２０３を上記ス
ペース部分が完全には埋まらないように堆積する（図９
の（ａ））。この時、図９の（ａ）での、線９ｂ−９ｂ
の紙面に垂直な方向の断面は図９の（ｂ）である。以
下、これら互いに垂直な２つの方向の断面を説明に用い
る。図９より図１３までの図面において、各図の（ａ）
はワード線に沿った方向の断面図、（ｂ）はこれに直交
する方向での断面図である。
【００５３】次に、レジスト２１３を塗布して隙間を埋
め込む。この状態の各方向の断面図が、それぞれ図１０
の（ａ）及び（ｂ）である。
め込む。この状態の各方向の断面図が、それぞれ図１０
の（ａ）及び（ｂ）である。
【００５４】レジストのエッチバックとポリシリコン膜
２０３のエッチバックによって、浮遊ゲート２０３ｂと
なるポリシリコン膜２０３を所望形状に加工する。この
時、浮遊ゲート２０３ｂの標高が、第５絶縁膜２１４の
標高よりも低くなるようにする。こうして準備した半導
体基体の上部に、浮遊ゲート２０３ｂとこの浮遊ゲート
の上部に形成されるワード線２１１ａとを分離するため
の絶縁膜２１０を形成する。この絶縁膜２１０は、例え
ば、シリコン酸化膜、或いはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層構造からなる（図１１の
（ａ）、（ｂ））。
２０３のエッチバックによって、浮遊ゲート２０３ｂと
なるポリシリコン膜２０３を所望形状に加工する。この
時、浮遊ゲート２０３ｂの標高が、第５絶縁膜２１４の
標高よりも低くなるようにする。こうして準備した半導
体基体の上部に、浮遊ゲート２０３ｂとこの浮遊ゲート
の上部に形成されるワード線２１１ａとを分離するため
の絶縁膜２１０を形成する。この絶縁膜２１０は、例え
ば、シリコン酸化膜、或いはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層構造からなる（図１１の
（ａ）、（ｂ））。
【００５５】次に、ポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜、いわゆるポリメタル膜２
１１を堆積する。この状態の各方向の断面図が図１２の
（ａ）及び（ｂ）である。
膜、タングステン膜の積層膜、いわゆるポリメタル膜２
１１を堆積する。この状態の各方向の断面図が図１２の
（ａ）及び（ｂ）である。
【００５６】こうして準備した基体を、通例のリソグラ
フィとドライエッチング技術により加工しワード線を形
成した（図１３の（ａ）及び（ｂ））。
フィとドライエッチング技術により加工しワード線を形
成した（図１３の（ａ）及び（ｂ））。
【００５７】従来は、こうした製造工程の段階の後、更
に、シリコン酸化膜、或いはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層膜２１０、ポリシリコン
膜２０７を順次エッチングする必要がある。
に、シリコン酸化膜、或いはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層膜２１０、ポリシリコン
膜２０７を順次エッチングする必要がある。
【００５８】しかし、本実施例のメモリセルでは、図１
１の（ａ）及び（ｂ）の段階で、浮遊ゲート２０３ｂが
各メモリセル毎に完全に分離しているため、ワード線２
１１ａの加工を行なうだけでよい。
１の（ａ）及び（ｂ）の段階で、浮遊ゲート２０３ｂが
各メモリセル毎に完全に分離しているため、ワード線２
１１ａの加工を行なうだけでよい。
【００５９】更に、次のような利点も存在する。即ち、
浮遊ゲート２０３ｂの標高ｈが、第５絶縁膜２１４の標
高Ｈよりも低くなっている。従って、ワード線２１１ａ
をドライエッチング技術で加工する際に、第５絶縁膜２
１４の表面が露出した段階で終了することにより、隣接
ワード線２１１ａ−１、２１１ａ−２、２１１ａ―３を
分離することができる。更に、浮遊ゲート２０３ｂとワ
ード線２１１ａの合わせずれが合っても、浮遊ゲート２
０３ｂと制御ゲート２１１ａ間で層間絶縁膜２１０を介
して形成されるキャパシタの静電容量は減少しない。
尚、制御ゲートとワード線とは一体に形成されているの
で、各図では両者に同じ符号２１１ａが付されている。
浮遊ゲート２０３ｂの標高ｈが、第５絶縁膜２１４の標
高Ｈよりも低くなっている。従って、ワード線２１１ａ
をドライエッチング技術で加工する際に、第５絶縁膜２
１４の表面が露出した段階で終了することにより、隣接
ワード線２１１ａ−１、２１１ａ−２、２１１ａ―３を
分離することができる。更に、浮遊ゲート２０３ｂとワ
ード線２１１ａの合わせずれが合っても、浮遊ゲート２
０３ｂと制御ゲート２１１ａ間で層間絶縁膜２１０を介
して形成されるキャパシタの静電容量は減少しない。
尚、制御ゲートとワード線とは一体に形成されているの
で、各図では両者に同じ符号２１１ａが付されている。
【００６０】その後、層間絶縁膜４２０を形成した後、
ワード線２１１ａ、ソース及びドレイン拡散層２０５、
ウエル２０１、第３ゲート２０３ａに至るコンタクト孔
を形成する。続いて、金属膜を堆積して、これをパター
ニングして配線とし、メモリセルを完成した。図１４は
この状態の装置の断面図である。図１４の（ａ）、
（ｂ）は、各々これまでの図と同様に各方向の断面図で
ある。
ワード線２１１ａ、ソース及びドレイン拡散層２０５、
ウエル２０１、第３ゲート２０３ａに至るコンタクト孔
を形成する。続いて、金属膜を堆積して、これをパター
ニングして配線とし、メモリセルを完成した。図１４は
この状態の装置の断面図である。図１４の（ａ）、
（ｂ）は、各々これまでの図と同様に各方向の断面図で
ある。
【００６１】本例の不揮発性半導体記憶装置のメモリセ
ルでのカップリング比のワード線幅依存性を、従来技術
で製造したメモリセルのカップリング比と比較して示し
たのが、図１９である。横軸が設計時のワード線幅、縦
軸がカップリング比を示す。尚、カップリング比は、制
御ゲート電圧に対する浮遊ゲート電圧の増加率に相当す
る。即ち、制御ゲート電圧と浮遊ゲート電圧とをＸＹグ
ラフに取った場合、その傾きがカップリング比に相当す
る。この場合、制御ゲート電圧が０Ｖの時の浮遊ゲート
電圧は、即ち、ＸＹグラフにおける切片は、浮遊ゲート
に蓄積されている電荷量で決められる。曲線８１がメモ
リセル単体の特性がチップ性能を律速する限界値を示
す。曲線８２が従来技術によって製造したメモリセルの
特性、曲線８３が本例のメモリセルの特性である。ここ
で、従来技術の製造方法とは、制御ゲート、層間絶縁
膜、及び浮遊ゲートの各層を一旦積層して後、この積層
体の前記３つの層を重ねたまま一括して、所望形状に加
工する方法のことである。図１９の比較に見られるよう
に、本実施形態のメモリセルではワード線幅が小さくな
っても高いカップリング比が確保されている。特に、ワ
ード線幅が０．１３μｍ以下の場合で明白な効果が見ら
れた。 ＜実施の形態２＞実施の形態１では、図７の（ｃ）で第
４絶縁膜２０８ａを露出させた後、レジストパターンを
マスクとして用いて第５絶縁膜２１４を選択的にエッチ
ングした。この時、選択比を小さくし、第４絶縁膜２０
８ａもある程度エッチングすることも可能である。こう
すると、シリコン基板上に第１ゲート酸化膜２０２を介
して形成されたスペースから見て、第５絶縁膜２１４の
側壁の標高が、第３ゲート２０７ａと第４絶縁膜２０８
ａの標高よりも高くなる。本例はこうした例を示す。
ルでのカップリング比のワード線幅依存性を、従来技術
で製造したメモリセルのカップリング比と比較して示し
たのが、図１９である。横軸が設計時のワード線幅、縦
軸がカップリング比を示す。尚、カップリング比は、制
御ゲート電圧に対する浮遊ゲート電圧の増加率に相当す
る。即ち、制御ゲート電圧と浮遊ゲート電圧とをＸＹグ
ラフに取った場合、その傾きがカップリング比に相当す
る。この場合、制御ゲート電圧が０Ｖの時の浮遊ゲート
電圧は、即ち、ＸＹグラフにおける切片は、浮遊ゲート
に蓄積されている電荷量で決められる。曲線８１がメモ
リセル単体の特性がチップ性能を律速する限界値を示
す。曲線８２が従来技術によって製造したメモリセルの
特性、曲線８３が本例のメモリセルの特性である。ここ
で、従来技術の製造方法とは、制御ゲート、層間絶縁
膜、及び浮遊ゲートの各層を一旦積層して後、この積層
体の前記３つの層を重ねたまま一括して、所望形状に加
工する方法のことである。図１９の比較に見られるよう
に、本実施形態のメモリセルではワード線幅が小さくな
っても高いカップリング比が確保されている。特に、ワ
ード線幅が０．１３μｍ以下の場合で明白な効果が見ら
れた。 ＜実施の形態２＞実施の形態１では、図７の（ｃ）で第
４絶縁膜２０８ａを露出させた後、レジストパターンを
マスクとして用いて第５絶縁膜２１４を選択的にエッチ
ングした。この時、選択比を小さくし、第４絶縁膜２０
８ａもある程度エッチングすることも可能である。こう
すると、シリコン基板上に第１ゲート酸化膜２０２を介
して形成されたスペースから見て、第５絶縁膜２１４の
側壁の標高が、第３ゲート２０７ａと第４絶縁膜２０８
ａの標高よりも高くなる。本例はこうした例を示す。
【００６２】図６より図７までは実施の形態１と同様の
工程を取り、前述の様に第４絶縁膜２０８ａを少し多め
にエッチングする。この後、実施の形態１と同様に、第
３ゲート２０７ａと浮遊ゲート２０３ｂを分離するため
のシリコン酸化膜２０６を形成する。その方法も前述の
通り、ポリシリコン２０７ａの熱酸化、ＣＶＤ法による
酸化膜の堆積、或いは両方の組み合わせなどを用いるこ
とが出来る。図２０はこの例の主要配線等の平面配置を
示す図である。図２０の線２１Ａ−２１Ａ、線２１Ｂ−
２１Ｂ、及び線２１Ｃ−２１Ｃに沿った断面は、それぞ
れ、図２１の（ａ）、（ｂ）、及び（ｃ）のようにな
る。以下、図２１より図２５までの（ａ）、（ｂ）、及
び（ｃ）の各図は、図２１の場合と同様の断面での断面
図である。
工程を取り、前述の様に第４絶縁膜２０８ａを少し多め
にエッチングする。この後、実施の形態１と同様に、第
３ゲート２０７ａと浮遊ゲート２０３ｂを分離するため
のシリコン酸化膜２０６を形成する。その方法も前述の
通り、ポリシリコン２０７ａの熱酸化、ＣＶＤ法による
酸化膜の堆積、或いは両方の組み合わせなどを用いるこ
とが出来る。図２０はこの例の主要配線等の平面配置を
示す図である。図２０の線２１Ａ−２１Ａ、線２１Ｂ−
２１Ｂ、及び線２１Ｃ−２１Ｃに沿った断面は、それぞ
れ、図２１の（ａ）、（ｂ）、及び（ｃ）のようにな
る。以下、図２１より図２５までの（ａ）、（ｂ）、及
び（ｃ）の各図は、図２１の場合と同様の断面での断面
図である。
【００６３】その後、浮遊ゲート２０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０３を上記ス
ペース部分が完全には埋まらないように堆積する。この
状態の断面図が、図２２の（ａ）、（ｂ）、及び（ｃ）
である。
（Ｐ）をドーピングしたポリシリコン膜２０３を上記ス
ペース部分が完全には埋まらないように堆積する。この
状態の断面図が、図２２の（ａ）、（ｂ）、及び（ｃ）
である。
【００６４】次に、レジストを塗布して隙間を埋め込
む。そして、レジストのエッチバックとポリシリコン膜
２０３のエッチバックとによって、浮遊ゲートとなるポ
リシリコン膜２０３を加工し、浮遊ゲート２０３ｂを形
成する。この時、浮遊ゲート２０３ｂの標高が、第５絶
縁膜２１４の標高よりも低くなるようにする。尚、ここ
で、標高とは、該当層の厚みではなく、半導体基板表面
からの高さを意味している。
む。そして、レジストのエッチバックとポリシリコン膜
２０３のエッチバックとによって、浮遊ゲートとなるポ
リシリコン膜２０３を加工し、浮遊ゲート２０３ｂを形
成する。この時、浮遊ゲート２０３ｂの標高が、第５絶
縁膜２１４の標高よりも低くなるようにする。尚、ここ
で、標高とは、該当層の厚みではなく、半導体基板表面
からの高さを意味している。
【００６５】次に浮遊ゲート２０３ｂとワード線２１１
ａを分離するための絶縁膜２１０を形成する（図２３の
（ａ）、（ｂ）、及び（ｃ））。この絶縁膜２１０は、
例えばシリコン酸化膜、或いはシリコン酸化膜／シリコ
ン窒化膜／シリコン酸化膜の積層構造を用いる。
ａを分離するための絶縁膜２１０を形成する（図２３の
（ａ）、（ｂ）、及び（ｃ））。この絶縁膜２１０は、
例えばシリコン酸化膜、或いはシリコン酸化膜／シリコ
ン窒化膜／シリコン酸化膜の積層構造を用いる。
【００６６】次に、ポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜、いわゆるポリメタル膜２
１１を堆積した（図２４の（ａ）、（ｂ）、及び
（ｃ））。
膜、タングステン膜の積層膜、いわゆるポリメタル膜２
１１を堆積した（図２４の（ａ）、（ｂ）、及び
（ｃ））。
【００６７】本例の場合、マスクを用いずにエッチバッ
クあるいは化学的機械研磨法を用いて、図２０の線２１
Ａ−２１Ａの断面で見た第４絶縁膜２０８ａおよび第５
絶縁膜２１４上の第２絶縁膜２１０が露出するまでワー
ド線材料を除去することによって、隣接したワード線２
１１を分離加工することが可能となる。即ち、図２５の
（ｃ）での、２１１ａ−１、２１１ａ−２、及び２１１
ａ―３がその分離された例である。
クあるいは化学的機械研磨法を用いて、図２０の線２１
Ａ−２１Ａの断面で見た第４絶縁膜２０８ａおよび第５
絶縁膜２１４上の第２絶縁膜２１０が露出するまでワー
ド線材料を除去することによって、隣接したワード線２
１１を分離加工することが可能となる。即ち、図２５の
（ｃ）での、２１１ａ−１、２１１ａ−２、及び２１１
ａ―３がその分離された例である。
【００６８】この工程においては、図２０の線２０−２
０の断面で見た第４絶縁膜２０８ａおよび第５絶縁膜２
１４上の第２絶縁膜２１０の標高が、線２１−２１を結
ぶ断面で見た第２絶縁膜２１０の標高よりも常に高いこ
とを利用する（図２５の（ａ）、（ｂ）、及び
（ｃ））。
０の断面で見た第４絶縁膜２０８ａおよび第５絶縁膜２
１４上の第２絶縁膜２１０の標高が、線２１−２１を結
ぶ断面で見た第２絶縁膜２１０の標高よりも常に高いこ
とを利用する（図２５の（ａ）、（ｂ）、及び
（ｃ））。
【００６９】この時、浮遊ゲート２０３ｂ上の第２絶縁
膜２１０は露出しないため浮遊ゲート制御ゲート間で層
間絶縁膜２１０を介して形成されるキャパシタの静電容
量は減少しない。
膜２１０は露出しないため浮遊ゲート制御ゲート間で層
間絶縁膜２１０を介して形成されるキャパシタの静電容
量は減少しない。
【００７０】その後、図示していないが、層間絶縁膜を
形成した後、ワード線２１１ａ、ソース／ドレイン拡散
層２０５、ウエル２０１、及び第３ゲート２０３ａに至
るコンタクト孔を形成し、続いて金属膜を堆積してこれ
をパターニングして配線とし、メモリセルを完成した。
形成した後、ワード線２１１ａ、ソース／ドレイン拡散
層２０５、ウエル２０１、及び第３ゲート２０３ａに至
るコンタクト孔を形成し、続いて金属膜を堆積してこれ
をパターニングして配線とし、メモリセルを完成した。
【００７１】本実施形態のメモリセルでは実施の形態１
と同様にワード線幅が小さくなっても高いカップリング
比が確保されていた。特に、ワード線幅が０．１３μｍ
以下の場合に顕著な効果が見られた。 ＜実施の形態３＞実施の形態１と２では、第５絶縁膜２
１４を堆積後、第４絶縁膜２０８ａを露出させてから第
５絶縁膜２１４を加工し、シリコン基板上に第１ゲート
酸化膜２０２を介してスペース２３０を形成した。
と同様にワード線幅が小さくなっても高いカップリング
比が確保されていた。特に、ワード線幅が０．１３μｍ
以下の場合に顕著な効果が見られた。 ＜実施の形態３＞実施の形態１と２では、第５絶縁膜２
１４を堆積後、第４絶縁膜２０８ａを露出させてから第
５絶縁膜２１４を加工し、シリコン基板上に第１ゲート
酸化膜２０２を介してスペース２３０を形成した。
【００７２】これに対して、本実施の形態３では、第４
絶縁膜２０８ａが第５絶縁膜２１４によって完全に埋め
込まれている状態から、レジストパターンをマスクとし
て用いてドライエッチング技術によって、第５絶縁膜２
１４をパターニングする例である。この時、第５絶縁膜
を選択的にエッチングする条件を用いても、もともと第
５絶縁膜２１４の標高Ｈ１が第４絶縁膜２０８ａの標高
ｈ１よりも高い。
絶縁膜２０８ａが第５絶縁膜２１４によって完全に埋め
込まれている状態から、レジストパターンをマスクとし
て用いてドライエッチング技術によって、第５絶縁膜２
１４をパターニングする例である。この時、第５絶縁膜
を選択的にエッチングする条件を用いても、もともと第
５絶縁膜２１４の標高Ｈ１が第４絶縁膜２０８ａの標高
ｈ１よりも高い。
【００７３】即ち、本例では、実施の形態１における図
７の（ｂ）の状態まで同様の工程を採用する。この状態
の各方向の断面図、即ち、図２０の線２１Ａ−２１Ａ、
線２１Ｂ−２１Ｂ及び線２１Ｃ−２１Ｃに沿った断面図
は、それぞれ、図２７の（ａ）、（ｂ）、及び（ｃ）で
ある。
７の（ｂ）の状態まで同様の工程を採用する。この状態
の各方向の断面図、即ち、図２０の線２１Ａ−２１Ａ、
線２１Ｂ−２１Ｂ及び線２１Ｃ−２１Ｃに沿った断面図
は、それぞれ、図２７の（ａ）、（ｂ）、及び（ｃ）で
ある。
【００７４】この後、実施の形態１と同様に、第３ゲー
ト２０７ａと浮遊ゲート２０３ｂを分離するためのシリ
コン酸化膜２０６ａをポリシリコン２０７ａの熱酸化、
ＣＶＤ法による酸化膜の堆積、あるいは両方の組み合わ
せによって形成する。
ト２０７ａと浮遊ゲート２０３ｂを分離するためのシリ
コン酸化膜２０６ａをポリシリコン２０７ａの熱酸化、
ＣＶＤ法による酸化膜の堆積、あるいは両方の組み合わ
せによって形成する。
【００７５】その後、浮遊ゲート２０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０３を上記ス
ペース部分が完全には埋まらないように堆積する（図２
８の（ａ）、（ｂ）、（ｃ））。
（Ｐ）をドーピングしたポリシリコン膜２０３を上記ス
ペース部分が完全には埋まらないように堆積する（図２
８の（ａ）、（ｂ）、（ｃ））。
【００７６】次に、レジスト２１３を塗布して隙間を埋
め込み、レジストのエッチバックとポリシリコン膜２０
３のエッチバックによって浮遊ゲートとなるポリシリコ
ン膜２０３をパターニングし浮遊ゲート２０３ｂを形成
する。このとき、浮遊ゲート２０３ｂの標高が、第５絶
縁膜２１４の標高よりも低くなるようにする。
め込み、レジストのエッチバックとポリシリコン膜２０
３のエッチバックによって浮遊ゲートとなるポリシリコ
ン膜２０３をパターニングし浮遊ゲート２０３ｂを形成
する。このとき、浮遊ゲート２０３ｂの標高が、第５絶
縁膜２１４の標高よりも低くなるようにする。
【００７７】次に浮遊ゲート２０３ｂとワード線２１１
ａを分離するための絶縁膜２１０を形成する（図２９の
（ａ）、（ｂ）、（ｃ））。この絶縁膜２１０は、シリ
コン酸化膜、或いはシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層構造などを用いる。
ａを分離するための絶縁膜２１０を形成する（図２９の
（ａ）、（ｂ）、（ｃ））。この絶縁膜２１０は、シリ
コン酸化膜、或いはシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層構造などを用いる。
【００７８】次に、ポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜、いわゆるポリメタル膜２
１１を堆積した（図３０の（ａ）、（ｂ）、（ｃ））。
膜、タングステン膜の積層膜、いわゆるポリメタル膜２
１１を堆積した（図３０の（ａ）、（ｂ）、（ｃ））。
【００７９】本例の場合、マスクを用いずにエッチバッ
クあるいは化学的機械研磨法を用いて、図２０の線２０
−２０の断面で見た第４絶縁膜２０８ａおよび第５絶縁
膜２１４上の第２絶縁膜が露出するまでワード線材料を
除去することによって、隣接ワード線を分離加工するこ
とを可能とする。この工程においては、図２０の線２０
−２０の断面で見た第４絶縁膜２０８ａおよび第５絶縁
膜２１４上の第２絶縁膜の標高が、線２０−２０を結ぶ
断面で見た第２絶縁膜２１０の標高よりも常に高いこと
を利用する（図３０の（ａ）、（ｂ）、（ｃ））。
クあるいは化学的機械研磨法を用いて、図２０の線２０
−２０の断面で見た第４絶縁膜２０８ａおよび第５絶縁
膜２１４上の第２絶縁膜が露出するまでワード線材料を
除去することによって、隣接ワード線を分離加工するこ
とを可能とする。この工程においては、図２０の線２０
−２０の断面で見た第４絶縁膜２０８ａおよび第５絶縁
膜２１４上の第２絶縁膜の標高が、線２０−２０を結ぶ
断面で見た第２絶縁膜２１０の標高よりも常に高いこと
を利用する（図３０の（ａ）、（ｂ）、（ｃ））。
【００８０】このとき、浮遊ゲート２０３ｂ上の第２絶
縁膜は露出しないため浮遊ゲート制御ゲート間で層間絶
縁膜２１０を介して形成されるキャパシタの静電容量は
減少しない。
縁膜は露出しないため浮遊ゲート制御ゲート間で層間絶
縁膜２１０を介して形成されるキャパシタの静電容量は
減少しない。
【００８１】その後、図には示してないが、層間絶縁膜
を形成した後、ワード線２１１ａ、ソース／ドレイン拡
散層２０５、ウエル２０１、第３ゲート２０３ａに至る
コンタクト孔を形成する。続いて、金属膜を堆積してこ
れをパターニングして配線とし、メモリセルを完成し
た。
を形成した後、ワード線２１１ａ、ソース／ドレイン拡
散層２０５、ウエル２０１、第３ゲート２０３ａに至る
コンタクト孔を形成する。続いて、金属膜を堆積してこ
れをパターニングして配線とし、メモリセルを完成し
た。
【００８２】本実施形態のメモリセルでは、実施の形態
１と同様にワード線幅が小さくなっても高いカップリン
グ比が確保されていて特にワード線幅が０．１３μｍ以
下の場合で明白な効果が見られた。 ＜実施の形態５＞実施の形態１から３では、第３ゲート
と第２ゲートを分離する第４絶縁膜にシリコン酸化膜
を、隣接ワード線下の浮遊ゲートを分離する第５絶縁膜
にシリコン窒化膜を用いた。しかし、逆に第４絶縁膜に
シリコン窒化膜を、第５絶縁膜にシリコン酸化膜を用い
ることも可能である。
１と同様にワード線幅が小さくなっても高いカップリン
グ比が確保されていて特にワード線幅が０．１３μｍ以
下の場合で明白な効果が見られた。 ＜実施の形態５＞実施の形態１から３では、第３ゲート
と第２ゲートを分離する第４絶縁膜にシリコン酸化膜
を、隣接ワード線下の浮遊ゲートを分離する第５絶縁膜
にシリコン窒化膜を用いた。しかし、逆に第４絶縁膜に
シリコン窒化膜を、第５絶縁膜にシリコン酸化膜を用い
ることも可能である。
【００８３】こうすると、シリコン窒化膜よりもシリコ
ン酸化膜の方が誘電率が低いため、隣接ワード線間の寄
生容量が減少し、ワード線ピッチの縮小には有利であっ
た。
ン酸化膜の方が誘電率が低いため、隣接ワード線間の寄
生容量が減少し、ワード線ピッチの縮小には有利であっ
た。
【００８４】本実施形態のメモリセルでは実施の形態１
と同様にワード線幅が小さくなっても高いカップリング
比が確保されていて特にワード線幅が０．１３μｍ以下
の場合で明白な効果が見られた。 ＜実施の形態６＞実施の形態１から５ではスプリットゲ
ート型のメモリセルの場合の例を挙げたが、本実施の形
態６ではスタック型のメモリセルでの例を挙げる。
と同様にワード線幅が小さくなっても高いカップリング
比が確保されていて特にワード線幅が０．１３μｍ以下
の場合で明白な効果が見られた。 ＜実施の形態６＞実施の形態１から５ではスプリットゲ
ート型のメモリセルの場合の例を挙げたが、本実施の形
態６ではスタック型のメモリセルでの例を挙げる。
【００８５】図３１〜図３９は本願発明の実施の形態６
である不揮発性半導体記憶装置の製造方法の一例を、製
造工程順に示した断面図である。
である不揮発性半導体記憶装置の製造方法の一例を、製
造工程順に示した断面図である。
【００８６】先ず、シリコン基板３００中にｐ型ウェル
３０１を形成する。尚、図のウエルはこの部分のみを示
すことは、これまでの通りである。このウエル内に素子
分離領域となるフィールド酸化膜３０２を通例の方法で
形成した（図３１の（ａ））。次に、たとえば熱酸化法
により、半導体基体の表面にシリコン酸化膜３０７を形
成した。その上にシリコン窒化膜（第３絶縁膜）３０４
をたとえばＣＶＤ法によって堆積した（図３１の
（ｂ））。リソグラフィとドライエッチング技術によ
り、シリコン窒化膜３０４をストライプ状に加工し、パ
ターン３０４ａを形成した（図３１の（ｃ））。パター
ン３０４ａをマスク領域としてイオン打ち込み法によっ
て砒素イオンを打ち込み、メモリセルのソースおよびド
レインとなる拡散層３０５を形成した（図３１の
（ｄ））。
３０１を形成する。尚、図のウエルはこの部分のみを示
すことは、これまでの通りである。このウエル内に素子
分離領域となるフィールド酸化膜３０２を通例の方法で
形成した（図３１の（ａ））。次に、たとえば熱酸化法
により、半導体基体の表面にシリコン酸化膜３０７を形
成した。その上にシリコン窒化膜（第３絶縁膜）３０４
をたとえばＣＶＤ法によって堆積した（図３１の
（ｂ））。リソグラフィとドライエッチング技術によ
り、シリコン窒化膜３０４をストライプ状に加工し、パ
ターン３０４ａを形成した（図３１の（ｃ））。パター
ン３０４ａをマスク領域としてイオン打ち込み法によっ
て砒素イオンを打ち込み、メモリセルのソースおよびド
レインとなる拡散層３０５を形成した（図３１の
（ｄ））。
【００８７】次に、シリコン酸化膜（第４の絶縁膜）３
０８を例えばＣＶＤ法によってシリコン窒化膜パターン
３０４ａが完全に埋まるように堆積する（図３２の
（ａ））。次に、化学的機械研磨法あるいはエッチバッ
クによって、シリコン窒化膜パターン３０４ａの上部が
露出するように、シリコン酸化膜３０８を加工する（図
３２の（ｂ））。
０８を例えばＣＶＤ法によってシリコン窒化膜パターン
３０４ａが完全に埋まるように堆積する（図３２の
（ａ））。次に、化学的機械研磨法あるいはエッチバッ
クによって、シリコン窒化膜パターン３０４ａの上部が
露出するように、シリコン酸化膜３０８を加工する（図
３２の（ｂ））。
【００８８】次に、露出したシリコン窒化膜パターン３
０４ａのストライプとは垂直な方向のストライプ状のレ
ジストパターンをマスクに用いてシリコン窒化膜を選択
的にエッチングする条件でドライエッチングし３０４ａ
を加工する。
０４ａのストライプとは垂直な方向のストライプ状のレ
ジストパターンをマスクに用いてシリコン窒化膜を選択
的にエッチングする条件でドライエッチングし３０４ａ
を加工する。
【００８９】その結果、シリコン基板上には側壁のうち
２面を第３絶縁膜であるシリコン窒化膜、残りの２面を
第４絶縁膜であるシリコン酸化膜で囲まれたスペースが
形成される（図３３の（ａ）、（ｂ）、（ｃ））。この
スペースが本願発明の特徴を形づくる穴である。この穴
の内部に浮遊ゲートを形成する。尚、図３３の（ａ）及
び（ｂ）はそれぞれ、図３３の線３３Ｂ−３３Ｂ、線３
３Ｃ−３３Ｃを通る紙面垂直な断面の形状である。以
下、図３３〜図３９まで、同様にこれら３つの断面を
（ａ）、（ｂ）、（ｃ）として示す。
２面を第３絶縁膜であるシリコン窒化膜、残りの２面を
第４絶縁膜であるシリコン酸化膜で囲まれたスペースが
形成される（図３３の（ａ）、（ｂ）、（ｃ））。この
スペースが本願発明の特徴を形づくる穴である。この穴
の内部に浮遊ゲートを形成する。尚、図３３の（ａ）及
び（ｂ）はそれぞれ、図３３の線３３Ｂ−３３Ｂ、線３
３Ｃ−３３Ｃを通る紙面垂直な断面の形状である。以
下、図３３〜図３９まで、同様にこれら３つの断面を
（ａ）、（ｂ）、（ｃ）として示す。
【００９０】その後、浮遊ゲート３１１ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜３１１を上記ス
ペース部分が完全には埋まらないように堆積する（図３
４の（ａ）、（ｂ）、（ｃ））。レジスト２１３を塗布
して隙間を埋め込む（図３５の（ａ）、（ｂ）、
（ｃ））。
（Ｐ）をドーピングしたポリシリコン膜３１１を上記ス
ペース部分が完全には埋まらないように堆積する（図３
４の（ａ）、（ｂ）、（ｃ））。レジスト２１３を塗布
して隙間を埋め込む（図３５の（ａ）、（ｂ）、
（ｃ））。
【００９１】そして、レジストのエッチバックとポリシ
リコン膜３１１のエッチバックによって、浮遊ゲートと
なるポリシリコン膜３１１を加工し、浮遊ゲート３１１
ｂを形成する。この時、浮遊ゲート３１１ｂの標高ｈ２
が、第３絶縁膜３０４ｂの標高Ｈ２よりも低くなるよう
にする（図３７の（ａ）、（ｂ）、（ｃ））。この段階
で、浮遊ゲートはメモリセルごとに完全に分離された状
態となる。
リコン膜３１１のエッチバックによって、浮遊ゲートと
なるポリシリコン膜３１１を加工し、浮遊ゲート３１１
ｂを形成する。この時、浮遊ゲート３１１ｂの標高ｈ２
が、第３絶縁膜３０４ｂの標高Ｈ２よりも低くなるよう
にする（図３７の（ａ）、（ｂ）、（ｃ））。この段階
で、浮遊ゲートはメモリセルごとに完全に分離された状
態となる。
【００９２】次に、浮遊ゲート３１１ｂと制御ゲートを
分離する層間絶縁膜３１２を形成する。この絶縁膜は、
シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒
化膜／シリコン酸化膜の積層構造を用いる（図３７の
（ａ）、（ｂ）、（ｃ））。
分離する層間絶縁膜３１２を形成する。この絶縁膜は、
シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒
化膜／シリコン酸化膜の積層構造を用いる（図３７の
（ａ）、（ｂ）、（ｃ））。
【００９３】次に、ポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜、いわゆるポリメタル膜３
１０を堆積する（図３８の（ａ）、（ｂ）、（ｃ））。
このポリメタル３１０を、通例のリソグラフィとドライ
エッチング技術により加工してワード線を形成した（図
３９の（ａ）、（ｂ）、（ｃ））。
膜、タングステン膜の積層膜、いわゆるポリメタル膜３
１０を堆積する（図３８の（ａ）、（ｂ）、（ｃ））。
このポリメタル３１０を、通例のリソグラフィとドライ
エッチング技術により加工してワード線を形成した（図
３９の（ａ）、（ｂ）、（ｃ））。
【００９４】従来、この後、シリコン酸化膜、あるいは
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積
層膜３１２、ポリシリコン膜３１１を順次エッチングす
る必要がある。しかし、本実施例のメモリセルでは、図
３６の段階で、浮遊ゲート３１１ｂが各メモリセルごと
に完全に分離しているため、ワード線の加工を行なうだ
けでよい。又、浮遊ゲート３１１ｂの標高が第３絶縁膜
３０４ｂの標高よりも低くなっているため、ワード線を
ドライエッチング技術で加工する際に、第３絶縁膜の表
面が露出した段階で終了することにより、隣接ワード線
を分離することができかつ浮遊ゲートとワード線の合わ
せずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜
３１２を介して形成されるキャパシタの静電容量は減少
しない。
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積
層膜３１２、ポリシリコン膜３１１を順次エッチングす
る必要がある。しかし、本実施例のメモリセルでは、図
３６の段階で、浮遊ゲート３１１ｂが各メモリセルごと
に完全に分離しているため、ワード線の加工を行なうだ
けでよい。又、浮遊ゲート３１１ｂの標高が第３絶縁膜
３０４ｂの標高よりも低くなっているため、ワード線を
ドライエッチング技術で加工する際に、第３絶縁膜の表
面が露出した段階で終了することにより、隣接ワード線
を分離することができかつ浮遊ゲートとワード線の合わ
せずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜
３１２を介して形成されるキャパシタの静電容量は減少
しない。
【００９５】その後、層間絶縁膜を形成した後、ワード
線３１１ａ、ソース／ドレイン拡散層３０５、ウェル３
０１に至るコンタクト孔を形成する。続いて、金属膜を
堆積し、これを所望形状に加工して配線とし、メモリセ
ルを完成した。尚、これらの工程は通例のもであるので
図示は省略した。
線３１１ａ、ソース／ドレイン拡散層３０５、ウェル３
０１に至るコンタクト孔を形成する。続いて、金属膜を
堆積し、これを所望形状に加工して配線とし、メモリセ
ルを完成した。尚、これらの工程は通例のもであるので
図示は省略した。
【００９６】本実施形態のメモリセルでは、実施の形態
１と同様にワード線幅が小さくなっても高いカップリン
グ比が確保されていて特にワード線幅が０．１３μｍ以
下の場合、明白な効果が見られた。 ＜実施の形態７＞本実施の形態ではスタック型のメモリ
セルの１例であるいわゆるＮＡＮＤ型フラッシュメモリ
での例を挙げる。
１と同様にワード線幅が小さくなっても高いカップリン
グ比が確保されていて特にワード線幅が０．１３μｍ以
下の場合、明白な効果が見られた。 ＜実施の形態７＞本実施の形態ではスタック型のメモリ
セルの１例であるいわゆるＮＡＮＤ型フラッシュメモリ
での例を挙げる。
【００９７】図４０及び図４１はＮＡＮＤ型フラッシュ
メモリの回路構成例を示す図である。図４０は読み出し
時の状態、図４１は書き込み時の状態を示す図である。
メモリの回路構成例を示す図である。図４０は読み出し
時の状態、図４１は書き込み時の状態を示す図である。
【００９８】読み出しの際には、図４０にあるように、
選択ビット線４１に１Ｖ程度を印加し、非選択ワード線
４３から４５、及び非選択ワード線４７から５０に５Ｖ
程度を印加する。この電圧条件では、非選択ワード線下
のセル下には、メモリセルの状態に依らず、チャネルが
形成され電流を流すことが出来る。選択ワード線下のメ
モリセルのＯＮ／ＯＦＦが、ソース線−ドレイン線間の
導通／非導通で判定される。
選択ビット線４１に１Ｖ程度を印加し、非選択ワード線
４３から４５、及び非選択ワード線４７から５０に５Ｖ
程度を印加する。この電圧条件では、非選択ワード線下
のセル下には、メモリセルの状態に依らず、チャネルが
形成され電流を流すことが出来る。選択ワード線下のメ
モリセルのＯＮ／ＯＦＦが、ソース線−ドレイン線間の
導通／非導通で判定される。
【００９９】書き込みの際には、選択ビット線６１には
０Ｖ、非選択ビット線６２には例えば５Ｖを印加する。
非選択ワード線には読み出し時と同様に、５Ｖ程度を印
加し、非選択ワード下に、メモリセルの状態に依存せ
ず、チャネルが形成されるようにする。選択ビット線に
つながるソースは０Ｖ、非選択ビット線につながるソー
ス線は浮遊状態にすることで、選択ビット線上のメモリ
セル下のチャネルの電位は全て０Ｖ、非選択ビット線上
のメモリセル下のチャネルは全て５Ｖとなる。選択ワー
ド線６６には１８Ｖ程度の高い電圧を印加し、浮遊ゲー
トの電位を高くする。この時、選択ビット線につながる
選択セルでは、チャネルの０Ｖとの大きな電位差により
ゲート酸化膜を介してトンネル電流が注入され書き込み
が起こる。一方、非選択ビット線につながるセルでは、
選択ワード線に印加される１８Ｖという高い電圧により
浮遊ゲートの電位は上昇するが、チャネルの電位が５Ｖ
であるため、浮遊ゲートチャネル間の電位差が小さく、
トンネル電流の注入は抑制され書き込みが起こらない。
０Ｖ、非選択ビット線６２には例えば５Ｖを印加する。
非選択ワード線には読み出し時と同様に、５Ｖ程度を印
加し、非選択ワード下に、メモリセルの状態に依存せ
ず、チャネルが形成されるようにする。選択ビット線に
つながるソースは０Ｖ、非選択ビット線につながるソー
ス線は浮遊状態にすることで、選択ビット線上のメモリ
セル下のチャネルの電位は全て０Ｖ、非選択ビット線上
のメモリセル下のチャネルは全て５Ｖとなる。選択ワー
ド線６６には１８Ｖ程度の高い電圧を印加し、浮遊ゲー
トの電位を高くする。この時、選択ビット線につながる
選択セルでは、チャネルの０Ｖとの大きな電位差により
ゲート酸化膜を介してトンネル電流が注入され書き込み
が起こる。一方、非選択ビット線につながるセルでは、
選択ワード線に印加される１８Ｖという高い電圧により
浮遊ゲートの電位は上昇するが、チャネルの電位が５Ｖ
であるため、浮遊ゲートチャネル間の電位差が小さく、
トンネル電流の注入は抑制され書き込みが起こらない。
【０１００】図４２より図５３は、本発明の実施の形態
７である不揮発性記憶装置の製造方法の一例を示した製
造工程順の断面図である。
７である不揮発性記憶装置の製造方法の一例を示した製
造工程順の断面図である。
【０１０１】先ず、シリコン基板３００中のｐ型ウエル
３０１を形成する（図４２の（ａ））。次に、例えば熱
酸化法によりゲート酸化膜３０７を形成、その上にダミ
ーゲートとなるシリコン窒化膜、或いはポリシリコン膜
３１６を、例えばＣＶＤ法によって堆積した（図４２の
（ｂ））。
３０１を形成する（図４２の（ａ））。次に、例えば熱
酸化法によりゲート酸化膜３０７を形成、その上にダミ
ーゲートとなるシリコン窒化膜、或いはポリシリコン膜
３１６を、例えばＣＶＤ法によって堆積した（図４２の
（ｂ））。
【０１０２】このシリコン窒化膜、或いはポリシリコン
膜３１６を、リソグラフィとドライエッチング技術によ
り、ストライプ状に加工し、パターン３１６ａを形成し
た（図４２の（ｃ））。次に、パターン３１６ａをマス
ク領域として用いて、シリコン基板をエッチングする
（図４２の（ｄ））。
膜３１６を、リソグラフィとドライエッチング技術によ
り、ストライプ状に加工し、パターン３１６ａを形成し
た（図４２の（ｃ））。次に、パターン３１６ａをマス
ク領域として用いて、シリコン基板をエッチングする
（図４２の（ｄ））。
【０１０３】シリコン酸化膜３０８をダミーゲート３１
６ａとその隙間が完全に埋め込まれるように堆積する
（図４３の（ａ））。次に、エッチバック或いは化学的
機械研磨法によってシリコン酸化膜３０８を除去し、ダ
ミーゲート３１６ａの表面を露出させる（図４３の
（ｂ））。
６ａとその隙間が完全に埋め込まれるように堆積する
（図４３の（ａ））。次に、エッチバック或いは化学的
機械研磨法によってシリコン酸化膜３０８を除去し、ダ
ミーゲート３１６ａの表面を露出させる（図４３の
（ｂ））。
【０１０４】この後、ダミーゲート３１６ａのストライ
プとは垂直な方向のストライプ状のレジストパターンを
マスク領域として用いて、ダミーゲート３１６ａを加工
する。この時、ダミーゲート３１６ａの材料であるシリ
コン窒化膜或いはシリコン酸化膜を選択的にエッチング
する条件となす。ダミーゲートは３１６ｂとなる（図４
４の（ｂ））。尚、図４４の（ａ）及び（ｂ）は、各々
図４４の（ｃ）に示す平面図での線４４Ａ−４４Ａ、及
び線４４Ｂ−４４Ｂの断面を示すものである。
プとは垂直な方向のストライプ状のレジストパターンを
マスク領域として用いて、ダミーゲート３１６ａを加工
する。この時、ダミーゲート３１６ａの材料であるシリ
コン窒化膜或いはシリコン酸化膜を選択的にエッチング
する条件となす。ダミーゲートは３１６ｂとなる（図４
４の（ｂ））。尚、図４４の（ａ）及び（ｂ）は、各々
図４４の（ｃ）に示す平面図での線４４Ａ−４４Ａ、及
び線４４Ｂ−４４Ｂの断面を示すものである。
【０１０５】次に、ダミーゲート３１６ｂと第３の絶縁
膜３０８であるシリコン酸化膜をマスクとして用いて、
イオン打ち込み法によって砒素イオンを打ち込んだ。こ
うして、メモリセルのソースおよびドレインとなる拡散
層３０５を形成した（図４５の（ａ）、（ｂ））。
膜３０８であるシリコン酸化膜をマスクとして用いて、
イオン打ち込み法によって砒素イオンを打ち込んだ。こ
うして、メモリセルのソースおよびドレインとなる拡散
層３０５を形成した（図４５の（ａ）、（ｂ））。
【０１０６】次に、ダミーゲート３１６ｂの材料にシリ
コン窒化膜を用いた場合には、シリコン酸化膜、ダミー
ゲート材料にポリシリコン膜を用いた場合には、シリコ
ン酸化膜かシリコン窒化膜を、上記スペースが完全に埋
まるように堆積する。ここで、堆積した膜が、第４の絶
縁膜３０４を形成する。
コン窒化膜を用いた場合には、シリコン酸化膜、ダミー
ゲート材料にポリシリコン膜を用いた場合には、シリコ
ン酸化膜かシリコン窒化膜を、上記スペースが完全に埋
まるように堆積する。ここで、堆積した膜が、第４の絶
縁膜３０４を形成する。
【０１０７】次に、エッチバック或いは化学的機械研磨
法によって、第４絶縁膜３０４を除去し、ダミーゲート
３１６ｂの表面を露出させる（図４６の（ａ）、
（ｂ）、（ｃ））。尚、図４６の（ａ）及び（ｂ）は、
各々図４６の（ｃ）に示す平面図での線４６Ａ−４６
Ａ、及び線４６Ｂ−４６Ｂの断面を示すものである。
法によって、第４絶縁膜３０４を除去し、ダミーゲート
３１６ｂの表面を露出させる（図４６の（ａ）、
（ｂ）、（ｃ））。尚、図４６の（ａ）及び（ｂ）は、
各々図４６の（ｃ）に示す平面図での線４６Ａ−４６
Ａ、及び線４６Ｂ−４６Ｂの断面を示すものである。
【０１０８】ここで、ダミーゲート材料だけを選択的に
エッチングする条件を用いて、ドライエッチング或いは
ウエットエッチングでダミーゲートを除去し、浮遊ゲー
トが形成されるスペースを作る（図４７の（ａ）、
（ｂ）、（ｃ））。尚、図４７の（ａ）及び（ｂ）は、
各々図４７の（ｃ）に示す平面図での線４７Ａ−４７
Ａ、及び線４７Ｂ−４７Ｂの断面を示すものである。
エッチングする条件を用いて、ドライエッチング或いは
ウエットエッチングでダミーゲートを除去し、浮遊ゲー
トが形成されるスペースを作る（図４７の（ａ）、
（ｂ）、（ｃ））。尚、図４７の（ａ）及び（ｂ）は、
各々図４７の（ｃ）に示す平面図での線４７Ａ−４７
Ａ、及び線４７Ｂ−４７Ｂの断面を示すものである。
【０１０９】こうして形成されたスペースは、２つの側
壁を第３絶縁膜３０８で、残りの２つの側壁を第４絶縁
膜３０４ｂで囲まれている。このスペースが本願発明の
第１の特徴点である。このスペース内に形成されたメモ
リセルはその周囲を絶縁膜で囲われている。
壁を第３絶縁膜３０８で、残りの２つの側壁を第４絶縁
膜３０４ｂで囲まれている。このスペースが本願発明の
第１の特徴点である。このスペース内に形成されたメモ
リセルはその周囲を絶縁膜で囲われている。
【０１１０】以下、図４８から図５３では、図４７で形
成されたスペースの２方向の断面、即ち、図４７の
（ｃ）に示す平面図の線４７Ａ‘−４７Ａ’の断面及び
線４７Ｂ−４７Ｂの断面図、各図（ａ）、（ｂ）を用い
る。
成されたスペースの２方向の断面、即ち、図４７の
（ｃ）に示す平面図の線４７Ａ‘−４７Ａ’の断面及び
線４７Ｂ−４７Ｂの断面図、各図（ａ）、（ｂ）を用い
る。
【０１１１】浮遊ゲート３１１ｂとなる、りん（Ｐ）を
ドーピングしたポリシリコン膜３１１を上記スペース部
分が完全には埋まらないように堆積する（図４８の
（ａ）、（ｂ））。次に、レジスト２１３を塗布して隙
間をい埋め込む（図４９の（ａ）、（ｂ））。レジスト
２１３のエッチバックと、ポリシリコン膜３１１のエッ
チバックによって、浮遊ゲート３１１ｂを形成する。ポ
リシリコン膜３１１をパターニングし、加工することに
よって浮遊ゲート３１１ｂが形成される。この時、浮遊
ゲート３１１ｂの標高ｈ３が第４絶縁膜の標高Ｈ３より
も低くなるようにする（図５０の（ａ）、（ｂ））。こ
の段階で、浮遊ゲートはメモリセル毎に完全に分離され
た状態となる。
ドーピングしたポリシリコン膜３１１を上記スペース部
分が完全には埋まらないように堆積する（図４８の
（ａ）、（ｂ））。次に、レジスト２１３を塗布して隙
間をい埋め込む（図４９の（ａ）、（ｂ））。レジスト
２１３のエッチバックと、ポリシリコン膜３１１のエッ
チバックによって、浮遊ゲート３１１ｂを形成する。ポ
リシリコン膜３１１をパターニングし、加工することに
よって浮遊ゲート３１１ｂが形成される。この時、浮遊
ゲート３１１ｂの標高ｈ３が第４絶縁膜の標高Ｈ３より
も低くなるようにする（図５０の（ａ）、（ｂ））。こ
の段階で、浮遊ゲートはメモリセル毎に完全に分離され
た状態となる。
【０１１２】次に、浮遊ゲート３１１ｂと制御ゲートを
分離する層間絶縁膜３１２を形成する。この絶縁膜は、
シリコン酸化膜、或いはシリコン酸化膜／シリコン窒化
膜／シリコン酸化膜の積層膜を用いる（図５１の
（ａ）、（ｂ））。
分離する層間絶縁膜３１２を形成する。この絶縁膜は、
シリコン酸化膜、或いはシリコン酸化膜／シリコン窒化
膜／シリコン酸化膜の積層膜を用いる（図５１の
（ａ）、（ｂ））。
【０１１３】こうして準備した半導体基体に、ポリシリ
コン膜、窒化タングステン膜、タングステン膜の積層
膜、いわゆるポリメタル膜３１０を堆積する（図５２の
（ａ）、（ｂ））。このポリメタル膜３１０を通例のリ
ソグラフィ技術とドライエッチング技術により、パター
ニングを行い、ワード線を形成した（図５３の（ａ）、
（ｂ））。
コン膜、窒化タングステン膜、タングステン膜の積層
膜、いわゆるポリメタル膜３１０を堆積する（図５２の
（ａ）、（ｂ））。このポリメタル膜３１０を通例のリ
ソグラフィ技術とドライエッチング技術により、パター
ニングを行い、ワード線を形成した（図５３の（ａ）、
（ｂ））。
【０１１４】従来は、この時、さらにシリコン酸化膜、
或いはシリコン酸化膜／シリコン窒化膜／シリコン酸化
膜の積層膜３１２、ポリシリコン３１１を順次エッチン
グする必要がある。しかし、本実施例のメモリセルで
は、図５０の段階で、浮遊ゲートが各メモリセル毎に完
全に分離しているため、ワード線の加工を行なうだけで
よい。又、浮遊ゲート３１１ｂの標高が第４絶縁膜３０
４ｂの標高よりも低くなっているため、ワード線をドラ
イエッチング技術で加工する際に、第４絶縁膜上の第２
絶縁膜の表面が露出した段階で終了することにより、隣
接ワード線を分離することが出来る。且つ、浮遊ゲート
とワード線の合わせずれがあっても、浮遊ゲート−制御
ゲート間で層間絶縁膜を形成した後、ワード線３１１
ａ、ソース／ドレイン拡散層３０５、ウエル３０１に至
るコンタクト孔を形成する。続いて、金属膜を堆積して
これをパターンイングして配線とし、メモリセルを完成
した。尚、これらの諸工程は通例のものであるので、図
示を省略する。
或いはシリコン酸化膜／シリコン窒化膜／シリコン酸化
膜の積層膜３１２、ポリシリコン３１１を順次エッチン
グする必要がある。しかし、本実施例のメモリセルで
は、図５０の段階で、浮遊ゲートが各メモリセル毎に完
全に分離しているため、ワード線の加工を行なうだけで
よい。又、浮遊ゲート３１１ｂの標高が第４絶縁膜３０
４ｂの標高よりも低くなっているため、ワード線をドラ
イエッチング技術で加工する際に、第４絶縁膜上の第２
絶縁膜の表面が露出した段階で終了することにより、隣
接ワード線を分離することが出来る。且つ、浮遊ゲート
とワード線の合わせずれがあっても、浮遊ゲート−制御
ゲート間で層間絶縁膜を形成した後、ワード線３１１
ａ、ソース／ドレイン拡散層３０５、ウエル３０１に至
るコンタクト孔を形成する。続いて、金属膜を堆積して
これをパターンイングして配線とし、メモリセルを完成
した。尚、これらの諸工程は通例のものであるので、図
示を省略する。
【０１１５】本実施の形態のメモリセルでは実施の形態
１と同様にワード線幅が小さくなっても高いカップリン
グ比が確保されていて、特にワード線幅が０．１３μｍ
以下の場合でも明白な効果が見られた。 ＜実施の形態８＞本願発明の実施の形態１から実施の形
態７、及びここで説明する実施の形態９においても、浮
遊ゲートと制御ゲートを分離する絶縁膜として、シリコ
ン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層構造からなる膜を用いたが、高誘
電体材料である例えばＴａ２Ｏ５を用いることも可能で
ある。従来、制御ゲート・層間絶縁膜材料・浮遊ゲート
の一括加工方式では、層間絶縁膜材料も制御性良くエッ
チングすることが要求され、新材料を用いるのに困難が
大きかった。しかし、実施の携帯１から６に示す本願発
明のメモリセルでは層間絶縁膜をエッチングする必要が
無いため、上記困難は回避された。 ＜実施の形態９＞本実施の形態は、いわゆるスタック型
のメモリセルの例である、ＮＯＲ型フラッシュメモリの
例である。
１と同様にワード線幅が小さくなっても高いカップリン
グ比が確保されていて、特にワード線幅が０．１３μｍ
以下の場合でも明白な効果が見られた。 ＜実施の形態８＞本願発明の実施の形態１から実施の形
態７、及びここで説明する実施の形態９においても、浮
遊ゲートと制御ゲートを分離する絶縁膜として、シリコ
ン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層構造からなる膜を用いたが、高誘
電体材料である例えばＴａ２Ｏ５を用いることも可能で
ある。従来、制御ゲート・層間絶縁膜材料・浮遊ゲート
の一括加工方式では、層間絶縁膜材料も制御性良くエッ
チングすることが要求され、新材料を用いるのに困難が
大きかった。しかし、実施の携帯１から６に示す本願発
明のメモリセルでは層間絶縁膜をエッチングする必要が
無いため、上記困難は回避された。 ＜実施の形態９＞本実施の形態は、いわゆるスタック型
のメモリセルの例である、ＮＯＲ型フラッシュメモリの
例である。
【０１１６】図５４はＮＯＲ型フラッシュメモリの回路
構成例を示す回路図である。図５５より図５７は製造工
程中のシリコン基板の平面図である。図５８から図６６
は本例の不揮発性半導体記憶装置の製造方法を示す断面
図で、その製造工程順に示されている。
構成例を示す回路図である。図５５より図５７は製造工
程中のシリコン基板の平面図である。図５８から図６６
は本例の不揮発性半導体記憶装置の製造方法を示す断面
図で、その製造工程順に示されている。
【０１１７】図５４のＮＯＲ型フラッシュメモリにおい
て、符号５４１はワード線、符号５４２はビット線、符
号５４３はメモリの基本セルに用いられる不揮発性半導
体記憶装置である。
て、符号５４１はワード線、符号５４２はビット線、符
号５４３はメモリの基本セルに用いられる不揮発性半導
体記憶装置である。
【０１１８】シリコン基板３００中にｐ型ウエル３０１
を形成する。次いで、例えば熱酸化法によってゲート酸
化３０７を形成する（図５５）。尚、その断面は、例え
ば図５８以降の断面図などを参酌することで理解されよ
う。その上にダミー・ゲートとなるシリコン窒化膜、或
いはポリシリコン膜３１６を例えばＣＶＤ法によって堆
積した。次に通例のリソグラフィとドライエチング技術
を用いて、シリコン窒化膜、或いはポリシリコン膜３１
６を図５６のように所定形状３１６ａに加工する。この
加工された絶縁膜の領域３１６ａをマスク領域として、
シリコン基板をエッチングする。こうして準備した半導
体基体に、ダミーゲート３１６ａとその隙間が完全に埋
め込まれるように、シリコン酸化膜３０８を堆積する。
シリコン酸化膜３０８を除去し、ダミーゲート３１６ａ
の表面を露出させる。この後、ダミーゲート３１６ａを
レジスト・パターンをマスクとして用い図５７の平面図
に示すように所望形状に加工する。
を形成する。次いで、例えば熱酸化法によってゲート酸
化３０７を形成する（図５５）。尚、その断面は、例え
ば図５８以降の断面図などを参酌することで理解されよ
う。その上にダミー・ゲートとなるシリコン窒化膜、或
いはポリシリコン膜３１６を例えばＣＶＤ法によって堆
積した。次に通例のリソグラフィとドライエチング技術
を用いて、シリコン窒化膜、或いはポリシリコン膜３１
６を図５６のように所定形状３１６ａに加工する。この
加工された絶縁膜の領域３１６ａをマスク領域として、
シリコン基板をエッチングする。こうして準備した半導
体基体に、ダミーゲート３１６ａとその隙間が完全に埋
め込まれるように、シリコン酸化膜３０８を堆積する。
シリコン酸化膜３０８を除去し、ダミーゲート３１６ａ
の表面を露出させる。この後、ダミーゲート３１６ａを
レジスト・パターンをマスクとして用い図５７の平面図
に示すように所望形状に加工する。
【０１１９】以下の製造工程の断面図、図５８より図６
５は、その（ａ）、（ｂ）の各々が図５７の平面図にお
ける線５８Ａ−５８Ａ、及び線５８Ｂ−５８Ｂでの断面
図である。
５は、その（ａ）、（ｂ）の各々が図５７の平面図にお
ける線５８Ａ−５８Ａ、及び線５８Ｂ−５８Ｂでの断面
図である。
【０１２０】ダミーゲート３１６ａと第３の絶縁膜であ
るシリコン酸化膜３０８をマスクとして、例えばイオン
打ち込み法によって砒素イオンを打ち込んだ。こうし
て、メモリセルのソース或いはドレインとなる不純物領
域３０５を形成した（図５８の（ａ）、（ｂ））。打ち
込まれた不純物領域は図５８の（ａ）に示される。
るシリコン酸化膜３０８をマスクとして、例えばイオン
打ち込み法によって砒素イオンを打ち込んだ。こうし
て、メモリセルのソース或いはドレインとなる不純物領
域３０５を形成した（図５８の（ａ）、（ｂ））。打ち
込まれた不純物領域は図５８の（ａ）に示される。
【０１２１】次に、ダミーゲート材料にシリコン窒化膜
を用いた場合には、シリコン酸化膜、ダミーゲート材料
にポリシリコン膜を用いた場合には、シリコン酸化膜か
シリコン窒化膜を上記スペースが完全に埋まるように堆
積する。ここで、堆積した膜３１７が第４の絶縁膜３１
７を構成する。次いで、エッチバック或いは化学的機械
研磨法によって、ダミーゲート３１６ｂの表面を露出さ
せるまで、前記の堆積した絶縁膜を除去する。この状態
の断面が図５９の（ａ）、（ｂ）である。
を用いた場合には、シリコン酸化膜、ダミーゲート材料
にポリシリコン膜を用いた場合には、シリコン酸化膜か
シリコン窒化膜を上記スペースが完全に埋まるように堆
積する。ここで、堆積した膜３１７が第４の絶縁膜３１
７を構成する。次いで、エッチバック或いは化学的機械
研磨法によって、ダミーゲート３１６ｂの表面を露出さ
せるまで、前記の堆積した絶縁膜を除去する。この状態
の断面が図５９の（ａ）、（ｂ）である。
【０１２２】ここで、ダミーゲート材料（３１６ａ）だ
けを選択的にエッチングする条件を用いて、ドライエッ
チング或いはウエットエッチングでダミーゲート３１６
ａを除去し、浮遊ゲートが形成されるスペース４００を
形成する。このスペース４００は、２つの側壁を第３の
絶縁膜３０８で、残りの２つの側壁を第４の絶縁膜３１
７で取り囲まれている。その後、浮遊ゲート３１１ｂと
なるリン（Ｐ）をドーピングしたポリシリコン膜３１１
を上記スペース部分が完全に埋まらないように堆積する
（図６０の（ａ）、（ｂ））。
けを選択的にエッチングする条件を用いて、ドライエッ
チング或いはウエットエッチングでダミーゲート３１６
ａを除去し、浮遊ゲートが形成されるスペース４００を
形成する。このスペース４００は、２つの側壁を第３の
絶縁膜３０８で、残りの２つの側壁を第４の絶縁膜３１
７で取り囲まれている。その後、浮遊ゲート３１１ｂと
なるリン（Ｐ）をドーピングしたポリシリコン膜３１１
を上記スペース部分が完全に埋まらないように堆積する
（図６０の（ａ）、（ｂ））。
【０１２３】こうして準備した半導体基体上に、レジス
ト２１３を塗布して隙間を埋め込む（図６１の（ａ）、
（ｂ））。そして、レジストのエッチングとポリシリコ
ン膜３１１のエッチバックによって、浮遊ゲートとなる
ポリシリコン膜３１１を所望形状に加工し、浮遊ゲート
３１１ｂを形成する。この時、浮遊ゲート３１１ｂの標
高が、第４の絶縁膜３１７の標高より低くなるようにす
る。この時の状態の断面図が図６２の（ａ）、（ｂ）で
ある。この段階で、浮遊ゲート３１１ｂはメモリセル毎
に絶縁膜で囲われ、相互に完全に分離された状態とな
る。
ト２１３を塗布して隙間を埋め込む（図６１の（ａ）、
（ｂ））。そして、レジストのエッチングとポリシリコ
ン膜３１１のエッチバックによって、浮遊ゲートとなる
ポリシリコン膜３１１を所望形状に加工し、浮遊ゲート
３１１ｂを形成する。この時、浮遊ゲート３１１ｂの標
高が、第４の絶縁膜３１７の標高より低くなるようにす
る。この時の状態の断面図が図６２の（ａ）、（ｂ）で
ある。この段階で、浮遊ゲート３１１ｂはメモリセル毎
に絶縁膜で囲われ、相互に完全に分離された状態とな
る。
【０１２４】次に、浮遊ゲート３１１ｂとを分離する層
間絶縁膜３１２を形成する。この絶縁膜は、シリコン酸
化膜、或いはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層構造を用いる（図６３の（ａ）、
（ｂ））。
間絶縁膜３１２を形成する。この絶縁膜は、シリコン酸
化膜、或いはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層構造を用いる（図６３の（ａ）、
（ｂ））。
【０１２５】次に、ポリシリコン膜、窒化タングステン
膜、タングステン膜の積層膜、いわゆるポリメタル膜３
１０を堆積する（図６４の（ａ）、（ｂ））。こうして
準備したポリメタル膜を、通例のリソグラフィとドライ
エッチング技術を用いて所望形状に加工し、ワード線３
１０ａを形成する。（図６５の（ａ）、（ｂ））。
膜、タングステン膜の積層膜、いわゆるポリメタル膜３
１０を堆積する（図６４の（ａ）、（ｂ））。こうして
準備したポリメタル膜を、通例のリソグラフィとドライ
エッチング技術を用いて所望形状に加工し、ワード線３
１０ａを形成する。（図６５の（ａ）、（ｂ））。
【０１２６】従来、このような状態から、シリコン酸化
膜、或いはシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の積層膜３１２、ポリシリコン膜３１１を順次、
エッチングする必要がある。しかし、本例のメモリセル
では、図６２の段階で、浮遊ゲート３１１ｂが各メモリ
セル毎に完全に分離しているため、ワード線３１０ａの
加工を行なうのみで良い。又、浮遊ゲート３１１ｂの標
高が第４絶縁膜３１７の標高よりも低くなっているた
め、ワード線３１０ａをドライエッチング技術で加工す
る際に、第４の絶縁膜の表面が露出した段階で終了する
ことにより、隣接ワード線を分離することができる。且
つ、浮遊ゲートとワード線の合わせずれが合っても、浮
遊ゲート−制御ゲート間で層間絶縁膜３１２を介して形
成されるキャパシタンスの静電容量は減少しない。
膜、或いはシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の積層膜３１２、ポリシリコン膜３１１を順次、
エッチングする必要がある。しかし、本例のメモリセル
では、図６２の段階で、浮遊ゲート３１１ｂが各メモリ
セル毎に完全に分離しているため、ワード線３１０ａの
加工を行なうのみで良い。又、浮遊ゲート３１１ｂの標
高が第４絶縁膜３１７の標高よりも低くなっているた
め、ワード線３１０ａをドライエッチング技術で加工す
る際に、第４の絶縁膜の表面が露出した段階で終了する
ことにより、隣接ワード線を分離することができる。且
つ、浮遊ゲートとワード線の合わせずれが合っても、浮
遊ゲート−制御ゲート間で層間絶縁膜３１２を介して形
成されるキャパシタンスの静電容量は減少しない。
【０１２７】その後、層間絶縁膜３２０を形成した後、
図に示される２つの浮遊ゲートの中央の拡散層に至るコ
ンタクト孔３２１を形成し、共通ドレイン線と接続し
た。又、通例通りワード線３１１ａ、ソース／ドレイン
拡散層３０５、ウエル３０１に至るコンタクト孔を形成
した（図６６）。次いで、金属膜を堆積し、通例通り所
望形状に加工して配線とし。メモリセルを完成した。
尚、これらの工程は通例のものであるので、図示は省略
した。
図に示される２つの浮遊ゲートの中央の拡散層に至るコ
ンタクト孔３２１を形成し、共通ドレイン線と接続し
た。又、通例通りワード線３１１ａ、ソース／ドレイン
拡散層３０５、ウエル３０１に至るコンタクト孔を形成
した（図６６）。次いで、金属膜を堆積し、通例通り所
望形状に加工して配線とし。メモリセルを完成した。
尚、これらの工程は通例のものであるので、図示は省略
した。
【０１２８】本例のメモリセルは、実施の形態１と同様
に、ワード線幅が小さくなっても、高いカップリング比
が確保されて、特にワード線幅が０．１３μｍ以下の場
合で明白な効果が見られた。
に、ワード線幅が小さくなっても、高いカップリング比
が確保されて、特にワード線幅が０．１３μｍ以下の場
合で明白な効果が見られた。
【０１２９】以上、本願発明を詳細に説明してきたが、
発明が仔細にわたるので、その主な諸形態をまとめて列
挙する。 （１）その第１は次の通りである。即ち、第１は、シリ
コン基板中に第１導電型のウェルと、前記第１導電型の
ウェルの中に形成されたソース／ドレインとなる第２導
電型の半導体領域と、前記シリコン基板上に第１ゲート
酸化膜を介して形成された第１ゲートと、第１ゲートと
は第１ゲートを覆う第２絶縁膜を介して形成された第２
ゲートと、第１ゲートとは第３絶縁膜で、第２ゲートと
は第４絶縁膜を介して形成された第３ゲートと、第１ゲ
ートと隣接する第５絶縁膜と含むメモリセルを具備した
不揮発性半導体記憶装置で、第１ゲートの表面のうち第
２ゲートと第２絶縁膜を介して接している表面の形状
が、シリコン基板に垂直な断面で見たときに、第１ゲー
トから第３ゲートの方向の断面で凹状であり、かつ第１
ゲートから第５絶縁膜の方向の断面でも凹状であること
を特徴とする不揮発性半導体記憶装置である。 （２）第２は、前項第１に記載の不揮発性半導体記憶装
置で、第４絶縁膜と第５絶縁膜とが互いに異なる絶縁膜
材料で形成されていることを特徴とする不揮発性半導体
記憶装置である。 （３）第３は、前項第２に記載の不揮発性半導体記憶装
置で、第４絶縁膜がシリコン窒化膜で形成されていて、
かつ第５絶縁膜がシリコン酸化膜で形成されていること
を特徴とする不揮発性半導体記憶装置である。 （４）第４は、前項第２に記載の不揮発性半導体記憶装
置で、第４絶縁膜がシリコン酸化膜で形成されていて、
且つ第５絶縁膜がシリコン窒化膜で形成されていること
を特徴とする不揮発性半導体記憶装置である。 （５）第５は、前項第１〜４に記載の不揮発性半導体記
憶装置で、第１ゲートの標高が、第４絶縁膜の標高と第
５絶縁膜の標高のうち少なくとも一方よりも低いことを
特徴とする不揮発性半導体記憶装置である。 （６）第６は、前項第１から５に記載の不揮発性半導体
記憶装置で、第２ゲートの標高が第４絶縁膜の標高より
も高く第５絶縁膜の標高と等しいことを特徴とする不揮
発性半導体記憶装置である。 （７）第７は、前項第１から５に記載の不揮発性半導体
記憶装置で、第２ゲートの標高が第５絶縁膜の標高より
も高く第４絶縁膜の標高と等しいことを特徴とする不揮
発性半導体記憶装置である。 （８）第８は、前項第１から７に記載の不揮発性半導体
記憶装置で、第１導電型がＰ型でかつ第２導電型がＮ型
であることを特徴とする不揮発性半導体記憶装置であ
る。 （９）第９は、前項第１から７に記載の不揮発性半導体
記憶装置で、第１導電型がＮ型でかつ第２導電型がＰ型
であることを特徴とする不揮発性半導体記憶装置であ
る。 （１０）第１０は、前項第８に記載の不揮発性半導体記
憶装置で、Ｐ型不純物がホウ素でかつＮ型不純物が砒素
であることを特徴とする不揮発性半導体記憶装置。 （１１）第１１は、前項第９に記載の不揮発性半導体記
憶装置で、Ｎ型不純物がリンでかつＰ型不純物がホウ素
であることを特徴とする不揮発性半導体記憶装置であ
る。 （１２）第１２は、前項第１から１１に記載の不揮発性
半導体記憶装置で、第１、第２および第３ゲートのうち
の１つが消去ゲートの役割をしていることを特徴とする
不揮発性半導体記憶装置である。 （１３）第１３は、シリコン基板中に第１導電型のウェ
ルと、前記第１導電型のウェルの中に形成されたソース
／ドレインとなる第２導電型の半導体領域と、前記シリ
コン基板上に第１ゲート酸化膜を介して形成された第１
ゲートと、第１ゲートとは第１ゲートを覆う第２絶縁膜
を介して形成された第２ゲートと、第１ゲートと隣接す
る第３絶縁膜と、同じく第１ゲートと隣接する第４絶縁
膜とを含むメモリセルを具備した不揮発性半導体記憶装
置で、第１ゲートの表面のうち第２ゲートと第２絶縁膜
を介して接している表面の形状が、シリコン基板に垂直
な断面で見たときに、第１ゲートから第３絶縁膜の方向
の断面で凹状であり、かつ第１ゲートから第４絶縁膜の
方向の断面でも凹状であることを特徴とする不揮発性半
導体記憶装置である。 （１４）第１４は、前項第１３に記載の不揮発性半導体
記憶装置で、第３絶縁膜と第４絶縁膜とが互いに異なる
絶縁膜材料で形成されていることを特徴とする不揮発性
半導体記憶装置である。 （１５）第１５は、前項第１４に記載の不揮発性半導体
記憶装置で、第３絶縁膜がシリコン窒化膜で形成されて
いて、かつ第４絶縁膜がシリコン酸化膜で形成されてい
ることを特徴とする不揮発性半導体記憶装置である。 （１６）第１６は、前項第１４に記載の不揮発性半導体
記憶装置で、第３絶縁膜がシリコン酸化膜で形成されて
いて、かつ第４絶縁膜がシリコン窒化膜で形成されてい
ることを特徴とする不揮発性半導体記憶装置である。 （１７）第１７は、前項第１３〜１６に記載の不揮発性
半導体記憶装置で、第１ゲートの標高が、第３絶縁膜の
標高と第４絶縁膜の標高のうち少なくとも一方よりも低
いことを特徴とする不揮発性半導体記憶装置である。 （１８）第１８は、前項第１３から１７に記載の不揮発
性半導体記憶装置で、第２ゲートの標高が第３絶縁膜の
標高よりも高く第４絶縁膜の標高と等しいことを特徴と
する不揮発性半導体記憶装置である。 （１９）第１９は、前項第１３から１７に記載の不揮発
性半導体記憶装置で、第２ゲートの標高が第４絶縁膜の
標高よりも高く第３絶縁膜の標高と等しいことを特徴と
する不揮発性半導体記憶装置である。 （２０）第２０は、前項第１３から１９に記載の不揮発
性半導体記憶装置で、第１導電型がＰ型でかつ第２導電
型がＮ型であることを特徴とする不揮発性半導体記憶装
置である。 （２１）第２１は、前項第１３から１９に記載の不揮発
性半導体記憶装置で、第１導電型がＮ型でかつ第２導電
型がＰ型であることを特徴とする不揮発性半導体記憶装
置である。 （２２）第２２は、前項第２０に記載の不揮発性半導体
記憶装置で、Ｐ型不純物がホウ素でかつＮ型不純物が砒
素であることを特徴とする不揮発性半導体記憶装置であ
る。 （２３）第２３は、前項第２１に記載の不揮発性半導体
記憶装置で、Ｎ型不純物がリンでかつＰ型不純物がホウ
素であることを特徴とする不揮発性半導体記憶装置であ
る。 （２４）第２４は、前項第１３から２３に記載の不揮発
性半導体記憶装置で、第１ゲートが浮遊ゲートで、第２
ゲートは制御ゲートと消去ゲートを兼ねることを特徴と
する不揮発性半導体記憶装置である。 （２５）第２５は、前項第１から２４に記載の不揮発性
半導体記憶装置で、第１ゲートと第２ゲートの間の層間
絶縁膜が、五酸化タンタルなどの高誘電体材料で形成さ
れていることを特徴とする不揮発性半導体記憶装置であ
る。
発明が仔細にわたるので、その主な諸形態をまとめて列
挙する。 （１）その第１は次の通りである。即ち、第１は、シリ
コン基板中に第１導電型のウェルと、前記第１導電型の
ウェルの中に形成されたソース／ドレインとなる第２導
電型の半導体領域と、前記シリコン基板上に第１ゲート
酸化膜を介して形成された第１ゲートと、第１ゲートと
は第１ゲートを覆う第２絶縁膜を介して形成された第２
ゲートと、第１ゲートとは第３絶縁膜で、第２ゲートと
は第４絶縁膜を介して形成された第３ゲートと、第１ゲ
ートと隣接する第５絶縁膜と含むメモリセルを具備した
不揮発性半導体記憶装置で、第１ゲートの表面のうち第
２ゲートと第２絶縁膜を介して接している表面の形状
が、シリコン基板に垂直な断面で見たときに、第１ゲー
トから第３ゲートの方向の断面で凹状であり、かつ第１
ゲートから第５絶縁膜の方向の断面でも凹状であること
を特徴とする不揮発性半導体記憶装置である。 （２）第２は、前項第１に記載の不揮発性半導体記憶装
置で、第４絶縁膜と第５絶縁膜とが互いに異なる絶縁膜
材料で形成されていることを特徴とする不揮発性半導体
記憶装置である。 （３）第３は、前項第２に記載の不揮発性半導体記憶装
置で、第４絶縁膜がシリコン窒化膜で形成されていて、
かつ第５絶縁膜がシリコン酸化膜で形成されていること
を特徴とする不揮発性半導体記憶装置である。 （４）第４は、前項第２に記載の不揮発性半導体記憶装
置で、第４絶縁膜がシリコン酸化膜で形成されていて、
且つ第５絶縁膜がシリコン窒化膜で形成されていること
を特徴とする不揮発性半導体記憶装置である。 （５）第５は、前項第１〜４に記載の不揮発性半導体記
憶装置で、第１ゲートの標高が、第４絶縁膜の標高と第
５絶縁膜の標高のうち少なくとも一方よりも低いことを
特徴とする不揮発性半導体記憶装置である。 （６）第６は、前項第１から５に記載の不揮発性半導体
記憶装置で、第２ゲートの標高が第４絶縁膜の標高より
も高く第５絶縁膜の標高と等しいことを特徴とする不揮
発性半導体記憶装置である。 （７）第７は、前項第１から５に記載の不揮発性半導体
記憶装置で、第２ゲートの標高が第５絶縁膜の標高より
も高く第４絶縁膜の標高と等しいことを特徴とする不揮
発性半導体記憶装置である。 （８）第８は、前項第１から７に記載の不揮発性半導体
記憶装置で、第１導電型がＰ型でかつ第２導電型がＮ型
であることを特徴とする不揮発性半導体記憶装置であ
る。 （９）第９は、前項第１から７に記載の不揮発性半導体
記憶装置で、第１導電型がＮ型でかつ第２導電型がＰ型
であることを特徴とする不揮発性半導体記憶装置であ
る。 （１０）第１０は、前項第８に記載の不揮発性半導体記
憶装置で、Ｐ型不純物がホウ素でかつＮ型不純物が砒素
であることを特徴とする不揮発性半導体記憶装置。 （１１）第１１は、前項第９に記載の不揮発性半導体記
憶装置で、Ｎ型不純物がリンでかつＰ型不純物がホウ素
であることを特徴とする不揮発性半導体記憶装置であ
る。 （１２）第１２は、前項第１から１１に記載の不揮発性
半導体記憶装置で、第１、第２および第３ゲートのうち
の１つが消去ゲートの役割をしていることを特徴とする
不揮発性半導体記憶装置である。 （１３）第１３は、シリコン基板中に第１導電型のウェ
ルと、前記第１導電型のウェルの中に形成されたソース
／ドレインとなる第２導電型の半導体領域と、前記シリ
コン基板上に第１ゲート酸化膜を介して形成された第１
ゲートと、第１ゲートとは第１ゲートを覆う第２絶縁膜
を介して形成された第２ゲートと、第１ゲートと隣接す
る第３絶縁膜と、同じく第１ゲートと隣接する第４絶縁
膜とを含むメモリセルを具備した不揮発性半導体記憶装
置で、第１ゲートの表面のうち第２ゲートと第２絶縁膜
を介して接している表面の形状が、シリコン基板に垂直
な断面で見たときに、第１ゲートから第３絶縁膜の方向
の断面で凹状であり、かつ第１ゲートから第４絶縁膜の
方向の断面でも凹状であることを特徴とする不揮発性半
導体記憶装置である。 （１４）第１４は、前項第１３に記載の不揮発性半導体
記憶装置で、第３絶縁膜と第４絶縁膜とが互いに異なる
絶縁膜材料で形成されていることを特徴とする不揮発性
半導体記憶装置である。 （１５）第１５は、前項第１４に記載の不揮発性半導体
記憶装置で、第３絶縁膜がシリコン窒化膜で形成されて
いて、かつ第４絶縁膜がシリコン酸化膜で形成されてい
ることを特徴とする不揮発性半導体記憶装置である。 （１６）第１６は、前項第１４に記載の不揮発性半導体
記憶装置で、第３絶縁膜がシリコン酸化膜で形成されて
いて、かつ第４絶縁膜がシリコン窒化膜で形成されてい
ることを特徴とする不揮発性半導体記憶装置である。 （１７）第１７は、前項第１３〜１６に記載の不揮発性
半導体記憶装置で、第１ゲートの標高が、第３絶縁膜の
標高と第４絶縁膜の標高のうち少なくとも一方よりも低
いことを特徴とする不揮発性半導体記憶装置である。 （１８）第１８は、前項第１３から１７に記載の不揮発
性半導体記憶装置で、第２ゲートの標高が第３絶縁膜の
標高よりも高く第４絶縁膜の標高と等しいことを特徴と
する不揮発性半導体記憶装置である。 （１９）第１９は、前項第１３から１７に記載の不揮発
性半導体記憶装置で、第２ゲートの標高が第４絶縁膜の
標高よりも高く第３絶縁膜の標高と等しいことを特徴と
する不揮発性半導体記憶装置である。 （２０）第２０は、前項第１３から１９に記載の不揮発
性半導体記憶装置で、第１導電型がＰ型でかつ第２導電
型がＮ型であることを特徴とする不揮発性半導体記憶装
置である。 （２１）第２１は、前項第１３から１９に記載の不揮発
性半導体記憶装置で、第１導電型がＮ型でかつ第２導電
型がＰ型であることを特徴とする不揮発性半導体記憶装
置である。 （２２）第２２は、前項第２０に記載の不揮発性半導体
記憶装置で、Ｐ型不純物がホウ素でかつＮ型不純物が砒
素であることを特徴とする不揮発性半導体記憶装置であ
る。 （２３）第２３は、前項第２１に記載の不揮発性半導体
記憶装置で、Ｎ型不純物がリンでかつＰ型不純物がホウ
素であることを特徴とする不揮発性半導体記憶装置であ
る。 （２４）第２４は、前項第１３から２３に記載の不揮発
性半導体記憶装置で、第１ゲートが浮遊ゲートで、第２
ゲートは制御ゲートと消去ゲートを兼ねることを特徴と
する不揮発性半導体記憶装置である。 （２５）第２５は、前項第１から２４に記載の不揮発性
半導体記憶装置で、第１ゲートと第２ゲートの間の層間
絶縁膜が、五酸化タンタルなどの高誘電体材料で形成さ
れていることを特徴とする不揮発性半導体記憶装置であ
る。
【０１３０】以下は、製造方法の発明の形態である。
（２６）第２６は、シリコン基板中に第１導電型のウェ
ルを形成する工程と、前記第１導電型のウェルの中にソ
ース／ドレインとなる第２導電型の半導体領域を形成す
る工程と、前記シリコン基板上に第１ゲート酸化膜を介
して第１ゲートを形成する工程と、第１ゲートとは第１
ゲートを覆う第２絶縁膜を介して第２ゲートを形成する
工程と、第１ゲートとは第３絶縁膜で、第２ゲートとは
第４絶縁膜を介して第３ゲートを形成する工程と、第１
ゲートと隣接する第５絶縁膜を形成する工程とを含む不
揮発性半導体記憶装置の製造方法で、、第１ゲートの表
面のうち第２ゲートと第２絶縁膜を介して接している表
面の形状が、シリコン基板に垂直な断面で見たときに、
第１ゲートから第３ゲートの方向の断面で凹状であり、
かつ第１ゲートから第５絶縁膜の方向の断面でも凹状で
あるように形成することを特徴とする不揮発性半導体記
憶装置製造方法である。 （２７）第２７は、前項第２６に記載の不揮発性半導体
記憶装置製造方法で、第３ゲートと第４絶縁膜の積層構
造を形成後、第４絶縁膜とは異なる材料からなる第５絶
縁膜で第３ゲートおよび第４絶縁膜を埋め込む工程と、
第５絶縁膜を加工し、第１ゲートを形成するスペースを
形成する工程と、第１ゲート酸化膜を形成する工程と、
第３絶縁膜を形成する工程と、上記スペースが完全には
埋まらないように第１ゲート材料を堆積する工程と、第
１ゲート材料堆積後に残ったスペースをレジスト材料で
埋め込む工程と、エッチバックにより第１ゲートを自己
整合的に形成し第４絶縁膜と第５絶縁膜の少なくとも一
方よりも標高が低くなるようにする工程と第２絶縁膜を
堆積する工程と、第２ゲート材料を堆積する工程と、第
２ゲートを加工する際に第２絶縁膜の第１ゲートの凹状
表面を覆っている部分が露出しないように加工する工程
を含むことを特徴とする不揮発性半導体記憶装置製造方
法である。 （２８）第２８は、前項第２７に記載の不揮発性半導体
記憶装置製造方法で、第５絶縁膜を加工し第１ゲートが
形成されるスペースを形成する直前に、第５絶縁膜を残
しかつ第４絶縁膜が露出させる工程を含むことを特徴と
する不揮発性半導体記憶装置製造方法である。 （２９）第２９は、前項第２６に記載の不揮発性半導体
記憶装置製造方法で、第５絶縁膜堆積し加工する工程と
第３ゲート材料を第５絶縁膜のスペースが埋まるように
堆積する工程と、エッチバックにより第５絶縁膜の標高
よりも第３ゲートの標高が低くなるようにする工程と、
第３ゲートと第５絶縁膜を第４絶縁膜で埋め込む工程
と、第４絶縁膜を残しかつ第５絶縁膜を露出させる工程
と、第５絶縁膜を加工し第１絶縁膜が形成されるスペー
スを形成する工程と、第１ゲート酸化膜を形成する工程
と、第３絶縁膜を形成する工程と、上記スペースが完全
には埋まらないように第１ゲート材料を堆積する工程
と、第１ゲート材料堆積後に残ったスペースをレジスト
材料で埋め込む工程と、エッチバックにより第１ゲート
を自己整合的に形成し第４絶縁膜と第５絶縁膜の少なく
とも一方よりも標高が低くなるようにする工程と第２絶
縁膜を堆積する工程と、第２ゲート材料を堆積する工程
と、第２ゲートを加工する際に第２絶縁膜の第１ゲート
の凹状表面を覆っている部分が露出しないように加工す
る工程を含むことを特徴とする不揮発性半導体記憶装置
製造方法である。 （３０）第３０は、前項第２６から２９に記載の不揮発
性半導体記憶装置製造方法で、第５絶縁膜を加工し第１
ゲートが形成されるスペースを形成する際に、スペース
を囲む部分の第４絶縁膜の標高が第５絶縁膜の標高より
も低くなっているように加工する工程と、第１ゲート酸
化膜を形成する工程と、第３絶縁膜を形成する工程と、
上記スペースが完全には埋まらないように第１ゲート材
料を堆積する工程と、第１ゲート材料堆積後に残ったス
ペースをレジスト材料で埋め込む工程と、エッチバック
により第１ゲートを自己整合的に形成し第５絶縁膜より
も標高が低くなるようにする工程と第２絶縁膜を堆積す
る工程と、第２ゲート材料を堆積する工程と、第４絶縁
膜と第５絶縁膜の標高差を利用して、第２ゲートをエッ
チバックあるいは、化学的機械研磨法により自己整合的
に加工する工程を含むことを特徴とする不揮発性半導体
記憶装置製造方法である。 （３１）第３１は、シリコン基板中に第１導電型のウェ
ルを形成する工程と、前記第１導電型のウェルの中にソ
ース／ドレインとなる第２導電型の半導体領域を形成す
る工程と、前記シリコン基板上に第１ゲート酸化膜を介
して第１ゲートを形成する工程と、第１ゲートを覆う第
２絶縁膜を介して第２ゲートを形成する工程と、第１ゲ
ートに隣接する第３絶縁膜と第４絶縁膜を形成する工程
を含む不揮発性半導体記憶装置の製造方法で、第１ゲー
トの表面のうち第２ゲートと第２絶縁膜を介して接して
いる表面の形状が、シリコン基板に垂直な断面で見たと
きに、第１ゲートから第３絶縁膜の方向の断面で凹状で
あり、かつ第１ゲートから第４絶縁膜の方向の断面でも
凹状であるように形成することを特徴とする不揮発性半
導体記憶装置製造方法である。 （３２）第３２は、前項第３１に記載の不揮発性半導体
記憶装置製造方法で、第３絶縁膜を堆積する工程と上記
第３絶縁膜を加工する工程と、加工された第３絶縁膜を
マスクにソース・ドレイン拡散層を形成する工程と、第
３絶縁膜を第４絶縁膜で埋め込む工程と、第４絶縁膜を
残しかつ第３絶縁膜を露出させる工程と、上記第３絶縁
膜をさらに加工し第１ゲートが形成されるスペースを形
成する工程と第１ゲート酸化膜を形成する工程と、上記
スペースが完全には埋まらないように第１ゲート材料を
堆積する工程と、第１ゲート材料堆積後に残ったスペー
スをレジスト材料で埋め込む工程と、エッチバックによ
り第１ゲートを自己整合的に形成し第３絶縁膜と第４絶
縁膜の少なくとも一方よりも標高が低くなるようにする
工程と第２絶縁膜を堆積する工程と、第２ゲート材料を
堆積する工程と、第２ゲートを加工する際に第２絶縁膜
の第１ゲートの凹状表面を覆っている部分が露出しない
ようにする工程を含むことを特徴とする不揮発性半導体
記憶装置製造方法である。 （３３）第３３は、前項第３１から３２に記載の不揮発
性半導体記憶装置製造方法で、第３絶縁膜を加工し第１
ゲートが形成されるスペースを形成する際に、スペース
を囲む部分の第４絶縁膜の標高が第３絶縁膜の標高より
も低くなっているようにする工程と、第１ゲート酸化膜
を形成する工程と、上記スペースが完全には埋まらない
ように第１ゲート材料を堆積する工程と、第１ゲート材
料堆積後に残ったスペースをレジスト材料で埋め込む工
程と、エッチバックにより第１ゲートを自己整合的に形
成し第３絶縁膜よりも標高が低くなるようにする工程と
第２絶縁膜を堆積する工程と、第２ゲート材料を堆積す
る工程と、第３絶縁膜と第４絶縁膜の標高差を利用し
て、第２ゲートをエッチバックあるいは、化学的機械研
磨法により自己整合的に加工する工程を含むことを特徴
とする不揮発性半導体記憶装置製造方法である。 （３４）第３４は、前項第３１に記載の不揮発性半導体
記憶装置製造方法で、第３絶縁膜を堆積する工程と第３
絶縁膜を加工する工程と、第３絶縁膜をダミーゲート材
料で埋め込む工程と、ダミーゲートを加工する工程と、
ダミーゲートと第３絶縁膜をマスクに用いてソース・ド
レイン拡散層を形成する工程と、ダミーゲートと第３絶
縁膜を第４絶縁膜で埋め込む工程と、第３絶縁膜と第４
絶縁膜を残しかつダミーゲートを露出させる工程と、ダ
ミーゲートを除去する工程と、第１ゲート酸化膜を形成
する工程と、ダミーゲートを除去し形成されたスペース
が完全には埋まらないように第１ゲート材料を堆積する
工程と、第１ゲート材料堆積後に残ったスペースをレジ
スト材料で埋め込む工程と、エッチバックにより第１ゲ
ートを自己整合的に形成し第３絶縁膜と第４絶縁膜の少
なくとも一方よりも標高が低くなるようにする工程と第
２絶縁膜を堆積する工程と、第２ゲート材料を堆積する
工程と、第２ゲートを加工する際に第２絶縁膜の第１ゲ
ートの凹状表面を覆っている部分が露出しないようにす
る工程を含むことを特徴とする不揮発性半導体記憶装置
製造方法である。 （３５）第３５は、前項第３４に記載の不揮発性半導体
記憶装置製造方法で、ダミーゲートを除去した段階で、
第３絶縁膜の標高が第４絶縁膜の標高よりも低くなるよ
うに形成する工程と、第１ゲート酸化膜を形成する工程
と、ダミーゲートを除去したスペースが完全には埋まら
ないように第１ゲート材料を堆積する工程と、第１ゲー
ト材料堆積後に残ったスペースをレジスト材料で埋め込
む工程と、エッチバックにより第１ゲートを自己整合的
に形成し第４絶縁膜よりも標高が低くなるようにする工
程と第２絶縁膜を堆積する工程と、第２ゲート材料を堆
積する工程と、第３絶縁膜と第４絶縁膜の標高差を利用
して、第２ゲートをエッチバックあるいは、化学的機械
研磨法により自己整合的に加工する工程を含むことを特
徴とする不揮発性半導体記憶装置製造方法である。 （３６）第３６は、前項第２６から３５に記載の不揮発
性半導体記憶装置製造方法で、第１導電型がＰ型であり
第２導電型がＮ型であることを特徴とする不揮発性半導
体記憶装置製造方法である。 （３７）第３７は、前項第２６から３５に記載の不揮発
性半導体記憶装置製造方法で、第１導電型がＮ型であり
第２導電型がＰ型であることを特徴とする不揮発性半導
体記憶装置製造方法である。 （３８）第３８は、前項第３６に記載の不揮発性半導体
記憶装置製造方法で、Ｐ型不純物としてホウ素イオンあ
るいはフッ化ホウ素イオンを用い、Ｎ型不純物として砒
素を用いることを特徴とする不揮発性半導体記憶装置製
造方法である。 （３９）第３９は、前項第３７に記載の不揮発性半導体
記憶装置製造方法で、Ｎ型不純物としてリン、Ｐ型不純
物としてホウ素イオンあるいはフッ化ホウ素イオンを用
いることを特徴とする不揮発性半導体記憶装置製造方法
である。 （４０）第４０は、前項第２６から３９に記載の不揮発
性半導体記憶装置製造方法で、第１ゲートと第２ゲート
の間の層間絶縁膜として、五酸化タンタルなどの高誘電
体材料を成膜する工程を含むことを特徴とする不揮発性
半導体記憶装置製造方法である。
ルを形成する工程と、前記第１導電型のウェルの中にソ
ース／ドレインとなる第２導電型の半導体領域を形成す
る工程と、前記シリコン基板上に第１ゲート酸化膜を介
して第１ゲートを形成する工程と、第１ゲートとは第１
ゲートを覆う第２絶縁膜を介して第２ゲートを形成する
工程と、第１ゲートとは第３絶縁膜で、第２ゲートとは
第４絶縁膜を介して第３ゲートを形成する工程と、第１
ゲートと隣接する第５絶縁膜を形成する工程とを含む不
揮発性半導体記憶装置の製造方法で、、第１ゲートの表
面のうち第２ゲートと第２絶縁膜を介して接している表
面の形状が、シリコン基板に垂直な断面で見たときに、
第１ゲートから第３ゲートの方向の断面で凹状であり、
かつ第１ゲートから第５絶縁膜の方向の断面でも凹状で
あるように形成することを特徴とする不揮発性半導体記
憶装置製造方法である。 （２７）第２７は、前項第２６に記載の不揮発性半導体
記憶装置製造方法で、第３ゲートと第４絶縁膜の積層構
造を形成後、第４絶縁膜とは異なる材料からなる第５絶
縁膜で第３ゲートおよび第４絶縁膜を埋め込む工程と、
第５絶縁膜を加工し、第１ゲートを形成するスペースを
形成する工程と、第１ゲート酸化膜を形成する工程と、
第３絶縁膜を形成する工程と、上記スペースが完全には
埋まらないように第１ゲート材料を堆積する工程と、第
１ゲート材料堆積後に残ったスペースをレジスト材料で
埋め込む工程と、エッチバックにより第１ゲートを自己
整合的に形成し第４絶縁膜と第５絶縁膜の少なくとも一
方よりも標高が低くなるようにする工程と第２絶縁膜を
堆積する工程と、第２ゲート材料を堆積する工程と、第
２ゲートを加工する際に第２絶縁膜の第１ゲートの凹状
表面を覆っている部分が露出しないように加工する工程
を含むことを特徴とする不揮発性半導体記憶装置製造方
法である。 （２８）第２８は、前項第２７に記載の不揮発性半導体
記憶装置製造方法で、第５絶縁膜を加工し第１ゲートが
形成されるスペースを形成する直前に、第５絶縁膜を残
しかつ第４絶縁膜が露出させる工程を含むことを特徴と
する不揮発性半導体記憶装置製造方法である。 （２９）第２９は、前項第２６に記載の不揮発性半導体
記憶装置製造方法で、第５絶縁膜堆積し加工する工程と
第３ゲート材料を第５絶縁膜のスペースが埋まるように
堆積する工程と、エッチバックにより第５絶縁膜の標高
よりも第３ゲートの標高が低くなるようにする工程と、
第３ゲートと第５絶縁膜を第４絶縁膜で埋め込む工程
と、第４絶縁膜を残しかつ第５絶縁膜を露出させる工程
と、第５絶縁膜を加工し第１絶縁膜が形成されるスペー
スを形成する工程と、第１ゲート酸化膜を形成する工程
と、第３絶縁膜を形成する工程と、上記スペースが完全
には埋まらないように第１ゲート材料を堆積する工程
と、第１ゲート材料堆積後に残ったスペースをレジスト
材料で埋め込む工程と、エッチバックにより第１ゲート
を自己整合的に形成し第４絶縁膜と第５絶縁膜の少なく
とも一方よりも標高が低くなるようにする工程と第２絶
縁膜を堆積する工程と、第２ゲート材料を堆積する工程
と、第２ゲートを加工する際に第２絶縁膜の第１ゲート
の凹状表面を覆っている部分が露出しないように加工す
る工程を含むことを特徴とする不揮発性半導体記憶装置
製造方法である。 （３０）第３０は、前項第２６から２９に記載の不揮発
性半導体記憶装置製造方法で、第５絶縁膜を加工し第１
ゲートが形成されるスペースを形成する際に、スペース
を囲む部分の第４絶縁膜の標高が第５絶縁膜の標高より
も低くなっているように加工する工程と、第１ゲート酸
化膜を形成する工程と、第３絶縁膜を形成する工程と、
上記スペースが完全には埋まらないように第１ゲート材
料を堆積する工程と、第１ゲート材料堆積後に残ったス
ペースをレジスト材料で埋め込む工程と、エッチバック
により第１ゲートを自己整合的に形成し第５絶縁膜より
も標高が低くなるようにする工程と第２絶縁膜を堆積す
る工程と、第２ゲート材料を堆積する工程と、第４絶縁
膜と第５絶縁膜の標高差を利用して、第２ゲートをエッ
チバックあるいは、化学的機械研磨法により自己整合的
に加工する工程を含むことを特徴とする不揮発性半導体
記憶装置製造方法である。 （３１）第３１は、シリコン基板中に第１導電型のウェ
ルを形成する工程と、前記第１導電型のウェルの中にソ
ース／ドレインとなる第２導電型の半導体領域を形成す
る工程と、前記シリコン基板上に第１ゲート酸化膜を介
して第１ゲートを形成する工程と、第１ゲートを覆う第
２絶縁膜を介して第２ゲートを形成する工程と、第１ゲ
ートに隣接する第３絶縁膜と第４絶縁膜を形成する工程
を含む不揮発性半導体記憶装置の製造方法で、第１ゲー
トの表面のうち第２ゲートと第２絶縁膜を介して接して
いる表面の形状が、シリコン基板に垂直な断面で見たと
きに、第１ゲートから第３絶縁膜の方向の断面で凹状で
あり、かつ第１ゲートから第４絶縁膜の方向の断面でも
凹状であるように形成することを特徴とする不揮発性半
導体記憶装置製造方法である。 （３２）第３２は、前項第３１に記載の不揮発性半導体
記憶装置製造方法で、第３絶縁膜を堆積する工程と上記
第３絶縁膜を加工する工程と、加工された第３絶縁膜を
マスクにソース・ドレイン拡散層を形成する工程と、第
３絶縁膜を第４絶縁膜で埋め込む工程と、第４絶縁膜を
残しかつ第３絶縁膜を露出させる工程と、上記第３絶縁
膜をさらに加工し第１ゲートが形成されるスペースを形
成する工程と第１ゲート酸化膜を形成する工程と、上記
スペースが完全には埋まらないように第１ゲート材料を
堆積する工程と、第１ゲート材料堆積後に残ったスペー
スをレジスト材料で埋め込む工程と、エッチバックによ
り第１ゲートを自己整合的に形成し第３絶縁膜と第４絶
縁膜の少なくとも一方よりも標高が低くなるようにする
工程と第２絶縁膜を堆積する工程と、第２ゲート材料を
堆積する工程と、第２ゲートを加工する際に第２絶縁膜
の第１ゲートの凹状表面を覆っている部分が露出しない
ようにする工程を含むことを特徴とする不揮発性半導体
記憶装置製造方法である。 （３３）第３３は、前項第３１から３２に記載の不揮発
性半導体記憶装置製造方法で、第３絶縁膜を加工し第１
ゲートが形成されるスペースを形成する際に、スペース
を囲む部分の第４絶縁膜の標高が第３絶縁膜の標高より
も低くなっているようにする工程と、第１ゲート酸化膜
を形成する工程と、上記スペースが完全には埋まらない
ように第１ゲート材料を堆積する工程と、第１ゲート材
料堆積後に残ったスペースをレジスト材料で埋め込む工
程と、エッチバックにより第１ゲートを自己整合的に形
成し第３絶縁膜よりも標高が低くなるようにする工程と
第２絶縁膜を堆積する工程と、第２ゲート材料を堆積す
る工程と、第３絶縁膜と第４絶縁膜の標高差を利用し
て、第２ゲートをエッチバックあるいは、化学的機械研
磨法により自己整合的に加工する工程を含むことを特徴
とする不揮発性半導体記憶装置製造方法である。 （３４）第３４は、前項第３１に記載の不揮発性半導体
記憶装置製造方法で、第３絶縁膜を堆積する工程と第３
絶縁膜を加工する工程と、第３絶縁膜をダミーゲート材
料で埋め込む工程と、ダミーゲートを加工する工程と、
ダミーゲートと第３絶縁膜をマスクに用いてソース・ド
レイン拡散層を形成する工程と、ダミーゲートと第３絶
縁膜を第４絶縁膜で埋め込む工程と、第３絶縁膜と第４
絶縁膜を残しかつダミーゲートを露出させる工程と、ダ
ミーゲートを除去する工程と、第１ゲート酸化膜を形成
する工程と、ダミーゲートを除去し形成されたスペース
が完全には埋まらないように第１ゲート材料を堆積する
工程と、第１ゲート材料堆積後に残ったスペースをレジ
スト材料で埋め込む工程と、エッチバックにより第１ゲ
ートを自己整合的に形成し第３絶縁膜と第４絶縁膜の少
なくとも一方よりも標高が低くなるようにする工程と第
２絶縁膜を堆積する工程と、第２ゲート材料を堆積する
工程と、第２ゲートを加工する際に第２絶縁膜の第１ゲ
ートの凹状表面を覆っている部分が露出しないようにす
る工程を含むことを特徴とする不揮発性半導体記憶装置
製造方法である。 （３５）第３５は、前項第３４に記載の不揮発性半導体
記憶装置製造方法で、ダミーゲートを除去した段階で、
第３絶縁膜の標高が第４絶縁膜の標高よりも低くなるよ
うに形成する工程と、第１ゲート酸化膜を形成する工程
と、ダミーゲートを除去したスペースが完全には埋まら
ないように第１ゲート材料を堆積する工程と、第１ゲー
ト材料堆積後に残ったスペースをレジスト材料で埋め込
む工程と、エッチバックにより第１ゲートを自己整合的
に形成し第４絶縁膜よりも標高が低くなるようにする工
程と第２絶縁膜を堆積する工程と、第２ゲート材料を堆
積する工程と、第３絶縁膜と第４絶縁膜の標高差を利用
して、第２ゲートをエッチバックあるいは、化学的機械
研磨法により自己整合的に加工する工程を含むことを特
徴とする不揮発性半導体記憶装置製造方法である。 （３６）第３６は、前項第２６から３５に記載の不揮発
性半導体記憶装置製造方法で、第１導電型がＰ型であり
第２導電型がＮ型であることを特徴とする不揮発性半導
体記憶装置製造方法である。 （３７）第３７は、前項第２６から３５に記載の不揮発
性半導体記憶装置製造方法で、第１導電型がＮ型であり
第２導電型がＰ型であることを特徴とする不揮発性半導
体記憶装置製造方法である。 （３８）第３８は、前項第３６に記載の不揮発性半導体
記憶装置製造方法で、Ｐ型不純物としてホウ素イオンあ
るいはフッ化ホウ素イオンを用い、Ｎ型不純物として砒
素を用いることを特徴とする不揮発性半導体記憶装置製
造方法である。 （３９）第３９は、前項第３７に記載の不揮発性半導体
記憶装置製造方法で、Ｎ型不純物としてリン、Ｐ型不純
物としてホウ素イオンあるいはフッ化ホウ素イオンを用
いることを特徴とする不揮発性半導体記憶装置製造方法
である。 （４０）第４０は、前項第２６から３９に記載の不揮発
性半導体記憶装置製造方法で、第１ゲートと第２ゲート
の間の層間絶縁膜として、五酸化タンタルなどの高誘電
体材料を成膜する工程を含むことを特徴とする不揮発性
半導体記憶装置製造方法である。
【０１３１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３２】半導体集積回路装置のワード線幅を縮小し
ても充分なカップリング比が確保できるため、メモリセ
ル面積の縮小が可能となる。
ても充分なカップリング比が確保できるため、メモリセ
ル面積の縮小が可能となる。
【０１３３】半導体集積回路装置の浮遊ゲートとなる膜
を堆積後、ゲート絶縁膜を露出させる工程が、ないため
ゲート酸化膜へのダメージを低減し、歩留まりを向上さ
せることが可能である。
を堆積後、ゲート絶縁膜を露出させる工程が、ないため
ゲート酸化膜へのダメージを低減し、歩留まりを向上さ
せることが可能である。
【図１】図１は本願発明のメモリセルの等価回路図であ
る。
る。
【図２】図２は本願発明の実施の形態１である不揮発性
半導体記憶装置の一例を示した一部平面図である。
半導体記憶装置の一例を示した一部平面図である。
【図３】図３は本願発明のメモリセルの３つの個所での
断面図である。
断面図である。
【図４】図４は本願発明のメモリセルの情報の読み出し
時の状態を示す等価回路図である。
時の状態を示す等価回路図である。
【図５】図５は本願発明のメモリセルの情報の書き込み
時の状態を示す等価回路図である。
時の状態を示す等価回路図である。
【図６】図６は実施の形態１の不揮発性半導体記憶装置
の製造方法の一例を説明する為の断面図である。
の製造方法の一例を説明する為の断面図である。
【図７】図７は実施の形態１の不揮発性半導体記憶装置
の製造方法の一例を説明する為の断面図で、図６に続く
諸工程である。
の製造方法の一例を説明する為の断面図で、図６に続く
諸工程である。
【図８】図８は実施の形態１の不揮発性半導体記憶装置
の製造方法の一例を説明する為の断面図で、図７に続く
諸工程である。
の製造方法の一例を説明する為の断面図で、図７に続く
諸工程である。
【図９】図９は実施の形態１の不揮発性半導体記憶装置
の製造方法の一例を説明する為の断面図で、図８に続く
諸工程である。
の製造方法の一例を説明する為の断面図で、図８に続く
諸工程である。
【図１０】図１０は実施の形態１の不揮発性半導体記憶
装置の製造方法の一例を説明する為の断面図で、図９に
続く諸工程である。
装置の製造方法の一例を説明する為の断面図で、図９に
続く諸工程である。
【図１１】図１１は実施の形態１の不揮発性半導体記憶
装置の製造方法の一例を説明する為の断面図で、図１０
に続く諸工程である。
装置の製造方法の一例を説明する為の断面図で、図１０
に続く諸工程である。
【図１２】図１２は実施の形態１の不揮発性半導体記憶
装置の製造方法の一例を説明する為の断面図で、図１１
に続く工程である。
装置の製造方法の一例を説明する為の断面図で、図１１
に続く工程である。
【図１３】図１３は実施の形態１の不揮発性半導体記憶
装置の製造方法の一例を説明する為の断面図で、図１２
に続く工程である。
装置の製造方法の一例を説明する為の断面図で、図１２
に続く工程である。
【図１４】図１４は実施の形態１の完成された不揮発性
半導体記憶装置の例の断面図である。
半導体記憶装置の例の断面図である。
【図１５】図１５は図７の（ｃ）の段階の基体表面の平
面図である。
面図である。
【図１６】図１６は図７の（ｃ）の段階にレジストマス
クを形成した状態の基体表面の平面図である。
クを形成した状態の基体表面の平面図である。
【図１７】図１７はメモリセルの浮遊ゲートを囲むスペ
ースを示す基体表面の平面図である。
ースを示す基体表面の平面図である。
【図１８】図１８は図１７における線１８−１８に沿う
断面図である。
断面図である。
【図１９】図１９はメモリセルにおける設計ワード線幅
とカップリング比の関係の例を示す図である。
とカップリング比の関係の例を示す図である。
【図２０】図１９は本願発明の実施の形態２である不揮
発性半導体記憶装置の一例を示した一部平面図である。
発性半導体記憶装置の一例を示した一部平面図である。
【図２１】図２１は実施の形態１の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図２２】図２２は実施の形態２の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２１に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２１に続く工程である。
【図２３】図２３は実施の形態２の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２２に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２２に続く工程である。
【図２４】図２４は実施の形態２の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２３に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２３に続く工程である。
【図２５】図２５は実施の形態２の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２４に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２４に続く工程である。
【図２６】図２６は実施の形態３の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図２７】図２７は実施の形態３の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２６に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２６に続く工程である。
【図２８】図２８は実施の形態３の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２７に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２７に続く工程である。
【図２９】図２９は実施の形態３の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２８に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２８に続く工程である。
【図３０】図３０は実施の形態３の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２９に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図２９に続く工程である。
【図３１】図３１は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図３２】図３２は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３１に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３１に続く工程である。
【図３３】図３３は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３２に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３２に続く工程である。
【図３４】図３４は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３３に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３３に続く工程である。
【図３５】図３５は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３４に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３４に続く工程である。
【図３６】図３６は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
図３５に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図で
図３５に続く工程である。
【図３７】図３７は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３６に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３６に続く工程である。
【図３８】図３８は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３７に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３７に続く工程である。
【図３９】図３９は実施の形態６の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３８に続く工程である。
装置の製造方法の一例を説明する為の諸方向の断面図
で、図３８に続く工程である。
【図４０】図４０はＮＡＮＤ型フラッシュメモリの回路
構成例で読み出し時の状態を示す図である。
構成例で読み出し時の状態を示す図である。
【図４１】図４１はＮＡＮＤ型フラッシュメモリの回路
構成例で書き込み時の状態を示す図である。
構成例で書き込み時の状態を示す図である。
【図４２】図４２は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
【図４３】図４３は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
【図４４】図４４は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図４５】図４５は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図４６】図４６は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図４７】図４７は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図４８】図４８は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図４９】図４９は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図５０】図５０は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図５１】図５１は実施の形態７の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図５２】図５２は製造工程途中の基体表面の平面図で
ある。
ある。
【図５３】図５３はレジストマスクを形成した状態の基
体表面の平面図である。
体表面の平面図である。
【図５４】図５４はＮＯＲ型フラッシュメモリの例の回
路図である。
路図である。
【図５５】図５５は実施の形態８の製造工程中のシリコ
ン基板の平面図である。
ン基板の平面図である。
【図５６】図５６は実施の形態８の製造工程中のシリコ
ン基板の平面図である。
ン基板の平面図である。
【図５７】図５７は実施の形態８の製造工程中のシリコ
ン基板の平面図である。
ン基板の平面図である。
【図５８】図５８は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
【図５９】図５９は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
装置の製造方法の一例を説明する為の製造工程順の断面
図である。
【図６０】図６０は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図６１】図６１は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図６２】図６２は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図６３】図６３は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図６４】図６４は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図６５】図６５は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
装置の製造方法の一例を説明する為の諸方向の断面図で
ある。
【図６６】図６６は実施の形態８の不揮発性半導体記憶
装置の製造方法の一例を説明する為の断面図である。
装置の製造方法の一例を説明する為の断面図である。
２００、３００、４００・・・半導体基板（シリコン基
板）、２０１、３０１、４０１・・・ウェル、２０５、
３０５、４０５・・・拡散層領域、２０２、３０７、４
０３・・・絶縁膜（ゲート酸化膜）、３０２、４０２・
・・素子分離膜、２０３、２０３ａ、２０３ｂ、３１
１、３１１ａ、４０４、４０４ａ、４０４ｂ・・・浮遊
ゲートポリシリコン膜、２０７、２０７ａ・・・第３ゲ
ートとなるポリシリコン膜、２０６ａ、４０６ａ・・・
第３ゲート又は消去ゲートと浮遊ゲートを分離する絶縁
膜、２１１、２１１ａ、３１０、３１０ａ、３１３、４
０９、４０９ａ、４１０、４１０ａ・・・ポリメタル
膜、２１０、３１２、４０８・・・浮遊ゲートと制御ゲ
ートを分離する層間絶縁膜、２０８、２０８ａ、３０
８、３０８ａ、３０８ｂ・・・シリコン酸化膜、３０
４、３０４ａ・・・絶縁膜、３１６、３１６ａ、３１６
ｂ・・・ダミーゲートとなる膜、２１３、３０８・・・
レジスト、３０９、３０９ａ・・・ダミーサイドウォー
ル用の膜、２１５、３１５・・・隙間、２１４・・・シ
リコン窒化膜、４２０・・・層間絶縁膜。
板）、２０１、３０１、４０１・・・ウェル、２０５、
３０５、４０５・・・拡散層領域、２０２、３０７、４
０３・・・絶縁膜（ゲート酸化膜）、３０２、４０２・
・・素子分離膜、２０３、２０３ａ、２０３ｂ、３１
１、３１１ａ、４０４、４０４ａ、４０４ｂ・・・浮遊
ゲートポリシリコン膜、２０７、２０７ａ・・・第３ゲ
ートとなるポリシリコン膜、２０６ａ、４０６ａ・・・
第３ゲート又は消去ゲートと浮遊ゲートを分離する絶縁
膜、２１１、２１１ａ、３１０、３１０ａ、３１３、４
０９、４０９ａ、４１０、４１０ａ・・・ポリメタル
膜、２１０、３１２、４０８・・・浮遊ゲートと制御ゲ
ートを分離する層間絶縁膜、２０８、２０８ａ、３０
８、３０８ａ、３０８ｂ・・・シリコン酸化膜、３０
４、３０４ａ・・・絶縁膜、３１６、３１６ａ、３１６
ｂ・・・ダミーゲートとなる膜、２１３、３０８・・・
レジスト、３０９、３０９ａ・・・ダミーサイドウォー
ル用の膜、２１５、３１５・・・隙間、２１４・・・シ
リコン窒化膜、４２０・・・層間絶縁膜。
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フロントページの続き
Ｆターム(参考） 5B025 AA03 AB01 AC02 AE00 AE08
5F083 EP03 EP23 EP24 EP27 EP30
EP55 EP76 EP77 ER09 ER22
GA22 JA04 JA06 JA39 JA40
KA08 KA13 PR06 PR29 PR37
PR39 PR40
5F101 BA04 BA07 BA12 BA15 BA29
BA36 BB04 BB05 BB09 BC11
BD10 BD36 BD37 BE02 BE05
BE07 BH09 BH14 BH19
Claims (29)
- 【請求項１】 シリコン基板中に形成された少なくとも
第１及び第２の一対をなす不純物領域と、 前記シリコン基板に前記第１及び第２の一対をなす不純
物領域の間を少なくとも覆って形成された第１絶縁膜
と、 前記第１絶縁膜の上部に形成された第１ゲートと、 前記第１ゲートを覆って形成された第２絶縁膜と、 第２絶縁膜の上部に形成された第２ゲートと、 前記第１ゲート及び前記第２ゲートの双方より絶縁膜で
隔てられた第３ゲートを少なくとも有し、 前記第１ゲートが浮遊ゲートとなされ、 前記第２ゲートがワード線に接続され、 前記一対の不純物領域が各々ビット線或いはソース線に
接続され、且つ前記第１ゲートの前記シリコン基板と交
差する面は、ワード線方向及びビット線方向共に絶縁膜
で囲われ、この第１ゲートを囲う絶縁膜の一方の方向の
絶縁膜が前記第１ゲートに対するゲート絶縁膜となされ
たメモリセルを有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】 シリコン基板中に第１導電型のウェル
と、 前記第１導電型のウェルの中に形成された少なくとも一
対の第１及び第２の第２導電型の半導体領域と、 前記シリコン基板に前記第１及び第２の第２導電型の半
導体領域の間を少なくとも覆って形成された第１ゲート
絶縁膜と、 前記第１ゲート絶縁膜を介してその上部に形成された第
１ゲートと、 前記第１ゲートを覆って形成された第２絶縁膜と、 前記第２絶縁膜の上部に形成された第２ゲートと、 シリコン基板の上部に前記第１ゲートと第３絶縁膜を介
して並置され、且つ前記第２のゲートとは少なくとも前
記第２絶縁膜と第４絶縁膜の積層部を介して形成された
第３ゲートと、 前記第１ゲートと前記第３ゲートとが並置される方向と
交差する方向に、前記第１ゲートと隣接して並置する第
２の第１ゲートとの間に第５絶縁膜と、を有するメモリ
セルを有し、 前記第１ゲートの表面のうち前記第２ゲートと前記第２
絶縁膜を介して接している表面の形状が、前記シリコン
基板に垂直な断面で見たときに、前記第１ゲートから前
記第３ゲートの方向の断面で凹状であり、且つ前記第１
ゲートから前記第５絶縁膜の方向の断面でも凹状である
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 前記第４絶縁膜と前記第５絶縁膜とが互
いに異なる絶縁膜材料で形成されていることを特徴とす
る請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 請求項３に記載の不揮発性半導体記憶装
置で、第４絶縁膜がシリコン窒化膜で形成されていて、
且つ第５絶縁膜がシリコン酸化膜で形成されていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項５】 第４絶縁膜がシリコン酸化膜で形成され
ていて、かつ第５絶縁膜がシリコン窒化膜で形成されて
いることを特徴とする請求項３に記載の不揮発性半導体
記憶装置。 - 【請求項６】 前記第１ゲートの標高が、前記第４絶縁
膜の標高と前記第５絶縁膜の標高のうち少なくとも一方
よりも低いことを特徴とする請求項２より請求項５のい
ずれかに記載の不揮発性半導体記憶装置。 - 【請求項７】 前記第２ゲートの標高が前記第４絶縁膜
の標高よりも高く、且つ前記第５絶縁膜の標高と等しい
ことを特徴とする請求項２より請求項６のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項８】 前記第２ゲートの標高が前記第５絶縁膜
の標高よりも高く、且つ前記第４絶縁膜の標高と等しい
ことを特徴とする請求項２より請求項６のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項９】 前記第１、前記第２および前記第３ゲー
トのうちの１つが消去ゲートの役割をしていることを特
徴とする請求項２より請求項８のいずれかに記載の不揮
発性半導体記憶装置。 - 【請求項１０】 シリコン基板に形成された第１導電型
のウェルと、 前記第１導電型のウェルの中に形成された第１及び第２
の一対をなす第２導電型の半導体領域と、 前記シリコン基板に前記第１及び第２の第２導電型の半
導体領域の間を少なくとも覆って形成された第１ゲート
絶縁膜と、 前記第１ゲート絶縁膜の上部に形成された第１ゲート
と、 前記第１ゲートを覆って形成された第２絶縁膜と、 前記第２絶縁膜の上部に形成された第２ゲートと、 前記第１ゲートと隣接する第３絶縁膜と、 前記第１ゲートが第３絶縁膜と隣接する方向と交差する
方向に、当該第１ゲートと隣接する第４絶縁膜と、を有
するメモリセルを有し、 前記第１ゲートの表面のうち前記第２ゲートと前記第２
絶縁膜を介して接している表面の形状が、前記シリコン
基板に垂直な断面で見たときに、前記第１ゲートから前
記第３絶縁膜の方向の断面で凹状であり、且つ前記第１
ゲートから前記第４絶縁膜の方向の断面でも凹状である
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項１１】 前記第３絶縁膜と前記第４絶縁膜とが
互いに異なる絶縁膜材料で形成されていることを特徴と
する請求項１０に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記第３絶縁膜がシリコン窒化膜で形
成されていて、且つ前記第４絶縁膜がシリコン酸化膜で
形成されていることを特徴とする請求項１０に記載の不
揮発性半導体記憶装置。 - 【請求項１３】 前記第３絶縁膜がシリコン酸化膜で形
成されていて、且つ前記第４絶縁膜がシリコン窒化膜で
形成されていることを特徴とする請求項１０及び請求項
１１のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記第１ゲートの標高が、前記第３絶
縁膜の標高と前記第４絶縁膜の標高のうち少なくとも一
方よりも低いことを特徴とする請求項１０より請求項１
３に記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記第２ゲートの標高が前記第３絶縁
膜の標高よりも高く、且つ前記第４絶縁膜の標高と等し
いことを特徴とする請求項１０より請求項１３に記載の
不揮発性半導体記憶装置。 - 【請求項１６】 前記第２ゲートの標高が前記第４絶縁
膜の標高よりも高く、且つ前記第３絶縁膜の標高と等し
いことを特徴とする請求項１０より請求項１３のいずれ
かに記載の不揮発性半導体記憶装置。 - 【請求項１７】 前記第１ゲートが浮遊ゲートで、前記
第２ゲートは制御ゲートと消去ゲートを兼ねることを特
徴とする請求項１０より請求項１６のいずれかに記載の
不揮発性半導体記憶装置。 - 【請求項１８】 第１ゲートと第２ゲートの間の層間絶
縁膜が、高誘電体材料で形成されていることを特徴とす
る請求項１より請求項１７のいずれかに記載の不揮発性
半導体記憶装置。 - 【請求項１９】 シリコン基板中に第１導電型のウェル
を形成する工程と、前記第１導電型のウェルの中にソー
ス／ドレインとなる第２導電型の半導体領域を形成する
工程と、前記シリコン基板上に第１ゲート酸化膜を介し
て第１ゲートを形成する工程と、第１ゲートとは第１ゲ
ートを覆う第２絶縁膜を介して第２ゲートを形成する工
程と、第１ゲートとは第３絶縁膜で、第２ゲートとは第
４絶縁膜を介して第３ゲートを形成する工程と、第１ゲ
ートと隣接する第５絶縁膜を形成する工程とを有し、且
つ第１ゲートの表面のうち第２ゲートと第２絶縁膜を介
して接している表面の形状が、シリコン基板に垂直な断
面で見たときに、第１ゲートから第３ゲートの方向の断
面で凹状であり、かつ第１ゲートから第５絶縁膜の方向
の断面でも凹状であるように形成することを特徴とする
不揮発性半導体記憶装置製造方法。 - 【請求項２０】 前記第３ゲートと前記第４絶縁膜の積
層構造を形成後、前記第４絶縁膜とは異なる材料からな
る前記第５絶縁膜で前記第３ゲートおよび前記第４絶縁
膜を埋め込む工程と、前記第５絶縁膜を加工し、前記第
１ゲートを形成するスペースを形成する工程と、前記第
１ゲート酸化膜を形成する工程と、前記第３絶縁膜を形
成する工程と、前記スペースが完全には埋まらないよう
に前記第１ゲート材料を堆積する工程と、前記第１ゲー
ト材料堆積後に残ったスペースをレジスト材料で埋め込
む工程と、エッチバックにより前記第１ゲートを自己整
合的に形成し前記第４絶縁膜と前記第５絶縁膜の少なく
とも一方よりも標高が低くなるようにする工程と、前記
第２絶縁膜を堆積する工程と、前記第２ゲート材料を堆
積する工程と、前記第２ゲートを加工する際に前記第２
絶縁膜の第１ゲートの凹状表面を覆っている部分が露出
しないように加工する工程を含むことを特徴とする請求
項１９に記載の不揮発性半導体記憶装置製造方法。 - 【請求項２１】 前記第５絶縁膜を加工し前記第１ゲー
トが形成されるスペースを形成する直前に、前記第５絶
縁膜を残し且つ前記第４絶縁膜が露出させる工程を含む
ことを特徴とする請求項２０に記載の不揮発性半導体記
憶装置製造方法。 - 【請求項２２】 前記第５絶縁膜堆積し加工する工程と
前記第３ゲート材料を第５絶縁膜のスペースが埋まるよ
うに堆積する工程と、エッチバックにより前記第５絶縁
膜の標高よりも前記第３ゲートの標高が低くなるように
する工程と、前記第３ゲートと前記第５絶縁膜を前記第
４絶縁膜で埋め込む工程と、前記第４絶縁膜を残し且つ
前記第５絶縁膜を露出させる工程と、前記第５絶縁膜を
加工し前記第１絶縁膜が形成されるスペースを形成する
工程と、前記第１ゲート酸化膜を形成する工程と、前記
第３絶縁膜を形成する工程と、上記スペースが完全には
埋まらないように前記第１ゲート材料を堆積する工程
と、前記第１ゲート材料堆積後に残ったスペースをレジ
スト材料で埋め込む工程と、エッチバックにより第１ゲ
ートを自己整合的に形成し前記第４絶縁膜と前記第５絶
縁膜の少なくとも一方よりも標高が低くなるようにする
工程と前記第２絶縁膜を堆積する工程と、前記第２ゲー
ト材料を堆積する工程と、前記第２ゲートを加工する際
に前記第２絶縁膜の第１ゲートの凹状表面を覆っている
部分が露出しないように加工する工程を含むことを特徴
とする請求項１９に記載の不揮発性半導体記憶装置製造
方法。 - 【請求項２３】 前記第５絶縁膜を加工し第１ゲートが
形成されるスペースを形成する際に、前記スペースを囲
む部分の前記第４絶縁膜の標高が前記第５絶縁膜の標高
よりも低くなっているように加工する工程と、前記第１
ゲート酸化膜を形成する工程と、前記第３絶縁膜を形成
する工程と、前記スペースが完全には埋まらないように
第１ゲート材料を堆積する工程と、前記第１ゲート材料
堆積後に残ったスペースをレジスト材料で埋め込む工程
と、エッチバックにより第１ゲートを自己整合的に形成
し前記第５絶縁膜よりも標高が低くなるようにする工程
と前記第２絶縁膜を堆積する工程と、第２ゲート材料を
堆積する工程と、前記第４絶縁膜と前記第５絶縁膜の標
高差を利用して、第２ゲートをエッチバックあるいは、
化学的機械研磨法により自己整合的に加工する工程を含
むことを特徴とする請求項１９に記載の不揮発性半導体
記憶装置製造方法。 - 【請求項２４】 シリコン基板中に第１導電型のウェル
を形成する工程と、前記第１導電型のウェルの中にソー
ス／ドレインとなる第２導電型の半導体領域を形成する
工程と、前記シリコン基板上に第１ゲート酸化膜を介し
て第１ゲートを形成する工程と、第１ゲートを覆う第２
絶縁膜を介して第２ゲートを形成する工程と、第１ゲー
トに隣接する第３絶縁膜と第４絶縁膜を形成する工程を
含む不揮発性半導体記憶装置の製造方法で、第１ゲート
の表面のうち第２ゲートと第２絶縁膜を介して接してい
る表面の形状が、シリコン基板に垂直な断面で見たとき
に、第１ゲートから第３絶縁膜の方向の断面で凹状であ
り、かつ第１ゲートから第４絶縁膜の方向の断面でも凹
状であるように形成することを特徴とする不揮発性半導
体記憶装置製造方法。 - 【請求項２５】 前記第３絶縁膜を堆積する工程と前記
第３絶縁膜を加工する工程と、加工された第３絶縁膜を
マスクにソース・ドレイン拡散層を形成する工程と、前
記第３絶縁膜を前記第４絶縁膜で埋め込む工程と、第４
絶縁膜を残しかつ第３絶縁膜を露出させる工程と、前記
第３絶縁膜をさらに加工し第１ゲートが形成されるスペ
ースを形成する工程と第１ゲート酸化膜を形成する工程
と、前記スペースが完全には埋まらないように第１ゲー
ト材料を堆積する工程と、前記第１ゲート材料堆積後に
残ったスペースをレジスト材料で埋め込む工程と、エッ
チバックにより第１ゲートを自己整合的に形成し前記第
３絶縁膜と前記第４絶縁膜の少なくとも一方よりも標高
が低くなるようにする工程と、前記第２絶縁膜を堆積す
る工程と、第２ゲート材料を堆積する工程と、前記第２
ゲートを加工する際に前記第２絶縁膜の前記第１ゲート
の凹状表面を覆っている部分が露出しないようにする工
程を含むことを特徴とする請求項２４に記載の不揮発性
半導体記憶装置製造方法。 - 【請求項２６】 前記第３絶縁膜を加工し第１ゲートが
形成されるスペースを形成する際に、前記スペースを囲
む部分の前記第４絶縁膜の標高が前記第３絶縁膜の標高
よりも低くなっているようにする工程と、第１ゲート酸
化膜を形成する工程と、前記スペースが完全には埋まら
ないように第１ゲート材料を堆積する工程と、前記第１
ゲート材料堆積後に残ったスペースをレジスト材料で埋
め込む工程と、エッチバックにより第１ゲートを自己整
合的に形成し前記第３絶縁膜よりも標高が低くなるよう
にする工程と前記第２絶縁膜を堆積する工程と、第２ゲ
ート材料を堆積する工程と、前記第３絶縁膜と前記第４
絶縁膜の標高差を利用して、第２ゲートをエッチバック
あるいは、化学的機械研磨法により自己整合的に加工す
る工程を含むことを特徴とする請求項２４に記載の不揮
発性半導体記憶装置製造方法。 - 【請求項２７】 前記第３絶縁膜を堆積する工程と前記
第３絶縁膜を加工する工程と、前記第３絶縁膜をダミー
ゲート材料で埋め込む工程と、ダミーゲートを加工する
工程と、前記ダミーゲートと前記第３絶縁膜をマスクに
用いてソース・ドレイン拡散層を形成する工程と、前記
ダミーゲートと前記第３絶縁膜を第４絶縁膜で埋め込む
工程と、前記第３絶縁膜と前記第４絶縁膜を残し且つダ
ミーゲートを露出させる工程と、前記ダミーゲートを除
去する工程と、第１ゲート酸化膜を形成する工程と、前
記ダミーゲートを除去し形成されたスペースが完全には
埋まらないように第１ゲート材料を堆積する工程と、前
記第１ゲート材料堆積後に残ったスペースをレジスト材
料で埋め込む工程と、エッチバックにより第１ゲートを
自己整合的に形成し前記第３絶縁膜と前記第４絶縁膜の
少なくとも一方よりも標高が低くなるようにする工程と
第２絶縁膜を堆積する工程と、第２ゲート材料を堆積す
る工程と、第２ゲートを加工する際に前記第２絶縁膜の
前記第１ゲートの凹状表面を覆っている部分が露出しな
いようにする工程を含むことを特徴とする請求項２４に
記載の不揮発性半導体記憶装置製造方法。 - 【請求項２８】 ダミーゲートを除去した段階で、第３
絶縁膜の標高が第４絶縁膜の標高よりも低くなるように
形成する工程と、第１ゲート酸化膜を形成する工程と、
ダミーゲートを除去したスペースが完全には埋まらない
ように第１ゲート材料を堆積する工程と、第１ゲート材
料堆積後に残ったスペースをレジスト材料で埋め込む工
程と、エッチバックにより第１ゲートを自己整合的に形
成し第４絶縁膜よりも標高が低くなるようにする工程と
第２絶縁膜を堆積する工程と、第２ゲート材料を堆積す
る工程と、第３絶縁膜と第４絶縁膜の標高差を利用し
て、第２ゲートをエッチバックあるいは、化学的機械研
磨法により自己整合的に加工する工程を含むことを特徴
とする請求項２７に記載の不揮発性半導体記憶装置製造
方法。 - 【請求項２９】 前記第１ゲートと前記第２ゲートの間
の層間絶縁膜として、五酸化タンタルなどの高誘電体材
料を成膜する工程を含むことを特徴とする請求項１９よ
り請求項２８のいずれかに記載の不揮発性半導体記憶装
置製造方法。
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