KR20020092251A - 반도체막, 반도체 디바이스 및 그것들의 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판 상에 박막 트렌지스터를 이용한 집적 회로를 갖는 반도체 디바이스의 제조 방법에 관한 기술에 대하여, 디스토션(distortion)이 있는 비정질 실리콘막(amorphous silicon film)을 형성하기 위한 조건을 제공하는 것을 과제로 한다. 스퍼터 법을 이용하여, 비정질 실리콘막의 성막(成幕)에 있어서, 주파수를 15kHz내지 25kHz, 성막 전력을 0.5내지 3kW의 조건으로 하는 것으로 충분히 10×1020/cm3의 Ar을 비정질 실리콘막으로 함유시키는 것이 가능하고, 디스토션이 있는 비정질 실리콘막을 제조하는 것이 가능하다.

Description

반도체막, 반도체 디바이스 및 그것들의 제조방법{Semiconductor Film, Semiconductor Device and Method for Manufacturing Same}
본 발명은 스퍼터링 법에 의한 비정질 구조를 갖는 반도체막을 제조하는 방법, 그 반도체막을 사용하는 박막 트렌지스터(이하 TFT라함.)에 의해 구성되는 회로를 포함하는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 액정 표시 디바이스로 대표되는 전기-광학 디바이스 및 그것의 일부로서 그러한 전기-광학 디바이스가 설치된 전자 장치에 관한 것이다.
본 명세서에서, 반도체 디바이스는 반도체 특성들을 이용하므로써 기능하는 모든 디바이스들을 가리킨다. 전기-광학 디바이스, 반도체 회로 및 전기 장치는 모두 반도체 디바이스이다.
박막 트렌지스터(TFT)는 결정질 구조를 갖는 반도체막을 사용하는 전형적인 반도체 요소로서 알려져 있다. TFT는 유리 또는 그와 비슷한 것으로 만들어진 절연 기판 상에 집적 회로를 형성하는 기술로서 주목된다. 그리고 액정 표시 디바이스가 통합된 드라이버 회로 및 그와 비슷한 것이 실용적으로 사용되고 있다. 종래 기술에 의하면, 플라즈마 CVD 법 또는 저압 CVD 법에 의해 성막된 비정질 반도체막은, 결정 구조를 갖는 반도체막을 생성하기 위해 열처리 또는 레이저 아닐 법(laser anneal method, 레이저 광 조사(照射)에 의해 반도체막을 결정화하는 기술)에 의해 처리된다.
상기와 같이 제조된 결정질 반도체막은 많은 수의 결정 입자들의 집합체이므로, 그것의 결정 방향(crystal orientation)은 임의의 방향으로 향하여 제어불능이 되고, 이것은 TFT의 특성에 있어서 제한을 유발한다. 그러한 문제점을 해결하기 위해, 니켈과 같은 반도체막의 결정화를 촉진하는 금속 원소를 첨가하므로써 반도체막을 제조하는, 일본 특허 출원 No. Hei 7-18340에서 공개된 것과 같은 기술이 있다. 상기 기술에 의해, 결정화에 요구되는 가열 온도 감소 효과와 더부러 결정 방향의 방향 특성이 단일 방향으로 개선될 수 있다. TFT가 이 기술로 생성되는 결정질 반도체막으로 만들어질 때, 서브-문턱치 계수(subthreshold coefficient:S 값)는 전계 효과 이동도(electric field effect mobility)의 개선과 더불어 감소한다. 그러므로해서, 정적 특성이 급속도로 개선되는 것이 가능하게 된다.
그러나, 결정화를 촉진시키기 위해 금속 원소가 첨가되기 때문에, 결정질 반도체막의 내부 또는 표면에 금속 원소가 남아있게 되고, 그로인해 얻어진 소자의 특성이 변화게 된다. 상기 문제점의 한가지 예는, 오프 전류(off current)가 증가되고 개개 소자들 사이의 변화가 유발된다는 것이다. 다시 말해서, 일단 결정질 반도체막이 형성되면, 결정화에 촉매 작용을 한 금속 원소가 역으로 불필요하게 된다는 것이다.
인을 사용하는 게터링(gettering)은, 결정질 반도체막의 특정 영역으로부터 그러한 금속 원소를 제거하는 방법으로서 효과적으로 사용된다. 예를 들면, TFT의 소스(source) 및 드레인(drain) 영역에 인이 첨가되고 450℃내지 700℃ 사이에서 열처리가 행해진다. 그렇게 함으로써 채널 형성 영역으로부터 금속 원소가 쉽게 제거될 수 있다.
인은 이온 도프 법(PH3또는 이와 유사한 것을 플라즈마로 해리시키고 그것을 반도체에 심기위해 전계에 의해 PH3의 이온을 가속시키는 방법이고 이온 질량 분리가 기본적으로 수행되지 않는 방법.)에 의해 결정질 반도체막에 심어질 수 있다. 게터링에 요구되는 인의 농도는 1×1020/cm3이상이다. 이온 도프 법에 의한 인의 첨가는 결정질 반도체막이 비정질이 되도록 유발한다. 그러나, 인의 농도가 증가할 때, 그 후의 아닐(later aneal)에 의한 재결정화가 방해되는 문제가 유발된다. 이에 더해, 높은 농도의 인의 첨가는 도핑에 요구되는 처리 시간에 있어서의 증가를 유발한다는 문제가 발생하고, 그럼으로써, 도핑 과정에서 처리율이 감소된다.
더 나아가, 전도성 타입을 변화시키기 위해 요구되는 붕소의 농도는 p-채널 TFT의 소스 영역 및 드레인 영역에 첨가되는 인 농도의 1.5내지 3배 정도이다. 그래서, 위에서 언급된 재결정화의 어려움에 더하여 소스 영역 및 드레인 영역의 저항이 증가되는 문제가 유발된다.
본 발명은 이러한 문제점들을 해결하기 위한 수단이다. 본 발명은, 결정화를 촉진하는 금속 원소를 사용하여 결정 구조를 갖는 반도체막을 얻은 후에 효과적으로 반도체막에 남아있는 금속 원소를 제거하는 기술을 제공하는 목적을 갖는다.
도1a내지 도1g는 본 발명의 반도체 디바이스에 대한 제조 공정을 도시하는 도면.
도2는 스퍼터 공정(sputter process:RF 방식)에 의해 성막된 실리콘막에 있는 Ar 농도를 보여주는 SIMS 데이터(성막 압력 의존성).
도3은 스퍼터 공정(RF 방식)에 의해 성막된 실리콘막에서의 성막 압력과 내부 응력 사이의 관계를 나타내는 그래프.
도4는 스퍼터 공정(RF 방식)에 의해 성막된 실리콘막에서의 Ar 농도와 내부 응력 사이의 관계를 나타내는 그래프.
도5는 스퍼터 공정(RF 방식)에 의해 성막된 실리콘막에서의 Ar 농도를 나타내는 SIMS 데이터(RF 파워 의존성).
도6은 스퍼터 공정(DC 방식)에 의해 성막된 실리콘막에서의 Ar 농도를 나타내는 SIMS 데이터.
도7a내지 도7f는 전자 기기의 응용예를 도시하는 도면.
도8a내지 도8d는 전자 기기의 응용예를 도시하는 도면.
도9a내지 도9c는 전자 기기의 응용예를 도시하는 도면.
게터링 기술은 단결정 실리콘 와퍼(single-crystal silicon wafer)를 사용하는 집적 회로를 제조하는 기술에 있어서 주된 기술로서 자리매김되어 있다. 게터링은 반도체에 도입된 금속 불순물 원소를 특정 에너지로써 게터링 사이트로 모으는 기술로서 알려져 있다. 그럼으로해서, 디바이스의 액티브 영역에서 불순물 농도를 줄인다. 이것은 대략 2가지, 즉, 외부 게터링(extrinsic gettering) 및 내부 게터링(intrinsic gettering)으로 나뉜다. 외부 게터링은 게터링 효과를 제공하기 위해 바깥쪽으로부터 디스토션 필드(distortion field)또는 화학적 행동을 가한다. 이것은 단결정 실리콘 와퍼의 뒷 표면으로부터 고농도 인을 확산시키는 게터링을 포함한다. 인을 사용하는 상기 게터링은 역시 외부 게터링 중 한가지로서 고려된다.
반면에, 내부 게터링은 단결정 실리콘 와퍼 안에서 유발된 산소가 포함된 격자 결함(lattice defect)의 디스토션 필드의 사용으로서 알려진다. 격자 결함 또는 격자 디스토션을 사용하는 그러한 내부 게터링 상에서 주목되는 본 발명은, 대략 10 내지 100 nm의 두께를 갖는 결정-구조의 반도체막에 적용하기위한 다음 수단을 채용한다.
본 발명은, 절연 표면 상에서 금속 원소를 사용함으로써 제1 결정화 반도체막을 형성하는 단계, 에칭 스톱퍼(etching stopper:배리어층(barrier layer))를 형성하는 단계, 불활성 가스 원소를 포함하는 제2 반도체막(게터링 사이트)을 형성하는 단계, 게터링 사이트로 금속원소를 게터링하는 단계 및 상기 제2 반도체막을 제거하는 단계를 포함한다.
본 발명에서, 상기 게터링 사이트를 형성하는 단계는, 반도체 타깃(semiconductor target)과 불활성 가스 원소를 포함하는 공기 내에서의 글로우방전(glow discharge)을 갖는 스퍼터 법을 사용하여 고농도의 불활성 가스 원소를 담고 있는 비정질 반도체막, 전형적으로는 비정질 실리콘막을 형성하는 단계이다. 반도체에 어떤 전도도 타입을 제공하기 위해 불순물 원소(인, 비소, 붕소 또는 그와 같은)를 포함하는 반도체 타깃(특정 저항값:0.01내지 1000 Ω·㎝)이 사용될 수 있을 것이다. 실리콘, 실리콘-게르마늄 또는 실리콘 탄화물 타깃이, 형성되는 비정질 구조의 반도체막에 대응하여 사용된다. 물론, 실리콘 화합물을 형성하는 경우에, 실리콘 타깃 및 동일 원소의 타깃은 형성을 위한 동시 발생 스퍼터링을 지시하기 위해 함께 제공된다. 그렇지 않으면, 반작용 스퍼터링이, 동일한 원소를 포함하는 반작용 가스를 주입하는 것과 함께 만들어질 수 있다.
DC로 설계된 스퍼터 장치에 의해 형성된 반도체막과 비교하여 RF로 설계된 스퍼터 장치에 의해 형성된 반도체막은 1×1019내지 1×1022/cm3의 더 높은 농도, 바람직하게는 1×1019내지 1×1021/cm3, 더 바람직하게는 1×1020내지 6×1020/cm3의 불활성 가스 원소를 포함할 수 있다.
상기 설명에서 공개된 반도체막을 제조하는 방법에 관한 본 발명은 글로우 방전이 0.1 Pa내지 5 Pa의 성막 압력으로 성막실(deposition chamber)에 불활성 가스를 도입하고 교류를 인가함으로써 유발되는 스퍼터 법에 의해 표면 상에서 1×1019/cm3내지 1×1022/cm3의 불활성 가스 원소를 포함하는 비정질 반도체막을 형성하는 것을 특징으로 하는 비정질 반도체막을 제조하는 방법이다. 성막실 내의 성막 압력이 더 낮아질수록, 불활성 가스 원소는 막에서 더 높은 농도로 포함될 수있다.
상기 구조에서, 글로우 방전을 유발하기 위한 RF 전력 밀도는 0.137W/cm2내지 6.847W/cm2(여기에서 직경 30.5cm를 갖는 전극을 사용하고, RF 전력:0.1 kW내지 5 kW)이다. FR 전력 밀도가 낮아질 수록, 불활성 가스 원소는 막에서 더 높은 농도로 포함될 수 있다.
상기 구조에서, 성막실 내에서 1.5 Pa 이하의 성막 압력 하에서 성막을 달성하는 것이 더 바람직하다. 글로우 방전을 활성화하기 위해, 1kHz내지 30MHz, 바람직하게는 10내지 20MHz의 고주파 전력이 인가된다. 기판의 온도는 상온이 될 것이고, 30℃ 이하라면 문제될 것이 없다.
불활성 가스 원소에 의해 스퍼터링된 원자들은 흩뿌려질 운동 에너지를 얻는다. 그들 중 일부가 성막되어 기판 상에서 코팅으로 형성된다. 성막 압력을 낮춤으로써, 가스 상태의 스퍼터링된 원자들과 불활성 가스 원소 사이에 충돌의 확률이 줄고 그리하여 고에너지 원자들이 기판에 도착하여 그 위에 성막된다. 고주파 방전이 전자 에너지로 하여금 활성화된 불활성 가스 원자들 및 이온화된 불활성 가스 원소를 증가시키도록 강화하고 그럼으로써 막의 성장 표면에서의 상호작용을 촉진시킨다는 것을 고려할 수 있다. 결과적으로, 불활성 가스 원소를 막으로 통합시키는 확률에 있어서의 증가가 있다. 그래서, 앞서의 농도로 불활성 가스 원소를 포함하는 비정질 구조의 반도체막을 형성하는 것이 가능하다.
상기 구조에서, 불활성 가스는 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터선택된 하나 또는 복수의 종이다. 구체적으로, 실리콘보다 더 큰 원자 반지름을 갖는, 전형적으로는 Ar과 같은 원자수를 갖는 불활성 가스 원소가 바람직하다.
앞서의 제조 방법으로 얻어진 반도체막은, 막 내부 응력이 압축 응력인 1×1019/cm3내지 1×1021/cm3의 농도의 불활성 가스 원소를 포함하는 것을 특징으로 하는 비정질 반도체막이다. 첨언하면, 성막실 내에서의 성막 압력이 낮아짐에 따라서, 막의 내부 응력은 증가한다. 반면에 RF 전력 밀도가 감소함에 따라서, 막의 내부 응력은 감소한다.
첨언하면, 비정질 반도체막으로 앞선 농도의 불활성 가스 원소를 첨가함으로써, 디스토션이 반도체막에 제공될 수 있다. 비정질 실리콘막의 밀도가 대략 5×1022/cm3이기 때문에, 0.25 원자% 이상의 아르곤을 첨가함으로써 디스토션 필드가 형성될 수 있다. 아르곤과 같은 불활성 가스는 실리콘과 결합하지 않고 격자에 삽입되어 실리콘의 원자 위치에 디스토션을 유발하고 내부 응력을 발생시킨다. 원자들간 상호 반발하는 방향으로 활동하는 응력은 압축 응력이다.
일반적으로, 내부 응력은 인장 응력 및 압축 응력을 포함한다. 박막이 기판에 대해 상대적으로 수축될 때, 기판은 상기 박막이 수축되는 것을 막는 방향으로 박막을 당기는 안쪽으로 변형된다. 이것이 인장 응력이라고 불리운다. 반면에, 박막이 확장하려고 활동할 때, 기판은 압축되고 박막에 대해 바깥쪽으로 변형된다. 이것은 압축 응력이라고 불리운다. 설명에서, 압축 응력은 마이너스(-)로 표시되고 인장 응력은 플러스(+)로 표시된다.
비정질 반도체막이 디스토션을 갖고 그래서 게터링 사이트로서 얻어지고 가해질 때, 높은 게터링 능력을 갖는 비정질 반도체막을 제공하는 것이 가능하다. 그렇지 않으면, 만일 디바이스 활성화 영역(활성층)으로서 이용된다면, 그것은 전자 및 홀 이동도를 개선할 수 있다.
반도체 디바이스를 제조하는 방법에 관한 본 발명은 다음과 같은 단계를 포함하는 설명에 공개된다.:
절연 표면 상에 제1 비정질 반도체막을 형성하는 제1 단계;
비정질 구조를 갖는 상기 제1 반도체막에 금속 원소를 첨가하는 제2 단계;
상기 제1 비정질 반도체막을 결정화하여 제1 결정화 반도체막을 형성하는 제3 단계;
상기 제1 결정화 반도체막의 표면 상에 배리어층을 형성하는 제4 단계;
스퍼터 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 제2 반도체막을 형성하는 제5 단계;
상기 제1 결정화 반도체막에서 금속 원소를 제거 또는 감소시키기 위해 상기 제2 반도체막으로 금속 원소의 게터링을 실행하는 제6 단계;
상기 제2 반도체막을 제거하는 제7 단계를 포함한다.
상기 구조에서, 상기 제2 반도체막은, 불활성 가스가 성막실에 0.1 Pa내지 5 Pa의 성막 압력으로 도입되어 0.173W/cm2내지 6.847W/cm2의 RF 전력 밀도로 글로우 방전을 유발하는 스퍼터 법에 의해 형성된다.
동시에, 상기 구조에서, 금속 원소는 실리콘의 결정화를 촉진하고 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종이다.
동시에, 상기 구조에서, 상기 불활성 가스는 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종이다. 상기 반도체막에서 그러한 이온들을 함유함으로써, 댕글링 결합(dangling bond) 또는 격자 결함이 형성되고 그럼으로써 게터링 사이트를 형성하게 된다.
동시에, 스퍼터 법을 사용하여, 성막 스테이지에서 불활성 가스 원소를 포함하는 제2 반도체막을 얻은 후에, 불활성 가스 원소들 H, H2, O, O2및 P로 구성된 그룹으로부터 선택된 하나 또는 복수의 종은 제2 반도체막에 첨가될 수 있다. 복수의 원소들의 첨가는 멀티플라잉 패션(multiplying fashion)으로 게터링 효과를 제공한다.
그래서 상기 제조 방법에 의해서 얻어진 반도체막은 게터링 사이트를 제공하는 디스토션 사이트를 갖는 반도체막으로서 적합화된다. 그러한 디스토션을 갖는 반도체의 응용은 반드시 게터링 사이트에 국한되지는 않는다. 예를 들면, 기술 분야가 다르다고 하더라도, 새로이 개선되는 트렌지스터 성능에 대한 기술로서, 응력 디스토션과 함께 인가되는 디스토션-결정화에 대한 기술의 제안이 있다. 실리콘 결정에 디스토션을 제공함으로써, 전자 및 홀 이동도가 대역 구조 변화 때문에 개선된다는 것이 확실시되어 왔다. 이것은 신세대 기술로서 기대된다(응용 물리,vol.69[11](2000-11)p.1315-1319). 그러한 기술은 이제부터 계속 TFT와 같은 박막들을 사용하는 디바이스들에 더 응용될 것이라는 것이 고려될 수 있다.
더 나아가, 본 발명의 불활성 가스 원소를 포함하는 비정질 반도체막은, 실시예 1 및 다른 일반적인 반도체막들에 설명된 방법과 다른 방법에 의해서 결정화된 반도체막을 위한 게터링 사이트로서 사용될 수 있다.
비정질 실리콘막을 포함하는 반도체 디바이스에서, 본 발명의 반도체 디바이스는 다음과 같은 특성이 있다.: 비정질 실리콘막에서의 Ar 농도는 1×1019내지 1×1022/cm3, 바람직하게는 1×1019내지 1×1021/cm3, 더 바람직하게는 1×1020내지 6×1020/cm3까지이다. 첨언하면, 산소, 탄소 또는 질소의 불순물 농도는 5×1015/cm3이하이다. 본 발명의 반도체 디바이스는 Ar을 1×1020/cm3이상의 농도로 비정질 구조 반도체막에 포함하고 있기 때문에, 디스토션을 갖는 비정질 실리콘막을 갖는 반도체 디바이스를 제조하는 것이 가능하다. 동시에, 비정질 실리콘막에서의 Ar 농도가 1×1020내지 6×1020/cm3의 범위 안에 있기 때문에, 쉽게 벗겨지지 않는 막을 갖는 반도체 디바이스를 제조하는 것이 가능하다.
동시에, 비정질 실리콘막을 포함하는 반도체 디바이스에서, 본 발명의 반도체 디바이스는 다음과 같은 특징이 있다.: 비정질 실리콘막에 있어서의 압축 응력은 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2의 범위에 있다. 본 발명의 반도체디바이스는 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2범위의 비정질 실리콘막에 있어서의 압축 응력을 갖고 있기 때문에, 디스토션을 갖고 쉽게 벗겨지지 않는 비정질 실리콘막을 갖는 반도체 디바이스를 제조하는 것이 가능하다.
상기 본 발명의 반도체 디바이스의 제조 방법은, 비정질 실리콘막을 형성하는 반도체 디바이스의 제조 방법에 있어서, 실온(22내지 28℃ 바람직하게는 25℃ )에서, RF(1kHz내지 30 MHz까지, 바람직하게는 10내지 20MHz)에 의한 방전과 함께, 성막 압력을 0.2내지 1.0 Pa의 범위에 유지하는 동안, Ar 공기중에서 실리콘 타깃을 사용한 스퍼터 법에 의해 비정질 실리콘막을 형성하는 반도체 디바이스의 제조 방법이다. 본 발명의 반도체 디바이스 제조 방법에 있어서, 성막 압력이 0.2내지 1.0 Pa 로 유지되고 RF(1kHz내지 30MHz, 바람직하게는 10내지 20MHz)에 의한 방전이 실행되기 때문에, 본 발명의 반도체 디바이스는 1×1020내지 6×1020/cm3범위의 비정질 실리콘 층의 Ar 농도를 갖고 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2범위의 비정질 실리콘 층의 압축 응력을 갖는다. 따라서, 디스토션을 갖고 쉽게 벗겨지지 않는 비정질 실리콘막을 갖는 반도체 디바이스를 제조하는 것이 가능하다.
본 발명의 실시예가 이제 설명될 것이다.
이 실시예 방식은 스퍼터 법에 의해 성막된 비정질 실리콘막에 있는 불활성 가스 원소(Ar)의 농도와 성막 압력 사이의 관계를 얻는다. 실험 과정은 이하에서 보여진다.
불활성 가스 원소를 포함하는 비정질 실리콘막이 RF 전원을 사용하는 스퍼터장치에 의해 유리 기판 상에 형성된다. 실리콘 타깃을 사용하여, 주파수를 1kHz내지 30MHz, 바람직하게는 10내지 20MHz로 세팅하고, Ar은 성막실로 흘러들어 간다. RF 파워(전극 크기: 직경30.5cm)는 0.1내지 5kW(여기서는 1.2kW)이고, 기판 온도는 실온(22내지 28℃ , 여기서는 25℃)이다. 성막이 0.2㎛로 만들어질 때마다 성막 압력을 변화시키는 동안 비정질 층들이 다른 것 위에 하나씩 형성된다. 성막 압력은 방전면 상의 컨덕턴스 밸브에 의해 조정된다. 유리 기판 상에서, 성막 압력 0.2, 0.4, 0.6, 0.8, 1.0 및 1.2 Pa의 각 상태 하에서 0.2㎛의 두께로 성막이 차례로 만들어진다. SIMS(secondary ion mass spectroscopic method)에 의해 성막된 막에서 Ar 원자 농도에 대한 측정이 이루어진다.
얻어진 결과가 도2에 보여진다. 도2에서, 종축은 아르곤 원자 농도를 표시하고 반면에 횡축은 샘플 표면으로부터의 깊이를 표시한다. 이에 더하여, 종축 상에 제2 이온 강도를 두고 횡축 상에 샘플 표면으로부터의 깊이를 둠으로써 도2는 실리콘 이온 강도를 또한 보여준다.
도2로부터, 성막 압력이 낮아짐에 따라, 막에서의 아르곤 원자 농도가 증가하여 막 성막이 게터링 사이트에 적합화되도록 함이 보여질 수 있다. Ar 가스 및 리코일 원자(타깃 표면에서 반사되는 Ar 원자) 사이의 반응실 내에서의 충돌 확률은 스퍼터 성막 압력에 있어서의 감소와 함께 감소하기 때문에, 성막 압력에 있어서의 감소와 함께 막에서의 Ar 원자 농도가 증가한다는 사실은, 리코일 원자들(recoil atoms)이 기판에 도착할 준비가 되도록 만들어지는 이유를 포함한다.
그리고나서, 도2에서 사용된 샘플과 동일한 것을 사용함으로써 비정질 실리콘막에서의 내부 응력에 대한 측정이 이루어진다.
도3은, 막에서의 내부 응력과 성막 압력과의 관계를 보여주고 있고, 성막 압력이 작아지면 작아질수록 압축 응력이 증가함을 보여주고 있다.
또한, 도4는, 막에서의 내부 응력과 Ar 농도와의 관계를 보여주고 있고, 막 중의 Ar 농도가 높아지면 높아질수록 압축 응력이 증가함을 보여주고 있다. 예를 들면, 스퍼터의 성막 압력 1.0 Pa로 성막된 비정질 실리콘막은 원자 농도 1×1020/cm3의 Ar을 함유하고 있고, 압축 응력(약 -4.7×109dynes/cm2)을 보여주고 있다. 또한, 도2에 도시한 바와 같이, 성막압력 0.2 Pa로 성막시킨 비정질 실리콘막은, 원자 농도 6×1020/cm3의 Ar을 함유하고 있고, 압축응력(약 -9.47×109dynes/cm2)을 보여주고 있다. 나아가, 본 발명의 발명자들은, 비정질 실리콘막의 벗겨짐이 발생하지 않는 압축응력의 하한을 -10.0×1010dynes/cm2으로 추정하고 있다. 따라서, 나중의 열처리에 있어서 막 벗겨짐이 발생하지 않고, 디스토션이 있는 비정질 실리콘막을 제조하기 위해서는, 스퍼터의 성막 압력을 0.2내지 1.0 Pa로 세팅하면 좋다. 이러한 스퍼터의 성막 압력하에서, 비정질 실리콘막 중의 Ar 농도는, 1×1020내지 6×1020/cm3까지이고, 비정질 실리콘막의 내부 응력은, -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2이 된다.
이러한 실험 결과로부터, 디스토션이 있는 비정질 실리콘막을 TFT의 활성층으로서 사용하는 경우에는, 도2, 도3 및 도4를 이용하여 성막 압력 및 내부 응력을 적당히 세팅하여 형성하면 좋다.
다음으로, 스퍼터 공정으로 성막시킨 비정질 실리콘막 중의 불활성 가스 원소(Ar)의 농도와 RF 전력(또는 RF 전력 밀도)과의 관계를 얻는다. 이하에 실험 절차를 보인다.
RF 전원을 사용하는 스퍼터 장치로 유리 기판 상에 불활성 가스 원소를 함유하는 비정질 실리콘막을 성막 시켰다. 실리콘 타깃(저항율 10 Ωcm)을 이용하여, 주파수를 1kHz내지 30MHz, 바람직하게는 10내지 20MHz로 하여, 성막실로 Ar을 50sccm 흘려서, 성막 압력을 0.1내지 5 Pa (여기에서는 0.4 Pa)로 하고, 기판 온도를 300℃이하(여기에서는 150℃)로 하여, 0.2㎛의 두께로 성막하는 때마다 RF 전력을 순차로 바꾸어 적층했다. 전극 크기는 직경 30.5cm이다. 나아가, RF 전력밀도는 RF 전력을 전극 면적으로 나눈 값을 의미한다. 유리 기판 상에서, RF 전력을 0.4, 0.5, 1, 3kW로 하여, 각 조건에 대해 0.2 ㎛의 두께로 순서대로 성막시켜, 성막된 막 중의 Ar의 원자 농도를 2차 이온 질량 분석법(SIMS)으로 측정한다.
얻어진 결과를 도5에 도시한다. 도5에서, 종축은 Ar의 원자 농도, 횡축은 샘플 표면으로부터의 깊이를 보여주고 있다. 덧붙여서, 도5에는 종축을 이차 이온 강도로 하고, 횡축을 샘플 표면으로부터의 깊이로 한 실리콘 이온 강도도 보여준다.
도5로부터, RF 전력(또는 RF 전력밀도)이 낮아지면 낮아질수록, 막 중에 있는 Ar의 원자 농도가 높아지고 게터링 사이트로서 적합한 막이 성막될 수 있다는것을 알 수 있다. 또한, RF 전력(또는 RF 전력밀도)을 낮추면, 내부응력을 작게 할 수가 있기 때문에, 막 벗겨짐의 발생을 어렵게 하는 것이 가능하다.
이러한 실험 결과로부터, 적절한 게터링 사이트(불활성 가스 원소를 함유한 비정질 실리콘막)는, 도2내지 도5를 이용하여 성막 압력 및 RF 전력(또는 RF 전력 밀도)을 적절히 세팅하여 형성하면 바람직하다.
또한, 비교예로서, DC 방식의 스퍼터 공정으로 성막시킨 비정질 실리콘막 중의 불활성 가스 원소(Ar) 농도와 성막 압력의 관계를 얻었다. 이하에 실험 절차를 보인다.
DC 전원을 사용한 스퍼터 장치로, 유리 기판 상에 불활성 가스 원소를 함유한 비정질 실리콘막을 성막시킨다. 실리콘 타깃(저항율 0.2 Ωcm)을 사용하여, 성막실에 Ar을 80sccm을 흘려서, 3kW의 DC 전력(DC 전력 밀도:2.5W/cm2)과 150℃의 기판 온도로 0.2㎛의 두께마다 성막 압력을 변화시킨다. 나아가, 성막 압력은 배기측의 컨덕턴스 밸브에 의해 조절된다. 유리 기판 상에서, 성막 압력을 각각 0.27, 0.53, 1.06, 1.6 Pa로 하여, 0.2㎛의 두께로 차례로 성막하여, 성막된 막 중의 Ar 원자 농도를 2차 이온 질량 분석법(SIMS)으로 측정한다. 얻어진 결과를 도6에 보인다. 도6에서, 종축은 Ar 원자 농도, 횡축은 샘플 표면으로부터의 깊이를 표시하고 있다. 덧붙여서, 도6에는 종축을 2차 이온 강도로 하고, 횡축을 샘플 표면으로부터의 깊이로 표시한 실리콘 이온 강도도 나타내고 있다.
도6에 나타낸 바와 같이, DC 방식의 스퍼터 장치에서는 1×1220/cm3이상의Ar을 비정질 실리콘 막에 함유시킬 수가 없었다. 이것에 있어서, 본 발명자들은, 그 원인을 성막 속도와 관련이 있다고 추측하고 있다. 나아가, 도6에서, 1.06Pa의 Ar 농도는 임의의 원인에 의한 이상이어서, 신뢰할 수 있는 데이터는 아니다.
이상의 데이터로부터, 본 발명은, DC 방식의 스퍼터 장치보다도는 막 중에 불활성 가스 원소를 고농도로 함유시킬 수 있는 RF 방식의 스퍼터 장치를 채용하는 편이 낫다고 지적한다.
이상의 구성으로 하는 본 발명에 대해, 이하의 실시예에서 더더욱 상세한 설명을 행하도록 한다.
[실시예 1]
본 발명을 이용한 전형적인 TFT의 제조 순서를 도1을 이용하여 간략히 도시한다.
도1a 중에, 100은 절연 표면을 갖는 기판이고, 101은 블로킹 층(blcking layer)로 기능하는 절연막이며, 102는 비정질 구조를 갖는 반도체막이다.
도1a에서, 기판(100)은 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 실리콘 기판, 금속 기판 또는 스테인리스 기판의 표면에 절연막을 형성시킨 기판(100)을 사용하는 것도 좋다. 또한, 본 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하는 것도 좋다.
우선, 도1a에 도시한 것과 같이, 기판(100)상에 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막(SiOxNy) 등으로 만들어진 하지(下地:primary) 절연막(101)을 형성한다. 대표적인 예는 하지 절연막(101)으로서 2층 구조로 만들어지고, SiH4, HN3, 및 N2O를 반응 가스로 하여 성막시킨 제1 산화 질화 실리콘 막을 50내지 100 nm, SiH4, 및 N2O를 반응 가스로 하여 성막시킨 제2 산화 질화 실리콘막을 100내지 150 nm의 두께로 적층 형성한 구조가 채용된다. 또한, 하지 절연막(101)의 1층으로서 막 두께 10nm 이하의 질화 실리콘막(SiN막), 혹은 제2 산화 질화 실리콘막(SiOxNy막(X≫Y))을 사용하는 것이 바람직하다. 게터링 동안에, 니켈은 산소 농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 반도체막과 접하는 하지 절연막을 질화 실리콘막으로 하는 것은 극히 효과적이다. 또한, 제1 산화 질화 실리콘 막, 제2 산화 질화 실리콘막, 질화 실리콘막을 순차적으로 적층한 3층 구조를 이용하는 것도 좋다.
다음으로, 하지 절연막 상에 비정질 구조를 갖는 제1 반도체막(102)을 형성한다. 제1 반도체막(102)은, 실리콘을 주성분으로 하는 반도체 재료를 사용한다. 대표적으로는, 비정질 실리콘 막 또는 비정질 실리콘 게르마늄막 등이 적용되고, 플라즈마 CVD 법과 진공 CVD법, 혹은 스퍼터링 법에 의해 10내지 100nm의 두께로 형성한다. 이후의 결정화(later crystallization)에서 양질의 결정 구조를 갖는 반도체막을 얻기 위해서는, 비정질 구조를 갖는 제1 반도체막(102) 중에 함유된 산소, 질소 등의 불순물 농도를 5×1018/cm3(2차 이온 질량 분석법(SIMS)에 의해 측정한 원자 밀도) 이하로 하면 좋다. 이러한 불순물은 이후의 결정화를 방해하는 요인이 되거나, 결정화 후에 있어서도 포획 중심(trapping center)과 재결합 중심(recombination)의 밀도를 증가시키는 요인이 된다. 그렇기 때문에, 고순도의재료 가스를 사용하는 것이 바람직하다. 더 나아가, 반응실 내의 거울 처리(전계 연마 처리)와 오일-프리(oil-free) 진공 배기 시스템을 구비한 울트라 하이 진공 순응 CVD 디바이스를 사용하는 것이 바람직하다.
다음으로, 비정질 구조를 갖는 제1 반도체막(102)을 결정화하는 기술로서 여기에서는 일본 특허 No.78329/1996에 기재된 기술을 사용하여 결정화한다. 상기 기술에 의하면, 비정질 실리콘막에 대하여 결정화를 조장하는 금속 원소를 선택적으로 첨가하여, 가열 처리를 행하는 것으로 첨가 영역을 기점으로 하여 넓어지는 결정 구조를 갖는 반도체막을 형성하는 것이다. 우선, 비정질 구조를 갖는 제1 반도체막(102)의 표면에, 결정화를 촉진하는 촉매작용을 하는 금속 원소(본실시예에서는, 니켈)를 중량 환산으로 1내지 100 ppm 함유하는 아세트산 니켈 염용액을 스피너(sppiner)로 도포(塗布)하여 니켈 함유층(103)을 형성한다(도1b). 도포에 의한 니켈 함유층(103)의 형성 방법 이외의 다른 수단으로서, 스퍼터 법, 증착법(vapor deposition method), 또는 플라즈마 처리에 의해 극히 얇은 막을 형성하는 수단을 이용하여도 좋다. 또한, 여기에서는, 전면에 도포한 예를 보여주고 있지만, 마스크를 형성하여 선택적으로 니켈 함유층을 형성하여도 좋다.
다음으로, 가열처리를 행하고, 결정화를 행한다. 이 경우, 결정화는 반도체의 결정화를 조장하는 금속 원소가 접하는 반도체막의 일부에서 실리사이드(silicide)가 형성되어, 그것을 핵으로 하여 결정화가 진행된다. 그래서, 도1c에 보인 결정 구조를 갖는 제1 반도체막(104)이 형성된다. 나아가, 결정화후의 제1 반도체막(104)에 함유된 산소 농도는, 1×1020/cm3이하로 하는 것이 바람직하다. 여기에서는, 탈수소화에 대한 열처리(450℃ , 1시간) 후, 결정화에 대한 열처리(550내지 650℃로 4내지 24시간)를 행한다. 또한, 강광의 조사에 의해 결정화를 행하는 경우는, 적외선, 가시광선, 또는 자외선 중 하나 또는 그것들의 조합을 사용하는 것이 가능하다. 대표적으로는, 할로겐 램프, 메탈 할라이드 램프, 제논-아크 램프, 카본-아크 램프, 고압 소듐 램프 또는 고압 수은 램프로부터 사출된 빛을 이용한다. 램프 광원은, 1내지 60초, 바람직하게는 30내지 60초 동안 점등해서, 그것을 1내지 10회 반복하여, 반도체막이 순간적으로 600내지 1000℃정도까지 가열되면 좋다. 필요하다면, 강광을 조사하기 전에 비정질 구조를 갖는 제1 반도체막(104)에 함유된 수소를 방출시키는 열처리를 행하여도 좋다. 또한, 열처리와 강광의 조사를 동시에 행하여 결정화를 행하여도 좋다. 생산성을 고려하면, 결정화는 강광의 조사에 의해 행하는 것이 바람직하다.
이와 같이 하여 얻어진 제1 반도체막(104)에는, 금속 원소(여기에서는 니켈)가 잔존하고 있다. 그것은 막 중에서 균등하게 분포하고 있지 않다. 평균 농도로 하면, 1×1019/cm3이상의 농도로 잔존하여 있다. 물론, 이와 같은 상태로도 TFT를 비롯한 각종 반도체 소자를 생성하는 것이 가능하지만, 이하의 방법으로 당해 원소를 제거한다.
다음으로, 결정화율(막의 전 체적에 대한 결정 성분의 비율)을 높이고, 결정 입자 내에 남아있는 결함을 보수하기 위해, 결정구조를 갖는 제1 반도체막(104)에레이저 광을 조사하는 것이 바람직하다. 나아가, 레이저 광을 조사하기 전에, 결정 구조를 갖는 실리콘막 표면의 산화막을 불활성 플루오르화 수소 산 등으로 제거하는 것이 바람직하다. 레이저 광을 조사할 경우, 표면에 얇은 산화막(도시하지않음.)이 형성된다. 이 레이저 광에는 파장 400nm 이하의 엑시머 레이저 광과 YAG 레이저의 제2 고조파, 제3 고조파 등을 사용한다.
상기 결정화 후의 레이저 광 조사에 의해 형성된 산화막으로는 불충분하기 때문에, 그외에, 오존 함유 수용액(대표적으로는 오존수)으로 산화막(케미칼 옥사이드라고 불리운다.)을 형성하여 합계 1내지 10nm의 산화막을 갖는 배리어층(105)을 형성하고, 이 배리어층(105) 상에 불활성 가스 원소를 함유하는 제2 반도체막(106)을 형성한다(도1d). 여기에서는, 결정 구조를 갖는 제1 반도체막(104)에 레이저 광을 조사한 경우에 형성된 산화막도 배리어층의 일부로 간주되고 있다. 이 배리어층(105)은, 이후의 공정에서 제2 반도체막(106)만을 선택적으로 제거하는 때에 에칭 스톱퍼로서 기능한다. 또한, 오존 함유 수용액 대신에, 황산, 염산, 질산 등과 과산화 수소액을 혼합한 수용액을 사용하여 동일하게 케미칼 옥사이드를 형성하는 것이 가능하다. 또한, 다른 배리어층(105)의 형성 방법으로서는, 산소 공기 내에서의 자외선의 조사로 오존을 발생시켜 전술한 결정 구조를 갖는 반도체막의 표면을 산화시켜 형성하여도 좋다. 또 다른 배리어층(105)의 형성 방법으로서는, 플라즈마 CVD 법과 스퍼터링 법과 증착법 등으로 1내지 10nm 정도 두께의 산화막을 성막시켜 배리어층으로 하여도 좋다. 또 다른 배리어층(105)의 형성 방법으로서는, 크린 오븐(clean oven)을 이용하여, 200내지 350℃ 정도로 반도체막을 가열하여 얇은 산화막을 형성하여도 좋다. 나아가, 상기 방법 중 어느 하나, 또는 그들 방법을 조합하여 형성된 배리어층(105)은, 이후의 게터링동안 제1 반도체막 중의 니켈이 제2 반도체막으로 이동 가능한 적당한 질과 두께로 하는 것이 필요하다.
여기에서는, 불활성 가스 원소를 함유한 제2 반도체막(106)을 스퍼터링 법으로 형성하고, 게터링 사이트를 형성한다. 불활성 가스 원소로서는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 으로부터 선택된 1종 또는 복수종을 이용한다. 그중에서도 저렴한 가스인 아르곤(Ar)이 바람직하다. 여기에서는 불활성 가스 원소를 함유한 공기에서 실리콘을 갖는 타깃을 이용하여, 성막압력 0.1내지 5 Pa, RF 전력 밀도 0.137W/cm2내지 6.847W/cm2으로 제2 반도체막을 형성한다. 막 중에 불활성 기체인 불활성 가스 원소 이온을 함유시킨 이유는 2가지이다. 하나는 댕글링 본드(dangling bond)를 형성하여 반도체막에 디스토션을 부여하는 것이고, 다른 하나는 반도체막의 격자 사이에 디스토션을 부여하는 것이다. 반도체막의 격자 사이에 디스토션을 부여하는 데에는 아르곤(Ar), 크립톤(Kr), 제논(Xe) 등 실리콘보다 원자 반경이 큰 원소를 이용하는 때에 현저히 얻어진다. 또한, 막 중에 불활성 가스 원소를 함유시키는 것은 격자 디스토션 뿐만 아니라, 댕글링 본드도 형성시켜 게터링 작용에 기여한다.
또한, 하나의 전도성 타입의 불순물 원소인 인을 함유하는 타깃을 이용하여 제2 반도체막을 형성한 경우, 불활성 가스 원소에 의한 게터링에 더하여, 인의 쿨롱력을 이용하여 게터링을 행하는 것이 가능하다.
또한, 게터링 동안에, 니켈은 산소 농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 제2 반도체막(106)에 함유된 산소 농도는, 제1 반도체막에 함유된 산소 농도보다 높은 농도, 예를 들면 1×1020/cm3이상이 되는 것이 바람직하기 때문에, 성막압력 1.2, 1.0, 0.8, 0.6, 0.4, 0.2 Pa는 이 산소 농도를 만족시키고 있다.
또한, 도1d의 스퍼터 법에 의한 성막에 있어서, 제1 반도체막에도 불활성 가스 원소가 첨가된 경우, 첨가된 부분이 게터링 사이트로서 작용하기 때문에, 게터링 효과가 감소되어 버리는 것이 염려된다. 따라서, 제1 반도체막에는 불활성 가스 원소가 첨가되지 않도록 스퍼터 조건을 적당히 조절하는 것이 바람직하다. 또한, 스퍼터 법에 의한 성막의 경우, 배리어층은, 불활성 가스 원소가 첨가되는 것을 막는 작용을 하기 때문에, 배리어층의 두께 및 질이 중요하다. 본 발명자들의 실험에 의하면, 결정화율을 높이고, 결정 입자 내에 남겨진 결함을 보수하기 위해 레이저 광을 조사한 때에 산화막을 형성하고, 그 위에 오존 함유 수용액으로 산화막을 형성하여 얻어진 합계 10nm 이하의 산화막이 배리어층으로서 바람직하다. 한편으로, 레이저 광을 조사한 경우에 형성된 산화막을 제거한 후, 오존 함유 수용액을 사용한 산화막만으로 배리어층을 형성한 경우는, 스퍼터 공정에 의한 성막 동안 불활성 가스 원소가 제1 반도체막에도 미량으로 첨가되어 버려 배리어층으로서는 불충분하다.
다음으로, 가열 처리를 행하고, 제1 반도체 층 안의 금속 원소(니켈)의 농도를 감소 또는 제거한 게터링을 행한다(도1e). 게터링을 행하는 가열처리로서는, 강광을 조사하는 처리 또는 열처리를 행하면 좋다. 이 게터링에 의하면, 도1e 중의 화살표 방향(즉, 기판측으로부터 제2 반도체막 표면으로 향하는 방향)으로 금속 원소가 이동하고, 배리어층(107)으로 덮힌 제1 반도체막(106)에 함유된 금속 원소의 제거, 또는 금속 원소 농도의 감소가 행해진다. 금속 원소가 게터링 동안에 이동하는 거리는, 적어도 제1 반도체막의 두께 정도의 거리라면 좋고, 비교적 단시간에 게터링을 완수하는 것이 가능하다. 여기에서는, 니켈이 제1 반도체막(106)에서 분리됨이 없이 모두 제2 반도체막(109)으로 이동되어, 제1 반도체막(106)에 함유된 니켈이 거의 존재하지 않는다. 즉 막 중의 니켈 농도가 1×1018/cm3이하, 바람직하게는 1×1017/cm3이하가 되도록 충분히 게터링한다.
나아가, 이 게터링 가열처리의 조건, 혹은 제2 반도체막의 두께에 있어서는, 제2 반도체막이 일부 결정화될 가능성도 있다. 제2 반도체막이 결정화되어 버리면 댕글링 본드, 격자 디스토션, 부대 결합수가 감소하여 게터링 효과의 저감을 초래하기 때문에, 바람직하게는, 제2 반도체막이 결정화하지 않도록 하는 가열처리 조건, 혹은 제2 반도체막의 두께가 제공되어야 한다. 어떤 쪽이든, 제2 반도체막, 즉 불활성 가스 원소를 함유한 비정질 실리콘막은, 불활성 가스 원소를 함유하지 않은 비정질 실리콘막과 비교해서 결정화가 발생하기 어렵기 때문에, 게터링 사이트로서 최적이다.
또한, 이 게터링 가열처리 조건에 하에서는, 게터링과 동시에 제1 반도체막의 결정화율을 높이고, 결정입자 내에 남은 결함을 보수한다. 즉 결정성의 개선을 행하는 것이 가능하다.
본 명세서에 있어서, 게터링이라고 하는 것은, 피 게터링 영역(여기에서는 제1 반도체막)에 있는 금속 원소를 열 에너지에 의해 방출시키고, 확산에 의해 게터링 사이트로 이동시키는 것을 가리키고 있다. 따라서, 게터링은 처리 온도에 의존하고, 보다 고온까지 단시간에 게터링이 진행하게 된다.
강광을 조사하는 처리를 이용하는 경우는, 가열용의 램프 광원을 1내지 60초, 바람직하게는 30내지 60초 점등시켜, 그것을 1내지 10회, 바람직하게는 2내지 6회 반복한다. 램프 광원의 발광 강도는 임의의 것으로 하지만, 순간적으로는 600내지 1000℃ , 바람직하게는 700내지 750℃ 정도로 반도체막이 가열되도록 한다.
또한, 열처리를 행하는 경우, 질소 공기 중에서 450내지 800℃, 1내지 24시간, 예를 들면 550℃로 14시간의 열처리를 행하면 좋다. 또한, 열처리에 더하여 강광을 조사하여도 좋다.
다음으로, 배리어층(107)을 에칭 스톱퍼로 하여, 109에서 보인 제2 반도체막만을 선택적으로 제거한 후, 배리어층(107)을 제거하고, 제1 반도체막(106)을 공지의 패터닝(patterning) 기술을 이용하여 바라는 형태의 반도체층(110)을 형성한다(도1f). 제2 반도체막만을 선택적으로 에칭하는 방법으로서는, ClF3플라즈마를 이용하지 않는 드라이 에칭(dry etching), 혹은 히드라진 또는 테트라에틸암모늄 하이드로옥사이드(화학식 (CH3)4NOH)를 함유한 수용액 등 알칼리 용액에 의한 웨트 에칭(wet etching)으로 행하는 것이 가능하다. 또한, 제2 반도체막을 제거한 후, 배리어층 표면을 TXRF로 니켈 농도를 측정한 경우, 니켈이 고농도로 검출되기 때문에, 배리어층을 제거하는 것이 바람직하고, 플루오르화 수소 산을 함유한 에천트(etchent)에 의해 제거하면 좋다. 또한, 배리어층을 제거한 후, 레지스트 마스크(resist mask)를 형성하기 전에, 오존수에서 표면에 얇은 산화막을 형성하는 것이 바람직하다.
다음으로, 반도체층의 표면을 플루오르화 수소산을 함유하는 에천트로 세정한 후, 게이트 절연막(108)인 규소를 주성분으로 하는 절연막을 형성한다. 표면 세정과 게이트 절연막의 형성은, 공기에 노출됨이 없이 연속적으로 행하는 것이 바람직하다.
다음으로, 게이트 절연막(108) 표면을 세정한 후, 게이트 전극(109)을 형성한다. 그리고, 반도체에 n형을 부여하는 불순물 원소(P, As등)(여기에서는 인)를 적당히 첨가하여, 소스 영역(110) 및 드레인 영역(111)을 형성한다. 첨가한 후, 불순물 원소를 활성화하기 위해서 가열처리, 강광의 조사, 또는 레이저 광의 조사를 행한다. 또한, 활성화와 동시에 게이트 절연막으로의 플라즈마 데미지(plazma damage)와 게이트 절연막과 반도체층의 계면으로의 플라즈마 데미지를 회복하는 것이 가능하다. 특히, 실온에서 300℃ 까지의 공기 중에 있어서, 표면 또는 이면 으로부터 YAG 레이저 제2 고조파를 조사하여 불순물 원소를 활성화하는 것은 몹시 효과적이다. YAG 레이저는 유지비(maintenance)가 적기 때문에 바람직한 활성화 수단이다.
이하의 공정은, 층간 절연막(113)을 형성하고, 수소화를 행하고, 소스 영역, 드레인 영역에 도달하는 콘택트 홀을 형성하고, 소스 전극(114), 드레인 전극(115)을 형성하여 TFT(n 채널형 TFT)를 완성시킨다(도1g).
또한, 본 발명은 도1g의 TFT 구조에 한정되지 않고, 필요하다면 채널형성 영역과 드레인 영역(또는 소스 영역) 사이에 LDD 영역을 갖는 저농도 드레인(LDD: Lightly Doped Drain) 구조로 하여도 좋다. 이 구조는 채널형성영역과, 고농도로 불순물 원소를 첨가하여 형성된 소스 영역 또는 드레인 영역과의 사이에 저농도로 불순물 원소를 첨가한 영역을 갖기 때문에, 이 영역을 LDD 영역이라고 부르고 있다. 더 나아가, 게이트 절연막을 개재시켜 LDD 영역을 게이트 전극과 겹치게 배치하였다. 이와 같은 GOLD(Gate-drain Overlapped LDD) 구조로 하여도 좋다.
또한, 여기에서는 n 채널형 TFT를 이용하여 설명했지만, n형 불순물 원소 대신에 p형 불순물 원소를 이용하는 것에 의해 p 채널형 TFT를 형성하는 것이 가능하다는 것은 말할 필요도 없다.
또한, 여기에서는 톱 게이트형 TFT(top-gate TFT)를 예로서 설명했지만, TFT 구조에 관계없이 본 발명을 적용하는 것이 가능하고, 예를 들면 바텀 게이트형 TFT(bottom-gate TFT: 역 스태거형 TFT(inverted stagger))와 순 스태거형 TFT(forward stagger)에 적용하는 것이 가능하다.
[실시예 2]
여기에서는, 본 발명에 의해 얻어진 디스토션을 갖는 반도체막을 TFT의 활성층으로서 이용하는 예를 보인다.
본 실시예에서는, 디스토션을 갖는 반도체막으로서, 실온(22내지 28 까지 바람직하게는 25℃)하, RF(1kHz내지 30MHz까지, 바람직하게는 10내지 20MHz까지)에 의한 방전에 의해, 성막압력을 0.2내지 1.0Pa의 범위로 유지하여, Ar 공기 내에서 실리콘 타깃을 이용한 스퍼터 공정에 의해 비정질 실리콘막을 형성한다. 상기의 성막 조건으로 인해, 본 발명의 반도체 디바이스는, 비정질 실리콘층 안에 Ar 농도가 1×1020내지 6×1020/cm3의 범위에 있고, 또한, 전술한 비정질 실리콘층 내의 압축응력은, -10.0×1010내지 -5.0×109dynes/cm2의 범위에 있기 때문에, 디스토션이 있는 비정질 실리콘막을 갖고, 막 벗겨짐이 생기기 어려운 반도체 디바이스를 제조하는 것이 가능하다.
또한, 활성층 이외의 구조는, 공지의 기술을 이용하여 만족스럽게 제작되기 때문에 여기에서는 설명을 생략한다. 또한, 본 실시예는, TFT 구조에 관계없이 적용 가능하고, 예를 들면 바텀 게이트 형(역 스태거형) TFT, 순 스태거형 TFT, 톱 게이트형 TFT에 적용하는 것이 가능하다.
[실시예 3]
본 발명을 실시하여 형성된 결정 구조를 갖는 반도체막, 또는 비정질 구조를 갖는 반도체막을 TFT의 활성층에 사용하여 형성된 화소부와 구동회로는 여러 가지 모듈(액티브 매트릭스 형 액정 모듈, 액티브 매트릭스 형 EL 모듈 및 액티브 매트릭스 형 EC 모듈)에 사용될 수가 있다. 즉, 그것들을 표시부를 통합한 전자 기기 전부에 본 발명을 실시할 수 있다.
그러한 전자 기기로서는, 비디오 카메라, 디지털 카메라, 해드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대용 정보 단말기(휴대용 컴퓨터, 휴대전화 또는 전자 서적 등) 등이 있다. 그들의 예를 도7에서 도9에 보인다.
도7a는 퍼스널 컴퓨터이고, 본체(2001), 화상입력부(2002), 표시부(2003), 키보드(2004) 등을 포함한다. 본 발명을 표시부(2003)에 적용하는 것이 가능하다.
도7b는 비디오 카메라이고, 본체(2101), 표시부(2102), 음성입력부(2103), 조작 스위치(2104), 배터리(2105), 수상부(2106) 등을 포함한다. 본 발명을 표시부(2102)에 적용하는 것이 가능하다.
도7c는 휴대용 컴퓨터(모바일 컴퓨터)이고, 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 표시부(2205) 등을 포함한다. 본 발명은 표시부(2205)에 적용할 수 있다.
도7d는 고글형 디스플레이이고, 본체(2301), 표시부(2302), 암(arm)부(2303) 등을 포함한다. 본 발명은 표시부(2302)에 적용하는 것이 가능하다.
도7e는 프로그램을 기록하는 기록매체(이하, 기록매체라한다.)를 이용하는 플레이어이고, 본체(2401), 표시부(2402), 스피커부(2403), 기록매체(2404), 조작 스위치(2405) 등을 포함한다. 나아가, 이 플레이어는 기록매체로서 DVD(Digital Versatile Disc), CD 등을 이용하여, 음악 감상, 영화 감상, 게임과 인터넷을 행하는 것이 가능하다. 본 발명은 표시부(2402)에 적용하는 것이 가능하다.
도7f는 디지털 카메라이고, 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504), 수상부(도시하지 않음.) 등을 포함한다. 본 발명은 표시부(2502)에 적용하는 것이 가능하다.
도8a는 프론트(front) 형 프로젝터이고, 투사 장치(2601), 스크린(2602) 등을 포함한다. 본 발명은 투사장치(2601)의 일부를 구성하는 액정 모듈(2808)에 적용하는 것이 가능하다.
도8b는 리어(rear) 형 프로젝터이고, 본체(2701), 투사 장치(2702), 거울(2703), 스크린(2704) 등을 포함한다. 본 발명은 투사 장치(2702)의 일부를 구성하는 액정 모듈(2808)에 적용하는 것이 가능하다.
나아가, 도8c는, 도8a 및 도8b 안의 투사 장치(2601, 2702) 구조의 일예를 도시한 도면이다. 투사 장치(2601, 2702)는, 광원광학계(2801), 거울(2802, 2804내지 2806), 다이크로익 거울(dichroic mirror)(2803), 프리즘(2807), 액정 모듈(2808), 위상차판(2809), 투사광학계(2810)로 구성된다. 투사 광학계(2810)는, 투사 렌즈를 포함하는 광학계에서 구성된다. 본 실시예는 3판식의 예를 보여주고 있지만, 특히 한정하지 않고, 예를 들면 단판식이어도 좋다. 또한, 도8c 중에 있어서 화살표로 표시한 광로에 실시자가 적절하게 광학 렌즈와, 편광 기능을 갖는 필름과, 위상차를 조절하는 목적의 필름, IR 필름 등의 광학계를 설치해도 좋다.
또한, 도8d는, 도8c 중의 광원 광학계(2801) 구조의 일예를 보인 도면이다. 본 실시예에서, 광원 광학계(2801)는, 리플렉터(2811), 광원(2812), 렌즈어레이(2813, 2814), 편광 변환 소자(2815), 집광 렌즈(2816)로 구성된다. 나아가, 도8d에 보인 광원 광학계는 일예이고 특별히 한정되지 않는다. 예를 들면, 광원 광학계에 실시자가 적절하게, 광학 렌즈와, 편광 기능을 갖는 필름과, 위상차를 조절하는 필름, IR 필름 등의 광학계를 설치하는 것도 좋다.
그러나, 도8에 보인 프로젝터에 있어서는, 투과형의 전기 광학 장치를 이용한 경우를 보여주고 있고, 반사형의 전기 광학 장치 및 EL 모듈에서의 적용예는 도시하고 있지 않다.
도9a는 휴대 전화이고, 본체(2901), 음성출력부(2902), 음성입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906), 화상 입력부(CCD, 이미지 센서 등)(2907) 등을 포함한다. 본 발명을 표시부(2904)에 적용하는 것이 가능하다.
도9b는 휴대 서적(전자 서적)이고, 본체(3001), 표시부(3002, 3003), 기억 매체(3004), 조작 스위치(3005), 안테나(3006) 등을 포함한다. 본 발명은 표시부(3002, 3003)에 적용하는 것이 가능하다.
도9c는 디스플레이이고, 본체(3101), 지지대(3102), 표시부(3103) 등을 포함한다. 본 발명은 표시부(3103)에 적용하는 것이 가능하다.
덧붙여서, 도9c에 보인 디스플레이는 중소형 또는 대형의 것으로, 예를 들면 5내지 20 인치의 화면 크기의 것이다. 또한, 이와 같은 크기의 표시부를 형성하기 위해서는, 기판의 한변이 1m인 것을 사용하여, 다중 패턴을 행하여 양산하는 것이 바람직하다.
설명된 바와 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자 기기 제조 방법에 적용하는 것이 가능하다. 또한, 본 실시예의 전자 기기는 실시의 형태와 실시예 1, 실시예 2로 부터의 어떤 조합에서 나오는 구성을 이용하여도 실현하는 것이 가능하다.
본 발명에 의해, 막 중에 고농도, 구체적으로는 1×1019내지 1×1022/cm3의 농도로 아르곤을 함유시키는 것이 가능하고, 막 벗겨짐이 일어나기 어렵게 디스토션이 있는 비정질 실리콘막을 스퍼터 공정에 의해 형성할 수 있다.

Claims (19)

  1. 비정질 반도체막을 형성하는 방법에 있어서,
    0.1 Pa 내지 5 Pa의 성막 압력으로 불활성 가스를 성막실에 도입함으로써 성막실에서 스퍼터링 법에 의해 표면 상에 비정질 반도체막을 형성하는 단계를 포함하며;
    상기 스퍼터링 법은 교류를 인가함으로써 글로우 방전이 일어나는 조건에서 실행되고,
    1×1019/cm3내지 1×1022/cm3의 상기 불활성 가스 원소가 상기 비정질 반도체막에 포함되는, 비정질 반도체막을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 글로우 방전을 일으키는 RF 전력 밀도가 0.137W/cm2내지 6.847W/cm2인, 비정질 반도체막을 형성하는 방법.
  3. 제1 항에 있어서,
    상기 불활성 가스가 He, Ne, Kr 및 Xe으로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인, 비정질 반도체막을 형성하는 방법.
  4. 1×1019/cm3내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 비정질 반도체막에 있어서,
    상기 비정질 반도체막 내의 내부 응력이 압축 응력인, 비정질 반도체막.
  5. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면 상에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막에 금속원소를 첨가하는 단계,
    결정화된 반도체막을 형성하기 위해 상기 비정질 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막 상에 배리어층을 형성하는 단계,
    스퍼터 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 제2 반도체막을 형성하는 단계,
    상기 결정화된 반도체막에서 상기 금속 원소를 제거 또는 감소시키기 위해 상기 제2 반도체막으로 상기 금속 원소의 게터링을 실행하는 단계,
    상기 제2 반도체막을 제거하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  6. 제5 항에 있어서,
    0.137W/cm2내지 6.847W/cm2의 RF 전력 밀도로 글로우 방전을 일으키기 위해0.1 Pa 내지 5 Pa의 성막 압력으로 성막실에서 불활성 가스가 도입되는 스퍼터 법에 의해 상기 제2 반도체막이 형성되는, 반도체 디바이스 제조 방법.
  7. 제5 항에 있어서,
    상기 금속 원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인,
    반도체 디바이스 제조 방법.
  8. 제5 항에 있어서,
    상기 불활성 가스는 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인,
    반도체 디바이스 제조 방법.
  9. 1×1020/cm3내지 6×1020/cm3의 범위의 농도로 Ar을 포함하는 비정질 실리콘막을 포함하는 반도체 디바이스.
  10. 압축 응력이 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2의 범위인 비정질 반도체막을 포함하는 반도체 디바이스.
  11. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면 상에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막에 금속 원소를 첨가하는 단계,
    상기 비정질 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막 상에 배리어층을 형성하는 단계,
    스퍼터 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 제2 반도체막을 형성하는 단계,
    상기 결정화된 반도체막에서 상기 금속 원소를 제거 또는 감소시키기 위해 상기 제2 반도체막으로 상기 금속 원소를 게터링하는 단계,
    상기 제2 반도체막을 제거하는 단계를 포함하며,
    불활성 가스 원소의 농도가 1×1019/cm3내지 1×1022/cm3까지의 범위이고,
    상기 비정질 반도체막에서의 내부 응력이 압축 응력인, 반도체 디바이스 제조 방법.
  12. 제11 항에 있어서,
    상기 금속 원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인 반도체 디바이스 제조 방법.
  13. 제11 항에 있어서,
    상기 불활성 가스가 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인 반도체 디바이스 제조 방법.
  14. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면 상에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막에 금속 원소를 첨가하는 단계,
    결정화된 반도체막을 형성하기 위해 상기 비정질 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막 상에 배리어층을 형성하는 단계,
    스퍼터 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 반도체막을 형성하는 단계,
    상기 결정화된 반도체막에서 상기 금속 원소를 제거 또는 감소시키기 위해 상기 반도체막으로 상기 금속 원소의 게터링을 실행하는 단계,
    상기 반도체막을 제거하는 단계를 포함하며,
    상기 반도체막에서 상기 불활성 가스 원소의 농도가 1×1019/cm3내지 1×1022/cm3이고,
    상기 반도체막의 압축 응력이 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2인, 반도체 디바이스 제조 방법.
  15. 제14 항에 있어서,
    상기 금속 원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인, 반도체 디바이스 제조 방법.
  16. 제14 항에 있어서,
    상기 불활성 가스가 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인, 반도체 디바이스 제조 방법.
  17. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면 상에 제1 반도체막을 형성하는 단계,
    상기 제1 반도체막 상에 배리어막을 형성하는 단계,
    1×1019/cm3내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제2 반도체막을 형성하는 단계를 포함하며,
    상기 제2 반도체막에서의 압축 응력이 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2의 범위인,
    반도체 디바이스 제조 방법.
  18. 제17 항에 있어서,
    상기 금속 원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된그룹으로부터 선택된 하나 또는 복수의 종인,
    반도체 디바이스 제조 방법.
  19. 제17 항에 있어서,
    상기 불활성 가스가 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종인,
    반도체 디바이스 제조 방법.
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