KR20020065968A - 전계 방출 디스플레이 패널용 전자 이미터 스택의 제조방법과 그 구조 - Google Patents

Abstract

나노튜브와 캐소드 사이의 고착성을 개선시키고 전자 방출 밀도를 개선시킨 전계 방출 디스플레이 패널용 전자 이미터 스택을 설명한다. 개선된 고착성과 방출 밀도를 구비한 상기 전자 이미터 스택을 제조하는 방법을 추가로 설명한다. 전자 이미터 스택은 유리 기판, 상기 유리 기판 상부의 캐소드층, 상기 캐소드층의 전기 도전성 접착층 및 상기 접착층 상부에 나노튜브 이미터층으로 구성된다. 상기 전기 도전성 접착층은 유리 분말, 은 입자 및 유기 용매와 같은 전기 도전성 금속 입자를 포함하는 재료로 형성하는 것이 바람직할 수 있다. 상기 방법은 먼저, 유리 기판 상에 캐소드층을 형성하고, 이후 상기 캐소드층 상에 접착층으로 지지되는 나노튜브 이미터층을 형성하여 수행될 수 있다. 접착층으로 지지되는 나노튜브 이미터층을 형성하는 방법은 나노튜브 이미터층과 캐소드층 사이에 부가적인 접착층을 형성하거나 또는 탄소 나노튜브 페이스트에 접착 재료를 혼합하고, 이후 상기 캐소드층 상부에 상기 혼합물을 스크린 인쇄하여 수행되든지, 또는 캐소드 재료와 접착 재료를 혼합하고 유리 기판의 상부에 상기 혼합물을 스크린 인쇄하고 이후, 그 상부에 탄소 나노튜브 페이스트를 스크린 인쇄하여 수행될 수 있다. 상기 나노튜브와 상기 캐소드층 사이에 고착성을 개선시키고, 더욱이 상기 스택의 표면에 돌출한 상기 나노튜브의 고밀도에 기인하는 전자 방출 밀도를 상당히 개선시키는 나노튜브 이미터 스택을 제조하는 데 상기 세 가지 방법 중 어느 것도 사용할 수 있다.

Description

전계 방출 디스플레이 패널용 전자 이미터 스택의 제조 방법과 그 구조 {METHOD FOR FABRICATING ELECTRON EMITTER STACKS FOR FIELD EMISSION DISPLAY PANEL AND STRUCTURES FORMED}

본 발명은 일반적으로는 전계 방출 디스플레이(field emission display: 이하 "FED"라 함) 패널용 전자 이미터 스택(electron emitter stack)과 그 제조 방법에 관한 것이고, 보다 구체적으로는 나노튜브(nanotube)와 캐소드(cathode) 사이에 고착성을 개선시키고, 전자 방출 밀도를 개선시키는 FED용 전자 이미터 스택과 상기의 개선된 전자 이미터 스택을 제조하는 방법에 관한 것이다.

최근, 평면 패널(flat panel) 디스플레이 장치가 개발되어 개인용 컴퓨터와같은 전자 장비에 폭넓게 응용되고 있다. 평면 패널 디스플레이 장치 중 인기있는 것 중의 하나가 향상된 해상도를 제공하는 활성 매트릭스 액정 디스플레이(active matrix liquid diplay)이다. 하지만, 상기 액정 디스플레이 장치는 수많은 응용을 하기에는 부적합한 내재적인 많은 한계를 지닌다. 예를 들면, 액정 디스플레이는 비정질 실리콘(amorphous silicon)으로 유리 패널을 도포하는 느린 증착 공정, 제조 공정에 비해 높은 제조 복잡도 및 낮은 수율(low yield)을 포함하여 많은 제조상의 한계가 있다. 또한, 액정 디스플레이 장치는 발생된 광의 대부분을 소비하면서 고전력을 끌어오는 형광성 백라이트(fluorescent backlight)를 필요로 한다. 액정 디스플레이 이미지는 환한 빛 상태하에서 또는 넓은 시야각(viewing angle)에서는 보기가 어려운데, 이는 많은 응용에 액정 디스플레이를 사용하는 것을 더욱 제한한다.

상기 액정 디스플레이 패널(이하 "LCD"라 함) 장치를 대체하기 위하여 다른 평면 패널 디스플레이 장치가 최근 개발되어 왔다. 그러한 장치 중 하나가 LCD의 한계를 극복하고 전통적인 LCD 장치에 비해 상당한 장점을 제공하는 FED 장치이다. 예를 들면, FED 장치는 종래의 TFT-LCD(thin film transistor LCD)에 비교할 때, 더 높은 콘트라스트 비율(contrast ratio), 더 넓은 시야각, 더 높은 최대 휘도, 더 낮은 소비 전력 및 더 넓은 동작 온도를 갖는다.

FED와 LCD의 가장 극적인 차이는, LCD와는 달리 FED는 컬러 형광체(colored phosphor)를 활용하는 자신의 광원(light source)을 생성한다는 것이다. FED는 복잡하고 전력 소비적인 백라이트와 필터(filter)를 필요로 하지 않으며, 그 결과FED가 발생하는 거의 모든 빛을 사용자가 볼 수 있다. 더욱이, FED는 박막 트랜지스터의 대 어레이(large array)를 필요로 하지 않고, 따라서 활성 매트릭스 LCD에 대한 고비용과 수율 문제의 근본 원인을 제거한다.

FED에 있어서, 캐소드에서 전자가 방출되어 투명 커버판(cover plate)의 후면에 코팅된 형광체에 충돌하여 이미지를 생성한다. 이러한 음극발광(cathodluminescent) 과정은 빛을 생성하는 가장 효율적인 방법 중 하나로 알려져 있다. 종래의 CRT 장치와 대조적으로, FED의 각 화소(pixel)나 방출 유니트(emission unit)는 자신의 전자원(electron source) 즉, 통상적으로 방출 마이크로팁(emitting microtip) 어레이를 구비한다. 캐소드와 게이트 전극 사이에 존재하는 전위차는 상기 캐소드로부터 전자들을 끌어내고 형광체 코팅을 향해 가속시킨다. 방출 전류 및 이로 인한 디스플레이 휘도는 방출 재료의 작용 기능에 상당히 좌우된다. FED의 상기 필요한 효과를 얻기 위하여, 이미터(emitter) 원재료의 청결과 균일도(clenaliness and uniformaty)가 매우 중요하다.

FED에서 전자를 이동시키기 위하여, 대부분의 FED는, 방출된 전자에 대해 로그 평균 자유 경로(log mean free path)를 제공하고 마이크로팁의 오염과 열화를 방지하도록 10^-7토르(torr)와 같은 저압으로 진공화한다. 마이크로팁으로부터 끌어낸 전자들을 평행하게 하는 포커스 그리드(focous grid)를 이용하여 디스플레이의 해상도를 개선시킬 수 있다.

전계 방출 캐소드에 대한 초기 개발에 있어서, 몰리브덴(molybdeum) 금속 마이크로팁 이미터를 사용하였다. 상기 장치에 있어서, 후막 산화규소층을 생성하기 위해 실리콘 웨이퍼를 먼저 산화시키고 이후 상기 산화막의 상부에 금속 게이트층(metallic gate layer)을 증착한다. 상기 금속 게이트층은 이후 게이트 개구부(gate opening)를 형성하도록 패터닝(patterning)하고, 뒤이은 상기 개구부 아래의 산화규소의 식각은 게이트를 언더컷(undercut)하여 웰(well)을 형성한다. 니켈과 같은 희생 재료층(sacrificial material layer)은 이미터 웰에 니켈이 증착되는 것을 방지하고자 증착된다. 이후, 상기 개구부가 공동부(cavity)를 넘어 접근할 때까지, 뾰족한 점을 가진 원뿔이 공동부(cavity)내에서 성장하도록 몰리브덴은 수직 입사(normal incidence)로 증착된다. 상기 니켈 희생 재료층을 제거하였을 때 하나의 이미터 원뿔이 남는다.

대체 설계에 있어서, 실리콘 상에 열적 산화(thermal oxidation)를 행하여 실리콘 마이크로팁을 생성하고 이후 후속적으로 상기 산화막을 패터닝하고 실리콘 팁을 형성하도록 선택적으로 식각한다. 추가적인 산화나 식각은 상기 실리콘을 보호하고 희생층을 제공하는 점(point)을 뾰족하게 한다. 다른 대체 설계에 있어서, 대면적 평면 패널 디스플레이에 이상적 기판인 유리와 같은 바람직한 재료 기판 상에 마이크로팁을 형성한다. 상기 마이크로팁은 금속이나 도핑된(doped) 반도전체(semi-conducting material)와 같은 도전 재료로 형성될 수 있다. FED 장치에 대한 이러한 대체 설계에서, 캐소드와 마이크로팁 사이에 증착된 도전성을 제어하는 층간(interlayer)은 매우 바람직하다. 층간의 적절한 비저항(resistivity)은 상기 장치가 안정된 상태에서 동작하도록 한다. 상기 FED 장치를 제조함에 있어서, 순수 비정질 실리콘과 n⁺도핑된 비정질 실리콘 사이의 중간 범위의 전기 도전율을 갖는 비정질 실리콘막을 증착하는 것이 또한 바람직하다. 상기 n⁺도핑된 비정질 실리콘의 도전율을 상기 막에 포함된 형광성 원자(phosporous atom)의 양을 조절하여 제어할 수 있다.

일반적으로, FED 장치의 제조에 있어서, 상기 장치는 전자의 방출이 방해받지 않도록 초저압 공동부 내에 수용된다. 예를 들면, 10^-7토르의 저압이 통상 필요하다. FED 장치를 형성하는 2개의 비교적 큰 평면 유리 패널의 파손을 방지하기 위하여, 2 패널 사이에 적절한 공간을 제공하고 지지하기 위하여 스페이서(spacer)를 사용하여야 한다. 예를 들면, 종래의 FED 장치에서, FED 장치에 그러한 공간을 유지하기 위하여 유리구(glass sphere)나 십자형 유리(glass crosses)를 사용해 왔다. 또한 상기 목적을 위하여 연장 스페이서(elongated spacer)를 사용해 왔다.

먼저 도 1a를 참조하면, 도 1a는 종래의 FED 장치의 확대 단면도를 나타낸다. FED 장치(10)는 유리 기판(14) 상에 전형적인 비정질 실리콘 기본막(base film)의 저항층(12)을 증착시켜 형성된다. 이후 유전성 재료의 절연층(16)과 금속 게이트층(18)이 금속 마이크로팁(20)을 제공하도록 함께 증착되어 형성되고, 캐소드 구조(22)는 저항층(12)에 의해 덮여져, 저항성이지만 다소 도전성을 띠는 비정질 실리콘층(12)이 SiO₂와 같은 유전성 재료로 형성되는 고절연층(16)의 하부에위치한다. 과도하지 않은 저항성을 갖도록 비정질 실리콘층(12)의 비저항을 제어할 수 있다는 것이 중요하고, 이것은 마이크로팁(20) 중 하나가 금속층(18)과 단락된 경우 과도한 전류가 흐르는 것을 방지하는 제한 저항(limiting resistor)으로 작용한다.

도 1b는 구조(30)의 상부에 실장된 애노드(28)를 포함한 FED의 전체 구조를 도시한다. 단순화를 이유로, 캐소드층(22)과 저항층(12)을 캐소드에 대해 단일층(22)으로 도시한다. 마이크로팁(20)의 팁들로부터 전자들(26)을 방출하도록 마이크로팁(20)이 형성된다. 양전하(positive charge)를 가진 게이트 전극(18)이 제공되고, 반면 더 높은 양전하를 가진 애노드(28) 전극이 제공된다. 형광 입자(32)로 코팅된 유리판(36)으로 애노드(28)를 형성한다. ITO(indium-tin-oxide)층의 단속적인 도전층(34)은 전자가 충돌할 때 형광층의 휘도를 더욱 개선시키는데 사용될 수 있다. 이것을 도 1c에 부분 확대 단면도로 나타낸다. FED 장치의 전체 두께는겨우 약 2mm이고, 측벽 패널(38)(도 1b에 도시함)에 실링되는(sealed) 하부 유리판(14)과 상부 유리판(36) 사이는 진공 상태(pulled)이다.

도 1a 내지 1c에 도시한 마이크로팁으로 형성되는 종래의 FED 장치는 LCD 장치와 비교할 때 품질이 향상된 평면 패널 디스플레이 장치를 제공한다. 그러나, 마이크로팁 장치의 중요한 단점은 상기 장치를 제조하는데 이용되는 공정이 복잡하다는 것이다. 예를 들면, 장치에 여러 층의 형성 및 특히, 마이크로팁의 형성은 포토리소그라피(photolithographic) 방법을 이용하는 박막 증착 기술을 필요로 한다. 그 결과, FED 내에 다양한 구조물의 특징을 정의하고 제조하기 위하여 여러 번의 포토마스크(photomask) 단계를 수행해야 한다. 관계된 CVD 공정과 포토리소그라피 공정은 FED 장치의 제조 비용을 크게 증가시킨다.

본 명세서에 전부 참고적으로 편입되고, 본 발명의 동일 양수인에게 양도되어 함께 출원중인 대리인 관리 번호 제64,600-056호인 출원에서, 전자 방출원으로서 나노튜브 이미터를 이용하는 다이오드 구조의 장치를 제조하는 방법 및 FED 장치를 개시하였다. 도 2에 도시한 바와 같이, FED 장치(40)는, 제1 전기 절연판(42), 상기 제1 전기 절연판 상에 금속을 포함하는 재료로 형성되는 캐소드(44), 탄소, 다이아몬드 또는 다이아몬드상(diamond-like) 탄소 재료로 캐소드층(44) 상에 형성되는 나노튜브 이미터층(46), 여기서 캐소드층(44)과 나노튜브 이미터층(46)은 이미터 스택(48)을 형성하며, 상부에 형광체 코팅층(54)과 함께 제2 전기 절연판(52) 상에 형성되는 애노드(50)로 구성되며, 제안된 상기 FED 장치는 마이크로팁을 이용하는 FED 장치에 비해 낮은 제조 비용과 높은 제조 효율로 후막 인쇄 (thick film printing) 기술로 편리하게 제조될 수 있다.

도 2에 도시한 바와 같이, 다이오드 구조와 나노튜브 재료로 형성되는 전자 이미터를 구비한 FED 패널(40)을 스크린 인쇄(screen printing)나 잉크젯 인쇄(ink-jet printing)를 포함하는 저비용 후막 인쇄 기술로 제조할 수 있다. 상기 다이오드 구조는 트라이오드(triode)구조에 필요한 게이트 전극을 없앤다. FED 패널(40)은 구성하기가 더 쉽고 낮은 동작전압으로 동작될 수 있어 결과적으로 더 높은 동작 효율을 가진다.

FED 패널(40)에 있어서, 단일 캐소드(44) 및 단일 애노드(50)는 다이오드 구조에 이용된다. 단일 캐소드(44)를 은 페이스트(silver paste) 또는 임의의 다른 도전성 페이스트 재료나 막으로 편리하게 형성할 수 있다. 애노드(50)를 절연판(52) 상부에 ITO층, 즉 광학적으로 투명한 유리판으로 편리하게 형성할 수 있다. ITO 재료는 실질적으로 투명하고 따라서 디스플레이 패널의 기능에 영향을 미치지 않는다.

다이오드 구조는 먼저 하부 절연판으로서 투명 유리판(42)을 제공하고, 이후 나노미터(nanometer) 단위의 속이 빈 튜브(hollow tube)나 탄소 섬유(fiber), 다이아몬드 섬유 또는 다이아몬드상 탄소 섬유와 같은 섬유를 스크린 인쇄나 잉크젯 인쇄와 같은 후막 인쇄 기법으로 상기 유리판 상에 복수의 이미터 스택(48)을 형성한다.

상부 절연판(52), 즉 제2 유리판 상에, 복수의 형광성 분말 코팅 스트립(fluorescent powder coating strip)(54)을 ITO층, 즉 애노드(50) 상에 형성하기 전에 ITO와 같은 재료로 투명 전극(50)을 형성한다. 복수의 형광성 분말 코팅 스트립(54)은 복수의 이미터 스택(48)에서 방출된 전자들에 의해 활성화되어 적색, 청색 또는 녹색의 광을 방출한다. 형광성 코팅 각각은 바로 인접한 코팅 스트립이 방출하는 광과는 컬러가 상이한 광을 방출한다. 복수의 측면 패널(56) 즉, 4개의 측면 패널은 공동부 내의 진공을 강화시키는 용융 유리 원료(glass firt material)를 이용하여, 제1 및 제2 유리판(42, 52)의 주변부를 함께 결합시키는 데 사용될 수 있다. 다이오드 구조 전계 방출 디스플레이 패널(40)의 전자 방출원은후막 인쇄 은 페이스트 캐소드층(44)과 그 상부의 나노튜브 이미터(46)이다. 이용된 후막 인쇄 기술은 스크린 인쇄 기술이나 잉크젯 인쇄 기술을 사용할 수 있다. 후막 인쇄 방법은 제조 공정을 효율적인 방식으로 수행할 수 있도록 하는 대면적 FED 패널을 제조하는데 가장 적합하다. 후막 인쇄 기술을 이용함으로써, 100㎛의 높은 인쇄 해상도를 얻을 수 있다고 알려져 있다. 따라서, 후막 인쇄 방식은 640 ×480 또는 2 이상의 VGA 포맷에서 FED 패널을 제조하는데 적절하게 사용될 수 있다.

이제, 이미터 스택(48)의 확대 단면도를 도시한 도 3a 및 도 3b를 참조한다. 도 3a에서, 먼저 이미터 스택(48)을 유리 기판(42) 상에 캐소드층(44)을 스크린 인쇄로 형성한다. 이후, 탄소 나노튜브층(46)을 형성하는 캐소드층(44)의 상부에 스크린 인쇄될 페이스트를 형성하기 위하여, 탄소 나노튜브를 유기 용매나 접착제(binder)와 혼합한다. 다음, 사용 도중 FED 공동부 내 진공상태에 크게 영향을 미치는 기체방출(outgassing)을 방지하기 위하여, 유기 용매 성분을 증발시키도록 열처리 공정이 필요하다. 통상 400℃ 내지 500℃ 사이의 온도에서 행해지는 열처리 공정 이후, 유기 용매는 분말 형태로 탄소 나노튜브만을 남기고 실질적으로 증발된다. FED가 공동부 내에서 전계 동작으로 사용될 경우, 탄소 나노튜브는 캐소드 표면을 이탈하여 형광층(54)(도 2에 도시한)과 충돌할 정도로, 탄소 분말 나노튜브는 캐소드층(44)과의 고착성(adhesion)에 커다란 문제를 나타낸다. 따라서, 도 3a에 도시한 탄소 나노튜브 구조는 상기 형광층에 손상을 입히지 않고 또는 캐소드 표면의 실질적인 탄소 나노튜브의 손실없이는 신뢰성있게 사용될 수 없다.

도 3a에 도시한 구조에서 탄소 나노튜브의 손실을 예방할 목적으로, 탄소 나노튜브와 혼합하는 부가적인 도전성 페이스트 재료를 이용하여 탄소 나노튜브의 캐소드층 고착성을 개선시키는 다른 시도가 있어왔다. 이것을 도 3b에 도시한다. 부가적인 도전성 페이스트층(58)을 탄소 나노튜브와 혼합하여, 즉 상업적으로 판매되는 은 페이스트를 탄소 나노튜브 페이스트 첨가한다. 이후, 상기 혼합물은 캐소드(44)의 표면 상에 스크린 인쇄된다. 도 3b에 도시한 방법으로 고착성이 개선되는 반면, 상당수의 나노튜브가 도전성 페이스트층(58) 아래에 묻히게 되므로 캐소드(44)로부터 돌출하는 탄소 나노튜브의 밀도는 감소한다. 또한, 도전성 페이스트층(58)에 첨가되는 은 분말 및 융용유리(frit)가 상기 도전성 페이스트층(58) 상부 표면적의 대부분을 차지하므로, 돌출하는 탄소 나노튜브 밀도가 더욱 감소한다. 감소된 나노튜브 밀도는 탄소 나노튜브층(46)에서 방출되는 전자의 수를 직접 감소시켜 FED 패널의 효율을 떨어뜨린다. 따라서, 도 3b에 도시한 방법은 탄소 나노튜브와 캐소드층 사이의 고착성 문제에 대한 이상적인 해결책은 아니다.

따라서, 본 발명의 제1 목적은 종래의 전자 이미터 스택의 결함이 없는 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제2 목적은 탄소 나노튜브와 캐소드 표면 사이에 고착성이 개선된 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제3 목적은 전자 방출 밀도를 감소시키고 않고 탄소 나노튜브와 전극 사이의 고착성이 개선된 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제4 목적은 탄소 나노튜브와 전극 사이의 고착성과 탄소 나노튜브로부터의 전자 방출 밀도가 개선된 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제5 목적은 탄소 나노튜브와 캐소드 사이에 부가적인 접착층(binder layer)을 스크린 인쇄함으로써 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제6 목적은 캐소드의 상부에 접착 재료와 혼합되는 탄소 나노튜브를 스크린 인쇄함으로써 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제7 목적은 유리 기판의 상에 캐소드 재료와 접착 재료의 혼합물을 스크린 인쇄하고, 이후 그 상부에 탄소 나노튜브를 인쇄함으로써 FED 패널용 전자 이미터 스택을 제공하는 것이다.

본 발명의 제8 목적은 먼저 유리 기판 상에 캐소드층을 형성하고 이후 캐소드 상부에 접착층으로 지지되는 나노튜브 이미터층을 형성함으로써 FED 패널용 전자 이미터 스택을 형성하는 방법을 제공하는 것이다.

도 1a는 전자 방출용으로 마이크로팁을 이용하는 종래의 디스플레이 장치의 확대 단면도이다.

도 1b는 애노드와 실링된 체임버를 형성하는 측벽 패널을 포함하는 도 1a의 종래의 전계 방출 디스플레이 장치의 확대 단면도이다.

도 1c는 도 1b의 종래의 전계 방출 디스플레이 장치의 단일 마이크로팁의 구조를 도시한 확대 단면도이다.

도 2는 다이오드 구조에서 나노튜브 이미터를 이용하는 FED 패널의 확대 단면도이다.

도 3a는 캐소드층 상에 직접 스크린 인쇄된 탄소 나노튜브를 구비한, 도 2의 단일 나노튜브 이미터 스택의 확대 단면도이다.

도 3b는 도전성 페이스트와 혼합된 이후 캐소드층 상에 스크린 인쇄된 탄소 나노튜브를 구비한, 도 2의 단일 나노튜브 이미터 스택의 확대 단면도이다.

도 4a는 탄소 나노튜브층과 캐소드층 사이에 부가적인 접착층을 이용하는 본 발명의 나노튜브 이미터 스택의 확대 단면도이다.

도 4b는 열처리한 후의 도 4a의 본 발명의 구조를 나타내는 확대 단면도이다.

도 5a는 탄소 나노튜브가 접착 재료와 혼합되어 캐소드층 상에 스크린 인쇄된 본 발명의 나노튜브 이미터 스택의 확대 단면도이다.

도 5b는 열처리한 후의 도 5a의 본 발명의 구조를 나타내는 확대 단면도이다.

도 6a는 유리 기판 상에 인쇄할 캐소드 재료와 접착 재료를 혼합한 그 상부에 탄소 나노튜브층을 인쇄하는 본 발명의 나노튜브 이미터 스택의 확대 단면도이다.

도 6b는 열처리한 후의 도 6a의 본 발명의 이미터 스택 구조를 나타내는 확대 단면도이다.

본 발명에 따라서, 나노튜브와 캐소드 사이의 고착성을 개선하고 전자 방출 밀도를 개선한 FED 패널용 전자 이미터 스택과 그 제조 방법을 제공한다.

바람직한 실시예에서, 전기 절연판, 상기 전기 절연판 상의 캐소드층, 상기 캐소드층의 전기 도전층 및 접착층상의 나노튜브 이미터층을 포함하는 FED 패널용 전자 이미터 스택을 제공할 수 있다.

FED 패널용 전자 이미터 스택에 있어서, 전기 절연판은 유리판일 수 있다. ITO(indium-tin-oxide), 알루미늄, 몰리브덴, 은 및 니켈로 구성되는 그룹으로부터 선택되는 재료로 캐소드층을 형성할 수 있다. 전기 도전성 접착층을 유리 분말, 전기 도전성 금속 입자 및 유기 용매를 포함하는 재료로 형성할 수 있다. 전기 도전성 금속 입자는 은 입자가, 유리 분말은 유리 용융 원료가 적절할 수 있다. 탄소 나노튜브 이미터는 또한 직경 100nm 이하, 길이 5㎛ 이하인 탄소 나노튜브를 포함할 수 있다. 탄소 나노튜브 이미터는 또한 직경 50nm 이하, 길이 1㎛ 내지 3㎛ 사이인 탄소 나노튜브를 포함할 수 있다. 약 40내지 60wt%의 고체입자, 약 60 내지 약 40wt%의 유기 용매를 포함하는 재료로 전기 도전성 접착층을 형성할 수 있다. 상기 고체 입자는 유리 입자나 은 입자를 포함할 수 있다.

또한, 본 발명은, 전기 절연판을 제공하는 단계, 전기 절연판 상에 캐소드층을 형성하는 단계 및 캐소드층 상에 접착층으로 지지되는 나노튜브 절연층을 형성하는 단계로 수행될 수 있는 FED 패널용 전자 이미터 스택을 형성하는 방법을 지향한다.

FED 패널용 전자 이미터 스택을 형성하는 방법에 있어서, 접착층으로 지지되는 나노튜브 이미터층을 형성하는 단계는 캐소드층 상에 접착층을 형성하는 단계 및 상기 접착층 상에 나노튜브 이미터층을 형성하는 단계를 추가로 포함할 수 있다. 상기 방법은 유리 분말, 전기 도전성 금속 입자 및 유기 용매로 구성되는 재료를 스크린 인쇄하여 접착층을 형성하는 단계를 추가로 포함할 수 있다. 상기 방법은 탄소 나노튜브와 유기 접착제를 포함하는 재료를 스크린 인쇄 기술로 나노튜브 이미터를 형성하는 단계를 추가로 포함할 수 있다. 접착층으로 지지되는 나노튜브 이미터층을 형성하는 단계는 무기 접착 재료 및 나노튜브 페이스트의 혼합물을 형성하는 단계와 캐소드층 상에 상기 혼합물을 스크린 인쇄하는 단계를 추가로 포함할 수 있다. 상기 방법은 유리구(glass sphere) 또는 은구(silver sphere)로 구성되는 그룹에서 선택되는 무기 접착 재료를 선택하는 단계를 추가로 포함할 수 있다. 상기 방법은 직경 약 0.1㎛ 내지 1㎛인 구(sphere)로 무기 접착 재료를 제공하는 단계를 추가로 포함할 수 있다.

FED 패널용 전자 이미터 스택을 형성하는 방법에 있어서, 접착층으로 지지되는 나노튜브 이미터층을 형성하는 단계는 접착 재료 및 캐소드 재료의 혼합물을 형성하는 단계, 전기 절연판 상에 상기 혼합물층을 스크린 인쇄하는 단계와 상기 혼합물층 상에 나노튜브 이미터층을 형성하는 단계를 추가로 포함할 수 있다. 또한 상기 방법은 유리구 및 은구로 구성되는 그룹으로부터 접착 재료를 선택하는 단계를 추가로 포함할 수 있다. 상기 방법은 온도 약 300℃ 내지 600℃에서 최소한 10분 이상 전자 이미터 스택을 열처리하는 단계를 추가로 포함할 수 있다.

본 발명의 상기한 그리고 다른 목적, 장점 및 특징들은 이하의 상세한 설명과 첨부 도면으로 명백해질 것이다.

실시예

본 발명은 탄소 나노튜브층과 캐소드층 사이의 고착성과 전자 방출 밀도가 개선된 FED 패널용 전자 이미터 스택을 설명한다.

또한, 본 발명은 먼저 전기 절연판 상에 캐소드층을 형성하고, 이후 상기 캐소드층 상에 접착층으로 지지되는 나노튜브 이미터층을 형성함으로써, FED 패널용 전자 이미터 스택을 제공하는 방법을 지향한다. 상기 방법을 이용함으로써, 전극 표면으로부터 나노튜브가 분리되는 문제를 최소화하고, 또한 전자 방출 밀도를 개선시키는 나노튜브 이미터 스택을 제조할 수 있다.

본 발명은 유리 기판, 상기 유리 기판 상에 형성되는 캐소드층, 상기 캐소드층 상에 형성되는 전기 도전성 접착층과 상기 접착층 상에 형성되는 나노튜브 이미터층을 포함하는 전자 이미터 스택을 제공할 수 있다. 전기 도전성 접착층은 탄소 나노튜브와 캐소드 표면의 고착성을 크게 향상시켜, FED 패널을 전계 동작하에 사용 도중에 나노튜브가 분리되지 못하도록 한다. 유리 분말, 은 입자와 같은 전기 도전성 금속 입자 및 무기 용매를 포함하는 재료로 적절하게 전기 도전성 접착층을 형성할 수 있다. 그 상부에 접착층이 형성되는 캐소드층은, ITO, 알루미늄, 몰리브덴, 은 또는 니켈과 같은 재료로 형성될 수 있다. 전기 도전성 접착층에 이용되는 유리 분말은 용융 유리 원료가 적절할 수 있다. 탄소 나노튜브 이미터는 직경 100nm 이하, 길이 5㎛ 이하인 탄소 나노튜브, 바람직하게는 직경 50nm 이하, 길이 약 1㎛ 내지 3㎛인 탄소 나노튜브로 형성될 수 있다. 전기 도전성 접착층은 약 40 내지 60wt%인 고체 입자 및 약 60 내지 40wt%인 유기 용매를 포함하는 재료로 형성될 수 있다.

본 발명의 신규한 나노튜브 이미터 스택은 두 가지 중요한 장점을 나타낸다. 첫째, 탄소 나노튜브와 캐소드 표면 사이의 고착성을 크게 증가시켜 FED 패널의 동작 도중, 즉 FED 패널에서의 전계 활성화 중에 캐소드 표면에서의 탄소 나노튜브의이탈을 최소화하거나 없앤다. 둘째, 접착층으로부터 돌출하는 탄소 나노튜브의 수를 크게 증가시켜 이미터 스택에서 획득하는 전자 방출 밀도를 증가시킬 수 있다.

바람직한 실시예에서, 본 발명의 신규한 구조인 이미터 구조를 탄소 나노튜브층과 캐소드층 사이에 부가하여 형성할 수 있다. 이와는 달리, 본 발명의 신규한 구조를, 캐소드층 상에 인쇄할 탄소 나노튜브에 접착 재료를 첨가하거나 또는 캐소드층을 형성하는 캐소드 재료에 접착 재료를 첨가하고, 이후 그 상부에 탄소 나노튜브층을 인쇄하여 형성할 수 있다.

먼저, 본 발명의 구조의 바람직한 실시예와 상기 구조의 형성 방법을 도시한 도 4a 및 도 4b를 참조한다. 이러한 바람직한 실시예에서, 본 발명의 신규한 나노튜브 이미터 스택(60)을 탄소 나노튜브층(64)과 캐소드층(66) 사이에 접착 재료의 부가층을 부가하여 형성할 수 있다. 먼저, 유리 기판과 같은 절연성 기판(68) 상에 캐소드층(66)을 스크린 인쇄한다. 상기의 구성에서, 캐소드층(66)은 유리 기판(68) 상에 은 페이스트를 스크린 인쇄하여 적절하게 형성할 수 있다. 캐소드층(66)은 접착제와 혼합되는 은 페이스트나 금속 입자로 형성되는 전기 도전성 페이스트 재료와 같은 복수의 전기 도전성 재료의 코팅 스트립(coating strip)으로 형성할 수 있다. 은 페이스트 스트립은 캐소드로서 사용되고 음극에 연결된다(도시하지 않음).

캐소드층(66) 상부에는, 캐소드 상하부 모두에 도포된 나노튜브로 인해 뛰어난 웨팅(wetting)을 갖는 접착 재료의 접착층을 스크린 인쇄하여 형성한다. 접착층(62)은, 유리 분말, 은 입자와 같은 저용융 온도 및 고 전기전도성 금속 및 유기용매로 이루어지는 페이스트 재료를 혼합하여 형성할 수 있다. 접착층(62)의 고체 함량은 은 입자와 유리 분말의 퍼센트 중량 약 50 내지 60이 적절할 수 있다. 접착층(62)의 유기 용매/접착제 함량은 Terpinol(등록상표)과 같은 적절한 유기 용매로 형성되는 약 40 내지 50 퍼센트 중량 사이가 적절할 수 있다.

캐소드층(66)은 박막 증착(thin film deposition) 방법이나 후막 인쇄 방법 중 하나로 형성할 수 있다. 예를 들면, ITO, 알루미늄 또는 몰리브덴을 스퍼터링(sputtering)과 같은 박막 증착 방법으로 캐소드층(66)을 형성하도록 증착할 수 있고, 반면 은이나 니켈을 후막 스크린 인쇄 방법으로 증착할 수 있다.

접착층(62), 캐소드층(64) 및 유리 기판(68)과 함께 이미터 스택(60)을 형성하는 탄소 나노튜브층(64)을 이후 접착층(62) 상부에 증착한다. 나노튜브 이미터층(64)은 음전하를 가진 전기 도전성 접착층(62)을 통하여, 캐소드층(66)에 의해 충전될 때 전자(도시하지 않음)를 방출한다. 나노튜브 이미터층(64)은 접착층(62) 상부에 후막 인쇄 기술로 적절하게 증착시킬 수 있다. 나노튜브 이미터층(64)은, 후막 인쇄, 즉 스크린 인쇄 또는 잉크젯 인쇄에 적합한 농도(consistency)로 용매 함유 페이스트(solvent-containing paste)와 함께 혼합되고 부서지는(fractured) 탄소 나노튜브, 다이아몬드 나노튜브 또는 다이아몬드상 탄소 나노튜브로 형성할 수 있다. 직경이 약 10nm 내지 약 50nm이면, 임의의 다른 적절한 나노튜브 재료를 또한 이용할 수 있다. 나노튜브의 길이는 5㎛ 이하가 적절하며, 바람직하게는 약 1㎛ 내지 3㎛가 적절하다. 본 명세서의 "약(about)"이란 표현은 주어진 평균값의 ±10% 범위를 나타낸다. 상기 나노튜브는 원주형의 속이 빈 튜브이고 통상 섬유의직경보다 작다는 것을 유의하여야 한다. 약 30 내지 50 볼트의 저동작 전압이 전자 방출용 나노튜브 이미터 재료를 구동시키는 데 필요하다. 이러한 동작 전압은 마이크로팁을 이용하는 FED 장치를 구동시키는 데 필요한 전압, 즉 100V 이상의 범위보다 훨씬 낮다.

나노튜브 이미터층(64)을 접착층(62) 상에 스크린 인쇄한 후, 페이스트 재료나 접착층 내에 함유된 잔류 용매를 휘발시키도록 나노튜브 이미터 스택(60)을 노광 후 굽거나(hard baking) 또는 소성(firing)하여 이미터 스택을 경화시킨다. 나노튜브 이미터 재료는 종종 20 내지 80wt%의 나노튜브와 그 나머지인 용매 함유 접착제를 포함한다. 나노튜브 페이스트는 약 50wt%의 나노튜브와 약 50wt%의 용매함유 접착제를 포함하는 것이 바람직하다. 접착층(62)은 FED 패널의 동작 도중 가스가 새는 것을 방지하기 위하여 증발시켜야할 약 40 내지 50wt%의 유기 용매를 포함할 수 있다. 도 4b에 도시한 바와 같이, 소성 단계 이후, 나노튜브(64)의 팁 또는 뾰족한 점들(70)은 접착층(62)의 표면 위로 돌출하며 전자 방출원으로서 기능하고 본 발명의 신규한 구조의 전자 방출 밀도를 개선시키도록 직립해 있다.

도 4b에 도시한 본 발명의 신규한 구조(60)에 있어서, 접착층(62)의 통합으로 탄소 나노튜브(64)와 캐소드층(66) 사이의 고착성을 개선시키는 것은 물론, 직립성(upstanding) 섬유 팁들(90)의 밀도를 또한 개선시켜 전자 방출 밀도를 증가시킨다. 따라서, 본 발명의 신규한 구조는 FED 패널용 나노튜브 이미터 스택에 있어서 두 가지 중요한 장점을 달성한다.

개선된 나노튜브 이미터 스택을 제조하는 본 발명의 신규한 방법의 제1 실시예를 도 5a 및 도 5b에 도시한다. 이러한 대안 실시예에서, 도 4a에 도시한 바람직한 실시예에서 이용한 것과 유사한 접착 재료를 먼저 탄소 나노튜브(64)와 혼합하고, 이후 이미터 스택(80)을 형성하도록 캐소드층(66) 상부에 스크린 인쇄한다. 접착 재료(72)는 직경 1㎛ 이하의 유리구나 은구와 같은 무기 재료가 적절할 수 있다. 예를 들면, 유리구 또는 은과 같은 전기 도전성 금속은 직경 약 0.1㎛ 내지 약 1㎛ 범위에서 적절하게 사용될 수 있다. 무기 접착 재료의 혼합물, 즉 유리 또는 은구와 탄소 나노튜브 페이스트를, 도 5a에 도시한 바와 같이, 전극층(eletrode layer)(66) 상부에 스크린 인쇄한다. 약 300℃ 내지 500℃의 온도에서, 바람직하게는 약 400℃ 내지 500℃의 온도에서 적어도 10분 동안 또는 바람직하게는 약 20 내지 30분 동안 열처리한 구조를 도 5b에 도시한다. 나노튜브(64)가 캐소드층(66)과의 고착성을 개선시키고 또한 바람직한 실시예에 필요한 3단계 대신 2단계로 상기 방법을 수행할 수 있지만, 캐소드층(66)으로부터 돌출하는 나노튜브(66)의 밀도가 바람직한 실시예에서 얻을 수 있는 것의 거의 절반 수준이다. 이것은 도 4b와 도 5b의 나노튜브(64) 밀도를 비교하여 나타낸다. 무기 접착 재료가 탄소 나노튜브 페이스트에서 용적(volume)을 차지하고 이로 인해 캐소드층(66) 위로 돌출하는 단소 나노튜브가 이용할 수 있는 공간이 감소함으로써 나노튜브 밀도가 감소한다.

도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 나노튜브 이미터 스택(90)을 도시한다. 나노튜브 이미터 스택(90)은 먼저 접착 재료, 즉 제1 실시예에 사용된 것과 유사한 무기 접착제와 혼합물을 형성하는 캐소드 재료를 혼합하고 이후 유리 기판(68)의 상부에 스크린 인쇄하여 형성한다. 결과적으로, 유리 기판(68)의 상부에 형성되는 캐소드층(92)은 도 6a에 도시하는 바와 같이, 유리구나 은구(72)를 포함한다. 이후, 나노튜브층(64)을 형성하기 위하여 캐소드층(92)을 채운 무기 접착제 상부에 탄소 나노튜브 페이스트를 스크린 인쇄한다. 도 6b에 도시한 바와 같이, 열처리 후에는 재료들의 비중 차이, 즉 무기 접착구의 비중이 캐소드 재료층의 비중에 비해 상당히 낮기 때문에, 무기 접착층(72)과 캐소드층(92)은 2개의 상이한 층으로 분리된다.

제2 실시예로 얻는 이점은, 바람직한 실시예와 비교할 때 2단계로 형성되는 구조, 게다가 도 6b에서 얻은 구조는 도 5b에 도시한 제1 실시예에 비해 더 높은 나노튜브 밀도를 갖는다는 것이다. 하지만, 접착층(72)의 두께가 얇아져 탄소 나노튜브(64)와 캐소드층(92) 사이의 접착성이 약해진다. 제2 실시예의 구조는 저전압 응용에, 즉 1000V 이하를 요구하는 응용에 적절히 사용될 수 있다. 이용되는 무기 접착제(72)는 1㎛ 이하의 직경을 갖는 유리구나 은구와 유사할 수 있다.

본 발명의 신규한 나노튜브 이미터 스택과 상기 구조를 제조하는 방법은 상기한 설명과 첨부한 도면(도 4a 내지 도 6b)으로 상세하게 설명하였다.

본 발명을 예시적으로 설명하였지만, 사용한 용어에 의해 한정되어서는 아니됨을 유의하여야 한다.

더욱이, 본 발명을 하나의 바람직한 실시예와 두 개의 실시예로 설명하였지만, 당업자라면 상기 기술을 본 발명의 다른 가능한 변경예에 쉽게 적용할 수 있음을 이해할 것이다.

배타적인 특성이나 특전(privilege)이 청구되는 본 발명의 실시예는 이하의청구범위로 정의된다.

본 발명의 신규한 나노튜브 이미터 스택은 첫째, 탄소 나노튜브와 캐소드 표면 사이의 고착성을 크게 증가시켜 FED 패널의 동작 도중, 즉 FED 패널에서의 전계 구동 중에 캐소드 표면에서의 탄소 나노튜브의 이탈을 최소화하거나 없애며, 둘째, 접착층으로부터 돌출하는 탄소 나노튜브의 수를 크게 증가시켜 이미터 스택에서 획득하는 전자 방출 밀도를 증가시킬 수 있다.

Claims (20)

1. 전기 절연판;

   상기 전기 절연판상의 캐소드층;

   상기 캐소드층상의 전기 도전성 접착층; 및

   상기 접착층상의 나노튜브 이미터층

   을 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택.
2. 제1항에 있어서,

   상기 전기 절연판이 유리판인 전계 방출 디스플레이 패널용 전자 이미터 스택.
3. 제1항에 있어서,

   상기 캐소드층이 ITO(indium-tin-oxide), 알루미늄, 몰리브덴, 은 및 니켈로 구성되는 그룹에서 선택되는 재료로 형성되는 전계 방출 디스플레이 패널용 전자 이미터 스택.
4. 제1항에 있어서,

   상기 전기 도전성 접착층이 유리 분말, 전기 도전성 금속입자 및 유기용매를 포함하는 재료로 형성되는 전계 방출 디스플레이 패널용 전자 이미터 스택.
5. 제4항에 있어서,

   상기 전기 도전성 금속입자가 은 입자인 전계 방출 디스플레이 패널용 전자 이미터 스택.
6. 제4항에 있어서,

   상기 유리 분말이 유리 용융 원료(glass frit material)인 전계 방출 디스플레이 패널용 전자 이미터 스택.
7. 제1항에 있어서,

   상기 탄소 나노튜브 이미터가 직경 100nm 이하, 길이 5㎛ 이하인 탄소 나노튜브를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택.
8. 제1항에 있어서,

   상기 탄소 나노튜브 이미터가 직경 50nm 이하, 길이 약 1㎛ 내지 3㎛ 인 탄소 나노튜브를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택.
9. 제1항에 있어서,

   상기 전기 도전성 접착층이 고체 입자 약 40wt% 내지 60wt%와 유기 용매 약 60wt% 내지 40wt%로 이루어지는 재료로 형성되는 전계 방출 디스플레이 패널용 전자 이미터 스택.
10. 제9항에 있어서,

    상기 고체 입자가 유리 입자 및 은 입자를 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택.
11. 전기 절연판을 제공하는 단계;

    상기 전기 절연판 상에 캐소드층을 형성하는 단계; 및

    상기 캐소드층 상에 접착층으로 지지되는 나노튜브 이미터층을 형성하는 단계

    를 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
12. 제11항에 있어서,

    상기 접착층으로 지지되는 나노튜브 이미터층을 형성하는 상기 단계가

    상기 캐소드층 상에 접착층을 형성하는 단계; 및

    상기 접착층 상에 나노튜브 이미터층을 형성하는 단계

    를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
13. 제12항에 있어서,

    유리 분말, 전기 도전성 금속입자 및 유기 용매를 포함하는 재료를 스크린 인쇄 기술로 상기 접착층을 형성하는 단계를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
14. 제12항에 있어서,

    탄소 나노튜브 및 유기 접착제를 포함하는 재료를 스크린 인쇄 기술로 상기 나노튜브 이미터층을 형성하는 단계를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
15. 제11항에 있어서,

    상기 접착층으로 지지되는 나노튜브 이미터층을 형성하는 단계가

    무기 접착 재료 및 나노튜브 페이스트의 혼합물을 형성하는 단계; 및

    상기 캐소드층 상에 상기 혼합물을 스크린 인쇄하는 단계

    를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
16. 제15항에 있어서,

    유리구 및 은구로 구성되는 그룹에서 상기 무기 접착 재료를 선택하는 단계를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
17. 제15항에 있어서,

    직경 약 0.1㎛ 내지 1㎛인 구(sphere)로 상기 무기 접착 재료를 제공하는 단계를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
18. 제11항에 있어서,

    상기 접착층으로 지지되는 나노튜브 이미터층을 형성하는 상기 단계가

    접착 재료 및 캐소드 재료의 혼합물을 형성하는 단계;

    상기 전기 절연판 상에 상기 혼합물층을 스크린 인쇄하는 단계; 및

    상기 혼합물층 상에 나노튜브 이미터층을 형성하는 단계

    를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
19. 제18항에 있어서,

    유리구 및 은구로 구성되는 그룹에서 상기 접착 재료를 선택하는 단계를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.
20. 제11항에 있어서,

    최소한 10분 동안 약 300℃ 내지 600℃의 온도에서 상기 전자 이미터 스택을 열처리하는 단계를 추가로 포함하는 전계 방출 디스플레이 패널용 전자 이미터 스택의 형성 방법.