KR100326218B1 - 전계방출 표시소자 및 그 제조방법 - Google Patents

전계방출 표시소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 발광 균일성이 향상된 전계방출 표시소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 전계방출 표시소자 및 그 제조방법은 각 화소들의 전자 방출 균일성을 확보하기 위하여, 각 화소들마다 전극층을 상부전극과 게이트전극이 접속되는 홀, 게이트 배선의 단절부 또는 음극의 단절부에 형성하게 된다.
본 발명에 의하면, 각 화소들마다 균일하게 형성된 저항체에 의한 잉여 전압의 배분 효과에 의해 화소들의 각각의 에미터에서 방출되는 전자량이 균일해지고, 이에 따라 화소들간의 발광 균일성이 향상되게 된다.

Description

전계방출 표시소자 및 그 제조방법{Field Emission Display Device and Method of Fabricating the same}
본 발명은 전계방출 표시소자 및 그 제조방법에 관한 것으로, 특히 발광 균일성이 향상된 전계방출 표시소자 및 그 제조방법에 관한 것이다.
지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : 이하 'CRT'라 함)에 비해 저중량, 박형화가 가능한 차세대 표시소자인 평판표시소자에 대한 연구가 활발히 진행되고 있다. 특히, 평판표시소자 중에서 액정 디스플레이(LCD)의 시야각이나 휘도에 따른 문제점을 해결할 수 있는 전계방출 표시소자(Field Emission Display Device : 이하 'FED'라 함)에 대한 관심이 고조되고 있다. FED는 액정 디스플레이나 플라즈마 디스플레이 패널(PDP)에 비해 대화면화가 곤란하다는 단점이 있으나, CRT와 마찬가지로 전자빔에 의한 형광체의 발광을 이용하기 때문에 CRT가 갖는 고휘도, 고선명도, 넓은 시야각 등의 장점을 유지하면서도 평판으로의 구현이 가능하다는 장점이 있다. 일반적으로 FED에서는 형광체를 여기시키는 가속전자를 방출하기 위한 수단으로써 종래의 CRT에서 사용되는 열음극 대신 첨예한 냉음극을 이용한다. 즉, 냉음극을 구성하는 에미터(Emitter)에 고전계를 집중시킴으로써 양자역학적인 터널(Tunnel) 효과에 의해 전자가 방출되도록 하고 있다.
도 1은 종래의 팁(Tip)형 에미터를 구비하는 FED의 기본구조를 나타낸 종단면도이다. 도 1을 참조하면, 종래의 FED는 하부기판(20) 상에 형성된 음극(22)과, 음극(22) 위에 팁 형태로 형성된 에미터(24)와, 에미터(24)를 사이에 두고 음극(22) 상에 순차적으로 적층된 절연층(26) 및 게이트 전극(28)과, 스페이서(Spacer)(30)를 사이에 두고 하부기판(20)에 대향되게 배치된 상부기판(32)과, 상부기판(32) 상에 형성된 양극(34)과, 양극(34) 및 상부기판(32) 상에 도포된 형광체(36) 및 블랙 매트릭스(38)를 구비한다.
도 1에 도시된 3전극 구조의 FED에서 가시광이 발생되는 과정을 살펴보면, 먼저 음극(22)과 게이트 전극(28)에 인가된 전압에 의해 음극(22)과 게이트 전극(28) 사이에 고전계가 형성된다. 이러한 고전계에 의해 에미터(24)는 진공 중으로 전자들을 방출시킨다. 방출된 전자들은 음극(22)과 양극(34) 간에 인가되는 전압에 의해 가속되어 상부기판(32) 상에 형성된 형광체(36)에 충돌한다. 이 때 형광체(36)가 여기되어 가시광을 방출함으로써 FED의 화상이 구현된다. 한편, 도 1에서 스페이서(30)는 에미터(24)에서 방출된 전자들이 충분히 가속되도록 상판(42)과 하판(40) 사이에 소정 간격의 공간을 마련하는 역할을 한다. 아울러 상판(42)과 하판(40)을 지지하여 내부 및 외부 압력차에 의해 패널이 파손되는 것을 방지하는 역할도 한다. 화소 단위를 이루는 각각의 서브셀(44)은 상판(42)에 형성된 블랙 매트릭스(38)에 의해 서로 구분된다. 각각의 서브셀(44)마다 서로 다른 형광체, 즉 적색(R), 녹색(G) 및 청색(B)의 형광체가 각각 도포되어 이들 각 형광체(36)로부터 발생한 가시광들의 혼합에 의해 화면의 색상을 구현하게 된다.
FED에서 가속전자를 방출하는 에미터(24)는 FED의 화상 품질을 좌우하는 중요한 요소 중의 하나이다. 패널 제조과정에서 각각의 에미터(24)가 불균일하게 형성되었거나, 사용 중 시간이 흘러 열화됨에 따라 에미터(24)의 특성이 변질되면 에미터(24)의 전자 방출효율이 떨어져 각 서브셀(44)마다 가시광의 발생량이 달라져 표시 품질이 저하되거나 휘도가 떨어지게 된다. 종래에 일반적으로 사용되고 있는 에미터의 형태로는 도 1에 도시된 바와 같이 비교적 전자방출이 용이하도록 형성된 팁 형태가 대표적이다. 팁 형태의 에미터 구조를 상세히 나타낸 도면이 도 2에 도시되어 있다. 그런데, 이러한 팁 형태의 에미터 구조에서는 에미터(24)로부터 방출되는 전자빔의 퍼짐 현상이 발생하여 빔 포커싱이 필요하고, 포커싱용 전극을 별도로 형성시켜야 하는 번거로움이 있다. 팁 형태의 에미터(24)는 주로 스핀트(Spindt) 방식으로 제조되는데, 에미터 제조를 위한 공정이 복잡하고 어려운 면이 있다. 또한 대면적에서 제조하는 경우에는 각 팁의 형상이 불균일하게 될 수 있어 대화면화가 곤란하다는 단점이 있다. 이러한 문제점들 외에도 팁 형태의 에미터 구조에서는 사용 중 팁의 열화(즉, 팁 끝단의 반경의 변화나 용융 등)에 의한 특성 변화가 심하다는 근본적인 문제점을 안고 있다. 최근에는 종래의 팁 형태의 에미터 구조가 갖는 이러한 문제점들을 해결하고 제조공정상의 단가를 낮추기 위한 목적으로 평면형 에미터가 제안되고 있다.
도 3a 내지 도 3c는 종래의 표면 전도형 평면형 에미터가 구비된 FED의 하판 구조를 개략적으로 도시한 도면이다. 도 3a는 FED를 구성하는 한 화소셀 내에 형성된 에미터 및 전극의 평면 구조를 도시한 도면이다. 도 3b 및 도 3c는 각각 도3a에서 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면들이다. 양극 및 형광체가 형성된 상판 구조는 도 1에 도시된 팁 형 에미터를 구비하는 FED의 구조와 동일하다. 도 3a 내지 도 3c를 참조하면, 평면형 에미터가 형성된 종래의 FED는 하부기판(50) 상에 소정 간격만큼 분리되어 형성된 음극(52) 및 게이트 전극(54)과, 음극(52) 및 게이트 전극(54) 사이에 평면형으로 얇게 도포되어 형성된 평면형 에미터(56)와, 음극(52) 및 게이트 전극(54)이 형성된 하부기판(50) 상에 균일한 두께로 전면 형성된 절연층(58)과, 게이트 전극(54) 상의 절연층(58)이 일부 식각되어 형성된 스루홀(60)과, 음극(52) 및 게이트 전극(54)과 교차하는 방향으로 절연층(58) 상에 형성되어 스루홀(60)을 통해 게이트 전극(54)과 접속되는 상부전극(62)을 구비한다. 도 3a에서 평면형 에미터(56) 부를 확대하여 나타낸 도면이 도 4에 도시되어 있다.
표면 전도형 평면형 에미터(56)에서의 전자 방출 원리에 대해 설명하면 먼저, 음극(52)과 게이트 전극(54) 사이에 전압이 가해질 때 평면형 에미터(56)에서는 에미터 재료의 국부적인 용융 현상에 의해 도 4에 도시된 바와 같이 에미터(56) 중앙부에 수십 ㎚ 단위의 갭(Gap)이 생긴다. 이를 포밍(Electro-forming) 과정이라 부른다. 이 과정을 거친 후 음극(52)과 게이트 전극(54) 사이의 전계에 의해 에미터 중앙부의 갈라진 갭 사이로 전자들이 음극(52)에서 게이트 전극(54) 쪽으로 터널링(Tunneling)되면서 이동한다. 터널링에 의해 이동하는 전자들 중 에너지를 잃어버린 일부 전자들이 상판 상의 양극(34)에 걸린 전압에 의해 이끌려 상판(42) 쪽으로 진행하게 된다. 이 때 가속된 전자들이 상판(42)에 형성된 형광체(36)에충돌하면서 형광체(36)를 여기시킴으로써 가시광이 발생되게 된다.
도 5a 내지 도 5e는 종래의 평면형 에미터를 구비하는 FED 하판의 제조 공정을 단계적으로 나타낸 도면이다. 도 5a 내지 도 5e를 결부하여 평면형 에미터가 형성된 하판의 형성 과정을 설명하면 먼저, 도 5a의 과정에서 하부기판(50) 상에 도전성 금속을 전면 증착한 후 패터닝하여 음극(52)과 게이트 전극(54)을 형성한다. 음극(52) 및 게이트 전극(54)의 재료로는 Al, Cr, Mo, Nb 등을 사용하고, 약 1000Å의 두께로 형성시킨다. 그 다음 도 5b의 과정에서 전극이 형성된 하부기판(50) 상에 절연 물질을 1㎛ 정도의 두께로 전면 증착하여 절연층(58)을 형성한 후 패터닝 작업을 통해 게이트 전극(54) 상의 소정 영역에 스루홀(60)을 형성하고, 음극(52)과 게이트 전극(54) 사이의 에미터가 형성될 부위에는 발광부(64)를 형성한다. 절연 물질의 재료로는 SiO2, Al2O3, SiNx 등을 이용한다. 스루홀(60) 부분의 절연층(58) 에칭 시에는 단차 문제를 극복하기 위해 경계부가 소정 기울기를 갖도록 비스듬히 형성시킨다. 이어서 도 5c의 공정에서는 스루홀(60)을 통해 게이트 전극(54)에 접속되게끔 절연층(58) 상에 상부전극(62)을 형성시킨다. 상부전극(62)의 재료로는 음극(52)이나 게이트 전극(54)과 동일한 금속 물질을 사용하고, 스루홀(60)에서의 단차 문제 극복을 위해 약 3000Å의 두께로 형성시킨다. 그 다음 에미터 형성을 위해 도 5d에 도시된 바와 같이 하판 상의 발광부(64) 영역을 제외한 모든 영역에 포토 레지스트 마스크 패턴(66)을 형성시킨다. 이어서 포토 레지스트 패턴(66)이 형성된 하판 상에 에미터 재료를 전면 증착시킨다. 에미터 재료로는 발광 기구가 포밍 과정을 거치는 유기 금속 화합물이나 포밍 과정을거치지 않는 불연속 도전성 입자 물질이 사용된다. 유기 금속 화합물의 경우에는 SiO2등의 절연 물질 내에 Fe 등의 도전성 입자들이 균일하게 분포한 복합 재료로서 이러한 유기 금속 화합물 재료를 하판 상에 박막으로 증착하여 형성시키게 된다. 불연속 도전성 입자 물질을 사용하는 경우에는 Au 등의 도전성 입자들이 에미터에서 불연속적으로 분포하도록 하판 상에 증착시켜 형성하게 된다. 에미터 층의 증착 두께는 약 500Å 이하이다. 그 다음 아세톤 등을 이용하여 포토 레지스트 패턴(66) 층을 에칭하여 드러내면 발광부(64)에 형성된 에미터(56)만 남고 나머지는 제거되어 도 5e와 같은 하판 구조가 완성되게 된다. 이와 같은 에미터 제조 방법을 리프트-오프(Lift-off) 법이라고 한다.
이러한 평면형 에미터 구조를 갖는 FED에서는 도 4에 도시된 것처럼 ㎚ 단위의 갭이 형성됨으로 인해 음극(52)과 게이트 전극(54) 간에 약 15V 이하의 저전압을 인가하여도 구동이 가능하다. 그리고 팁 형태의 에미터 구조에 비해 방출되는 전자빔의 퍼짐 현상이 적어서 포커싱이 필요없다. 또한 팁 형태의 에미터 구조에 비해 제조 공정이 간단하여 대면적화에 유리한 장점이 있다. 하지만, 종래의 평면형 에미터(56)를 구비한 FED에서는 각 화소들마다 에미터(56)가 불균일하게 형성됨으로 인해 각 화소별 발광 특성이 불균일해지는 현상이 야기되고 있다. 이러한 문제는 각 화소들마다 에미터 재료를 증착하여 형성할 때 에미터(56) 층이 불균일한 두께로 형성되거나 또는 전자 방출에 밀접한 관련이 있는 도전성 입자들이 각 화소들의 에미터(56) 내에서 불균일하게 분포함으로 인해 발생한다. 에미터(56)의 균일도는 각 화소들에서의 전자 방출의 균일성 및 이에 따른 발광 균일성에 큰 영향을 미친다. 실제 평면형 에미터 재료를 형성하는 과정에 있어서도 절연 물질 내에 도전성 입자들을 균일하게 분포시키기가 어렵다. 종래의 평면형 에미터(56)를 구비한 FED에서는 이러한 에미터의 불균일성으로 인해 동일한 전압을 인가하였을 때에도 어떤 셀에서는 발광이 일어나고 어떤 셀에서는 발광이 일어나지 않는 등 발광 균일성이 저하되고, 화소들간에 휘도 편차가 발생하는 단점이 있다.
따라서, 본 발명의 목적은 발광 균일성이 향상된 전계방출 표시소자 및 그 제조방법을 제공함에 있다.
도 1은 종래의 팁형 에미터를 구비하는 전계방출 표시소자의 기본구조를 나타낸 종단면도.
도 2는 도 1에 도시된 팁형 에미터부를 확대하여 도시한 단면도.
도 3a는 종래의 표면 전도형 평면형 에미터가 구비된 전계방출 표시소자의 하판에 형성된 한 화소의 평면 구조를 도시한 도면.
도 3b 및 도 3c는 각각 도 3a에 도시된 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면.
도 4는 도 3a에 도시된 평면형 에미터부를 확대하여 나타낸 도면.
도 5a 내지 도 5e는 종래의 평면형 에미터를 구비하는 전계방출 표시소자의 하판의 제조 공정을 단계적으로 나타낸 도면.
도 6a는 본 발명의 제 1 실시 예에 따른 전계방출 표시소자의 하판에 형성된 한 화소의 평면 구조를 도시한 도면.
도 6b 및 도 6c는 각각 도 6a에 도시된 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면.
도 7a 내지 도 7f는 본 발명의 제 1 실시 예에 따른 전계방출 표시소자의 하판의 제조 공정을 단계적으로 나타낸 도면.
도 8a는 본 발명의 제 2 실시 예에 따른 전계방출 표시소자의 하판에 형성된 한 화소의 평면 구조를 도시한 도면.
도 8b 내지 도 8d는 각각 도 8a에 도시된 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 단면 구조를 도시한 도면.
도 9a 내지 도 9f는 본 발명의 제 2 실시 예에 따른 전계방출 표시소자의 하판의 제조 공정을 단계적으로 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
20,50,70,100 : 하부기판 22,52,72,102 : 음극
24 : 팁형 에미터 26,58,78,108 : 절연층
28,54,74,104 : 게이트 전극 30 : 스페이서
32 : 상부기판 34 : 양극
36 : 형광체 38 : 블랙 매트릭스
40 : 하판 42 : 상판
44 : 서브셀 56,76,106 : 평면형 에미터
60,80,110 : 스루홀 62,84,112 : 상부전극
64,86,118 : 발광부 66,88,120 : 포토 레지스트 패턴
82 : 저항층 114 : 제 1 저항층
116 : 제 2 저항층
상기 목적을 달성하기 위하여, 본 발명의 전계방출 표시소자는 상호 대향하는 음극 및 게이트전극과, 음극 및 게이트 전극 사이에 형성되어 음극 및 게이트 전극으로부터 인가된 전압에 의해 전자를 방출하는 평면형 에미터와, 음극 및 게이트 전극 상에 형성된 절연층과, 게이트 전극 상의 절연층에 형성된 홀과, 게이트 전극에 접속되어 외부로부터의 주사 신호를 인가하는 상부전극과, 상부전극과 홀을 통하여 노출된 게이트 전극 사이에 형성되는 저항체를 구비한다.본 발명의 전계방출 표시소자는 음극과, 음극과 대향하며 일부가 단절된 게이트전극과, 음극 및 게이트 전극 사이에 형성되어 음극 및 게이트 전극으로부터 인가된 전압에 의해 전자를 방출하는 평면형 에미터와, 음극 및 게이트 전극 상에 형성된 절연층과, 게이트 전극 상의 절연층에 형성된 홀과, 홀을 통해 게이트 전극에 접속되어 외부로부터의 주사 신호를 인가하는 상부전극과, 게이트전극의 단절부에 형성되어 단절된 두 게이트 전극 부분을 연결하는 저항체를 구비한다.
본 발명에 따른 전계방출 표시소자의 제조방법은 상호 대향하는 음극 및 게이트 전극을 형성하는 단계와, 음극 및 게이트 전극 사이의 경계부에 전자 방출용 평면형 에미터를 형성하는 단계와, 음극 및 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 게이트 전극 상의 절연층 일부를 제거하여 홀을 형성하는 단계와, 게이트 전극에 접속되도록 상기 홀을 통하여 노출된 게이트 전극에 저항체를 형성하는 단계와, 절연층과 저항층 상에 전극 물질을 패터닝하여 홀을 통해 노출된 게이트 전극에 접속되도록 상부전극을 형성하는 단계를 포함한다.본 발명에 따른 전계방출 표시소자의 제조방법은 저항체를 형성하는 단계와, 음극을 형성함과 동시에 저항체의 양단 각각에 연결되도록 게이트 전극을 형성하는 단계와, 음극 및 게이트 전극 사이의 경계부에 전자 방출용 평면형 에미터를 형성하는 단계와, 음극 및 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 게이트 전극 상의 절연층 일부를 제거하여 홀을 형성하는 단계와, 절연층 상에 전극 물질을 패터닝하여 홀을 통해 노출된 게이트 전극에 접속되도록 상부전극을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6a 내지 도 9f를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 6a 내지 도 6c는 본 발명의 제 1 실시 예에 따른 FED의 하판 구조를 도시한 도면이다. 도 6a는 FED를 구성하는 한 화소 내에 형성된 에미터 및 전극의 평면 구조를 도시한 도면이다. 도 6b 및 도 6c는 각각 도 6a에서 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면들이다. 양극 및 형광체가 형성된 상판 구조는 도 1에 도시된 종래의 팁형 에미터를 구비하는 FED의 구조와 동일하다. 도 6a 내지 도 6c를 참조하면, 본 발명의 제 1 실시 예에 따른 FED의 하판은 각 화소들마다 하부기판(70) 상에 소정 간격만큼 분리되어 형성된 음극(72) 및 게이트 전극(74)과, 음극(72) 및 게이트 전극(74) 사이의 경계부에서 적어도 하나 이상 복수개로 형성된 평면형 에미터(76)들과, 음극(72) 및 게이트 전극(74)이 형성된 하부기판(70) 상에 균일한 두께로 전면 형성된 절연층(78)과, 게이트 전극(74) 상의 절연층(78)이 일부 식각되어 형성된 스루홀(80)과, 스루홀(80)의 게이트 전극(74) 상에 형성된 저항층(82)과, 음극(72) 및 게이트 전극(74)과 교차하는 방향으로 절연층(78) 상에 형성되어 스루홀(80)의 저항층(82)을 통해 게이트 전극(74)에 접속되는 상부전극(84)을 구비한다. 한 화소 내에 복수개의 에미터(76)를 형성하기 위해 음극(72)과 게이트 전극(74)의 패터닝시 그 경계부에 복수개의 에미터 형성부가 마련되도록 형성한다. 평면형 에미터(76)의 재료로는 발광 기구가 포밍 과정을 거치는 유기 금속 화합물(SiO2+Fe 등) 재료나 포밍 과정을 거치지 않는 불연속 도전성 입자(Au 등) 박막을 사용한다. 본 발명의 제 1 실시 예에 따른 FED가 도 3a 내지도 3c에 도시된 종래의 FED와 다른 점은 한 화소 내에서 평면형 에미터(76)가 복수개 형성된다는 점과, 스루홀(80)에서 상부전극(84)과 게이트 전극(74) 사이에 저항층(82)이 형성된다는 점이다. 본 발명에서 저항층(82)은 각 화소들마다 발광 균일성을 확보하기 위한 수단으로 이용된다. 저항층(82)의 재료로는 기존의 팁 형태의 에미터에서 사용된 저항체 재료인 비정질 실리콘(Amorphous-Silicon) 이외에 TaOxNy, CuO, AlN 등 수 ㏁ 정도의 비저항 값을 갖는 재료를 사용한다. 각 화소들마다 저항층(82)을 형성할 때 저항층(82)의 두께를 조절하여 각 화소들마다 균일한 저항값을 갖도록 형성한다.
본 발명의 제 1 실시 예에 따른 FED의 발광 메카니즘은 종래의 평면형 에미터를 구비하는 FED의 경우와 유사하다. 포밍 과정을 거치는 에미터 재료를 사용한 경우, 음극(72)과 게이트 전극(74) 사이에 전압이 가해질 때 복수개의 평면형 에미터(76)들에서 에미터 재료의 국부적인 용융 현상에 의해 수십 ㎚ 단위의 갭(Gap)이 형성되면서 포밍(Electro-forming) 과정을 거친다. 이 과정을 거친 후 음극(72)과 게이트 전극(74) 사이의 전계에 의해 에미터(76) 중앙부의 갈라진 갭 사이로 전자들이 음극(72)에서 게이트 전극(74) 쪽으로 터널링(Tunneling)되면서 이동한다. 터널링에 의해 이동하는 전자들 중 에너지를 잃어버린 일부 전자들이 상판 상의 양극에 걸린 전압에 의해 이끌려 상판 쪽으로 진행하게 된다. 이 때 가속된 전자들이 상판에 형성된 형광체에 충돌하면서 형광체를 여기시킴으로써 가시광이 발생되게 된다. 그런데, 본 발명에서는 음극(72)과 게이트 전극(74) 간에 전압이 인가될 때 각 화소들마다 균일하게 형성된 저항층(82)에 의해 각 화소들 간에 일종의 잉여전압 배분 효과가 발생한다. 각 화소들마다 에미터(76)가 불균일하게 형성되었거나 에미터(76) 내의 도전성 입자들의 분포가 불균일하여 각 화소들간의 전자 방출 전압이 서로 불균일한 경우, 전자 방출 전압이 낮아 다른 화소들보다 먼저 전자들을 방출하는 화소들에서 남은 잉여 전압이 저항층(82)들에 의한 전압 배분 효과의 영향으로 전자 방출 전압이 높은 다른 화소들로 배분되는 효과가 발생한다. 이에 따라, 각 화소들 간에 에미터(76)가 다소 불균일하게 형성되었다 할지라도 결국은 모든 화소들의 에미터(76)들이 균일한 전자 방출을 수행할 수 있게 되어, 각 화소셀별 발광 균일성을 확보할 수 있게 된다. 아울러 본 발명에서는 각 화소들마다 에미터(76)가 복수개로 형성되기 때문에 발광 균일성을 더욱 향상시킬 수 있을 뿐만 아니라 휘도 향상의 효과도 얻어낼 수 있다.
본 발명의 제 1 실시 예에 따른 FED의 하판 형성 방법은 도 7a 내지 도 7f에 도시되는 바와 같다. 먼저, 도 7a의 과정에서 하부기판(70) 상에 도전성 금속층을 전면 증착한 후 패터닝하여 음극(72)과 게이트 전극(74)을 형성한다. 포토 레지스트 마스크 패턴을 이용한 금속층의 에칭 작업시 도면에 도시된 바와 같이 음극(72)과 게이트 전극(74) 사이의 경계부에 복수개의 에미터 형성부가 마련되도록 패터닝한다. 음극(72) 및 게이트 전극(74)의 재료로는 Al, Cr, Mo, Nb 등을 사용하고, 약 1000Å의 두께로 형성시킨다. 그 다음 도 7b의 과정에서 전극이 형성된 하부기판(70) 상에 절연 물질을 1㎛ 정도의 두께로 전면 증착하여 절연층(78)을 형성한다. 그리고 절연층(78)의 패터닝 작업을 통해 게이트 전극(74) 상의 소정 영역에 스루홀(80)을 형성하고, 음극(72)과 게이트 전극(74) 사이의 경계부에는 에미터가형성될 복수개의 발광부(86)들을 형성한다. 절연 물질의 재료로는 SiO2, Al2O3, SiNx 등을 사용한다. 스루홀(80) 부분의 절연층(78) 에칭 시에는 단차 문제를 극복하기 위해 경계부가 소정 기울기를 갖도록 비스듬히 형성시킨다. 이어서 도 7c의 공정에서는 게이트 전극(74)이 노출된 스루홀(80)에 저항체 재료를 패터닝하여 저항층(82)을 형성시킨다. 저항층(82)의 재료로는 비정질 실리콘 이외에도 TaOxNy, CuO, AlN 등 1~5 ㏁ 정도의 비저항 값을 갖는 재료를 사용한다. 각 화소별 저항값을 맞추기 위해 저항층(82)의 형성시 저항층(82)의 두께를 조절하여 저항값을 조절한다. 본 발명에서는 스루홀(80)에 상부전극(84)을 형성하기에 앞서 소정 두께의 저항층(82)을 형성시킴으로써 상부전극(84) 형성시 스루홀(80)에서의 단차 문제도 효과적으로 방지할 수 있게 된다. 저항층(82)을 형성한 다음 도 7d의 공정에서는 절연층(78) 상에 전극 물질을 패터닝하여 스루홀(80)에 형성된 저항층(82)을 통해 게이트 전극(74)에 접속되게끔 상부전극(84)을 형성시킨다. 상부전극(84)의 재료로는 음극(72)이나 게이트 전극(74)에 사용되는 금속 물질을 사용한다. 그 다음 평면형 에미터(76)의 형성을 위해 도 7e에 도시된 바와 같이 발광부(86) 영역을 제외한 하판 상의 모든 영역에 포토 레지스트 마스크 패턴(88)을 형성시킨다. 이어서 포토 레지스트 패턴(88)이 형성된 하판 상에 에미터 재료를 전면 증착시킨다. 에미터 재료로는 종래와 마찬가지로 일함수가 낮은 금속 입자들을 절연 물질 내에 분포시킨 유기 금속 화합물(SiO2+Fe 등)이나 불연속 도전성 입자(Au)들로 구성된 박막 재료를 사용한다. 에미터(76) 층의 증착 두께는 약 500Å 이하로 한다. 그 다음 도 7f에 도시된 바와 같이 리프트-오프(Lift-off) 방법으로 포토 레지스트 패턴(88)을 드러내어 발광부(86)들에만 에미터 재료가 형성된 본 발명의 제 1 실시 예에 따른 FED의 하판을 완성시키게 된다. 아세톤 등을 이용하여 포토 레지스트 패턴(88) 층을 에칭하여 드러내면 발광부(86)에 형성된 평면형 에미터(76)만 남고 나머지는 제거되어 도 7f와 같은 하판 구조가 완성되게 된다.
도 8a 내지 도 8d는 본 발명의 제 2 실시 예에 따른 FED의 하판 구조를 도시한 도면이다. 도 8a는 FED를 구성하는 한 화소 내에 형성된 에미터 및 전극의 평면 구조를 도시한 도면이다. 도 8b 내지 도 8d는 각각 도 8a에서 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 단면 구조를 도시한 도면들이다. 양극 및 형광체가 형성된 상판 구조는 도 1에 도시된 종래의 팁형 에미터를 구비하는 FED의 구조와 동일하다. 도 8a 내지 도 8d를 참조하면, 본 발명의 제 2 실시 예에 따른 FED의 하판은 각 화소들마다 하부기판(100) 상에 소정 간격만큼 분리되어 형성된 음극(102) 및 게이트 전극(104)과, 음극(102) 및 게이트 전극(104) 사이의 경계부에서 적어도 하나 이상 복수개로 형성된 평면형 에미터(106)들과, 음극(102) 및 게이트 전극(104)이 형성된 하부기판(100) 상에 균일한 두께로 전면 형성된 절연층(108)과, 게이트 전극(104) 상의 절연층(108)이 일부 식각되어 형성된 스루홀(110)과, 음극(102) 및 게이트 전극(104)과 교차하는 방향으로 절연층(108) 상에 형성되어 스루홀(110)을 통해 게이트 전극(104)에 접속되는 상부전극(112)을 구비함과 아울러 각 화소들마다 게이트 전극(104) 라인에 소정의 저항값을 부여하기 위해 게이트 전극 라인(104) 중에 형성된 제 1 저항층(114)과, 복수개의 평면형 에미터(106)에 각각 접속된 음극(102) 라인들에 소정의 저항값을 부여하기 위해 각 음극(102) 라인 중에 형성된 제 2 저항층(116)을 구비한다. 본 발명의 제 2 실시 예의 경우에서는 본 발명의 제 1 실시 예의 경우와는 달리 각 화소들간의 발광 균일성을 확보하기 위한 제 1 저항층(114)을 스루홀(110) 내의 상부전극(112)과 게이트 전극(104) 사이에 형성시키는 것이 아니라, 게이트 전극(104) 라인의 일부가 단절되게끔 갭(Gap)이 형성된 위치에 제 1 저항층(114)을 형성시키고, 이 제 1 저항층(114)을 통해 상호 단절된 두 게이트 전극(104) 라인 부를 접속시킨다. 또한 본 발명의 제 2 실시 예의 경우에서는 한 화소 내에 복수개로 형성된 평면형 에미터(106)에 각각 접속되는 음극(102) 라인 상에도 제 2 저항층(116)을 형성시켜 한 화소 내에서도 각 에미터(106)들 간의 전자 방출 균일성 및 발광 균일성이 확보되게끔 한다. 각 전극부 및 절연층 그리고 에미터의 재료나 두께 등의 특징들은 본 발명의 제 1 실시 예의 경우와 동일하다. 제 1 및 제 2 저항층(114,116)의 재료로는 비정질 실리콘, TaOxNy, CuO, AlN 등 수 ㏁ 정도의 비저항 값을 갖는 재료를 사용한다.
본 발명의 제 2 실시 예의 경우에서도 음극(102)과 게이트 전극(104) 간에 전압이 인가될 때 각 화소들마다 균일하게 형성된 제 1 저항층(114)에 의해 각 화소들 간에 일종의 잉여 전압 배분 효과가 발생한다. 이에 따라, 각 화소들에서 에미터(106)가 불균일하게 형성되었을 경우에 전자 방출 전압이 낮은 화소들로부터 전자 방출 전압이 높은 다른 화소들로의 전압 배분 효과로 인해 각 화소셀별 발광 균일성을 확보할 수 있게 된다. 또한 한 화소 내에서도 복수로 형성된 각 평면형에미터(106)들에 전압을 공급하는 음극(102) 라인들마다 제 2 저항층(116)이 균일하게 형성되어 있어, 한 화소 내에서도 각 에미터(106)들 간에 전압 배분 효과가 일어난다. 즉 한 화소 내에서도 전자 방출 전압이 낮은 에미터에서 먼저 전자들이 방출되면, 그 때 남은 잉여 전압이 미처 전자들이 방출되지 않은 다른 에미터로 분배되어 결국은 한 화소 내의 모든 에미터들이 균일하게 전자를 방출할 수 있게 된다. 한편, 본 발명의 제 2 실시 예의 FED에서 제 1 및 제 2 저항층(114,116)의 저항값은 저항층 형성시의 폭(W)과 길이(L)로써 조절하게 된다.
본 발명의 제 2 실시 예에 따른 FED의 하판 형성 방법은 도 9a 내지 도 9f에 도시되는 바와 같다. 본 발명의 제 1 실시 예의 경우와는 달리 먼저 도 9a에 도시된 바와 같이 하부기판(100) 상에 저항체 재료를 형성한다. 게이트 전극(104) 라인이 형성될 소정 영역에 제 1 저항층(114)을 형성하고, 음극(102) 라인들이 형성될 소정 영역에 제 2 저항층(116)을 형성시킨다. 저항체 재료로는 비정질 실리콘 TaOxNy, CuO, AlN 등을 사용한다. 제 1 및 제 2 저항층(114,116) 형성시 저항값은 형성폭(W)과 길이(L)로 조절한다. 그 다음 도 9b의 과정에서 도전성 금속층을 전면 증착한 후 패터닝하여 음극(102)과 게이트 전극(104)을 형성한다. 금속층의 패터닝시 게이트 전극(104) 라인이 제 1 저항층(114)을 경유하여 접속되도록 하고, 각 음극(102) 라인들이 제 2 저항층(116)을 경유하여 접속되게끔 적절히 패터닝한다. 또한 음극(102)과 게이트 전극(104) 사이의 경계부에는 본 발명의 제 1 실시 예의 경우와 마찬가지로 복수개의 에미터 형성부가 마련되도록 패터닝한다. 음극(102) 및 게이트 전극(104)의 재료로는 Al, Cr, Mo, Nb 등을 사용하고, 약1000Å의 두께로 형성시킨다. 그 다음 도 9c의 과정에서 전극이 형성된 하부기판(100) 상에 절연 물질을 1㎛ 정도의 두께로 전면 증착하여 절연층(108)을 형성한다. 그리고 절연층(108)의 패터닝 작업을 통해 게이트 전극(104) 상의 소정 영역에 스루홀(110)을 형성하고, 음극(102)과 게이트 전극(104) 사이의 경계부에는 에미터가 형성될 복수개의 발광부(118)들을 형성한다. 절연 물질의 재료로는 SiO2, Al2O3, SiNx 등을 사용한다. 이어서 도 9d의 공정에서는 절연층(108) 상에 전극 물질을 패터닝하여 스루홀(110)을 통해 게이트 전극(104)에 접속되게끔 상부전극(112)을 형성시킨다. 그 다음 평면형 에미터(106)의 형성을 위해 도 9e에 도시된 바와 같이 발광부(118) 영역을 제외한 하판 상의 모든 영역에 포토 레지스트 마스크 패턴(120)을 형성시킨다. 이어서 포토 레지스트 패턴(120)이 형성된 하판 상에 에미터 재료를 전면 증착시킨다. 에미터(106) 층의 증착 두께는 약 500Å 이하로 한다. 그 다음 도 9f에 도시된 바와 같이 리프트-오프(Lift-off) 방법으로 포토 레지스트 패턴(120)을 드러냄으로써 발광부(118)들에만 에미터 재료가 형성된 본 발명의 제 2 실시 예에 따른 FED의 하판을 완성시키게 된다. 아세톤 등을 이용하여 포토 레지스트 패턴(120) 층을 에칭하여 드러내면 발광부(118)에 형성된 평면형 에미터(106)만 남고 나머지는 제거되어 도 9f와 같은 하판 구조가 완성되게 된다.
상술한 바와 같이, 본 발명에 따른 전계방출 표시소자 및 그 제조방법에서는 각 화소들마다 평면형 에미터에 전압을 인가하는 전극부에 균일한 저항값을 갖는 저항체를 형성시킨다. 균일하게 형성된 저항에 의해 각 화소들마다 에미터가 불균일하게 형성되었을 경우에도 잉여 전압이 배분되면서 각 화소들에서 균일한 전자 방출이 이루어지게 되고, 이에 따라 화소들간의 발광 균일성을 확보할 수 있게 된다. 또한 한 화소 내에 평면형 에미터를 복수개로 형성시킴으로써 화소들간의 발광 균일성을 더욱 향상시킬 수 있을 뿐만 아니라, 휘도 향상 효과를 얻어낼 수 있다. 한편, 한 화소 내에 복수개의 평면형 에미터를 형성시키는 경우에는 각 에미터에 접속된 음극 라인들마다 저항체를 균일하게 형성시킴으로써 한 화소 내에서도 각 에미터들 간의 전자 방출 균일성 및 발광 균일성도 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (20)

  1. 상호 대향하는 음극 및 게이트전극과,
    상기 음극 및 게이트 전극 사이에 형성되어 상기 음극 및 게이트 전극으로부터 인가된 전압에 의해 전자를 방출하는 평면형 에미터와,
    상기 음극 및 게이트 전극 상에 형성된 절연층과,
    상기 게이트 전극 상의 절연층에 형성된 홀과,
    상기 게이트 전극에 접속되어 외부로부터의 주사 신호를 인가하는 상부전극과,
    상기 상부전극과 상기 홀을 통하여 노출된 상기 게이트 전극 사이에 형성되는 저항체를 구비하는 것을 특징으로 하는 전계방출 표시소자.
  2. 제 1 항에 있어서,
    상기 저항체는 비정질 실리콘, TaOxNy, CuO 및 AlN 중 어느 하나인 것을 특징으로 하는 전계방출 표시소자.
  3. 제 1 항에 있어서,
    상기 저항체는 그 두께가 조절되어 저항값이 조절된 것을 특징으로 전계방출 표시소자.
  4. 음극과,
    상기 음극과 대향하며 일부가 단절된 게이트전극과,
    상기 음극 및 게이트 전극 사이에 형성되어 상기 음극 및 게이트 전극으로부터 인가된 전압에 의해 전자를 방출하는 평면형 에미터와,
    상기 음극 및 게이트 전극 상에 형성된 절연층과,
    상기 게이트 전극 상의 절연층에 형성된 홀과,
    상기 홀을 통해 상기 게이트 전극에 접속되어 외부로부터의 주사 신호를 인가하는 상부전극과,
    상기 게이트전극의 단절부에 형성되어 단절된 두 게이트 전극 부분을 연결하는 저항체를 구비하는 것을 특징으로 하는 전계방출 표시소자.
  5. 제 4 항에 있어서,
    상기 저항체는 그 폭과 두께 조절에 의해 저항값이 조절되는 것을 특징으로 전계방출 표시소자.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 평면형 에미터에 접속된 상기 음극에 각각 직렬 접속된 제2 저항체를 추가로 구비하는 것을 특징으로 하는 전계방출 표시소자.
  7. 제 6 항에 있어서,
    상기 음극은 일부가 단절되고,
    상기 제2 저항체는 상기 음극의 단절된 부분에 형성되어 상기 단절된 두 음극 부분을 연결하는 것을 특징으로 하는 전계방출 표시소자.
  8. 제 7 항에 있어서,
    상기 제2 저항체는 그 폭과 길이 조절에 의해 저항값이 조절된 것을 특징으로 하는 전계방출 표시소자.
  9. 상호 대향하는 음극 및 게이트 전극을 형성하는 단계와,
    상기 음극 및 게이트 전극 사이의 경계부에 전자 방출용 평면형 에미터를 형성하는 단계와,
    상기 음극 및 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 상기 게이트 전극 상의 절연층 일부를 제거하여 홀을 형성하는 단계와,
    상기 게이트 전극에 접속되도록 상기 홀을 통하여 노출된 게이트 전극에 저항체를 형성하는 단계와,
    상기 절연층과 저항층 상에 전극 물질을 패터닝하여 상기 홀을 통해 노출된 상기 게이트 전극에 접속되도록 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 저항체는 비정질 실리콘, TaOxNy, CuO 및 AlN 중 어느인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 저항체는 그 두께가 조절되어 저항값이 조절된 것을 특징으로 전계방출 표시소자의 제조방법.
  12. 저항체를 형성하는 단계와,
    음극을 형성함과 동시에 상기 저항체의 양단 각각에 연결되도록 게이트 전극을 형성하는 단계와,
    상기 음극 및 게이트 전극 사이의 경계부에 전자 방출용 평면형 에미터를 형성하는 단계와,
    상기 음극 및 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와,
    상기 게이트 전극 상의 절연층 일부를 제거하여 홀을 형성하는 단계와,
    상기 절연층 상에 전극 물질을 패터닝하여 상기 홀을 통해 노출된 상기 게이트 전극에 접속되도록 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 저항체는 그 폭과 길이 조절에 의해 저항값이 조절되는 것을 특징으로 전계방출 표시소자의 제조방법.
  14. 제 9 항 또는 제 12 항에 있어서,
    상기 평면형 에미터에 접속된 상기 음극에 각각 직렬 접속되는 제2 저항체를형성하는 단계를 추가로 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 음극은 일부가 단절되고,
    상기 제2 저항체는 단절된 상기 음극 부분들에 직렬 접속되는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 저항체는 그 폭과 길이 조절에 의해 저항값이 조절되는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153369A (ja) * 1993-11-29 1995-06-16 Futaba Corp 電界放出形電子源
KR19990036870A (ko) * 1997-10-02 1999-05-25 니시무로 아츠시 전계방출소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153369A (ja) * 1993-11-29 1995-06-16 Futaba Corp 電界放出形電子源
KR19990036870A (ko) * 1997-10-02 1999-05-25 니시무로 아츠시 전계방출소자

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