KR20020063131A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20020063131A
KR20020063131A KR1020020004448A KR20020004448A KR20020063131A KR 20020063131 A KR20020063131 A KR 20020063131A KR 1020020004448 A KR1020020004448 A KR 1020020004448A KR 20020004448 A KR20020004448 A KR 20020004448A KR 20020063131 A KR20020063131 A KR 20020063131A
Authority
KR
South Korea
Prior art keywords
semiconductor element
sealing resin
resin
semiconductor
semiconductor device
Prior art date
Application number
KR1020020004448A
Other languages
English (en)
Other versions
KR100845725B1 (ko
Inventor
시부에히토시
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20020063131A publication Critical patent/KR20020063131A/ko
Application granted granted Critical
Publication of KR100845725B1 publication Critical patent/KR100845725B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

본 발명은, 플립-칩 본딩 방식(flip-chip bonding manner)으로 배선 기판에 본딩되는 제 1 반도체 소자, 제 1 반도체 소자를 둘러싸도록 배선 기판 상에 제공된 수지 주변 벽, 수지 주변 벽에 의해 둘러싸인 공간을 충전하여 경화되는 밀봉 수지, 및 밀봉 수지의 상측면에 그 배면(back surface)이 고착되어 그 표면에 제공된 전극이 배선 기판 상의 배선에 본딩 와이어에 의해 접속되도록 제공되는 제 2 반도체 소자를 포함하는 반도체 장치, 및 상기 반도체 장치의 제조 방법을 제공한다. 이러한 구성에 있어서, 임의의 외형 사이즈들의 반도체 소자들이 반도체 소자들의 외형 사이즈들에 의한 어떠한 제약도 없이 서로에 대해 적층될 수 있기 때문에, 서로에 대해 수직으로 적층된 반도체 소자들의 어떠한 외형들의 조합에 있어서도, 반도체 소자들이 고밀도로 실장될 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabrication method thereof}
본 발명은 서로에 대해 적층된 다수의 반도체 소자들을 포함하는 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것으로, 특히, 반도체 소자들의 외형 사이즈들에 의한 어떠한 제약도 없이 서로에 대해 반도체 소자들을 적층할 수 있는 기술에 관한 것이다.
하나의 반도체 소자가 배선 기판 상에 실장되면, 배선 기판의 면적이 반도체 장치에 점유되어, 다른 반도체 소자가 배선 기판 상에 더 이상 실장되지 않는다. 한편, 최근에, 비디오 카메라들, CD들, 및 휴대 전화기들과 같은 전자 장치들은 크기 면에서 더 축소되고 성능면에서 더 향상될 것이 요구되고 있다. 이와 같은 요구사항을 만족하기 위해서, 반도체 장치가 종래의 반도체 장치에 사용된 것과 동일한 배선 기판을 사용하더라도, 반도체 소자의 실장 면적은 종래의 반도체 장치의 2배가 되는 반도체 장치가 제안되었다.
예를 들어, 도 4에 도시된 종래의 반도체 장치(1)는 2개의 반도체 소자들(3, 5)을 포함하며, 반도체 소자(3)의 전기 접속면(7)의 반대 면(배면(back surface))(9)은 다른 반도체 소자(5)의 전기 접속면(11)의 반대 면(배면)(13)과 포개져 접착제(15)로 본딩되고, 상부 반도체 소자(5)의 전기 접속면(11)은 본딩 와이어들(17)에 의해 배선 기판(19) 상의 배선들에 전기적으로 접속되고, 하부 반도체 소자(3)의 전기 접속면(7)은 범프들(23)에 의해 배선 기판(19) 상의 배선들에 전기 접속된다.
도 5에 도시된 다른 종래의 반도체 장치(25)는 2개의 반도체 소자들(27, 29)을 포함하며, 반도체 소자(27)의 전기 접속면(31)의 반대면(배면)(33)은접착제(15)에 의해 배선 기판(19)에 다이-본딩되고, 반도체 소자(27)의 전극들은 본딩 배선들(17)에 의해 배선 기판(19) 상의 배선들에 전기적으로 접속되며, 다른 반도체 소자(29)는 범프들(35)에 의해 반도체 소자(27)의 표면(front surface)에 플립-칩 본딩 방식(flip-chip bonding manner)으로 본딩되어 있다.
각각의 반도체 장치들(1, 25)에 있어서, 반도체 장치의 실장 밀도는, 실장 면적이 하나의 반도체 소자에 의해 점유되는 종래의 반도체 장치의 2배가 된다. 따라서, 반도체 장치를 사용하는 전자 장치를 소형화하는 것이 가능하다.
그러나, 도 4에 도시된 종래의 반도체 장치(1)는 상층 반도체 소자의 전극들이 배치되어 있는 전극 영역보다 하층 반도체 소자의 외형 사이즈가 더 커야 한다는 불편함을 가지고 있었다. 그 이유는, 본딩 와이어들이 상층 반도체 소자의 각 전극들에 접속될 때, 상층 반도체 소자의 각 전극들 바로 아래에 어떤 지지체(support)가 배치될 필요가 있기 때문이다. 이와 같은 지지체가 제공되지 않으면(즉, 오버행 상태(overhang state)), 본딩 배선이 상층 반도체 소자의 각 전극에 접속될 때, 상층 반도체 소자에 부분적으로 기계적 부하가 걸려 상층 반도체 소자에 파손을 발생시키게 된다.
도 5에 도시된 종래의 반도체 장치(25)는 또한, 본딩 배선들이 하층 반도체 소자에 접속되어야 하기 때문에, 하층 반도체 소자의 전극들이 배치되어 있는 전극 영역보다 상층 반도체 소자의 외형 사이즈가 작을 필요가 있다는 불편함을 가지고 있었다.
따라서, 상기 기술된 종래의 반도체 장치들 각각에 있어서, 하층 반도체 소자와 상층 반도체 소자의 외형 사이즈들간의 관계에 제약이 존재한다. 결과적으로, 반도체 소자들의 외형 사이즈들의 조합에 따라, 반도체 장치들이 서로 적층될 수 없기 때문에 반도체 소자들의 고밀도 실장을 실현할 수 없게 된다.
본 발명의 목적은 반도체 소자들의 외형 사이즈들에 의한 어떠한 제약도 없이 서로에 대해 임의의 외형 사이즈들의 반도체 소자들을 실장할 수 있는 반도체 장치 및 반도체 장치 제조 방법을 제공하여, 서로에 대해 수직으로 적층된 반도체 소자들의 어떠한 외형들의 조합에 있어서도, 반도체 소자들의 고밀도 실장을 실현하는 것이다.
도 1은 본 발명의 반도체 장치의 단면도.
도 2a 및 도 2b는 각각 반도체 소자들의 외형 사이즈들의 조합 예를 도시하는 도면.
도 3은 도 1에 도시된 반도체 장치의 변형예의 요부의 확대 단면도.
도 4는 본딩 와이어들이 상층 반도체 소자에 접속되는 종래의 고밀도 실장형 반도체 장치의 단면도.
도 5는 본딩 와이어들이 하층 반도체 소자에 접속되는 종래의 다른 고밀도 실장형 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 반도체 장치43 : 배선 기판
45 : 제 1 반도체 소자47 : 수지 주변 벽
49 : 밀봉 수지50 : 본딩 와이어
상기 목적을 달성하기 위하여, 본 발명의 제 1 양상에 따르면, 플립-칩 본딩 방식으로 배선 기판에 본딩되는 제 1 반도체 소자, 제 1 반도체 소자를 둘러싸도록 배선 기판 상에 형성된 수지 주변 벽(resin peripheral wall), 수지 주벽 벽에 의해 둘러싸인 공간을 충전하여 경화되는 밀봉 수지, 및 밀봉 수지의 상측면에 그 배면이 고정되어 그 표면 상에 제공된 전극이 본딩 와이어에 의해 배선 기판 상의 배선에 접속되도록 제공되는 제 2 반도체 소자를 포함하는 반도체 장치가 제공된다.
이러한 구성에 있어서, 제 2 반도체 소자의 외형 사이즈가 제 1 반도체 소자보다 큰 경우에도, 제 2 반도체 소자는 밀봉 수지에 배치될 수 있다. 따라서, 본딩 단계에서, 제 2 반도체 소자에 인가된 기계적 부하가 밀봉 수지에 의해 부담되도록 하여, 제 2 반도체 소자의 파손 발생이 방지될 수 있다. 결과적으로, 제 1반도체 소자의 외형 사이즈에 의한 어떠한 제약도 없이 임의의 외형 사이즈의 제 2 반도체 소자가 제 1 반도체 소자 상에 적층될 수 있다. 이에 의해, 서로에 대해 수직으로 적층된 반도체 소자들의 임의의 외형들의 조합에 있어서도, 반도체 소자들은 고밀도로 실장될 수 있다.
이 반도체 장치에 있어서, 바람직하게, 제 2 반도체 소자의 두께 방향의 일부분이 밀봉 수지에 매립되고, 제 2 반도체 소자의 배면이 밀봉 수지를 통해 제 1 반도체 소자의 배면에 지지되며, 제 2 반도체 소자의 표면은 밀봉 수지의 상측면으로부터 돌출되어 있다.
이러한 구성에 있어서, 제 2 반도체 소자의 두께 방향의 일부분이 밀봉 수지에 매립되기 때문에, 밀봉 수지에 대한 제 2 반도체 소자의 접착 강도가 향상될 수 있다. 또한, 제 2 반도체 소자의 배면이 밀봉 수지를 통해 제 1 반도체 소자의 배면에 지지되기 때문에, 제 2 반도체 소자가 밀봉 수지에 과도하게 매립되는 것을 방지할 수 있으며, 따라서, 높이 방향으로 제 2 반도체 소자의 정밀한 위치 결정을 실현할 수 있다. 또한, 제 2 반도체 소자의 표면이 밀봉 수지의 표면으로부터 돌출되어 있기 때문에, 제 2 반도체 소자의 표면에 제공된 전극들이 밀봉 수지로 덮여지는 것을 방지할 수 있다.
본 발명의 제 2 양상에 따르면, 플립-칩 본딩 방식으로 배선 기판 상에 제 1 반도체 소자를 본딩하는 단계, 제 1 반도체 소자가 수지 주변 벽에 의해 둘러싸이도록 배선 기판 상에 수지 주변 벽을 형성하는 단계, 수지 주변 벽에 의해 둘러싸인 공간을 액상 밀봉 수지로 충전하는 단계, 밀봉 수지의 상측면 상에 제 2 반도체소자의 배면을 고착하는 단계, 및 제 2 반도체 소자가 밀봉 수지에 고착된 후에 본딩 와이어에 의해 배선 기판 상의 배선에 제 2 반도체 소자의 표면에 제공된 전극을 접속하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
이러한 구성에 있어서, 제 1 반도체 소자를 둘러싸도록 배선 기판 상에 수지 주변 벽이 형성된 후에, 수지 주변 벽에 의해 둘러싸인 공간이 밀봉 수지로 충전된다. 따라서, 제 1 반도체 소자를 포함하고 수지 주변 벽에 의해 정해진 외형을 갖는 밀봉 수지가 배선 기판 상에 합판형(bed plate shape)으로 형성되며, 밀봉 수지의 상측면이 제 2 반도체 소자를 지지하기 위한 배치면(mounting surface)으로서 취해지고, 제 2 반도체 소자가 밀봉 수지의 상측면에 고착된다. 결과적으로, 제 2 반도체 소자는 제 1 반도체 소자의 외형 사이즈에 관계없이 밀봉 수지에 의해 지지될 수 있다. 이에 의해, 어떠한 형상의 반도체 소자들도 서로에 대해 수직 방향으로 적층될 수 있는 반도체 장치를 제조하는 것이 가능하다.
밀봉 수지의 상측면에 제 2 반도체 소자를 고착하는 상기 단계는, 바람직하게, 밀봉 수지의 완전 경화 전에 및 밀봉 수지가 소정의 레벨로 경화된 후에 제 2 반도체 소자의 배면을 밀봉 수지의 상측면에 배치시킴으로써 수행된다.
이러한 구성에 있어서, 밀봉 수지의 완전 경화 전에 및 밀봉 수지가 소정의 레벨로 경화된 후에, 제 2 반도체 소자는 밀봉 수지의 상측면에 배치되어 그에 고착된다. 즉, 밀봉 수지가 완전 경화되는 것과 동시에, 제 2 반도체 소자는 밀봉 수지에 고착된다. 따라서, 완전 경화 후의 밀봉 수지에 제 2 반도체 소자를 고착하는 경우에 고착을 위한 전용 접착제의 필요성을 제거할 수 있다.
밀봉 수지로서 충전된 수지의 점도는 수지 주변 벽을 형성하기 위해 사용된 수지의 점도보다 낮은 것이 바람직하다.
이러한 구성에 있어서, 밀봉 수지의 점도는 수지 주변 벽을 형성하기 위해 사용된 수지의 점도보다 낮기 때문에, 수지 주변 벽의 공간에서 밀봉 수지의 충전율을 증가시키는 것이 가능하다. 반대로, 수지 주변 벽을 형성하기 위해 사용된 수지의 경화 전 점도는 밀봉 수지의 경화 전 점도보다 높기 때문에, 수지 주변 벽으로부터의 밀봉 수지의 유출(flow-out)을 방지할 수 있다.
이하, 반도체 장치 및 반도체 장치 구조의 바람직한 실시예들이 도면을 참조하여 상세히 설명될 것이다.
도 1은 본 발명의 반도체 장치의 단면도이고, 도 2a 및 도 2b는 각각 반도체 소자들의 외형 사이즈들의 조합 예를 도시하는 도면이며, 도 3은 도 1에 도시된 반도체 장치의 변형예의 요부의 확대 단면도이다.
이 실시예에 따른 반도체 장치(41)에 있어서, 제 1 반도체 소자(하층 반도체 소자)(45)가 범프들(46)에 의해 배선 기판(43)에 플립-칩 본딩 방식으로 본딩된다. 제 1 반도체 소자(45)를 둘러싸도록 수지 주변 벽(47)이 배선 기판(43) 상에 형성된다. 수지 주변 벽(47)의 형상은 (이하 기술될) 제 2 반도체 소자의 전극 영역에 의해 결정된다. 즉, 수지 주변 벽(47)은 제 2 반도체 소자의 전극 영역이 수지 주변 벽(47) 내에 배치되는 것과 같은 형상으로 형성된다. 따라서, 제 2 반도체 소자의 외형은 수지 주변 벽(47) 내에 모두 배치될 필요는 없다. 이에 의해, 제 2 반도체 소자의 전극 영역 이외의 부분은 수지 주변 벽(47)으로부터 떨어져 오버행상태가 될 수도 있다.
수지 주변 벽(47) 내에는 밀봉 수지(49)가 충전되어 경화되어 있다. 제 2 반도체 소자(상층 반도체 소자)(51)의 배면은 밀봉 수지(49)의 상측면에 고착된다. 밀봉 수지(49)가 경화되기 전에 제 2 반도체 소자(51)가 밀봉 수지(49)에 배치되기 때문에, 밀봉 수지(49)는 제 2 반도체 소자(51)를 고착하기 위한 접착제로서 기능한다. 제 2 반도체 소자(51)의 표면에 제공된 전극들은 본딩 와이어들(50)에 의해 배선 기판(43) 상의 배선들에 접속된다.
또한, 제 2 반도체 소자(51)는 밀봉 수지(49)가 완전 경화된 후에 밀봉 수지(49)에 접착 본딩될 수도 있다. 이 경우에, 전용 접착제가 밀봉 수지(49)와 제 2 반도체 소자(51) 사이에 도포된다. 이와 같은 밀봉 수지(49)의 완전 경화 후에 제 2 반도체 소자(51)가 고착되는 구성에 있어서, 제 2 반도체 소자(51)의 높이 치수 및 평행도를 고정밀도로 확보하는 것이 가능하다.
이 반도체 장치(41)에 있어서, 도 2a에 도시된 바와 같이, 제 2 반도체 소자(51)의 외형 사이즈가 제 1 반도체 소자(45)보다 크더라도, 제 2 반도체 소자(51)는 밀봉 수지(49)에 배치될 수 있다. 따라서, 본딩 단계에서, 제 2 반도체 소자(51)에 인가된 기계적 부하를 밀봉 수지(49)에 부담시킬 수 있어, 제 2 반도체 소자(51)의 파손을 방지할 수 있다. 결과적으로, 임의의 외형 사이즈의 제 2 반도체 소자(51)가 제 1 반도체 소자(45)의 외형 사이즈에 의한 어떠한 제약도 없이 제 1 반도체 소자(45) 상에 적층될 수 있다. 이에 의해, 서로에 대해 수직으로 적층된 반도체 소자들의 어떠한 외형들의 조합에 있어서도, 반도체 소자들은 고밀도로 실장될 수 있다.
도 2b에 도시된 바와 같이, 반도체 장치(41)는 물론, 제 1 반도체 소자(45)보다 작은 외형 사이즈를 갖는 제 2 반도체 소자(51)가 제 1 반도체 소자(45) 상에 적층되도록 구성될 수도 있다.
본 발명에 따른 반도체 장치의 상기 기술된 실시예의 변형예가 도 3에 도시되어 있다. 도 3에 도시된 반도체 장치에 있어서, 제 2 반도체 소자(51)의 두께 방향의 일부분이 밀봉 수지(49)에 매립되고, 제 2 반도체 소자(51)의 배면이 밀봉 수지(49)를 통해 제 1 반도체 소자(45)의 배면에 지지되며, 제 2 반도체 소자(51)가 밀봉 수지(49)의 표면으로부터 돌출되어 있다.
이 변형예에 따르면, 제 2 반도체 소자(51)의 두께 방향의 일부분이 밀봉 수지(49)에 매립되어 있기 때문에, 밀봉 수지(49)에 대한 제 2 반도체 소자(51)의 접착 강도를 증가시킬 수 있다. 또한, 제 2 반도체 소자(51)의 배면은 밀봉 수지(49)를 통해 제 1 반도체 소자(45)의 배면에 지지되기 때문에, 제 2 반도체 소자(51)가 밀봉 수지(49)에 과도하게 매립되는 것을 방지할 수 있으며, 따라서, 높이 방향으로 제 2 반도체 소자(51)의 정밀한 위치 결정을 실현할 수 있다. 또한, 제 2 반도체 소자(51)의 표면은 밀봉 수지(49)의 표면으로부터 돌출하기 때문에, 제 2 반도체 소자(51)의 표면에 제공된 수광부들과 전극들이 밀봉 수지(49)로 덮여지는 것을 방지할 수 있다.
이 실시예에 따른 반도체 장치의 제조 절차가 이하 설명될 것이다. 제 1 반도체 소자(45)가 플립-칩 본딩 방식으로 배선 기판(43) 상에 본딩된다.
제 1 반도체 소자(45)를 둘러싸도록 수지 주변 벽(47)이 배선 기판(43) 상에 형성된다.
수지 주변 벽(47) 내의 공간은 액상 밀봉 수지(49)로 충전된다.
제 2 반도체 소자(51)는 밀봉 수지(49)의 상측면에 고착된다.
제 2 반도체 소자(51)가 밀봉 수지(49)에 고착된 후에, 제 2 반도체 소자(51)의 표면에 제공된 전극들이 본딩 와이어들(50)에 의해 배선 기판(43) 상의 배선들에 접속된다.
그에 의해 반도체 장치(41)가 제조된다.
상기 기술된 반도체 장치(41) 제조 방법에 따르면, 제 1 반도체 소자(45)를 둘러싸도록 수지 주변 벽(47)이 배선 기판(43) 상에 형성된 후에, 수지 주변 벽(47) 내의 공간이 밀봉 수지(49)로 충전된다. 따라서, 제 1 반도체 소자(45)를 포함하고 수지 주변 벽(47)에 의해 정해진 외형을 갖는 밀봉 수지(49)가 배선 기판(43) 상에 합판형으로 형성되며, 밀봉 수지(49)의 상측면은 제 2 반도체 소자(51)를 지지하기 위한 배치면으로서 취해지고, 제 2 반도체 소자(51)는 밀봉 수지(49)의 상측면에 고착된다. 결과적으로, 제 2 반도체 소자(51)는 제 1 반도체 소자(45)의 외형 사이즈에 상관없이 밀봉 수지(49)에 의해 지지될 수 있다. 이에 의해, 모든 형상의 반도체 소자들이 서로에 대해 수직 방향으로 적층될 수 있는 반도체 장치(41)를 제조하는 것이 가능하다.
상기 설명된 제조 방법에 있어서, 밀봉 수지(49)의 상측면에 제 2 반도체 소자(51)를 고착하는 단계는, 밀봉 수지(49)의 완전 경화 전에 및 밀봉 수지(49)의소정의 경도(specific hardness)의 발현 후에, 밀봉 수지(49)의 상측면에 제 2 반도체 소자(51)의 배면을 배치시킴으로써 수행될 수도 있다.
이러한 구성에 따르면, 밀봉 수지(49)가 완전 경화되는 것과 동시에, 제 2 반도체 소자(51)가 밀봉 수지(49)에 고착된다. 결과적으로, 완전 경화 후의 밀봉 수지(49)에 제 2 반도체 소자(51)를 고착하는 경우에 고착을 위한 전용 접착제의 필요성을 제거할 수 있다. 본 명세서에 사용된 밀봉 수지(49)의 "완전 경화 전(before perfect hardening)"이라는 용어는 밀봉 수지(49)의 접착력을 소실하기 전의 상태를 의미하고, "소정의 경도(specific hardness)"라는 용어는 제 2 반도체 소자(51)가 부상된(floated up) 상태로 제 2 반도체 소자(51)를 지지할 수 있는 경도를 의미한다.
상기 제조 방법에 따르면, 밀봉 수지(49)의 경화 전의 점도는 수지 주변 벽(47)을 형성하기 위해 사용된 수지의 경화 전의 점도보다 낮은 것이 바람직하다. 이와 같은 점도 조건하에서, 수지 주변 벽(47)의 공간 내의 밀봉 수지(49)의 충전율을 증가시키는 것이 가능하며, 또한 수지 주변 벽(47)으로부터 밀봉 수지(49)의 유출을 방지할 수 있다.
본 발명의 바람직한 실시예가 특정 용어들을 사용하여 설명되었지만, 이와 같은 설명은 단지 예시적인 것이며, 다음 청구범위의 정신 또는 범위를 벗어나지 않고 변경들 및 변형들이 이루어질 수도 있다는 것이 이해될 것이다.
본 발명을 통해, 임의의 외형 사이즈들의 반도체 소자들이 반도체 소자들의외형 사이즈들에 의한 어떠한 제약도 없이 서로에 대해 적층될 수 있는 반도체 장치 및 그 제조 방법을 제공하여, 서로에 대해 수직으로 적층된 반도체 소자들의 어떠한 외형들의 조합에 있어서도, 반도체 소자들이 고밀도로 실장될 수 있도록 할 수 있다.

Claims (5)

  1. 반도체 장치에 있어서:
    플립-칩 본딩 방식(flip-chip bonding manner)으로 배선 기판에 본딩되는 제 1 반도체 소자;
    상기 제 1 반도체 소자를 둘러싸도록 상기 배선 기판 상에 형성된 수지 주변 벽;
    상기 수지 주변 벽에 의해 둘러싸인 공간을 충전하여 경화되는 밀봉 수지; 및
    상기 밀봉 수지의 상측면(upper surface)에 그 배면(back surface)이 고착되어, 그 표면(front surface)에 제공된 전극이 상기 배선 기판 상의 배선에 본딩 와이어에 의해 접속되도록 제공되는 제 2 반도체 소자를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 소자의 두께 방향의 일부분이 상기 밀봉 수지에 매립되고, 상기 제 2 반도체 소자의 배면이 상기 밀봉 수지를 통해 상기 제 1 반도체 소자의 배면에 지지되고,
    상기 제 2 반도체 소자의 표면이 상기 밀봉 수지의 상측면으로부터 돌출되는, 반도체 장치.
  3. 반도체 장치 제조 방법에 있어서:
    플립-칩 본딩 방식으로 배선 기판 상에 제 1 반도체 소자를 본딩하는 단계;
    상기 제 1 반도체 소자가 수지 주변 벽에 의해 둘러싸이도록 상기 배선 기판 상에 상기 수지 주변 벽을 형성하는 단계;
    상기 수지 주변 벽에 의해 둘러싸인 공간을 액상 밀봉 수지로 충전하는 단계;
    제 2 반도체 소자의 배면을 상기 밀봉 수지의 상측면에 고착하는 단계; 및
    상기 밀봉 수지에 상기 제 2 반도체 소자를 고착한 후에, 상기 제 2 반도체 소자의 표면에 제공된 전극을 본딩 와이어에 의해 상기 배선 기판 상의 배선에 접속하는 단계를 포함하는, 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 밀봉 수지의 상측면에 상기 제 2 반도체 소자를 고착하는 상기 단계는, 상기 밀봉 수지의 완전 경화 전에 및 상기 밀봉 수지가 소정 레벨로 경화된 후에, 상기 제 2 반도체 소자의 배면을 상기 밀봉 수지의 상측면에 배치시킴으로써 수행되는, 반도체 장치 제조 방법
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 밀봉 수지로서 충전된 수지의 점도는 상기 수지 주변 벽을 형성하기 위해 사용된 수지의 점도보다 낮은, 반도체 장치 제조 방법.
KR1020020004448A 2001-01-26 2002-01-25 반도체 장치 및 그 제조 방법 KR100845725B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001017800A JP2002222914A (ja) 2001-01-26 2001-01-26 半導体装置及びその製造方法
JPJP-P-2001-00017800 2001-01-26

Publications (2)

Publication Number Publication Date
KR20020063131A true KR20020063131A (ko) 2002-08-01
KR100845725B1 KR100845725B1 (ko) 2008-07-14

Family

ID=18883923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020004448A KR100845725B1 (ko) 2001-01-26 2002-01-25 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US6803646B2 (ko)
JP (1) JP2002222914A (ko)
KR (1) KR100845725B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013101668A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Barrier tape for keep-out zone management

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
US7042073B2 (en) 2001-06-07 2006-05-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
US6573592B2 (en) * 2001-08-21 2003-06-03 Micron Technology, Inc. Semiconductor die packages with standard ball grid array footprint and method for assembling the same
JP4076841B2 (ja) 2002-11-07 2008-04-16 シャープ株式会社 半導体装置の製造方法
JP3693057B2 (ja) * 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
US7185821B1 (en) * 2003-07-07 2007-03-06 Cisco Technology, Inc. Method and apparatus for delivering high-current power and ground voltages using top side of chip package substrate
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
KR100631948B1 (ko) * 2004-07-14 2006-10-04 주식회사 하이닉스반도체 멀티 칩 패키지
JPWO2006046299A1 (ja) * 2004-10-29 2008-05-22 スパンション エルエルシー マルチチップパッケージおよびその製造方法
CN100456474C (zh) * 2005-06-24 2009-01-28 精工爱普生株式会社 半导体装置、半导体装置的制造方法及电子设备
JP4910408B2 (ja) * 2006-01-31 2012-04-04 ソニー株式会社 半導体装置
TWI298198B (en) * 2006-05-30 2008-06-21 Advanced Semiconductor Eng Stackable semiconductor package
TWI339436B (en) * 2006-05-30 2011-03-21 Advanced Semiconductor Eng Stackable semiconductor package
TWI317993B (en) 2006-08-18 2009-12-01 Advanced Semiconductor Eng Stackable semiconductor package
US7768123B2 (en) * 2007-09-26 2010-08-03 Fairchild Semiconductor Corporation Stacked dual-die packages, methods of making, and systems incorporating said packages
JP2009092545A (ja) 2007-10-10 2009-04-30 Panasonic Corp 角速度および加速度検出用複合センサ
JP5388673B2 (ja) * 2008-05-07 2014-01-15 パナソニック株式会社 電子部品
US8923004B2 (en) * 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
KR101481577B1 (ko) * 2008-09-29 2015-01-13 삼성전자주식회사 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법
JP5579402B2 (ja) * 2009-04-13 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びに電子装置
JP2011176112A (ja) * 2010-02-24 2011-09-08 Renesas Electronics Corp 半導体集積回路及びその製造方法
JP5453678B2 (ja) * 2010-06-29 2014-03-26 新光電気工業株式会社 半導体パッケージおよびその製造方法
JP5665511B2 (ja) 2010-12-10 2015-02-04 株式会社東芝 半導体装置の製造方法、製造プログラム、および製造装置
TWI424552B (zh) 2010-12-31 2014-01-21 Ind Tech Res Inst 三維立體堆疊晶片封裝結構
US8642382B2 (en) 2011-06-20 2014-02-04 Stats Chippac Ltd. Integrated circuit packaging system with support structure and method of manufacture thereof
JP2014049733A (ja) * 2012-09-04 2014-03-17 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP2013016850A (ja) * 2012-09-21 2013-01-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2015029055A (ja) * 2013-06-28 2015-02-12 株式会社デンソー 電子装置
DE102014202302B4 (de) * 2013-07-03 2015-02-19 Technische Universität Dresden Vorrichtung zum Beheizen von Vorformkörpern
CN106463479A (zh) * 2013-12-27 2017-02-22 汉高知识产权控股有限责任公司 在电子产品中芯片接合的方法
JP6478853B2 (ja) * 2015-07-14 2019-03-06 新光電気工業株式会社 電子部品装置及びその製造方法
KR102012788B1 (ko) * 2015-09-23 2019-08-21 주식회사 엘지화학 접착 필름, 반도체 장치의 제조 방법 및 반도체 장치
KR102012790B1 (ko) * 2016-03-31 2019-08-21 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법
US10586716B2 (en) * 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11437293B2 (en) 2020-02-03 2022-09-06 Samsung Electronics Co., Ltd. Semiconductor packages having a dam structure
JP2022034947A (ja) * 2020-08-19 2022-03-04 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0735389Y2 (ja) * 1986-07-09 1995-08-09 ソニー株式会社 半導体装置
US4821849A (en) * 1986-09-29 1989-04-18 Lord Corporation Control method and means for vibration attenuating damper
KR0182506B1 (ko) * 1995-10-28 1999-03-20 김광호 동시에 절단된 반도체 칩을 이용한 고밀도 실장형 패키지 및 그 제조 방법
JPH10284525A (ja) * 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
US6291264B1 (en) * 2000-07-31 2001-09-18 Siliconware Precision Industries Co., Ltd. Flip-chip package structure and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013101668A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Barrier tape for keep-out zone management

Also Published As

Publication number Publication date
US20050017340A1 (en) 2005-01-27
US6803646B2 (en) 2004-10-12
KR100845725B1 (ko) 2008-07-14
US20020102769A1 (en) 2002-08-01
JP2002222914A (ja) 2002-08-09
US6958259B2 (en) 2005-10-25

Similar Documents

Publication Publication Date Title
KR100845725B1 (ko) 반도체 장치 및 그 제조 방법
US6798049B1 (en) Semiconductor package and method for fabricating the same
JP5005534B2 (ja) ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール
US7268418B2 (en) Multi-chips stacked package
US9129826B2 (en) Epoxy bump for overhang die
US20070001296A1 (en) Bump for overhang device
KR20030018204A (ko) 스페이서를 갖는 멀티 칩 패키지
KR20040062764A (ko) 칩 스케일 적층 패키지
KR20040053902A (ko) 멀티 칩 패키지
KR20030007098A (ko) 치수를 감소시킬 수 있는 적층형 칩-사이즈 패키지 반도체장치
US20060113679A1 (en) Semiconductor device
US6784534B1 (en) Thin integrated circuit package having an optically transparent window
JP4428141B2 (ja) 半導体パッケージの製造方法
KR20140126137A (ko) 반도체 패키지 제조방법
KR100592784B1 (ko) 멀티 칩 패키지
TW201330220A (zh) 具凹槽之封裝結構及其製造方法
KR100444168B1 (ko) 반도체패키지
KR19980025890A (ko) 리드 프레임을 이용한 멀티 칩 패키지
US20020180057A1 (en) Chip stack-type semiconductor package
US20060017149A1 (en) Substrate-based BGA package, in particular FBGA package
KR100431501B1 (ko) 고전력 패키지 구조 및 제조 방법
US6929980B2 (en) Manufacturing method of flip chip package
KR950008240B1 (ko) 반도체 패키지
KR19980043253A (ko) 칩 온 보오드형 반도체 칩 패키지
KR100709695B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee