JPH1145995A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 7
- 239000003870 refractory metal Substances 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910000077 silane Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 239000007789 gas Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical group O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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Abstract
(57)【要約】
【課題】ゲート電極あるいはソース・ドレイン領域がシ
リサイド化され、しかも簡便な方法で微細化できる半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板上のMOSトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第1の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第2の側壁酸化
膜との積層する絶縁膜がゲート電極の側壁に設けられ、
ソース・ドレイン領域となる拡散層が上記ゲート電極を
挟んで半導体基板上に形成されている。そして、ゲート
電極の表面あるいは拡散層の表面に高融点金属シリサイ
ド層が形成されている。このシリサイド層はチタンシリ
サイドで構成されている。なお、第1の側面酸化膜がゲ
ート電極の側壁に形成された後に、上記の拡散層が形成
される。
リサイド化され、しかも簡便な方法で微細化できる半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板上のMOSトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第1の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第2の側壁酸化
膜との積層する絶縁膜がゲート電極の側壁に設けられ、
ソース・ドレイン領域となる拡散層が上記ゲート電極を
挟んで半導体基板上に形成されている。そして、ゲート
電極の表面あるいは拡散層の表面に高融点金属シリサイ
ド層が形成されている。このシリサイド層はチタンシリ
サイドで構成されている。なお、第1の側面酸化膜がゲ
ート電極の側壁に形成された後に、上記の拡散層が形成
される。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にソース・ドレインおよびゲート
電極上に高融点金属シリサイド層を設けた絶縁ゲート電
界効果トランジスタ(以下、MOSトランジスタとい
う)の構造およびその製造方法に関する。
の製造方法に関し、特にソース・ドレインおよびゲート
電極上に高融点金属シリサイド層を設けた絶縁ゲート電
界効果トランジスタ(以下、MOSトランジスタとい
う)の構造およびその製造方法に関する。
【0002】
【従来の技術】半導体素子の構造の微細化及び高密度化
は依然として精力的に推し進められている。微細化につ
いては、現在では0.25μm寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたロジックデ
バイス等の半導体装置が実用化されてきている。
は依然として精力的に推し進められている。微細化につ
いては、現在では0.25μm寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたロジックデ
バイス等の半導体装置が実用化されてきている。
【0003】このような微細化は、半導体装置の高集積
化、高速化等による高性能化にとって最も効果的な手法
であり、今後の半導体装置の製造にとって必須となって
いる。そして、このような半導体素子の微細化に伴い、
ソース、ドレイン領域を形成する不純物拡散層を極めて
浅く作り込む必要が出てきた。ところが、拡散層を浅く
することはソース、ドレイン領域の高抵抗化につなが
り、MOSトランジスタの電流駆動能力を著しく低下さ
せ半導体装置の高速化の阻害要因となる。このような問
題を解決するために、ソース・ドレインを構成する拡散
層上あるいはゲート電極上に選択的にシリサイド層を形
成し、ソース・ドレインの抵抗を極めて低くした、いわ
ゆるシリサイド構造あるいはサリサイド構造のMOSト
ランジスタが用いられてきている。
化、高速化等による高性能化にとって最も効果的な手法
であり、今後の半導体装置の製造にとって必須となって
いる。そして、このような半導体素子の微細化に伴い、
ソース、ドレイン領域を形成する不純物拡散層を極めて
浅く作り込む必要が出てきた。ところが、拡散層を浅く
することはソース、ドレイン領域の高抵抗化につなが
り、MOSトランジスタの電流駆動能力を著しく低下さ
せ半導体装置の高速化の阻害要因となる。このような問
題を解決するために、ソース・ドレインを構成する拡散
層上あるいはゲート電極上に選択的にシリサイド層を形
成し、ソース・ドレインの抵抗を極めて低くした、いわ
ゆるシリサイド構造あるいはサリサイド構造のMOSト
ランジスタが用いられてきている。
【0004】しかし、このサリサイド構造のMOSトラ
ンジスタでは、拡散層(ソース・ドレイン)とゲート電
極とが短絡しやすくなる。そこで、このような問題を解
決する方法が種々に提案されている。以下、従来技術と
して特開平8−204188号公報に示されている方法
を図3に従って説明する。ここで、図3はサリサイド構
造のMOSトランジスタの製造工程順の断面図である。
ンジスタでは、拡散層(ソース・ドレイン)とゲート電
極とが短絡しやすくなる。そこで、このような問題を解
決する方法が種々に提案されている。以下、従来技術と
して特開平8−204188号公報に示されている方法
を図3に従って説明する。ここで、図3はサリサイド構
造のMOSトランジスタの製造工程順の断面図である。
【0005】図3(a)に示すように、p型のシリコン
基板21上にフィールド酸化膜22が形成される。次
に、シリコン基板21上にゲート酸化膜23が形成さ
れ、このゲート酸化膜上にゲート電極24が形成され
る。ここで、このゲート電極24は多結晶シリコン膜で
構成される。そして、ゲート電極24とフィールド酸化
膜22をマスクにしたn型不純物のイオン注入がなされ
熱処理が施される。このようにして、LDD(Ligh
tly Doped Drain)タイプの浅い拡散層
25が形成される。
基板21上にフィールド酸化膜22が形成される。次
に、シリコン基板21上にゲート酸化膜23が形成さ
れ、このゲート酸化膜上にゲート電極24が形成され
る。ここで、このゲート電極24は多結晶シリコン膜で
構成される。そして、ゲート電極24とフィールド酸化
膜22をマスクにしたn型不純物のイオン注入がなされ
熱処理が施される。このようにして、LDD(Ligh
tly Doped Drain)タイプの浅い拡散層
25が形成される。
【0006】次に、全面に化学気相成長(CVD)法で
膜厚50nm程度のシリコン酸化膜26が堆積され、さ
らにその上に膜厚70nm程度のシリコン窒化膜27が
積層して形成される。次に、図3(b)に示すように、
反応性イオンエッチング(RIE)によるエッチバック
が行われ、上記のシリコン窒化膜27とシリコン酸化膜
26の全面エッチングがなされる。このようにして、ゲ
ート電極24の側壁に側壁酸化膜28と側壁窒化膜29
が形成されるようになる。
膜厚50nm程度のシリコン酸化膜26が堆積され、さ
らにその上に膜厚70nm程度のシリコン窒化膜27が
積層して形成される。次に、図3(b)に示すように、
反応性イオンエッチング(RIE)によるエッチバック
が行われ、上記のシリコン窒化膜27とシリコン酸化膜
26の全面エッチングがなされる。このようにして、ゲ
ート電極24の側壁に側壁酸化膜28と側壁窒化膜29
が形成されるようになる。
【0007】次に、側壁酸化膜28あるいは側壁窒化膜
29とフィールド酸化膜22をマスクにしたn型高濃度
不純物のイオン注入がなされ熱処理が施される。このよ
うにして、深い拡散層30が形成される。
29とフィールド酸化膜22をマスクにしたn型高濃度
不純物のイオン注入がなされ熱処理が施される。このよ
うにして、深い拡散層30が形成される。
【0008】次に、高融点金属として膜厚50nm程度
のチタン膜が全面に堆積される。そして、窒素雰囲気で
の熱処理が施されシリコン表面に接している部分がシリ
サイド反応する。このようにして、図3(c)に示すよ
うに、ゲート電極24表面と深い拡散層30表面にチタ
ンシリサイド層31が選択的に形成される。そして、M
OSトランジスタのソース・ドレイン領域は、チタンシ
リサイド層31を有するLDD構造の拡散層で構成さ
れ、ゲート電極24はチタンシリサイド層31で低抵抗
化される。
のチタン膜が全面に堆積される。そして、窒素雰囲気で
の熱処理が施されシリコン表面に接している部分がシリ
サイド反応する。このようにして、図3(c)に示すよ
うに、ゲート電極24表面と深い拡散層30表面にチタ
ンシリサイド層31が選択的に形成される。そして、M
OSトランジスタのソース・ドレイン領域は、チタンシ
リサイド層31を有するLDD構造の拡散層で構成さ
れ、ゲート電極24はチタンシリサイド層31で低抵抗
化される。
【0009】
【発明が解決しようとする課題】しかし、上記の従来の
技術では以下のような問題点を有している。すなわち、
その第1は、MOSトランジスタが微細になりゲート電
極24の寸法が0.25μm以下になると、浅い拡散層
25とゲート電極24のオーバラップ量が無視できなく
なりチャネル長の制御が難しくなることである。そし
て、その第2は、ゲート電極24の側壁に側壁酸化膜2
8と側壁窒化膜29の2種類の絶縁膜が形成されるた
め、MOSトランジスタが微細になったときRIEによ
るエッチバックの制御が難しくなることである。
技術では以下のような問題点を有している。すなわち、
その第1は、MOSトランジスタが微細になりゲート電
極24の寸法が0.25μm以下になると、浅い拡散層
25とゲート電極24のオーバラップ量が無視できなく
なりチャネル長の制御が難しくなることである。そし
て、その第2は、ゲート電極24の側壁に側壁酸化膜2
8と側壁窒化膜29の2種類の絶縁膜が形成されるた
め、MOSトランジスタが微細になったときRIEによ
るエッチバックの制御が難しくなることである。
【0010】さらに、その第3は、MOSトランジスタ
のゲート電極とソース・ドレイン領域間の寄生容量が増
加することである。これは、ゲート電極24の側壁に誘
電率の高い側壁窒化膜29が形成されるため、フリンジ
容量が増加するようになるためである。
のゲート電極とソース・ドレイン領域間の寄生容量が増
加することである。これは、ゲート電極24の側壁に誘
電率の高い側壁窒化膜29が形成されるため、フリンジ
容量が増加するようになるためである。
【0011】そして、その第4は、ゲート電極間の絶縁
性が低下することである。これは、ゲート電極形成のた
めのドライエッチング工程で、フィールド酸化膜近傍に
形成される段部でエッチング残りが生じ易く、ゲート電
極間が僅かに接続するためである。このようなゲート電
極の絶縁性低下は、MOSトランジスタが微細になるほ
ど顕著になる。
性が低下することである。これは、ゲート電極形成のた
めのドライエッチング工程で、フィールド酸化膜近傍に
形成される段部でエッチング残りが生じ易く、ゲート電
極間が僅かに接続するためである。このようなゲート電
極の絶縁性低下は、MOSトランジスタが微細になるほ
ど顕著になる。
【0012】本発明の目的は、上記の問題を全て解決
し、ゲート電極あるいはソース・ドレイン領域がシリサ
イド化され、しかも、簡便な方法で微細化に対応できる
半導体装置およびその製造方法を提供することにある。
し、ゲート電極あるいはソース・ドレイン領域がシリサ
イド化され、しかも、簡便な方法で微細化に対応できる
半導体装置およびその製造方法を提供することにある。
【0013】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上のMOSトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第1の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第2の側壁酸化
膜との積層する絶縁膜が上記ゲート電極の側壁に設けら
れ、ソース・ドレイン領域となる拡散層が上記ゲート電
極を挟んで半導体基板上に形成されている。ここで、第
2の側壁酸化膜は、有機シランであるTEOSガスを成
膜のソースガスとし化学気相成長法で堆積されるシリコ
ン酸化膜で構成されている。
体装置では、半導体基板上のMOSトランジスタのゲー
ト電極が多結晶シリコン膜で構成され、このゲート電極
表面の熱酸化で形成された第1の側壁酸化膜と化学気相
成長法で堆積されシリコン酸化膜で成る第2の側壁酸化
膜との積層する絶縁膜が上記ゲート電極の側壁に設けら
れ、ソース・ドレイン領域となる拡散層が上記ゲート電
極を挟んで半導体基板上に形成されている。ここで、第
2の側壁酸化膜は、有機シランであるTEOSガスを成
膜のソースガスとし化学気相成長法で堆積されるシリコ
ン酸化膜で構成されている。
【0014】そして、上記ゲート電極の表面あるいは上
記拡散層の表面に高融点金属シリサイド層が形成されて
いる。このシリサイド層はチタンシリサイドで構成され
ている。
記拡散層の表面に高融点金属シリサイド層が形成されて
いる。このシリサイド層はチタンシリサイドで構成され
ている。
【0015】また、本発明の半導体装置の製造方法は、
MOSトランジスタの製造方法において、一導電型の半
導体基板上にゲート酸化膜を介して多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜をパターニング
しゲート電極を形成する工程と、ゲート電極表面を熱酸
化しこのゲート電極表面に熱酸化膜を形成する工程と、
上記熱酸化膜の形成後に逆導電型の不純物イオンを全面
にイオン注入し熱処理を施して拡散層を形成する工程
と、全面に化学気相成長法でシリコン酸化膜を形成した
後に反応性イオンエッチングでエッチバックする工程と
を含む。あるいは、上記エッチバック工程の後にゲート
電極の表面および拡散層の表面にシリサイド層を形成す
る工程を含む。
MOSトランジスタの製造方法において、一導電型の半
導体基板上にゲート酸化膜を介して多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜をパターニング
しゲート電極を形成する工程と、ゲート電極表面を熱酸
化しこのゲート電極表面に熱酸化膜を形成する工程と、
上記熱酸化膜の形成後に逆導電型の不純物イオンを全面
にイオン注入し熱処理を施して拡散層を形成する工程
と、全面に化学気相成長法でシリコン酸化膜を形成した
後に反応性イオンエッチングでエッチバックする工程と
を含む。あるいは、上記エッチバック工程の後にゲート
電極の表面および拡散層の表面にシリサイド層を形成す
る工程を含む。
【0016】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図1と図2は本発明の実施の形態を説明す
るためのMOSトランジスタの製造工程順の断面図であ
る。なお、本発明のMOSトランジスタの構造について
は、この製造方法の説明の中で行われる。
て説明する。図1と図2は本発明の実施の形態を説明す
るためのMOSトランジスタの製造工程順の断面図であ
る。なお、本発明のMOSトランジスタの構造について
は、この製造方法の説明の中で行われる。
【0017】図1(a)に示すように、従来の技術と同
様にして、p型のシリコン基板1上にフィールド酸化膜
2が形成される。次に、シリコン基板1上の素子活性領
域にゲート酸化膜3が形成され、このゲート酸化膜3上
にゲート電極4が形成される。ここで、ゲート酸化膜3
は膜厚が6nm程度のシリコン酸化膜である。また、ゲ
ート電極4はリン不純物を含有する膜厚300nm程度
の多結晶シリコン膜で構成される。
様にして、p型のシリコン基板1上にフィールド酸化膜
2が形成される。次に、シリコン基板1上の素子活性領
域にゲート酸化膜3が形成され、このゲート酸化膜3上
にゲート電極4が形成される。ここで、ゲート酸化膜3
は膜厚が6nm程度のシリコン酸化膜である。また、ゲ
ート電極4はリン不純物を含有する膜厚300nm程度
の多結晶シリコン膜で構成される。
【0018】次に、図1(b)に示すように全面が熱酸
化される。ここで、熱酸化の条件は、酸化温度が850
℃であり酸化雰囲気は酸素ガスである。この熱酸化によ
り、ゲート電極4の側面に熱酸化膜5が形成される。こ
の熱酸化膜5の膜厚は5nm程度に制御される。
化される。ここで、熱酸化の条件は、酸化温度が850
℃であり酸化雰囲気は酸素ガスである。この熱酸化によ
り、ゲート電極4の側面に熱酸化膜5が形成される。こ
の熱酸化膜5の膜厚は5nm程度に制御される。
【0019】次に、熱酸化膜5に覆われたゲート電極4
とフィールド酸化膜2をマスクにして、導電型がn型に
なる第1の不純物イオン6の注入がなされ熱処理が施さ
れる。このようにして、LDDタイプの浅い拡散層7が
形成される。ここで、ゲート電極4と浅い拡散層7とは
オーバラップしない。これは、第1の不純物イオン6の
注入時に熱酸化膜5で遮蔽されてn型不純物の導入され
ない領域が、ゲート電極4端部のシリコン基板1表面に
形成されるためである。
とフィールド酸化膜2をマスクにして、導電型がn型に
なる第1の不純物イオン6の注入がなされ熱処理が施さ
れる。このようにして、LDDタイプの浅い拡散層7が
形成される。ここで、ゲート電極4と浅い拡散層7とは
オーバラップしない。これは、第1の不純物イオン6の
注入時に熱酸化膜5で遮蔽されてn型不純物の導入され
ない領域が、ゲート電極4端部のシリコン基板1表面に
形成されるためである。
【0020】次に、図2(a)に示すように全面にシリ
コン酸化膜8が堆積される。このシリコン酸化膜8はC
VD法で堆積される膜厚100nm程度の膜である。な
お、この場合のCVDではガスソースに有機シランであ
るTEOS(Tetra−Ethyl−Ortho−S
ilicate)ガスが使用される。通常、このような
TEOSガスのような有機シランガスを用いたCVD法
でシリコン酸化膜を形成する場合には、その堆積される
シリコン酸化膜の膜質は下地の状態に強く影響される。
本発明のようにゲート電極4表面に熱酸化膜5が形成さ
れていると、この熱酸化膜が形成されていない場合に比
較し、絶縁性の高い高品質のシリコン酸化膜8が形成さ
れるようになる。
コン酸化膜8が堆積される。このシリコン酸化膜8はC
VD法で堆積される膜厚100nm程度の膜である。な
お、この場合のCVDではガスソースに有機シランであ
るTEOS(Tetra−Ethyl−Ortho−S
ilicate)ガスが使用される。通常、このような
TEOSガスのような有機シランガスを用いたCVD法
でシリコン酸化膜を形成する場合には、その堆積される
シリコン酸化膜の膜質は下地の状態に強く影響される。
本発明のようにゲート電極4表面に熱酸化膜5が形成さ
れていると、この熱酸化膜が形成されていない場合に比
較し、絶縁性の高い高品質のシリコン酸化膜8が形成さ
れるようになる。
【0021】次に、図2(b)に示すように、従来の技
術で説明したのと同様にRIEによるエッチバックが行
われ、ゲート電極4の側壁に第1の側壁酸化膜9と第2
の側壁酸化膜10が形成されるようになる。そして、第
1の側壁酸化膜9と第2の側壁酸化膜10に覆われたゲ
ート電極4とフィールド酸化膜2をマスクにして、導電
型がn型になる第2の不純物イオン11の注入がなされ
熱処理が施される。このようにして、LDDタイプの深
い拡散層12が形成される。この工程の熱処理を通し
て、浅い拡散層7はゲート電極4の端部でゲート酸化膜
3を介してわずかにオーバラップするようになる。
術で説明したのと同様にRIEによるエッチバックが行
われ、ゲート電極4の側壁に第1の側壁酸化膜9と第2
の側壁酸化膜10が形成されるようになる。そして、第
1の側壁酸化膜9と第2の側壁酸化膜10に覆われたゲ
ート電極4とフィールド酸化膜2をマスクにして、導電
型がn型になる第2の不純物イオン11の注入がなされ
熱処理が施される。このようにして、LDDタイプの深
い拡散層12が形成される。この工程の熱処理を通し
て、浅い拡散層7はゲート電極4の端部でゲート酸化膜
3を介してわずかにオーバラップするようになる。
【0022】次に、従来の技術と同様にして、高融点金
属として膜厚30nmのチタン膜が全面に堆積される。
そして、図2(c)に示すように、窒素雰囲気での熱処
理が施されシリコン表面に接している部分にチタンシリ
サイド層13が形成される。すなわち、ゲート電極4表
面と深い拡散層12表面にチタンシリサイド層13が選
択的に形成される。
属として膜厚30nmのチタン膜が全面に堆積される。
そして、図2(c)に示すように、窒素雰囲気での熱処
理が施されシリコン表面に接している部分にチタンシリ
サイド層13が形成される。すなわち、ゲート電極4表
面と深い拡散層12表面にチタンシリサイド層13が選
択的に形成される。
【0023】以上のようにして、シリコン基板1上にフ
ィールド酸化膜2が形成され、ゲート酸化膜3、第1の
側壁酸化膜9と第2の側壁酸化膜10で側壁が覆われ、
さらにはチタンシリサイド層13が形成されたゲート電
極4、LDD構造となる浅い拡散層7と深い拡散層12
およびチタンシリサイド層13でもって構成されるソー
ス・ドレイン領域、を有するMOSトランジスタが形成
される。
ィールド酸化膜2が形成され、ゲート酸化膜3、第1の
側壁酸化膜9と第2の側壁酸化膜10で側壁が覆われ、
さらにはチタンシリサイド層13が形成されたゲート電
極4、LDD構造となる浅い拡散層7と深い拡散層12
およびチタンシリサイド層13でもって構成されるソー
ス・ドレイン領域、を有するMOSトランジスタが形成
される。
【0024】このようにして形成されるMOSトランジ
スタであれば、ゲート電極が微細になってもソース・ド
レイン領域とゲート電極24のオーバラップ量はわずか
でありチャネル長の制御が容易になる。また、ゲート電
極の側壁には同質の絶縁膜が形成されるため、RIEに
よるエッチバックの制御も容易になる。
スタであれば、ゲート電極が微細になってもソース・ド
レイン領域とゲート電極24のオーバラップ量はわずか
でありチャネル長の制御が容易になる。また、ゲート電
極の側壁には同質の絶縁膜が形成されるため、RIEに
よるエッチバックの制御も容易になる。
【0025】そして、本発明の方法では、ゲート電極間
が完全に絶縁されるようになる。これは、ゲート電極4
の形成後にわずかにエッチング残りしているポリシリコ
ン膜が熱酸化膜5の形成工程でシリコン酸化膜に変換す
るからである。
が完全に絶縁されるようになる。これは、ゲート電極4
の形成後にわずかにエッチング残りしているポリシリコ
ン膜が熱酸化膜5の形成工程でシリコン酸化膜に変換す
るからである。
【0026】また、本発明ではホットエレクトロン耐性
が大幅に向上するようになる。MOSトランジスタの相
互コンダクタンスが10%減少する間での寿命でみる
と、本発明で形成したMOSトランジスタの寿命は従来
の場合より1桁長くなる。
が大幅に向上するようになる。MOSトランジスタの相
互コンダクタンスが10%減少する間での寿命でみる
と、本発明で形成したMOSトランジスタの寿命は従来
の場合より1桁長くなる。
【0027】以上の実施の形態の説明では、nチャネル
型のMOSトランジスタの場合について説明されている
が、本発明は、pチャネル型のMOSトランジスタでも
同様に適用できるものである。
型のMOSトランジスタの場合について説明されている
が、本発明は、pチャネル型のMOSトランジスタでも
同様に適用できるものである。
【0028】
【発明の効果】以上説明したように本発明では、半導体
基板上のMOSトランジスタのゲート電極が多結晶シリ
コン膜で構成され、このゲート電極表面の熱酸化で形成
された第1の側壁酸化膜と化学気相成長法で堆積されシ
リコン酸化膜で成る第2の側壁酸化膜との積層する絶縁
膜がゲート電極の側壁に設けられ、ソース・ドレイン領
域となる拡散層が上記ゲート電極を挟んで半導体基板上
に形成されている。ここで、第2の側壁酸化膜は、有機
シランであるTEOSガスを成膜のソースガスとし化学
気相成長法で堆積されるシリコン酸化膜で構成されてい
る。そして、上記ゲート電極の表面あるいは上記拡散層
の表面に高融点金属シリサイド層が形成されている。こ
のシリサイド層はチタンシリサイドで構成されている。
なお、第1の側面酸化膜がゲート電極の側壁に形成され
た後に、上記のソース・ドレイン領域となる拡散層が形
成される。
基板上のMOSトランジスタのゲート電極が多結晶シリ
コン膜で構成され、このゲート電極表面の熱酸化で形成
された第1の側壁酸化膜と化学気相成長法で堆積されシ
リコン酸化膜で成る第2の側壁酸化膜との積層する絶縁
膜がゲート電極の側壁に設けられ、ソース・ドレイン領
域となる拡散層が上記ゲート電極を挟んで半導体基板上
に形成されている。ここで、第2の側壁酸化膜は、有機
シランであるTEOSガスを成膜のソースガスとし化学
気相成長法で堆積されるシリコン酸化膜で構成されてい
る。そして、上記ゲート電極の表面あるいは上記拡散層
の表面に高融点金属シリサイド層が形成されている。こ
のシリサイド層はチタンシリサイドで構成されている。
なお、第1の側面酸化膜がゲート電極の側壁に形成され
た後に、上記のソース・ドレイン領域となる拡散層が形
成される。
【0029】これらのために、MOSトランジスタが微
細になりゲート電極の寸法が非常に微細になってもゲー
ト電極とソース・ドレイン領域とのオーバラップ量が微
少になり、MOSトランジスタのチャネル長の制御が容
易になる。
細になりゲート電極の寸法が非常に微細になってもゲー
ト電極とソース・ドレイン領域とのオーバラップ量が微
少になり、MOSトランジスタのチャネル長の制御が容
易になる。
【0030】さらに、ゲート電極の側壁に形成される絶
縁膜はシリコン酸化膜で構成されるため、MOSトラン
ジスタのゲート電極とソース・ドレイン領域間の寄生容
量が大幅に減少する。また、本発明ではホットエレクト
ロン耐性が大幅に向上するようになる。
縁膜はシリコン酸化膜で構成されるため、MOSトラン
ジスタのゲート電極とソース・ドレイン領域間の寄生容
量が大幅に減少する。また、本発明ではホットエレクト
ロン耐性が大幅に向上するようになる。
【0031】さらに、本発明では第1の側壁酸化膜が熱
酸化膜で形成されているために、ゲート電極間の絶縁性
は大幅に向上すると共に、第2の側壁酸化膜は絶縁性の
高い高品質の絶縁膜となる。
酸化膜で形成されているために、ゲート電極間の絶縁性
は大幅に向上すると共に、第2の側壁酸化膜は絶縁性の
高い高品質の絶縁膜となる。
【0032】このようにして、本発明は、ゲート電極あ
るいはソース・ドレイン領域がシリサイド化されたMO
Sトランジスタの微細化を容易にし、高性能で高品質の
半導体装置の実現を促進するようになる。
るいはソース・ドレイン領域がシリサイド化されたMO
Sトランジスタの微細化を容易にし、高性能で高品質の
半導体装置の実現を促進するようになる。
【図1】本発明の実施の形態を説明するための製造工程
順の断面図である。
順の断面図である。
【図2】本発明の実施の形態を説明するための製造工程
順の断面図である。
順の断面図である。
【図3】従来の技術を説明するための製造工程順の断面
図である。
図である。
1,21 シリコン基板 2,22 フィールド酸化膜 3,23 ゲート酸化膜 4,24 ゲート電極 5 熱酸化膜 6 第1の不純物イオン 7,25 浅い拡散層 8,26 シリコン酸化膜 9 第1の側壁酸化膜 11 第2の不純物イオン 12,30 深い拡散層 13,31 チタンシリサイド層 27 シリコン窒化膜 28 側壁酸化膜 29 側壁窒化膜
Claims (6)
- 【請求項1】 半導体基板上の絶縁ゲート電界効果トラ
ンジスタのゲート電極が多結晶シリコン膜で構成され、
前記ゲート電極表面の熱酸化で形成された第1の側壁酸
化膜と化学気相成長法で堆積されシリコン酸化膜で成る
第2の側壁酸化膜との積層する絶縁膜が前記ゲート電極
の側壁に設けられ、ソース・ドレイン領域となる拡散層
が前記ゲート電極を挟んで前記半導体基板上に形成され
ていることを特徴とする半導体装置。 - 【請求項2】 前記第2の側壁酸化膜が、有機シランで
あるTEOSガスを成膜のソースガスとし前記化学気相
成長法で堆積されるシリコン酸化膜で構成されているこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記ゲート電極の表面あるいは前記拡散
層の表面に高融点金属シリサイド層が形成されているこ
とを特徴とする請求項1または請求項2記載の半導体装
置。 - 【請求項4】 前記シリサイド層がチタンシリサイドで
構成されていることを特徴とする請求項3記載の半導体
装置。 - 【請求項5】 絶縁ゲート電界効果トランジスタの製造
方法において、一導電型の半導体基板上にゲート酸化膜
を介して多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜をパターニングしゲート電極を形成する工
程と、前記ゲート電極表面を熱酸化し前記ゲート電極表
面に熱酸化膜を形成する工程と、前記熱酸化膜の形成後
に逆導電型の不純物イオンを全面にイオン注入し熱処理
を施して拡散層を形成する工程と、全面に化学気相成長
法でシリコン酸化膜を形成した後に反応性イオンエッチ
ングでエッチバックする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項6】 前記エッチバック工程の後に前記ゲート
電極の表面および前記拡散層の表面にシリサイド層を形
成することを特徴とする請求項5記載の半導体装置の製
造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9200140A JPH1145995A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置およびその製造方法 |
EP98113823A EP0910126A3 (en) | 1997-07-25 | 1998-07-23 | MOS field effect transistor with an improved lightly doped diffusion region structure and method of forming the same |
US09/121,897 US6157063A (en) | 1997-07-25 | 1998-07-24 | MOS field effect transistor with an improved lightly doped diffusion layer structure and method of forming the same |
KR1019980030046A KR100307565B1 (ko) | 1997-07-25 | 1998-07-25 | 개선된저농도로도핑된확산층구조를갖는mos전계효과트랜지스터및그형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9200140A JPH1145995A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1145995A true JPH1145995A (ja) | 1999-02-16 |
Family
ID=16419463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9200140A Pending JPH1145995A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6157063A (ja) |
EP (1) | EP0910126A3 (ja) |
JP (1) | JPH1145995A (ja) |
KR (1) | KR100307565B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6674137B2 (en) | 2000-12-01 | 2004-01-06 | Nec Corporation | Semiconductor device and its manufacturing method |
US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
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US6287913B1 (en) * | 1999-10-26 | 2001-09-11 | International Business Machines Corporation | Double polysilicon process for providing single chip high performance logic and compact embedded memory structure |
JP2003188371A (ja) * | 2001-12-17 | 2003-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
JP2004172259A (ja) * | 2002-11-19 | 2004-06-17 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
US6969646B2 (en) * | 2003-02-10 | 2005-11-29 | Chartered Semiconductor Manufacturing Ltd. | Method of activating polysilicon gate structure dopants after offset spacer deposition |
JP5528667B2 (ja) | 2007-11-28 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の制御方法 |
EP3285286A1 (en) * | 2016-08-17 | 2018-02-21 | Nxp B.V. | Semiconductor switch device |
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JPH01291464A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | Mis電界効果半導体装置 |
JPH03155641A (ja) * | 1989-11-14 | 1991-07-03 | Seiko Epson Corp | Mos型半導体装置の製造方法 |
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-
1997
- 1997-07-25 JP JP9200140A patent/JPH1145995A/ja active Pending
-
1998
- 1998-07-23 EP EP98113823A patent/EP0910126A3/en not_active Withdrawn
- 1998-07-24 US US09/121,897 patent/US6157063A/en not_active Expired - Lifetime
- 1998-07-25 KR KR1019980030046A patent/KR100307565B1/ko not_active IP Right Cessation
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US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR19990014191A (ko) | 1999-02-25 |
EP0910126A2 (en) | 1999-04-21 |
EP0910126A3 (en) | 1999-06-02 |
US6157063A (en) | 2000-12-05 |
KR100307565B1 (ko) | 2001-11-15 |
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---|---|---|---|
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