KR20020029251A - 반도체패키지 및 그 제조 방법 - Google Patents

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하선호
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마이클 디. 오브라이언
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Abstract

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 다양한 크기의 반도체칩을 적층할 수 있도록 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 전기적 접속수단에 의해 연결되고, 마더보드에 실장 가능한 섭스트레이트와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 전기적 접속수단의 루프 하이트보다 두껍게 형성된 포토레지스트와; 상기 제1반도체칩, 제2반도체칩, 전기적 접속수단 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩을 적층한 적층형 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 적층함으로써 고기능화를 구현한 적층형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 적층형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 적층된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩의 입출력패드에 본딩되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제는 동일한 크기의 반도체칩을 다수 적층하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM을 적층한 반도체패키지)에 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 동일하거나 또는 더 큰 크기의 반도체칩을 적층할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도3a 및 도3b는 본 발명의 구체적인 실시예를 도시한 단면도이다.
도4a 내지 도4g는 본 발명에 의한 반도체패키지의 제조 방법을 설명하기 위한 설명도이다.
도5a 내지 도5c는 본 발명에 의한 반도체패키지의 제조 방법중 웨이퍼 상에 포토레지스트를 형성한 후 소잉하는 상태를 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100, 101,102; 본 발명에 의한 반도체패키지
1; 제1반도체칩1a,2a,11a,70a; 제1면
1b,2b,11b,70b; 제2면1c,2c; 입출력패드
2; 제2반도체칩3; 스터드범프
10; 인쇄회로기판11; 수지층
12; 회로패턴12a; 본드핑거
12b; 볼랜드13; 비아홀
14; 커버코트20; 포토레지스트
40; 접속수단50; 봉지재
60; 도전성볼70; 리드
71a; 랜드71b; 본드핑거
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 전기적 접속수단(도전성와이어)에 의해 연결되고, 마더보드에 실장 가능한 섭스트레이트와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 전기적 접속수단의 루프 하이트보다 두껍게 형성된 포토레지스트와; 상기 제1반도체칩, 제2반도체칩, 전기적 접속수단 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.
상기 섭스트레이트는 대략 평면인 제1면과 제2면을 갖는 수지층을 중심으로,상기 제1면에는 볼랜드를 갖고 상기 제2면에는 본드핑거를 갖는 회로패턴을 포함하여 이루어진 인쇄회로기판, 써킷필름 또는 서킷테이프중 어느 하나일 수 있다.
여기서, 상기 볼랜드에는 도전성볼이 더 융착됨이 바람직하다.
상기 섭스트레이트는 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 봉지재 외부로 노출된 랜드가 형성되고, 상기 제2면에는 반도체칩과 전기적 접속수단으로 접속되는 본드핑거를 갖는 다수의 리드일 수도 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 섭스트레이트로서 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드 중 어느 하나를 선택하여 제공하는 단계와; 상기 섭스트레이트의 중앙에, 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드를 제외한 제2면에는 일정 두께의 포토레지스트가 형성된 제1반도체칩을 접착층으로 접착시키는 단계와; 상기 제1반도체칩의 입출력패드와 섭스트레이트를 전기적 접속수단으로 본딩시키는 단계와; 상기 포토레지스트에, 대략 평면인 제1면과 제2면을 가지며, 상기 제2면에는 다수의 입출력패드가 형성된 제2반도체칩을 접착시키는 단계와; 상기 제2반도체칩의 입출력패드와 섭스트레이트를 전기적 접속수단으로 본딩시키는 단계와; 상기 제1반도체칩, 제2반도체칩, 전기적 접속수단 및 섭스트레이트를 봉지재로 봉지하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 제1반도체칩은 다수의 반도체칩이 스크라이브 라인을 따라 대략 바둑판 모양으로 형성된 웨이퍼를 제공하는 단계와; 상기 반도체칩의 입출력패드를 제외한 반도체칩 표면에 소정두께의 포토레지스트를 형성하는 단계와; 상기 웨이퍼에서 상기 포토레지스트를 갖는 각각의 반도체칩을 블레이드로 소잉하는 단계에 의해 제공됨이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 제1반도체칩과 제2반도체칩 사이에 전기적 접속수단의 루프 하이트보다 두꺼운 포토레지스트를 개재함으로써, 하부에 위치되는 제1반도체칩의 입출력패드와 섭스트레이트 사이를 연결한 전기적 접속수단과 제2반도체칩의 제2면이 상호 간섭하거나 쇼트되지 않고 또한 그 접속수단의 파손을 방지하게 된다.
더불어, 동일한 크기의 반도체칩을 다수 적층할 수 있음으로써, 고용량 고기능의 반도체패키지를 제공하게 되고, 또한 섭스트레이트의 패턴 설계 자유도도 높아진다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이다.
도시된 바와 같이, 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b)의 주연 근처에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.
또한, 상기 제1반도체칩(1)의 제2면(1b)에는 입출력패드(1c)를 제외한 전영역에 일정두께의 포토레지스트(20)(Photo Resist)가 형성되어 있다. 상기 포토레지스트(20)의 두께는 하기할 전기적 접속수단(예를 들면, 도전성와이어)의 루프하이트(대략 1~5mil 이내)보다 크게 되도록 함이 바람직하다.
상기 포토레지스트(20)는 주지된 바와 같이 감광성 수지로서, 구성성분은 Polymer, Solvent, Sensitizer 등으로 이루어져 있으며, 접착성질이 있어, 상기 제1반도체칩(1)의 제2면(1b)에 용이하게 접착된다.
계속해서, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)의 주연 근처에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 포토레지스트(20)와 접착된 제2반도체칩(2)이 구비되어 있다.
여기서, 상기 제2반도체칩(2)의 크기 또는 부피는 상기 제1반도체칩(1)의 크기 또는 부피와 같거나, 크거나 또는 작을 수 있다. 즉, 어떠한 크기의 제2반도체칩(2)도 상기 포토레지스트(20)상에 접착될 수 있다.
계속해서, 상기 제1반도체칩(1)의 제1면(1a)에는 접착층으로 섭스트레이트(10)가 접착되어 있는데, 상기 섭스트레이트(10)로서는 인쇄회로기판, 써킷필름, 써킷테이프 도는 리드프레임등이 가능하다.
또한, 상기 제1반도체칩(1), 제2반도체칩(2), 전기적 접속수단(40)과 상기 섭스트레이트(10)의 일면은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재(50)로 봉지되어 상기의 것들이 외부환경으로부터 보호되도록 되어 있다.
도3a 및 도3b는 본 발명의 구체적 실시예에 의한 반도체패키지(101,102)를 도시한 단면도이다.
먼저 도2의 반도체패키지(101)를 참조하면, 대략 평면인 제1면(1a)과제2면(1b)을 가지고, 상기 제2면(1b)의 주연 근처에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.
또한, 상기 제1반도체칩(1)의 제2면(1b)에는 입출력패드(1c)를 제외한 전영역에 일정두께의 포토레지스트(20)(Photo Resist)가 형성되어 있다. 상기 포토레지스트(20)의 두께는 하기할 전기적 접속수단의 루프하이트(대략 1~5mil 이내)보다 두껍께 되도록 형성함이 바람직하다.
상기 포토레지스트(20)는 주지된 바와 같이 감광성 수지로서, 구성성분은 Polymer, Solvent, Sensitizer 등으로 이루어져 있으며, 접착성질이 있어, 상기 제1반도체칩(1)의 제2면(1b)에 용이하게 접착된다.
계속해서, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)의 주연 근처에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 포토레지스트(20)와 접착된 제2반도체칩(2)이 구비되어 있다.
여기서, 상기 제2반도체칩(2)의 크기 또는 부피는 상기 제1반도체칩(1)의 크기 또는 부피와 같거나, 크거나 또는 작을 수 있다. 즉, 어떠한 크기의 제2반도체칩(2)도 상기 포토레지스트(20)상에 접착될 수 있다.
계속해서, 상기 제1반도체칩(1)의 제1면(1a)에는 접착층으로 섭스트레이트가 접착되어 있는데, 도면에서는 상기 섭스트레이트의 한 예로서 인쇄회로기판(10)이 도시되어 있다.
상기 섭스트레이트는 대략 평면인 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로, 상기 제1면(11a)에는 볼랜드(12b)를 갖고 상기 제2면(11b)에는 본드핑거(12a)를 갖는 회로패턴(12)이 형성되어 있다. 상기 회로패턴(12)은 주지된 바와 같이 구리박막(Cu Foil)이며, 이러한 구조는 인쇄회로기판(10)뿐만 아니라, 써킷필름 또는 써킷테이프도 가능하다. 여기서, 상기 섭스트레이트로서 인쇄회로기판, 써킷필름, 또는 써킷테이프 모두 가능하며, 어느 하나로 한정하는 것은 아니다.
또한, 상기 인쇄회로기판(10)은 상기 수지층(11)의 제1면(11a)과 제2면(11b)에 형성된 회로패턴(12)이 도전성 비아홀(13)에 의해 상호 연결되어 있으며, 상기 볼랜드(12b) 및 본드핑거(12a)를 제외한 회로패턴(12) 및 수지층(11) 표면은 커버코트(14)로 코팅되어 있다. 상기 커버코트(14)는 통상적인 절연성 고분자 수지이다.
또한, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)는 상기 인쇄회로기판(10)의 본드핑거(12a)와 전기적 접속수단(40)에 의해 상호 본딩되어 있다. 상기 접속수단(40)은 통상적인 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어이다.
이와 같이 전기적 접속수단(40)의 루프 하이트를 작게 형성하는 방법은 통상적인 리버스 와이어 본딩(Reverse Wire Bonding), 엣지 본딩(Wedge Bonding) 방법 등을 사용함으로써 가능하다.
상기 리버스 와이어 본딩 방법의 일례를 간단히 설명하면 다음과 같다.
먼저, 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 먼저 전기적 접속수단(40)으로 스터드범프(3)(Stud Bump, 대략 볼(Ball) 모양)를 형성한후, 그 접속수단(40)의 단부를 끊는다. 이어서 접속수단(40)의 일단을 섭스트레이트(10)의 본드핑거(12a)에 접속(First Bonding)하고, 그 타단을 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(2c)상에 형성된 스터드범프(3)에 스티치 본딩(Stitch bonding, Second Bonding이라고도 함)한다. 이러한 리버스 와이어 본딩은 종래와 마찬가지로 써모소닉 Au 볼 본딩(Thermosonic Au Ball Bonding, 본딩시 초음파 에너지와 동시에 본딩하고자 하는 영역에 열을 주어 본딩하는 방법)시 사용되는 캐필러리를 이용한다.
또한, 상기 리버스 와이어 본딩 대신에 상기 접속수단(40)의 단부를 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 엣지(Wedge) 또는 리본(Ribbon) 본딩하여 접속하는 방법도 있다. 상기 엣지 또는 리본 본딩 방법은 주지된 바와 같이 종래의 울트라소닉 Al 엣지 본딩(Ultrasonic Al Wedge Bonding, 엣지에 초음파 진동 에너지만을 주어 그 마찰열로 본딩하는 방법으로서 제1,2본딩 영역 모두 엣지 형태로 형성됨)에 사용되는 엣지를 이용한다.
이러한 본딩 방법에 의해 상기 접속수단(40)의 루프 하이트는 최대 5mil에서 최소 1mil(1mil=0.0254mm)까지 형성 가능하다. 따라서, 상기 포토레지스트(20)의 두께는 최소 1mil까지도 가능하다.
물론, 상기 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 및 탭 본딩 방법 외에 종래의 노말 와이어 본딩(Normal Wire Bonding) 방법도 사용할 수 있는데, 상기와 같은 노말 와이어 본딩 방법을 이용했을 경우에는 상기 포토레지스트(20)의 두께를 더욱 엄격히 제어해야 한다. 이때 바람직한 포토레지스트(20)의 두께는 전술한 바와 같이 대략 5mil 이내가 된다.
또한, 상기 제1반도체칩(1), 제2반도체칩(2), 전기적 접속수단(40)과 상기 인쇄회로기판(10)의 일면은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재(50)로 봉지되어 상기의 것들이 외부환경으로부터 보호되도록 되어 있다.
마지막으로, 상기 인쇄회로기판(10)의 볼랜드(12b)에는 솔더볼과 같은 도전성볼(60)이 융착되어 차후 마더보드(Mother Board)에 실장 가능하게 되어 있다.
계속해서, 도3의 반도체패키지(102)에서와 같이 섭스트레이트로서 다수의 리드(70)가 이용될 수도 있다. 즉, 대략 평면인 제1면(70a)과 제2면(70b)을 갖고, 상기 제1면(70a)에는 봉지재(50) 외부로 노출된 랜드(71a)가 형성되고, 상기 제2면(70b)에는 제1반도체칩(1) 및 제2반도체칩(2)과 전기적 접속수단(40)으로 접속되는 본드핑거(71b)를 갖는 구리(Cu) 또는 철(Fe) 계열의 리드(70)일 수도 있다.
여기서, 상기 랜드(71a)를 제외한 리드(70)의 제1면(70a)은 화학용액에 의한 부분 에칭 또는 할프 에칭(Half Etching)에 의해 그 두께가 더 얇게 되어 있음으로써 상기 랜드(71a)만이 봉지재(50) 외측으로 노출되고, 나머지 부분은 봉지재(50) 내측에 위치하게 된다. 따라서 상기 리드(70)는 봉지재(50)로부터 쉽게 이탈되거나 빠지지 않게 된다.
도4a 내지 도4g는 본 발명에 의한 반도체패키지의 제조 방법을 설명하기 위한 설명도이다.
1. 섭스트레이트 제공 단계로서, 인쇄회로기판(10), 써킷필름, 써킷테이프또는 리드(70) 중 어느 하나를 선택하여 섭스트레이트로서 제공한다. 이하에서는 상기 인쇄회로기판(10)을 예로 하여 설명하지만, 이것만으로 본 발명을 한정하는 것은 아니다.(도4a 참조)
상기 인쇄회로기판(10)은 전술한 바와 같이 대략 평면인 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로, 상기 제1면(11a)에는 볼랜드(12b)를 제2면(11b)에는 본드핑거(12a)를 갖는 회로패턴(12)이 형성되어 있고, 상기 볼랜드(12b) 및 본드핑거(12a)를 제외한 나머지 회로패턴(12) 및 수지층(11)의 표면은 커버코트(14)로 코팅되어 있다.
2. 제1반도체칩 접착 단계로서, 상기 인쇄회로기판(10)에서 수지층(11)의 제2면(11b) 중앙부에 접착층을 개재하여 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)을 접착한다. 이때, 상기 입출력패드(1c)를 제외한 제2면(1b) 전체에는 일정두께의 포토레지스트(20)가 미리 도포된 제1반도체칩(1)을 이용한다. 바람직하기로 상기 포토레지스트(20)의 두께는 대략 1~5mil 사이로 형성된 것이 적당하다.
이와 같이 포토레지스트(20)가 형성된 반도체칩의 제조 방법을 도5a 내지 도5c를 참조하여 간단히 설명하면 다음과 같다.
먼저 도5a에 도시된 바와 같이 웨이퍼(w)의 전면(f)에는 다수의 반도체칩(c)이 스크라이브 라인(s, Scribe Line)을 경계로 하여 대략 바둑판 모양으로 형성되어 있다. 통상 이러한 웨이퍼(w)는 상기 스크라이브 라인(s)을 따라 다이아몬드 블레이드(b)로 소잉되어 낱개의 반도체칩(c)으로 분리된다.
그러나 본 발명은 먼저 도5b에 도시된 바와 같이 웨이퍼(w)의 각 반도체칩(c) 표면에 일정두께의 포토레지스트(20)를 형성한다. 이러한 포토레지스트(20)의 형성 방법은 통상 스크린 프린팅 방법을 이용하거나 또는 웨이퍼 전면 전체에 포토레지스트(20)를 도포한 후 상기 스크라이브 라인(s)에 해당하는 영역을 노광하여 제거함으로써 형성 가능하다.
계속해서, 도5c에 도시된 바와 같이 다이아몬드 블레이드(b)를 이용하여, 상기 웨이퍼(w)의 각 스크라이브 라인(s)을 따라 소잉함으로써 낱개의 반도체칩(c)을 얻게 된다.
3. 전기적 접속 단계로서, 상기 제1반도체칩(1)의 입출력패드(1c)와 인쇄회로기판(10)의 본드핑거(12a)를 전기적 접속수단(30)으로 접속한다. 여기서 상기 전기적 접속수단(30)은 골드와이어 또는 알루미늄와이어와 같은 도전성와이어이다.(도4c 참조)
또한 상기 접속 방법은 전술한 스터드 범프를 이용한 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 등을 이용함으로써, 그 루프 하이트를 대략 1~5mil 사이가 되도록 함이 바람직하다. 물론, 통상적인 노말 와이어 본딩 방법도 사용할 수 있다.
4. 제2반도체칩 접착 단계로서, 상기 포토레지스트(20)에, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고 상기 제2면(2b)에는 다수의 입출력패드(2c)가 형성된 제2반도체칩(2)을 접착한다.(도4d 참조)
5. 전기적 접속 단계로서, 상기 제2반도체칩(2)의 입출력패드(2c)와 인쇄회로기판(10)의 본드핑거(12a)를 전기적 접속수단(30)으로 본딩한다.(도4e 참조)
6. 봉지 단계로서, 상기 제1반도체칩(1), 제2반도체칩(2), 전기적 접속수단(30) 및 인쇄회로기판(10)을 봉지재(50)로 봉지한다.(도4f 참조)
7. 도전성볼 융착 단계로서, 상기 인쇄회로기판(10)의 볼랜드(12b)에 솔더볼과 같은 도전성볼(60)을 융착하여 마더보드에 실장 가능한 형태가 되도록 한다.(도4g 참조)
만약, 상기 섭스트레이트로서 인쇄회로기판(10), 써킷필름 또는 써킷테이프를 이용하지 않고 리드(70)를 이용했을 경우에는 물론, 상기 도전성볼(60) 융착 단계가 생략될 수도 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 제1반도체칩과 제2반도체칩 사이에 전기적 접속수단의 루프 하이트보다 두꺼운 포토레지스트가 개재됨으로써, 하부에 위치되는 제1반도체칩의 입출력패드와 섭스트레이트 사이를 연결하는 전기적 접속수단과 제2반도체칩의 제2면이 상호 간섭하거나 쇼트되지 않고 또한 그 접속수단의 파손을 방지하는 효과가 있다.
더불어, 다양한 크기의 반도체칩을 다수 적층할 수 있음으로써, 고용량 고기능의 반도체패키지를 제공하게 되고, 또한 섭스트레이트의 패턴 설계 자유도도 높아지는 효과가 있다.

Claims (3)

  1. 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과;
    상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 도전성와이어에 의해 연결되고, 마더보드에 실장 가능한 섭스트레이트와;
    상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 크게 형성된 포토레지스트와;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 반도체패키지.
  2. 섭스트레이트 제공 단계와;
    상기 섭스트레이트의 중앙에, 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드를 제외한 제2면에는 일정 두께의 포토레지스트가 형성된 제1반도체칩을 접착층으로 접착시키는 단계와;
    상기 제1반도체칩의 입출력패드와 섭스트레이트를 도전성와이어로 본딩시키는 단계와;
    상기 포토레지스트에, 대략 평면인 제1면과 제2면을 가지며, 상기 제2면에는 다수의 입출력패드가 형성된 제2반도체칩을 접착시키는 단계와;
    상기 제2반도체칩의 입출력패드와 섭스트레이트를 도전성와이어로 본딩시키는 단계와;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트를 봉지재로 봉지하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  3. 제2항에 있어서, 상기 제1반도체칩은 다수의 반도체칩이 스크라이브 라인을 따라 대략 바둑판 모양으로 형성된 웨이퍼를 제공하는 단계와;
    상기 반도체칩의 입출력패드를 제외한 반도체칩 표면에 소정두께의 포토레지스트를 형성하는 단계와;
    상기 웨이퍼에서 상기 포토레지스트를 갖는 각각의 반도체칩을 블레이드로 소잉하는 단계에 의해 제공된 것을 특징으로 하는 반도체패키지의 제조 방법.
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