KR20020018164A - 집적 회로 제조 방법 - Google Patents
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Abstract
집적 회로는, 저항기로의 접촉을 형성하는 층과 같은 금속층에 형성된, 금속 도체를 라우팅하기 위한 강화된 영역을 그 위에 가진 필드 플레이트된 저항기를 포함하고, 일련의 처리 단계들에 의해 제조된다. 저항기 본체 및 그 각 단부(end)에 접촉 영역을 가진 저항기는 반도체 기판의 활성 영역에 형성된다. 제 1 층의 절연 재료는 저항기 위에 형성되고 창(window)은 제 1 접촉 영역을 형성하기 위해 제 1 층의 절연 재료를 통해 저항기 본체에 형성된다. 폴리실리콘 층은 필드 플레이트(field plate)를 규정하기 위해 제 1 절연 층 위에 형성되고, 폴리실리콘 필드 플레이트는 저항기의 제 1 접촉 영역과 접촉하고, 레이아웃(layout), 설계 및 제조 규칙들이 허용하는 대로, 사실상 다른 접촉 영역에까지 저항기 본체 위에서 연장된다. 제 2 절연층은 폴리실리콘 층 위에 형성된다. 창들은, 폴리실리콘 필드 플레이트 및 제 2 접촉 영역에의 액세스(access)를 제공하기 위해 제 2 절연층에 형성된다. 저항기에 접촉들을 형성하면서 동일 금속층에 형성된 금속 도체들을 라우팅(routing)하기 위해 강화된 영역을 가진 필드 플레이트된 저항기의 폴리실리콘 필드 플레이트 위에 도체들을 제공하기 위해 금속층이 도포되고 원하지 않는 금속이 에칭된다.
Description
기술 분야
본 발명은 일반적으로 반도체 처리 기술에 관한 것으로, 특히, 필드 플레이트된(field plated) 저항기 위에 최대 라우팅(routing) 영역을 제공하기 위해 필드플레이트된 저항기를 포함하는 집적 회로의 제조 방법에 관한 것이다.
발명의 배경
반도체 기판 위에 저항기를 제조하는 여러 방법이 알려져 있다. 여기에 각각 참고로 통합되는 미국 특허 4,140,817, 5,548,268, 5,683,928, 5,976,392, 5,989,970, 6,069,398 및 6,093,596은 저항기 제조 방법을 개시하고 있다.
집적 회로에 있어서는, 높은 시트(sheet) 저항 확산된 저항기의 본체 위로 통과하는 트레이스(trace)와 같은 금속은 높은 전압이 트레이스에 인가될 때 저항기의 저항 변화를 일으킬 수 있다. 트레이스에 인가되는 전압은 트레이스 아래 저항기의 영역을 전도시키고, 비우고 또는 축적하게 하고, 이것은 저항기에 있어 저항 변화를 일으킨다. 반복된 발생을 통해, 바람직하지 못하게, 영구적 저항 변화가 일어날 수 있다.
이 문제를 해결하기 위한 해결법은 저항기 위에 금속 도체를 라우팅하지 않는 것이었다. 그러나 이 기술은 가치 있는 영역을 낭비하고 이 기술을 이용하는 집적 회로 다이(die)를 저항기 위의 영역을 금속 도체를 라우팅하는데 이용하는 집적 회로 다이보다 더 큰 영역으로 되게 한다.
도 18에 예시된 다른 해법은 저항기 접촉들 중 제 1 접촉에 접속하는 금속 트레이스를 저항기 본체 위에 확장하 것이었다. 필드 플레이트로 알려져 있는 금속 확장은 레이아웃, 설계 및 제조 규칙들이 허용하는 대로, 제 2 저항기 접촉에 접속하는 금속에까지 거의 연장될 것이다. 이 방식으로, 제 1 저항기 접촉에 인가된 전압은 저항기 본체 위의 필드 플레이트에도 인가될 것이다. 제 2 저항기 접촉은 다른 전위에 접속된다. 제 1 접촉과 필드 플레이트에 인가되는 전압으로 인해 저항기의 저항에는 차이가 남게되나, 적어도 전압은 알려져 있다. 금속 필드 플레이트를 채용하는 것의 결점은, 접촉 영역을 제외하고, 저항기 본체 위의 영역이 저항기에 접촉하는 것과 같은 금속 층에 다른 금속 도체들을 라우팅하는 데에는 이용될 수 없다는 점이다. 물론, 금속 도체들은, 공지 기술에 있어 알려져 있는 바와 같이, 저항기 본체 위 보다 높은 금속 층에 라우팅될 수 있을 것이다.
그러나, 도 19에 예시된 다른 해법은 저항기 본체 위에 폴리실리콘(다중 규소) 필드 플레이트를 제공하는 것이었다. 저항기 접촉들 중 제 1 접촉에 접속된 금속 트레이스는 폴리실리콘 필드 플레이트에도 접촉할 만큼 연장된다. 이 기술을 이용하면, 저항기 본체 위의 영역의 일부는 다른 금속 도체를 저항기에 접하는 층과 같은 금속 층에 라우팅하는데 이용될 수 있다. 저항기 접촉 중 제 1 접촉에 접속되는 금속이 폴리실리콘 필드 플레이트와의 제 2 접촉을 이루기 때문에, 폴리실리콘 필드 플레이트와의 접촉 영역 및 레이아웃, 설계 및 제조로 인한 폴리실리콘과의 접촉 부근의 영역은, 다른 금속 도체를 저항기에 접하는 층과 같은 금속 층에 라우팅하는 데에 이용될 수 없다.
필요한 것은 레이아웃, 설계 및 제조 규칙이 다른 금속 도체들을 저항기에 접촉하는 층과 같은 금속 층에 라우팅하는데 이용하도록 허용하는 것을 저항기 본체 위의 실질적으로 모든 영역을 허용하는 필드 플레이트 저항기이다.
발명의 개요
본 발명에 따르면, 집적 회로는, 저항기 접촉을 형성하는 층과 같은 금속 층에 형성되는, 금속 도체 라우팅을 위한 강화된 영역을 그 위에 갖는 필드 플레이트된 저항기를 포함하고, 일련의 처리 단계들에 의해 제조된다. 저항기 본체 및 그 각 단부에서의 접촉 영역을 가진 저항기는 반도체 기판의 활성 영역에 형성된다. 제 1 층의 절연 물질이 저항기 위에 형성되고 제 1 접촉 영역을 형성하기 위해 창이 제 1 층의 절연 물질을 통해 저항기 본체에 형성된다. 폴리실리콘 층이 필드 플레이트를 한정하기 위해 제 1 절연층 위에 형성되는데, 폴리실리콘 필드 플레이트는 저항기의 제 1 접촉 영역과 접하고 레이아웃, 설계 및 제조 규칙들이 허용하는한 저항기 위에 걸쳐 실질적으로 다른 접촉 영역에까지 연장된다. 제 2 절연층은 폴리실리콘 층 위에 형성된다.
창이 폴리실리콘 필드 플레이트 및 제 2 접촉 영역에의 액세스를 제공하기 위해 제 2 절연층에 형성된다. 금속층이 도포되고 불필요한 금속을 에칭하여, 저항기 접촉을 형성하는 층과 같은 금속층에 형성된, 금속 도체를 라우팅하기 위한 강화된 영역을 가진 필드 플레이트된 저항기의 폴리실리콘 필드 플레이트 위 도체를 제공하게 된다.
도 1 내지 도 16은 본 발명에 따른, 강화된 라우팅 영역을 가진 필드 플레이트된 저항기를 포함하는 집적 회로를 제조하는 방법에서의 단계들을 예시하는, 반도체 기판을 통한 일련의 단면도.
도 17은 저항기 위에 트레이스들의 하나의 가능한 라우팅을 예시하는, 도 16의 강화된 라우팅 영역을 갖는 필드 플레이트된 저항기의 평면도.
도 18은 금속 필드 플레이트를 가진 종래 기술 저항기의 단면도.
도 19는 폴리실리콘 필드 플레이트를 가진 종래 기술 저항기의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체 기판 22 : 필드 플레이트된 저항기
24 : 활성 영역
도 1 내지 도 16은 웨이퍼 또는 반도체 기판(20)을 통한 일련의 단면도로서, 접촉이 저항기에 형성되는 것과 같은 금속층 내에 형성되는 금속 도체를 라우팅하기 위한 영역을 가진 필드 플레이트된 저항기(22)를 제조하는 방법의 단계들을 예시한다. 바람직한 실시예에서의 반도체 기판은 규소이지만 본 발명은 그것에 한정되지 않는다. 기타 기지의 반도체 기판도 사용될 수 있을 것이다. p 형 규소 저항기의 제조가 예시되어 있지만, 본 발명은 거기에 한정되지 않는다. 여기 기재된 방법은 제 1 금속층에 제조된 금속 접촉을 가진 반도체 기판에 제조되는 필드 플레이트된 저항기의 제조를 예시하지만, 본 발명은 높은 금속층들에 형성된 금속 접촉들을 가진 필드 플레이트된 저항기를 제조하는데 이용될 수도 있다.
도 1에 도시된 바와 같이, 그 안에 필드 플레이트된 저항기(22)가 조립될 튜브(tube) 또는 활성 영역(24)이 반도체 기판(20) 내에 나타난다. 활성 영역(24)에 걸쳐 n+를 주입하는 단계 및 화학 증착 처리 등에 의한 약 1 미크론 두께의 에피택셜 규소층을 성장시키는 후속 단계에 의해, 얻어지는 기판(20)의 상면(30) 아래에 매립된 n+ 층(28)이 얻어진다. 활성 영역(24)의 크기 및 형상은, 제조될 필드 플레이트된 저항기의 수 및 그 안에 포함되는 필드 플레이트된 저항기를 포함하는 장치의 수에 의존한다.
블랭킷(blanket) 에칭 단계는 기판(20)의 상면(30)으로부터 산화물(도시 안됨)을 제거하여 활성 영역(24)에의 액세스를 제공한다. 플라즈마 에칭 처리 등에 의해 기판(20)의 상면(30) 내에 리세스들(recesses)(26, 32 및 34)을 에칭 형성한다. 활성 영역(24) 내, 저항기(22) 외부에 접촉(36)을 형성하기 위해 깊은 컬렉터 내에 n+를 주입한다. 접촉(36)은 상면(30)으로부터 매립된 n 층(28)에의 액세스를 제공한다. 리세스된 폴리버퍼된(recessed polybuffered) LOCOS 처리와 같은 임의의 처리에 의해 절연을 위해 현장 산화물을 트렌치(trench) 내에 형성시킨다. 산화물 성장과 동시에 n+ 주입제가 확산된다.
도 2에 도시된 바와 같이, 주입제(implant)가 원하지 않는 표면 영역 위에는 포토레지스트의 마스크(도시 안됨)가 패터닝된다. 활성 영역(24)의 영역에는 한정되는 것은 아닌 예컨대 붕소와 같은 p+ 도핑제를 주입하여 저항기 본체(38)를 형성한다. 주입되는 p 도핑제의 양은 이 기술분야에서 알려져 있는 것처럼 저항 저항기(22)에 의해 얼마나 요구되느냐에 달려 있다. 그 후 포토레지스트가 제거된다.
n+ 접촉 강화 주입제가 원하지 않는 표면(30) 위에는 다른 포토레지스트 층(도시 안됨)이 패터닝된다. 도 3에 예시된 것처럼 n+ 접촉 강화 주입제는 접촉(36) 내에 접촉 영역(36')을 형성한다. 접촉 영역(36')은 n+ 주입제로 인해 접촉(36) 보다는 저항이 낮다. 이어서 포토레지스트 층을 제거한다. 이후에는 퇴적, 패터닝 및 마스크의 제거는 반드시 설명되지는 않을 것이다. 이 기술에 숙달된 자는 그런 처리의 필요성을 알 것이다.
폴리실리콘 제조 단계에서는 전체 기판(20)의 표면(30) 위에 TEOS 산화물과 같은 절연 재료의 층이 퇴적한다. 도 4에 표시된 것과 같은 산화물 층(40)은 전형적으로 350 옹스트롬 두께이다. 화학 증착 처리에 의해 약 600 옹스트롬 두께를 가진 무정질 다결정 규소의 층(42)이 산화물 층(40) 위에 퇴적된다. 마스크를 층(42) 위에 패터닝하고, 저항기 본체(38)와의 제 1 접촉(46)으로서 접촉을 만드는 제조 처리에서, 그 마스크 층을 플라즈마 에칭 처리에 의해 무정형 다결정 규소층(42) 및 산화물 층(40)을 통해 저항기 본체(38)의 규소에까지 에칭한다.
도 5는 화학 증착 처리에 의해 무정형 다결정 규소층(42) 위에 전형적으로3100 옹스트롬 두께를 갖는 폴리실리콘 층(48)을 블랭킷 퇴적한 후의 기판(20)의 단면도이다. 무정형 다결정 규소 위에 층을 형성하는 것에 추가하여, 저항기 본체(38)와 접촉하여 제 1 저항기 접촉(46)을 규정하도록 창(44)에 폴리실리콘 층(48)을 채운다. 도핑된 이미터 처리의 일부로서, 도 6에 도시된 것처럼 한정되지는 않는 붕소와 같은 p 형 도핑제에 의해 폴리실리콘 층(48)을 주입하여 p-도핑된 폴리실리콘을 형성한다. 폴리실리콘의 도핑은 다른 기지 방법에 의해서도 달성될 수 있을 것이다. 주입이 본 발명에 의해 필요하지는 않고 필드 플레이트된 저항기(22)에 도핑제를 첨가하는 것은 부가 처리 단계를 추가하는 일 없이 기존의 처리에서 이루어진다. p 형 도핑제는 접촉(46) 내에 강화된 접촉 영역(46')을 형성한다. 강화된 접촉 영역(46')은 접촉(46)보다 낮은 저항이다.
주입하는 것에 이어 폴리실리콘의 층(48)을 하드 마스크한 후 플라즈마 에칭 처리에 의해 에칭한다. 폴리실리콘 층(48)을 에칭하면 원하지 않는 폴리실리콘 층(48)의 부분뿐 아니라 무정형 다결정 규소층(42) 및 TEOS 층(40)의 비 소망 부분도 역시 에칭된다. 필드 플레이트(50)를 형성하는 잔류 폴리실리콘은 도 7에 표시된다. 폴리실리콘 층(48)의 잔류 부분은 실질적으로 모든 저항기 본체(38) 위에 걸쳐 연장된다. 도핑된 필드 플레이트(50)의 폴리실리콘은 창(44) 및 강화된 접촉 영역(46')에 있는 도핑된 폴리실리콘을 통해 저항기 본체(38)에 전기 통로를 제공한다. 열처리 단계 동안 무정형 다결정 규소층(42)은 폴리실리콘 층(48)으로 변해 그 층과 병합되어 폴리실리콘 층(48')을 형성한다. 폴리실리콘(48')은 저항기 본체(38)와는 산화물 층(40)에 의해 격리되어 실질적으로 전 저항기 본체(38) 위에걸쳐 연장된다. 레이아웃, 설계 및 제조 규칙으로 인해 다른 창이 형성되는 영역(도 7의 우측 부분)으로부터는 폴리실리콘 층(48')을 에칭한다.
본 발명에 의해 요구되지는 않지만 기존 처리에는 존재하는 다른 단계에서는 이미터 접촉의 폴리실리콘 구조물(도시 안됨) 및 폴리실리콘 층(48) 또는 (48')로 형성된 필드 플레이트(50)의 주변부의 주위에 스페이서(52)가 형성된다. TEOS 산화물과 같은 절연 재료 층이 전 기판(20) 위에 퇴적된다. 건조 에칭 처리로 도 8에 표시된 것처럼 폴리실리콘의 주변부 주위에 스페이서(52)를 남긴채 원하지 않는 절연 재료를 제거한다. 스페이서(52)는 전형적으로 표면(30)에서의 폭 1500 옹스트롬을 갖는다. 기존 처리에서는, 금속 산화물 반도체 장치 또는 같은 기판에 제조되는 자체 정렬되는 장치를 수용하기 위해 폴리실리콘 구조물의 주변부 주위에 스페이서(52)를 라우팅한다. 스페이서(52)는 제 2 저항기 접촉(58)이 자동 정렬되게 하고 저항기 본체(38) 위에 큰 영역이 이용될 수 있게 한다. 본 발명을 위해서는 필요하지 않지만 이 단계는 처리 단계를 변경하거나 또는 추가하지 않고 필드 플레이트된 저항기(22)를 기존 처리에서 제조하는 데에 도움을 준다.
도 9에 예시된 표면 주입 단계에서는, 컬렉터 접촉(36)의 강화된 접촉 영역(36')에, 한정되는 것은 아닌 비소 또는 인과 같은 n 형 도핑제가 주입된다. 주입제는 강화된 접촉 영역(36')과 컬렉터 접촉(36)의 저항을 저하시킨다. 주입제가 n 튜브 컬렉터 접촉에 한정되게 하기 위해 마스크(도시 안됨)를 사용하고 그래서 아래로 매립층(28)에 이르는 n+ 심부(deep) 컬렉터 접촉이 얻어진다.
본 발명에 의해 요구되지는 않지만 기존 처리에는 존재하는 또 다른 단계는도 10에 예시된 베이스 강화 주입제 주입 단계이다. 베이스 강화 주입제 단계에서는, 이미터 접촉(도시 안됨)과 필드 플레이트(50)의 폴리실리콘 구조물에, 한정되는 것은 아닌 붕소와 같은 p 형 도핑제가 저항을 감소시키기 위해 다시 주입된다. 54로 예시된 포토레지스트 마스크가 주입을 방지하려는 영역을 마스킹한다. 더욱 중요한 것으로는, 자기 정렬되는 p+ 주입제가 제 2 저항기 접촉(58)이 형성될 저항기 본체(38) 내 영역(56)에 주입되는 것이 달성되는 점이다.
이 분야의 기술에서 알려져 있는 것처럼, 전기적 및 열적 노이즈를 차단하기 위해 활성 영역(24) 주위에 트렌치(60)를 형성한다. 단계들이 예시되어 있지는 않지만 최종 트렌치(60)는 도 11에 표시된다. 트렌치(60)를 형성할 때에는 마스크를 형성하고 플라즈마 에칭 처리 등에 의해 트렌치를 형성한다. p+ 주입제는 트렌치(60)의 저부에서 주입제 영역(62)을 형성한다. 측벽 산화물이 트렌치에 도포되고 트렌치에는 폴리실리콘이 채워진다. 열 처리는 주입된 도핑제가 창(44) 아래 저항기 본체(38) 내에 확산되게 하여 접촉(46')을 형성시킨다.
도 11에 예시되어 있는 것처럼, 평탄화 단계에서 집합적으로 유전층(66)으로 도시된 산화물과 같은 하나 또는 수 개의 절연재 층이 도포 형성된다. 바람직한 실시예에서는 TEOS 층, 플라즈마 강화된 TEOS의 층 및 붕소-인 TEOS의 층이 도포 형성된다. 층(66)은 열 처리에서 재 유동화되어 층 상면이 평활화 된다.
유전층(66)을 마스크하고, 한정되지는 않는 건조 에칭 처리 등에 의해 에칭하여 도 12에 표시된 것과 같은 창(68, 70 및 72)을 개방 형성한다. 창(68)은 폴리실리콘 필드 플레이트(50)로 개방된다. 창(70)은 p+ 영역(56)으로 개방된다.창(72)은 컬렉터 접촉(36)으로 통해 있다.
도 13에 예시되어 있는 것처럼, 한정되지는 않는 규화백금과 같은 제 1 장벽(74)이 창(68, 70 및 72)의 각각에 형성된다. 백금이 기판 위에 퇴적되고 가열되어 접촉되어 있으면 그 규소와 반응한다. 미 반응된 백금은 이 분야의 기술에서 공지되어 있는 것처럼 에칭된다. 창(68) 내 제 1 장벽층(74)은 필드 플레이트(50) 내에 형성된다. 창(70) 내의 제 1 장벽층(74)은 영역(56) 내 도핑된 규소 내에 형성되어 저항기(22)에 대한 제 2 접촉(76)을 형성한다. 창(72) 내 제 1 장벽층(74)은 접촉(36)의 n+ 도핑 규소 내에 형성된다.
도 14에 예시된 것처럼, 한정되는 것은 아닌 텅스텐과 같은 제 2 장벽층(76)은 제 1 장벽층(74) 위에 퇴적된다. 제 2 장벽층(76)은, 공지된 스퍼터링(여기에 한정되지는 않음)과 같은 처리에 의해 텅스텐을 도포할 때에 도포된다. 추가의 또는 2, 3 개의 장벽층이 사용될 수도 있다.
도체 또는 트레이스를 형성하는 제조 단계에서, 한정되는 것은 아닌 알루미늄 또는 동과 같은 금속층(80)이 도 15에 예시된 것처럼 공지되어 있는 것과 같이 최상면 전체 위에 퇴적된다. 도 15에 예시된 실시예에서는 금속층(80)이 제 1 금속층이지만 본 발명은 거기에 한정되는 것이 아니다. 본 발명은 집적 회로를 제조하기 위해 다중 금속 수준 처리에 있어 어떤 금속 수준에서나 사용될 수 있다.
공지 방법으로 층(80) 내의 원하지 않는 금속을 에칭하여 도 16 및 17에 예시된 것과 같이 사방으로 연장되는 트레이스를 가진 필드 플레이트된 저항기(22)를 얻게된다. 금속층(80)은 이미터(도시 안됨) 및 필드 플레이트(50)에의 리드(82),제 2 저항기 접촉(58)에의 리드(84), 접촉(36)에 이르는 리드(86) 및 트레이스(88)을 제공하는데, 저항기 본체(38) 위에 라우팅되는 트레이스(88)의 트레이스들(90)은 소집합이다. 도 15에 표시된 필드 플레이트된 저항기(22)는 저항기(22)가 조립되어 있는 집적 회로(98)의 일부를 표시한다. 그래서 저항기(22)의 본체(38) 위에 강화된 영역을 가진 필드 플레이트된 저항기(22)는, 저항기(22)의 본체(38) 위에 걸쳐, 저항기에 접촉을 형성하는 층과 같은 금속층에 다른 금속 도체들을 라우팅시키는 데에 이용될 수 있다.
도 17은 저항기 본체(38) 위에 도체(90)를 라우팅하는 한 가능한 방법을 보여주는 도 16의 필드 플레이트된 저항기의 평면도를 보여준다. 저항기 본체(38)의 폭(92)은 저항기 본체(38)의 단부에 있어 제 1 저항기 접촉(46)과 제 2 저항기 본체 접촉(58)의 폭(94) 보다 좁게 도시되어 있으나 본 발명은 거기에 한정되지 않는다. 저항기 본체(38) 위의 실질적으로 전 영역이, 단지 레이아웃, 설계 및 제조 규칙에 따라, 트레이스 또는 금속 도체를 라우팅하는 데에 이용될 수 있다.
이 방식으로 제조된 필드 플레이트된 저항기(22)는 도체 또는 트레이스(90)를 라우팅하기 위한 강화된 영역을 저항기 본체(38) 위에 갖는다. 레이아웃, 설계 및 제조 규칙이 도체를 라우팅하기 위해 저항기 본체(38) 위의 영역을 이용하는데 있어 제한 인자일 수 있다.
본 발명은 임의의 공지의 처리로 수행될 수 있고 BICMOS(상보 쌍극) 처리로 용이하게 제조될 수 있다. 처리의 모든 단계가 설명되지는 못했거나 또는 모든 단계의 모든 상세가 포함되지는 못했으나, 이 분야의 숙달자에게는 충분한 설명이 주어졌다. 설명된 단계들은 폴리실리콘 이미터 처리에서 사용되는 단계들이다. 라우팅을 위한 강화된 영역을 가진 폴리실리콘 필드 플레이트 저항기는 어떤 부가 처리 없이도 이 처리로 제조될 수 있다. 라우팅을 위한 강화된 영역을 가진 폴리실리콘 필드 플레이트 저항기는 폴리실리콘 이미터 처리에서의 모든 단계들에서 보다는 더 적은 단계를 이용하여 제조될 수 있다.
본 발명은 규소 기판 위에 제조되는 것으로 설명되었지만 본 발명은 거기에 한정되지 않는다. 어떤 반도체도 사용 가능하다. p 형 도핑된 영역 저항기가 설명되었지만 본 발명은 거기에 한정되지 않는 것으로, 본 발명은 다른 도핑 형의 필드 플레이트된 저항기를 제조하는 데에도 이용될 수 있다.
본 발명에 따르면, 필드 플레이트된 저항기 위에 최대 라우팅(routing) 영역을 제공할 수 있다.
Claims (10)
- 필드 플레이트된(field plated) 저항기를 포함하는 집적 회로를 제조하는 방법에 있어서,기판의 활성 영역내에 저항기를 형성하는 단계로서, 상기 저항기는 저항기 본체(body)의 단부(end)들에 가까운 제 1 및 제 2 접촉 영역들을 갖는 상기 저항기 본체를 갖는, 상기 저항기를 형성하는 단계와;상기 저항기 위에 제 1 층의 절연 재료를 형성하는 단계와;상기 제 1 접촉 영역에 가까운 상기 제 1 층의 절연 재료를 통해 창(window)을 만드는 단계와;필드 플레이트(field plate)를 규정하기 위해 상기 제 1 층의 절연 재료 위에 폴리실리콘 층을 형성하는 단계로서, 상기 폴리실리콘은 상기 저항기의 상기 제 1 접촉 영역과 접촉하고, 상기 필드 플레이트는 상기 제 2 접촉 영역에 접근하기 위해 상기 저항기 본체 위에서 연장되는, 상기 폴리실리콘 층을 형성하는 단계와;상기 폴리실리콘 층 위에 제 2 층의 절연 재료를 형성하는 단계와;상기 폴리실리콘 필드 플레이트 및 상기 제 2 접촉 영역으로의 액세스(access)를 제공하기 위해 상기 제 2 층의 절연 재료를 통해 윈도들을 만드는 단계와;금속층을 도포하는 단계와;상기 폴리실리콘 필드 플레이트 위에 도체들을 제공하기 위해 원하지 않는금속을 에칭하는 단계로서, 상기 도체들은 상기 저항기에 접촉들(contacts)을 형성하면서 동일한 금속층에 형성된, 상기 에칭하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 활성 영역에 저항기를 형성하는 단계는 저항기 본체를 형성하기 위해 영역(region)을 도핑하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 제 1 층의 절연 재료를 형성하는 단계는 산화물 층을 침착(deposit)하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 제 1 층의 절연 재료를 통해 윈도를 만드는 단계는 상기 제 1 층의 절연 재료를 통해 윈도를 에칭하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 제 2 층의 절연 재료를 통해 윈도들을 만드는 단계는 상기 제 2 층의 절연 재료를 통해 윈도들을 에칭하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 2 항에 있어서, 상기 저항기 본체를 형성하기 위해 영역을 도핑하는 단계는 불순물을 주입하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 폴리실리콘 필드 플레이트를 형성하는 단계는,상기 제 1 절연층 위에 폴리실리콘 층을 도포하는 단계와;폴리실리콘 필드 플레이트를 형성하기 위해 상기 폴리실리콘을 에칭하는 단계를 포함하는, 집적 회로 제조 방법.
- 제 7 항에 있어서, 상기 폴리실리콘 필드 플레이트의 둘레 주위에 스페이서(spacer)를 형성하는 단계를 더 포함하는, 집적 회로 제조 방법.
- 제 3 항에 있어서, 폴리 실리콘 필드 플레이트를 형성하기 위해 상기 폴리실리콘을 에칭하기 전에 상기 폴리실리콘 층에 불순물을 주입하는 단계를 더 포함하는, 집적 회로 제조 방법.
- 제 1 항에 있어서, 금속층을 도포하는 단계는 상기 집적 회로의 제조에서 제 1 레벨의 금속을 도포하는 단계를 포함하는, 집적 회로 제조 방법.
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