JPH08236536A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高性能の半導体装置を得ることを可能にす
る。 【構成】 半導体基板１，２の同一層内で第１および第
２の絶縁部４によって囲まれるように形成された第１導
電型の第１の半導体領域３と、第１の半導体領域上の一
部の領域に形成された第１導電型の第２の半導体領域１
９と、第２の半導体領域と同一層内で第１の絶縁部を覆
うように形成された第１導電型と異なる第２導電型の第
３の半導体領域５ａと、第２の半導体領域と同一層内で
第２の絶縁部を覆うように形成された第２導電型の第４
の半導体領域５と、第２の半導体領域上に形成された第
１導電型の第１の引き出し層１８と、第３の半導体領域
上に形成され、第１の引き出し層とは絶縁物７，１５に
よって電気的に絶縁されている第２の導電型の第２の引
き出し層９ａと、第４の半導体領域上に形成され、第１
の引き出し層とは絶縁物７，１５によって電気的に絶縁
されている第２導電型の第３の引き出し層９と、を備え
ていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するもので、特に横型バイポーラトランジス
タの構造およびその製造方法に関するものである。

【０００２】

【従来の技術および発明が解決しようとする課題】近
年、システムＬＳＩの高速化は目覚ましいものがある。
大型計算機に代表されるディジタルシステムばかりでな
く、移動無線等のアナログＬＳＩの高速化の要求も強
い。一般にアナログＬＳＩを構成する半導体素子として
はその良好な線形性、量産性からシリコンバイポーラト
ランジスタが用いられている。

【０００３】ところでアナログＬＳＩを設計する際に
は、性能が良好なｎｐｎトランジスタのみで構成すると
非常に素子数が増大してしまう。これを避けるために通
常、縦型のｎｐｎトランジスタと横型のｐｎｐトランジ
スタを共存させて製作する。これは横型のｐｎｐトラン
ジスタの製造に縦型のｎｐｎトランジスタの製造プロセ
スを転用することができるからである。

【０００４】従来の横型のｐｎｐトランジスタの第１の
例の構造を図１１に示す。このトランジスタはｎ型の埋
め込み層２が形成されたｐ型のシリコン基板１上にｎ型
のエピタキシャル層３を成長させ、このエピタキシャル
層３をパターニングし、エピタキシャル層３が除去され
た領域に例えばＣＶＤ（Chemical Vapour Deposition）
法を用いて例えばＳｉＯ₂ からなる絶縁膜４を埋め込
む。次に酸化膜２５と窒化膜２６を順次、全面に堆積
し、窒化膜２６のみを所定の形状にパターニングする。
続いてフォトレジスト層（図示せず）を形成してこのフ
ォトレジスト層をパターニングし、このパターニングさ
れたフォトレジスト層をマスクにしてｐ型の不純物をイ
オン注入することによりエミッタ領域２７を形成する。
その後、上記フォトレジスト層を除去した後、再度フォ
トレジスト層（図示せず）を形成してこのフォトレジス
ト層をパターニングし、このパターニングされたフォト
レジスト層をマスクにしてｐ型の不純物をイオン注入す
ることによりコレクタ領域２８を形成する。このように
することにより、エピタキシャル層３の一部、例えばエ
ミッタ領域２７とコレクタ領域２８との間がベース領域
３０となる。その後、層間絶縁膜２９を形成し、この層
間絶縁膜２９に接続孔を開孔、この接続孔に金属を埋め
込むことによってエミッタ電極２１、ベース電極２２、
コレクタ電極２３を形成し、トランジスタを完成する。

【０００５】図１１に示す従来の横型のｐｎｐトランジ
スタにおいては、ベースの引き出しは、埋め込み層２を
介して行っているのでベース領域３０からベース電極２
２までの距離が長くなり、ベース抵抗が増大する。ま
た、上記の構成においてはベース領域３０の幅を薄くす
ることができない。したがって、ベース抵抗が増大する
ことおよびベース幅を薄くすることができないことによ
り、高速回路への用途が制限されるという問題があっ
た。更に、エミッタ領域２７なかでもエミッタ領域２７
の下面から注入された小数キャリアは、コレクタに達す
るまでの距離が長いために途中でキャリアが再結合して
しまい、コレクタ領域２８にはほとんど達せず、電流利
得が下がるという問題があった。

【０００６】次に従来の横型ｐｎｐトランジスタの第２
の例の構造を図１２に示す。このｐｎｐトランジスタ
は、ｐ型シリコン基板３１上にｎ型の埋め込み層３２が
形成され、この埋め込み層３２上にはｎ型のエピタキシ
ャル層３３が形成されている。そしてこのエピタキシャ
ル層はパターニングされて絶縁膜３５を介して真性ベー
ス領域３３ａと、ベース引き出し領域３３ｂに分けられ
ている。真性ベース領域３３ａのほぼ中央にｐ型のエミ
ッタ領域４４が形成され、このエミッタ領域４４を囲む
ようにｐ型のコレクタ領域４０が形成されている。

【０００７】一般にバイポーラトランジスタの電流増幅
率ｈ_feは、コレクタ電流Ｉ_c をベース電流Ｉ_b で割った
商として定義される。ここで図１２に示すトランジスタ
のエミッタ拡散層４４の幅をＷ、奥行きをＬ、深さをＸ
_j とすると、コレクタ電流Ｉ_c は２・Ｘ_j ・（Ｗ＋Ｌ）
に比例し、ベース電流Ｉ_b はＷ・Ｌに比例する。したが
って電流増福率ｈ_feは、 ２・Ｘ_j ・（Ｗ＋Ｌ）／（Ｗ・Ｌ） すなわち、２・Ｘ_j ・（１／Ｌ＋１／Ｗ）に比例するこ
とになる。よって電流増幅率を大きくするためには微細
なエミッタ拡散領域４４を形成することが有利である。

【０００８】しかし、図１２に示す従来の横型ｐｎｐト
ランジスタにおいては、エミッタ拡散領域４３の中に金
属配線とのコンタクトを形成する必要があるため、エミ
ッタ拡散領域４４を小さく形成できず、電流増幅率を大
きくできないという問題があった。

【０００９】また、図１２に示すトランジスタにおいて
は、コレクタはｐ⁺ 拡散層４０のみであるため、コレク
タ４０とベース３３ａ間の濃度が高くなってアーリ電圧
が低いという問題があった。

【００１０】次に従来の横型ｐｎｐトランジスタの第３
の例の製造工程を図１３を参照して説明する。まず、図
１３に示すようにｐ型のシリコン基板５１上にｎ⁺ 埋め
込み層５２を形成し、この埋め込み層５２上にｎ型の濃
度が比較的低い例えば１×１０¹⁶cm^-3程度のエピタキシ
ャル層５４を気相成長法を用いて厚さを１．０μｍ程度
形成する。次にトレンチ形成技術を用いて、深いトレン
チと浅いトレンチを形成した後、酸化膜選択埋め込み技
術を用いて上記深いトレンチおよび浅いトレンチを酸化
膜で埋め込み、各々素子分離領域５５および電極間分離
領域５６とする（図１３（ａ）参照）。続いてベース引
き出し層となる領域５４ａにｎ型の不純物を打ち込み高
濃度拡散層ｎ⁺ とする（図１３（ａ）参照）。

【００１１】次に基板全面に絶縁膜例えば熱酸化膜５７
を厚さ２００オングストローム程度形成し、エミッタ・
コレクタ領域５４上に残置する（図１３（ｂ）参照）。
続いて、写真蝕刻法を用いて例えばフォトレジストによ
ってマスク（図示せず）を形成し、熱酸化膜５７を通し
て真性ベース領域（エミッタ・コレクタ領域）５４にｐ
型の不純物、例えばボロンをイオン注入することによっ
て１×１０²⁰cm^-3程度の濃度のエミッタ領域５９および
コレクタ領域６０を形成する（図１３（ｃ）参照）。

【００１２】上記マスクを除去した後、全面に例えばシ
リコン酸化膜からなる絶縁膜６２をＣＶＤ法を用いて厚
さ３０００オングストローム程度形成する。その後、所
定の熱処理を施すことにより、エミッタ領域５９および
コレクタ領域６０に注入された不純物を活性化する。次
いで、写真蝕刻法を用いて絶縁膜６２に、エミッタ領域
５９、ベース引き出し領域５４ａ、およびコレクタ領域
６０との接続孔を開孔し、続いて基板全面に例えばＡｌ
からなる金属層を堆積して上記接続孔を埋め込み、パタ
ーニングすることによってエミッタ電極６３、コレクタ
電極６４、およびベース電極６５を形成する（図１３
（ｄ）参照）。

【００１３】図１３に示す製造工程によって製造される
従来の横型ｐｎｐトランジスタにおいては、ベース領域
５４が広域であるためエミッタからベースに注入された
小数キャリアは、ベース領域５４中で再結合してコレク
タ領域６０にほとんど到達せず（図１４（ａ）参照）、
電流増幅率ｈ_feが縦型ｎｐｎトランジスタに比べて半分
以下になるという問題があった。これは図１４（ｂ）に
示すようにエミッタとベースの電極間距離を接近させる
ような方法では改善されないばかりでなく、仮に改善さ
れ得るとしても電極間の距離を接近させることはリソグ
ラフィ的に限界があった。

【００１４】次に従来の横型ｐｎｐトランジスタおよび
縦型ｎｐｎトランジスタの第４の例の製造方法を図１５
および図１６を参照して説明する。まずｐ型のシリコン
基板１２１上にアンチモン拡散等の手法を用いてｎ⁺ 型
拡散層（ｎ型の高濃度拡散層）１２２を形成し、この拡
散層１２２上にエピタキシャル成長法を用いてｎ^- 型の
シリコン層（ｎ型の低濃度層）１２３を形成する（図１
５（ａ）参照）。続いて基板に素子分離用の深い溝と浅
い溝を形成し、深い溝の底部にイオン注入法によりｐ型
の不純物例えばホウ素を打ち込み、トランジスタ−トラ
ンジスタ間のリーク防止用のｐ⁺ 型拡散層１２４を形成
した後、上記深い溝および浅い溝にシリコン酸化膜１２
６、１２７を埋め込む（図１５（ａ）参照）。

【００１５】全面に多結晶シリコン膜を堆積し、パター
ニングすることによってエミッタ・コレクタ領域および
ベース引き出し領域上にのみ残置する。エミッタ・コレ
クタ領域およびベース引き出し領域に残置された多結晶
シリコン膜は各々多結晶シリコン膜１２８ａ、１２８ｂ
となる。続いて写真蝕刻法を用いて例えばフォトレジス
トのマスク（図示せず）を形成し、このマスクを用いて
ｎｐｎトランジスタのコレクタ領域およびｐｎｐトラン
ジスタのベース引き出し領域（ｎ^- 型エピタキシャル
層）にｎ型の不純物をイオン注入してｎ⁺ 型拡散層１２
９にすると同時に、この拡散層１２９上にある多結晶シ
リコン膜１２８ｂをｎ⁺ 型にドープする。また、上記フ
ォトレジストのマスクを除去した後、写真蝕刻法を用い
て再びフォトレジストのマスク（図示せず）を形成し、
このマスクを用いてｎｐｎトランジスタのベース領域お
よびｐｎｐトランジスタのエミッタ・コレクタ領域上の
多結晶シリコン膜１２８ａにＢＦ₂ をイオン注入してｐ
⁺ 型多結晶シリコン膜１２８ａにする（図１５（ｂ）参
照）。

【００１６】次に上記フォトレジストのマスクを除去し
た後、全面にシリコン酸化膜１３０を堆積し、ｎｐｎ、
およびｐｎｐトランジスタの動作領域となるｎ^- エピタ
キシャル層１２３上のシリコン酸化膜１３０、およびｐ
⁺ 型多結晶シリコン膜１２８ａをエッチングして開孔１
３１，１３２を形成し、アニール処理を行うことにより
ｐ⁺ 型多結晶シリコン膜１２８ａからｎ^- エピタキシャ
ル層１２３にｐ型の不純物を拡散させ、ｎｐｎトランジ
スタのｎ^- エピタキシャル層１２３上にｐ⁺ 型の不純物
拡散層（ｎｐｎトランジスタの外部ベース拡散層）１３
３を形成するとともにｐｎｐトランジスタのｎ^- エピタ
キシャル層１２３上にｐ⁺ 型の不純物拡散層（ｐｎｐト
ランジスタのエミッタ・コレクタ拡散層）１３４を形成
する（図１５（ｃ）参照）。その後、ｐｎｐトランジス
タ側の開口部１３１をフォトレジスト１３５によって保
護し、ｐ型の不純物、例えばＢＦ₂ をイオン注入するこ
とにより、ｎｐｎトランジスタのベース拡散層１３６を
形成する（図１５（ｃ）参照）。

【００１７】次にフォトレジスト１３５を除去した後、
全面にシリコン窒化膜１３７を堆積し、ｐｎｐトランジ
スタ側の開口部１３２を再度フォトレジスト１３８で保
護して異方性エッチング例えばＲＩＥ（Reactive Ion E
tching）を行うことにより、ｎｐｎトランジスタ側では
開口１３１内にシリコン窒化膜からなる側壁１３７ａを
形成するとともに、ｐｎｐトランジスタ側の開口１３２
にこの開口１３２を塞ぐ形でシリコン窒化膜からなるキ
ャップ層１３７ｂを形成する（図１６（ａ）参照）。

【００１８】次にフォトレジスト１３８を除去した後、
全面に多結晶シリコン膜１４０を堆積し、ｎ型の不純物
例えば砒素をイオン注入してアニール処理することによ
り、ｎｐｎトランジスタ側の開口１３１の内部にエミッ
タ拡散層となるｎ⁺ 型の拡散層１４１を形成し、ｎ⁺ 型
の多結晶シリコン１４０を、ｎｐｎトランジスタのエミ
ッタ引き出し電極部のみを残してエッチングする（図１
６（ｂ）参照）。続いてｎｐｎトランジスタのベース、
コレクタ電極およびｐｎｐトランジスタのエミッタ、ベ
ース、コレクタ電極の取り出し用接続孔を開口し、金
属、例えばＡｌ等を埋め込むようにして堆積してパター
ニングすることによってエミッタ電極１４２ａ、ベース
電極１４２ｂ、およびコレタク電極１４２ｃを形成する
（図１６（ｂ）参照）。このようにして形成された横型
ｐｎｐトランジスタの断面構造を図１６（ｃ）に示す。

【００１９】一般に横型ｐｎｐトランジスタにおいて
は、基板面に対して水平方向に流れるキャリアを用いて
バイポーラ動作させているため、図１６（ｃ）に示す横
型ｐｎｐトランジスタにおいては、エミッタ、コレクタ
拡散層となるｐ⁺ 拡散層１３４とベース層となるｎ^- エ
ピタキシャル層２０３の接合のうち、実効的なバイポー
ラ動作に寄与するのは表面に極めて近い部分のみになっ
てしまう。そのため、エミッタ・ベース接合を流れる電
流のうちの極一部しかコレクタに流れ込まないため、電
流利得を大きく取りにくく、遮断周波数が低くなってし
まったり、また、実効的なエミッタ面積が小さいために
大きな電流を流しにくいという問題がある。また、ベー
ス幅は、基板面の下に行くほど大きくなり、かつエミッ
タ、コレクタ拡散層の横方向への拡散によってベース幅
が決まるためにこのベース幅の制御が難しいという問題
もある。

【００２０】そのため、ｎｐｎトランジスタと同様に縦
型のトランジスタを用いれば、前記の問題は解決される
が、今度は、縦型ｎｐｎトランジスタの製造工程にわず
かの工程を加えるだけで同時に製造することが出来ると
いう横型ｐｎｐトランジスタの利点が全く得られなくな
り、工程数が大幅に増大してしまうという問題がある。

【００２１】次に従来の横型ｐｎｐトランジスタの第５
の例の製造方法を図１７および図１８を参照して説明す
る。まずｐ型半導体基板９１上に高濃度のｎ型埋め込み
層９２を形成し、続いて低濃度のｎ型エピタキシャル層
９３を形成する（図１７（ａ）参照）。そして写真蝕刻
法を用いてエピタキシャル層９３をパターニングして溝
を形成し、この溝に例えば酸化シリコン膜からなる絶縁
物を埋め込むことにより素子分離領域９４を形成する
（図１７（ａ）参照）。

【００２２】次いで素子領域に絶縁膜９５を形成する
（図１７ｂ参照）。続いてフォトレジスト層を形成し、
このフォトレジスト層をパターニングすることによって
エミッタ領域とコレクタ領域に開口を有するマスク９８
を形成し、ｐ型の不純物、例えばホウ素Ｂをイオン注入
することによってコレクタ領域９９およびエミッタ領域
１０７を形成する（図１７（ｃ）参照）。

【００２３】次にマスク９８を除去した後、再度フォト
レジスト層を形成しこのフォトレジスト層をパターニン
グすることによって、ベース引き出し領域に開口を有す
るマスク１０２を形成し、ｎ型の不純物、例えばリンＰ
をイオン注入してベース引き出し領域の低濃度ｎ型エピ
タキシャル層を高濃度のｎ型領域１０４とする（図１８
（ａ）参照）。続いてマスク１０２を除去した後、全面
に絶縁膜１０６を堆積し（図１８（ｂ）参照）、この絶
縁膜をパターニングすることによって、エミッタ領域１
０７、コレクタ領域９９、ベース引き出し領域１０４と
の接続孔を形成し、金属膜を上記接続孔を埋め込むよう
に堆積してパターニングすることによってエミッタ電極
１０９ａ、ベース電極１０９ｂ、およびコレクタ電極１
０９ｃを形成する（図１８（ｃ）参照）。

【００２４】この図１７および図１８に示す製造方法に
おいては、エミッタ１０７とコレクタ９９を同一の工程
で製造するため、各々の不純物プロファイルがほぼ同じ
になり、電流増幅率を大きくすることができないという
問題があった。

【００２５】本発明は上記事情を考慮してなされたもの
であって、高性能の半導体装置およびその製造方法を提
供することを目的とする。

【００２６】

【課題を解決するための手段】第１の発明による半導体
装置は、半導体基板の同一層内で第１および第２の絶縁
部によって囲まれるように形成された第１導電型の第１
の半導体領域と、前記第１の半導体領域上の一部の領域
に形成された第１導電型の第２の半導体領域と、前記第
２の半導体領域と同一層内で前記第１の絶縁部を覆うよ
うに形成された第１導電型と異なる第２導電型の第３の
半導体領域と、前記第２の半導体領域と同一層内で前記
第２の絶縁部を覆うように形成された第２導電型の第４
の半導体領域と、前記第２の半導体領域上に形成された
第１導電型の第１の引き出し層と、前記第３の半導体領
域上に形成され、前記第１の引き出し層とは絶縁物によ
って電気的に絶縁されている第２の導電型の第２の引き
出し層と、前記第４の半導体領域上に形成され、前記第
１の引き出し層とは絶縁物によって電気的に絶縁されて
いる第２導電型の第３の引き出し層と、を備えているこ
とを特徴とする。

【００２７】また第１の発明による半導体装置の製造工
程は、半導体基板上に第１導電型の第１の半導体層を形
成し、この第１の半導体層を所定形状にエッチングし、
エッチングによって除去された領域に第１の絶縁物を埋
め込む工程と、前記第１の半導体層および第１の絶縁物
の上に第１導電型とは異なる第２導電型の第２の半導体
層を形成する工程と、前記第２の半導体層上に第２の絶
縁物の層を形成し、この第２の絶縁物の層が前記第１の
半導体層を覆うようにパターニングする工程と、第２導
電型の第３の半導体層および第３の絶縁物の層を順次形
成する工程と、前記第３の絶縁物の層および第３の半導
体層をエッチングして前記第２の絶縁物の層上に開口を
形成する工程と、前記開口内に第４の絶縁物からなる側
壁を形成する工程と、前記開口の底の前記第２の絶縁物
を除去した後、第１導電型の第４の半導体層を形成する
工程と、前記第４の半導体層内の第１導電型の不純物を
熱拡散させることにより前記第２の半導体層内に第１導
電型の半導体領域を形成する工程と、を備えていること
を特徴とする。

【００２８】また第２の発明の半導体装置の第１の態様
は、半導体基板上に形成された第１導電型の第１の半導
体層と、この第１の半導体層の表面に分離されて形成さ
れた、前記第１導電型と異なる第２導電型の第１および
第２の半導体領域と、前記第１の半導体領域を覆うよう
に絶縁膜を介して形成され、一部分が前記第１の半導体
領域と直接に接触している第２導電型の第２の半導体層
と、を備えていることを特徴とする。

【００２９】また第２の発明による半導体装置の製造工
程の第１の態様は、半導体基板の表面に第１導電型の第
１の半導体層を形成する工程と、この第１の半導体層上
に第１の絶縁膜を形成し、前記第１の半導体層との接続
孔を形成する工程と、前記接続孔を埋め込むように所定
形状の、前記第１導電型とは異なる第２導電型の第２の
半導体層を形成する工程と、この第２の半導体層をマス
クにして第２導電型の不純物を前記第１の半導体層に導
入し第１の半導体領域を形成する工程と、前記第２の半
導体層の第２導電型の不純物を前記第１の半導体層に拡
散させて第２の半導体領域を形成する工程と、を備えて
いることを特徴とする。

【００３０】また第２の発明による半導体装置の第２の
態様は、上記第１の態様の半導体装置において、前記第
１の半導体層の表面に、前記第２の半導体領域とは接触
するが前記第１の半導体領域とは分離されているように
形成され、前記第２の半導体領域よりは低濃度の第２導
電型の第３の半導体領域を更に備えていること特徴とす
る。

【００３１】また第２の発明による半導体装置の製造工
程の第２の態様は、半導体基板の表面に第１導電型の第
１の半導体層を形成する工程と、この第１の半導体層上
に第１の絶縁膜を形成し、前記第１の半導体層との接続
孔を形成する工程と、前記接続孔を埋め込むように所定
形状の、前記第１導電型とは異なる第２導電型の第２の
半導体層を形成する工程と、この第２の半導体層をマス
クにして第２導電型の不純物を前記第１の半導体層に導
入し、第１の半導体領域を形成する工程と、前記第２の
半導体層の側壁を絶縁物によって形成する工程と、前記
第２の半導体層および側壁をマスクにして、第２導電型
の不純物を前記第１の半導体領域に導入して第１の半導
体領域より濃度の高い第２の半導体領域を形成する工程
と、前記第２の半導体層の第２導電型の不純物を前記第
１の半導体層に拡散させて第３の半導体領域を形成する
工程と、を備えていることを特徴とする。

【００３２】また第３の発明による半導体装置は、半導
体基板上の第１導電型の第１の半導体層の表面に形成さ
れた、第１導電型とは異なる第２導電型の第１の半導体
領域と、前記第１の不純物層上に形成された第１導電型
の第２の半導体層と、この第２の半導体層の表面に分離
されて形成される第２導電型の第２および第３の半導体
領域と、を備え、前記第１の半導体領域と第２の半導体
領域は前記第２の半導体層内で直接に接続していること
を特徴とする。

【００３３】また第３の発明による半導体装置の製造工
程は、半導体基板上に第１導電型の第１の半導体層を形
成し、この第１の半導体層の表面に第１の導電型と異な
る第２導電型の第１の半導体領域を形成する工程と、前
記第１の半導体層上に第１導電型の第２の半導体層を形
成する工程と、前記第２の半導体層の表面に第２導電型
の第２および第３の半導体領域を分離して形成する工程
と、熱処理を行うことにより、前記第１の半導体領域と
第２の半導体領域を前記第２の半導体層で直接に接続す
る工程と、を備えていることを特徴とする。

【００３４】また第４の発明による半導体装置は、半導
体基板の表面に各々が絶縁膜によって囲まれるように形
成された第１導電型の第１および第２の半導体層と、前
記第１の半導体層の表面近傍に対向して埋め込まれるよ
うに分離して形成された、第１導電型とは異なる第２導
電型の第３および第４の半導体層と、前記第１の半導体
層内に前記第３の半導体層との境界面を覆うように形成
されて前記第３の半導体層と接続する第２導電型の第１
の半導体領域と、前記第１の半導体層内に前記第４の半
導体層との境界面を覆うように形成されて前記第４の半
導体層と接続する第２導電型の第２の半導体領域と、を
備えていることを特徴とする。

【００３５】また第４の発明による半導体装置の製造工
程は、半導体基板上に第１導電型のエピタキシャル層を
形成し、このエピタキシャル層を絶縁膜によって第１お
よび第２の半導体層に分離する工程と、前記第１の半導
体層に、対向する第１および第２の溝を形成し、この第
１および第２の溝を各々埋め込むように分離して形成さ
れた第１導電型とは異なる第２導電型の第３および第４
の半導体層と、前記第３および第４の半導体層の第２導
電型不純物を前記第１の半導体層に拡散させて、分離さ
れた第１および第２の拡散層領域を形成する工程と、を
備えていることを特徴とする。

【００３６】また第５の発明による半導体装置は、半導
体基板上に形成された第１導電型のエピタキシャル層
と、このエピタキシャル層の表面に形成された第１導電
型とは異なる第２導電型のエミッタ領域と、前記エピタ
キシャル層の表面に前記エミッタ領域とは分離されて、
前記エミッタ領域よりも深さが深く形成された第２導電
型のコレクタ領域と、を備えていることを特徴とする。

【００３７】

【作用】上述のように構成された第１の発明の半導体装
置によれば、ベース領域となる第２の半導体領域上にベ
ース引き出し部となる第１の引き出し層が形成されてい
るため、このベース引き出し部上にベース電極を形成す
れば、ベース領域とベース電極との距離が従来の場合に
比べて大幅に短くなるのでベース抵抗を大幅に低下させ
ることが可能となる。更にベース領域の幅を薄くするこ
とができるので高速回路に適用することができる。また
エミッタ領域となる第３の半導体領域の下面の大部分が
第１の絶縁部によって覆われているのでこの下面より小
数キャリアがベース領域となる第１の半導体領域に注入
されることが従来の場合に比べて少なくなり、電流増幅
率を大きくすることができる。

【００３８】また上述のように構成された第１の発明の
半導体装置の製造工程においては、第１の半導体層が真
性ベース領域となり、第２の半導体層内に形成された第
１導電型の半導体領域がベース領域となり、この半導体
領域によって分けられた第２の半導体層の一方がエミッ
タ領域、他方がコレクタ領域となり、第４の半導体層が
ベース引き出し部となるので第１の発明の半導体装置の
場合と同様にベース抵抗を大幅に低下させることができ
るとともに、ベース領域の幅を薄くすることができ、か
つ、電流増幅率を大きくすることができる。

【００３９】また、上述のように構成された第２の発明
の半導体装置の第１の態様によれば、エミッタ領域とな
る第１の半導体領域を小さくすることが可能となるので
電流増幅率を大きくすることができる。

【００４０】また上述のように構成された第２の発明の
半導体装置製造工程の第１の態様によれば、エミッタ領
域となる第２の半導体領域を小さく形成することができ
るので電流増幅率を大きくすることができる。

【００４１】また上述のように構成された第２の発明の
半導体装置の第２の態様によれば、エミッタ領域と第２
の半導体領域を小さくすることが可能となるので電流増
幅率を大きくすることができる。更にコレクタ領域とな
る第１の半導体領域とエミッタ領域（第２の半導体領
域）との間にコレクタ領域に接続してコレクタ領域より
も低濃度の第３の半導体領域が設けられているので、ア
ーリ電圧を高くすることができる。

【００４２】また上述のように構成された第２の発明の
半導体装置の製造工程の第２の態様によれば、上記第２
の発明の半導体装置の第２の態様の場合と同様に、エミ
ッタ領域を小さくできるとともにエミッタ領域とコレク
タ領域との間にコレクタ領域に接続するコレクタ領域よ
りも低濃度の第３の半導体領域が形成されることにより
アーリ電圧を高くすることができる。

【００４３】また上述のように構成された第３の発明に
よれば、コレクタ領域となる第２の半導体領域と、この
コレクタ領域の下にコレクタ領域と同じ導電型の第１の
半導体領域が接続されているため、エミッタ領域となる
第３の半導体領域に比べて深さが深くなり、エミッタか
ら出る小数キャリアはほとんどコレクタに達し、電流増
幅率を大きくすることができる。

【００４４】また上述のように構成された第４の発明に
よれば、エミッタ領域、コレクタ領域となる第１，第２
の半導体領域（または拡散層領域）が、真性ベース領域
となる第１の半導体層内に対向して埋め込まれるように
形成された第３および第４の半導体層を覆うように形成
されるため、エミッタ領域とコレクタ領域の対向する面
積を大きく取ることが可能となり、電流増幅率を大きく
することができる。

【００４５】また、真性ベース領域の幅を薄くすること
が可能となることによりトランジスタの遮断周波数を高
くすることができる。

【００４６】また上述のように構成された第５の発明の
半導体装置によれば、コレクタ領域がエミッタ領域より
も深く形成されているため、エミッタからの小数キャリ
アは大部分がコレクタ領域に到達し、電流増幅率を高く
することができる。

【００４７】

【実施例】第１の発明の半導体装置の一実施例の構成を
図１に示す。この実施例の半導体装置は横型ｐｎｐトラ
ンジスタであり、その製造方法を図２および図３を参照
して説明する。まず、図２（ａ）に示すようにｐ型シリ
コン基板１上に通常の拡散技術を用いて高濃度のｎ型埋
め込み層２を形成し、この埋め込み層２上にｎ型のエピ
タキシャル層３を成長させる。その後、エピタキシャル
層３に溝を形成し、この溝に絶縁膜を埋め込むことによ
って素子分離領域４を形成する（図２（ａ）参照）。

【００４８】次いで図２（ｂ）に示すように、非選択エ
ピタキシャル技術によって素子領域３および絶縁膜４上
にエピタキシャルシリコン層５を成長させる。この際、
所定の圧力、温度、ガス流量で例えばジボランＢ₂ Ｈ₆
を混入させ、エピタキシャル層を成長させながらｐ型に
ドープする。

【００４９】次に図２（ｃ）に示すようにエピタキシャ
ル層５上に絶縁膜を堆積し、パターニングすることによ
って素子領域３上のエピタキシャル層５のエッチングス
トッパ膜７とする。このエッチングストッパ膜７は後述
の側壁１５（図３（ａ）参照）の材料に比べて大きなエ
ッチング選択比がとれてかつ下地のエピタキシャル層５
にダメージを与えないためにウェット系のエッチングで
除去される材料、例えばＳｉＯ₂ 等が望ましい。

【００５０】その後、図２（ｄ）に示すように所定の膜
厚の多結晶シリコン膜９をＣＶＤ（Chemical Vapour De
position）法を用いて堆積し、この多結晶シリコン膜９
にｐ型の不純物例えばボロンをイオン注入する。なお多
結晶シリコン膜９の代わりに予めｐ型の不純物がドープ
された多結晶シリコン膜か、または高融点金属例えばタ
ングステンなどを堆積しても良い。その後、所定の膜厚
の酸化膜１０および窒化膜１２を順次、ＣＶＤ法を用い
て堆積する。

【００５１】次に図２（ｅ）に示すように、写真蝕刻法
を用いて、素子形成領域上の、窒化膜１２、酸化膜１
０、および多結晶シリコン膜９に開口１３を形成する。
その後、図３（ａ）に示すように例えばＳｉＮからなる
絶縁物を所定の厚さに堆積し、異方性エッチング例えば
ＲＩＥを用いてエッチングすることによって開口１３内
に側壁１５を形成する。続いて図３（ｂ）に示すように
ウェットエッチング等を用いて露出しているエッチング
ストッパ膜７を除去し、ベースを形成するための開孔１
７を形成する。その後、図３（ｃ）に示すように全面に
多結晶シリコン膜１８を堆積し、ｎ型の不純物例えば砒
素をイオン注入し、アニール処理することによりエピタ
キシャル層５内に砒素を拡散させ、ベース領域１９を形
成する。このときベース領域１９に挾まれたエピタキシ
ャル層５ａがエミッタ領域５ａとなる。また、ベース領
域１９およびエミッタ領域５ａ以外のエピタキシャル層
５がコレクタ領域となる。なお、多結晶シリコン膜１８
の代わりに、予めｎ型の不純物がドープされた多結晶シ
リコンを用いても良い。次いで多結晶シリコン膜１８を
パターニングすることによってベース引き出し電極１８
を形成する。その後、図３（ｄ）に示すように絶縁膜２
０を堆積し、この絶縁膜２０、窒化膜１２、および絶縁
膜１０に開口を設け、この開口を埋め込むように金属膜
を堆積し、この金属膜をパターニングすることによって
エミッタ電極２１、ベース電極２２、およびコレクタ電
極２３を形成する。

【００５２】このようにして形成された本実施例の半導
体装置は図１（ａ），（ｂ）から分かるようにエミッタ
領域５ａを囲むようにベース領域１９が形成され、この
ベース領域を囲むようにコレクタ領域５が形成されてい
る。なお、エミッタ領域５ａ上の導電膜層（多結晶シリ
コン層）９ａはエミッタ引き出し領域であり、コレクタ
領域５上の導電膜層９はコレクタ引き出し領域となり、
エミッタ引き出し領域９ａとベース引き出し電極１８は
エッチングストッパ７および側壁１５によって電気的に
絶縁され、ベース引き出し電極１８とコレクタ引き出し
領域９は同様にエッチングストッパ７および側壁１５に
よって電気的に絶縁されている。

【００５３】この実施例においては、ベース領域１９と
ベース電極２２との距離が従来の場合に比べて大幅に短
いのでベース抵抗を大幅に低下させることができる。更
にベース領域１９の幅を自己整合的に形成可能となるの
でベース幅を薄くすることができ、高速回路に用いるこ
とができる。また、エミッタ領域５ａの下面の大部分が
絶縁膜４で覆われているので、この下面より少数キャリ
アがベース領域に注入されることが少なくなり、従来の
場合に比べて電流増幅率を大きくすることができる。

【００５４】以上説明したことにより本実施例の半導体
装置は高性能なものとなる。

【００５５】次に第２の発明による半導体装置の第１の
実施例の製造工程を図４を参照して説明する。まず図４
（ａ）に示すように、例えばボロンＢ等のｐ型不純物を
４×１０¹⁴ｃｍ^-3程度含んでいるシリコン基板３１上
に、例えばアンチモン等のｎ型不純物を熱拡散等で添加
することによりｎ⁺ 拡散層３２を形成する。続いて全面
にｎ型の不純物を含むエピタキシャル層３３を形成す
る。次いで異方性エッチングを用いて深い溝と浅い溝を
形成した後、これらの溝に酸化膜等の絶縁物を充填し、
各々素子分離領域３４および３５を形成する。その後、
素子領域上に熱酸化法等を用いて酸化膜３６を形成する
（図４（ａ）参照）。

【００５６】次に、将来エミッタ領域とベースコンタク
トとなる部分の酸化膜３６を選択的に除去した後、減圧
ＣＶＤ法等を用いて多結晶シリコン膜を全面に成長さ
せ、この多結晶シリコン膜を所定形状にパターニングす
ることによって図４（ｂ）に示すようにエミッタ引き出
し用多結晶シリコン膜３７およびベース引き出し用多結
晶シリコン膜３８を形成する。続いて写真蝕刻法等を用
いて、フォトレジスト（図示せず）のマスクを形成し、
例えばリン等のｎ型不純物を多結晶シリコン膜３８を通
してエピタキシャル層３３に注入することによってベー
ス引き出しｎ⁺ 補償拡散層４１を形成し、その後、上記
マスクを除去し、再び写真蝕刻法等を用いてフォトレジ
ストのマスク（図示せず）を形成し、例えばボロン等の
ｐ型不純物を多結晶シリコン膜３７およびその周りのエ
ピタキシャル層３３に注入することによりコレクタ領域
４２を形成し（図４（ｃ）参照）、上記マスクを除去す
る。

【００５７】次に全面に酸化膜等の絶縁膜４３をＣＶＤ
法を用いて成長させた後、熱処理を行ってポリシリコン
膜３７からｐ型の不純物をエピタキシャル層３３に拡散
させることによりエミッタ領域４４を形成する（図４
（ｄ）参照）。続いて絶縁膜４３をパターニングするこ
とによってエミッタコンタクト孔４５、コレクタコンタ
クト孔４６、およびベースコンタクト孔４７を開孔する
（図４（ｄ）参照）。このとき、コレクタコンタクト孔
４６およびベースコンタクト孔４７の底の酸化膜３６も
同時に除去される（図４（ｄ）参照）。その後例えば金
属との配線材料からなる膜を上記コンタクト孔４５，４
６，４７を埋め込むように堆積し、パターニングするこ
とによってエミッタ電極、コレクタ電極、およびベース
電極（図示せず）を形成し、トランジスタを形成する。

【００５８】この第１の実施例の半導体装置において
は、エミッタ領域４４は、エミッタ引き出し用多結晶シ
リコン膜３７とエピタキシャル層３３との微細な接触面
を通して拡散によって形成されるため、従来の場合に比
べて微細に形成することが可能となり、電流増幅率を大
きくすることができる。

【００５９】次に第２の発明による半導体装置の第２の
実施例の製造工程を図５を参照して説明する。この実施
例の半導体装置は、図４（ｂ）に示す工程まで第１の実
施例の場合と同一の工程を用いて行う。その後、図５
（ａ）に示すように写真蝕刻法等を用いてフォトレジス
トのマスク（図示せず）を形成し、例えばリンＰ等のｎ
型不純物を多結晶シリコン膜３８を通してエピタキシャ
ル層３３に注入することによってベース引き出しｎ⁺ 補
償拡散層４１を形成し、上記マスクを除去した後、再び
写真蝕刻法等を用いてフォトレジストのマスク（図示せ
ず）を形成し、例えばボロンＢ等のｐ型不純物を多結晶
シリコン膜３７およびその周りのエピタキシャル層３３
に注入することによりｐ^- コレクタ層４０を形成する。
続いて多結晶シリコン膜３７の側部に例えば窒化膜から
なる側壁３９を形成する（図５（ｂ）参照）。

【００６０】次いで写真蝕刻法等を用いてフォトレジス
トのマスク（図示せず）を形成し、例えばリン等のｐ型
不純物を、多結晶シリコン膜３７およびその周りのエピ
タキシャル層３３にイオン注入することによってｐ⁺ コ
レクタ４２を形成する（図５（ｃ）参照）。次に上記マ
スクを除去した後、全面に酸化膜等の絶縁膜４３をＣＶ
Ｄ法を用いて成長させた後、熱処理を行ってポリシリコ
ン膜３７からｐ型の不純物をエピタキシャル層３３に拡
散させることによりエミッタ領域４４を形成する（図５
（ｄ）参照）。続いて絶縁膜４３をパターニングするこ
とによってエミッタコンタクト孔４５、コレクタコンタ
クト孔４６、およびベースコンタクト孔４７を開孔する
（図５（ｄ）参照）。その後、例えば金属膜を上記コン
タクト孔４５，４６、４７を埋め込むように堆積し、パ
ターニングすることによってエミッタ電極、コレクタ電
極、およびベース電極（図示せず）を形成し、トランジ
スタを形成する。

【００６１】この第２の実施例の半導体装置において
は、第１の実施例の場合と同様にエミッタ領域４４を微
細に形成することが可能となるので、電流増幅率を大き
くすることができる。更に、ベース領域３３とコレクタ
領域（ｐ⁺ 層）４２との間にｐ^- コレクタ層４０が形成
されているため、アーリ電圧を高くすることができる。

【００６２】次に第３の発明による半導体装置の一実施
例の製造工程を図６を参照して説明する。まず、ｐ型の
シリコン基板５１上にｎ型の高濃度不純物層５２を形成
した後、後述のコレクタ領域６０の真下となる領域に比
較的高濃度例えば１×１０¹⁸ｃｍ^-3程度のｐ型拡散層５
３をｎ型不純物層５２に形成する（図６（ａ）参照）。

【００６３】次に全面にｎ型の比較的低濃度例えば１×
１０¹⁶ｃｍ^-3程度のエピタキシャル層５４を気相成長法
を用いて厚さ１．０μｍ程度形成し、トレンチ技術を用
いてエピタキシャル層５４、ｎ型の不純物層５２、およ
びシリコン基板５１をエッチングして深い溝を形成する
とともにエピタキシャル層５４をエッチングして浅い溝
を形成する（図６（ｂ）参照）。そしてこれらの深い溝
および浅い溝に酸化膜（ＳｉＯ₂ ）等を埋め込むことに
よって各々素子分離領域５５およびエミッタ・コレクタ
領域５４とベースコンタクト領域５４ａを分離する電極
間分離領域５６を形成する（図６（ｂ）参照）。続いて
基板全面に熱酸化膜５７を厚さ２００オングストローム
程度成長させ、パターニングすることによってエミッタ
・コレクタ領域５４上に残存させる（図６（ｂ）参
照）。

【００６４】次に写真蝕刻法を用いてフォトレジストの
マスク（図示せず）を形成し、このマスクを用いてｐ型
の不純物例えばボロンを、熱酸化膜５７を通してエミッ
タ・コレクタ領域５４にイオン注入することによって１
×１０²⁰ｃｍ^-3程度の濃度のエミッタ領域５９およびコ
レクタ領域６０を形成し、上記マスクを除去する（図６
（ｃ）参照）。

【００６５】続いて全面に例えばＳｉＯ₂ からなる絶縁
膜６２をＣＶＤ法を用いて３０００オングストローム程
度堆積した後、熱処理を施すことによってエミッタ領域
５９およびコレクタ領域６０にイオン注入されたｐ型不
純物を活性化する（図６（ｄ）参照）。この熱処理によ
って拡散層５３とコレクタ領域６０が接続する。次に絶
縁膜６２に、エミッタ領域５９、コレクタ領域６０、お
よびベース引き出し領域５４ａとの接続孔を形成した
後、例えばＡｌからなる金属膜を上記接続孔を埋め込む
ように堆積し、パターニングすることによってエミッタ
電極６３、コレクタ電極６４、およびベース電極６５を
形成し、これによりバイポーラトランジスタを形成する
（図６（ｄ）参照）。

【００６６】本実施例の半導体装置においては、コレク
タ領域６０の真下に、このコレクタ領域６０と電気的に
接続するようにコレクタ領域６０と同じ導電型の拡散層
領域５３が形成されているため、従来の場合にエミッタ
領域５９から下方のベース領域５４に逃げていた小数キ
ャリアは拡散層５３によって捕えることが可能となり、
電流増幅率が大幅に向上する。

【００６７】次に第４の発明による半導体装置の一実施
例の製造工程を図７および図８を参照して説明する。こ
の製造工程においては横型ｐｎｐトランジスタの動作領
域のみについて説明するが、縦型のｎｐｎトランジスタ
等の図示していない部分は、図１５および図１６で説明
した従来例の場合と同様に形成される。

【００６８】まず図７（ａ）に示すようにｐ型のシリコ
ン基板７１上にアンチモン拡散等の手法を用いてｎ⁺ 拡
散層７２を形成し、その上にエピタキシャル成長法を用
いてｎ^- エピタキシャル層７３を形成する。そしてこの
基板に素子分離用の深い溝と浅い溝を形成し、深い溝の
底部にイオン注入法によりｐ型不純物例えばホウ素を打
ち込み、チャネルストッパとなるｐ⁺ 拡散層７４を形成
した後、上記深い溝および浅い溝に例えばＳｉＯ₂ を埋
め込むことにより素子分離領域７５および電極間分離領
域７６を形成する（図７（ａ）参照）。

【００６９】次に写真蝕刻法を用いてフォトレジストの
マスク７８を形成し、ｐｎｐトランジスタの動作領域と
なるｎ^- エピタキシャル層７３のうちエミッタ領域、コ
レクタ領域となる部分に対して、マスク７８をガイドに
して異方性エッチング例えばＲＩＥを行い、溝７９を形
成する（図７（ｂ）参照）。このとき、異方性エッチン
グでの絶縁膜７６に対するシリコンの選択比を十分大き
くとることが可能なため、マスクの開口は溝７９と一致
している必要はなく、動作領域周辺の絶縁膜７６の領域
上まで広がっていてもなんら問題がない。このため溝７
９の幅は写真蝕刻法の解像度よりも小さくすることが可
能である（図７（ｂ）参照）。

【００７０】次にフォトレジストのマスク７８を除去し
た後、エミッタ、コレクタ引き出し電極となる多結晶シ
リコン膜８０を全面に堆積する（図７（ｃ）参照）。な
おこの多結晶シリコン膜８０は縦型ｎｐｎトランジスタ
ではベース引き出し電極となる。このとき、図７（ｃ）
においては多結晶シリコン膜８０によって溝７９が完全
に埋め込まれているが、必ずしも埋め込まれる必要はな
い。

【００７１】続いて、写真蝕刻法と異方性エッチングを
用いて多結晶シリコン膜８０をパターニングした後、ベ
ース引き出し領域（縦型のｎｐｎトランジスタではコレ
クタ引き出し領域）にｎ型不純物例えばリンをイオン注
入してｎ^- 型エピタキシャル層をｎ⁺ 型拡散層８２にす
ると同時に、これらの領域上にある多結晶シリコン膜８
０ｂをｎ⁺ 型にドープする（図８（ａ）参照）。そして
エミッタ、コレクタ（縦型のｎｐｎトランジスタではベ
ース）を引き出すための多結晶シリコン膜８０ａの部分
にｐ型の不純物例えばホウ素をイオン注入法により導入
し，ｐ⁺ 型多結晶シリコンにする。次いで全面に絶縁膜
として例えばシリコン酸化膜８３堆積した後、フォトレ
ジストのマスク８４を形成し、異方性エッチングを用い
てシリコン酸化膜８３および多結晶シリコン膜８０ａを
エッチングし、ベース形成領域を囲む形で開口８６を形
成する（図８（ａ）参照）。

【００７２】次にフォトレジストのマスク８４を除去し
た後、アニールを行うことによりｐ⁺ 多結晶シリコン膜
８０ａからの拡散によりｎ^- エピタキシャル層７３にエ
ミッタ、コレクタ拡散層（縦型ｎｐｎトランジスタでは
外部ベース拡散層）となるｐ⁺ 型の不純物拡散層８７を
形成する（図８（ｂ）参照）。続いて縦型ｎｐｎトラン
ジスタの内部ベース拡散層（図示せず）を、選択的にｐ
型不純物例えばＢＦ₂をイオン注入することにより形成
した後に、全面にシリコン窒化膜８８を堆積し、フォト
レジストマスク（図示せず）を形成し、窒化膜８８にＲ
ＩＥ等の異方性エッチングを行うことにより開口８６お
よびその周辺にのみ窒化膜８８を残存させ、これにより
横型ｐｎｐトランジスタの開口８６を塞ぐシリコン窒化
膜キャップ８８を形成する（図８（ｂ）参照）。このと
き縦型ｎｐｎトランジスタのトランジスタ領域上にでき
た開口内に窒化膜側壁（図示せず）が形成される。

【００７３】次に上記フォトレジストマスクを除去した
後、全面に多結晶シリコン膜を堆積し、ヒ素をイオン注
入してアニールすることにより縦型ｎｐｎトランジスタ
のエミッタ拡散層（図示せず）を形成し、この多結晶シ
リコンを縦型のｎｐｎトランジスタのエミッタ電極のみ
に残してエッチング除去する。

【００７４】最後に、シリコン酸化膜８３をパターニン
グして縦型ｎｐｎトランジスタのベース、コレクタ電極
取り出し用のコンタクト開口（図示せず）および横型ｐ
ｎｐトランジスタのエミッタ、ベース、コレクタ電極取
り出し用のコレクタ開口を形成した後、金属膜を上記開
口を埋め込むように堆積し、パターニングすることによ
ってエミッタ電極８９ａ、ベース電極８９ｂ、コレクタ
電極８９ｃを形成する（図８（ｃ）参照）。

【００７５】以上説明したように本実施例の半導体装置
によれば、横型トランジスタのエミッタ、及びコレクタ
引き出し用多結晶シリコンと接続する部分のエピタキシ
ャル層７３に溝７９が形成され、この溝の内部に埋め込
まれたエミッタ、コレクタ多結晶シリコン膜８０ａから
の拡散によってエミッタ、コレクタ拡散層８７が形成さ
れることより、エミッタ拡散層とコレクタ拡散層の対向
する面積を大きく取ることが可能になり、電流利得を大
きくすることができる。また、エミッタ、コレクタ拡散
層形成領域の溝７９の間隔によってベース幅を制御する
ことが可能であるため、ベース幅を薄くすることが容易
になり、トランジスタの遮断周波数を高めることもでき
る。その上、実効的なエミッタ面積をエミッタ、コレク
タ拡散層形成領域の溝７９の深さによって制御すること
が可能なため、トランジスタの動作電流の制御が容易に
なり、回路設計が容易になるという利点もある。

【００７６】次に第５の発明による半導体装置の一実施
例の製造工程を図９および図１０を参照して説明する。
まず、ｐ型の半導体基板９１に高濃度のｎ型領域９２を
形成し、その上に低濃度のｎ型エピタキシャル層９３を
形成する（図９（ａ）参照）。続いて半導体基板に素子
分離用の溝を形成し、この溝に例えばＳｉＯ₂ からなる
絶縁膜を埋め込むことによって素子分離９４を形成する
（図９（ａ）参照）。

【００７７】次に素子領域に絶縁膜９５を堆積し、更に
この絶縁膜に、エミッタ領域を画定するための開口９６
を形成し、続いて全面に多結晶シリコン膜９７を堆積し
て上記開口９６を通してエミッタ領域となるｎ型エピタ
キシャル層９３と接続させる（図９（ｂ）参照）。

【００７８】次にエミッタ領域と真性ベース領域を覆う
ようにフォトレジストのマスク９８を形成し、このマス
ク９８を用いて多結晶シリコン膜９７を異方性エッチン
グによりエッチングする。次いでｐ型不純物例えばホウ
素を高エネルギでイオン注入し、コレクタ領域９９を深
く形成する（図９（ｃ）参照）。

【００７９】続いて上記マスク９８を除去した後、多結
晶シリコン膜９７とコレクタ領域９９に開口を有するフ
ォトレジストのマスク１００を形成し、多結晶シリコン
膜９７とコレクタ領域９９にｐ型不純物例えばホウ素を
低エネルギでイオン注入する（図９（ｄ）参照）。

【００８０】次にフォトレジストのマスク１００を除去
した後、ベース引き出し部に開口を有するフォトレジス
トのマスク１０２を形成し、ｎ型不純物例えばリンをイ
オン注入することにより、ベース引き出し部の低濃度ｎ
型エピタキシャル層９３を高濃度のｎ⁺ 型領域１０４に
する（図１０（ａ）参照）。

【００８１】続いてフォトレジストのマスク１０２を除
去した後、全面に絶縁膜１０６を堆積して熱処理を行
い、多結晶シリコン膜９７中のｐ型不純物をエピタキシ
ャル層９３中に拡散させ、エミッタ領域１０７を浅く形
成する（図１０（ｂ）参照）。

【００８２】次に絶縁膜１０６に、エミッタ領域１０
７、コレクタ領域９９、およびベース引き出し部１０４
とのコンタクトをとるための開口を形成した後、金属膜
を上記開口を埋め込むように堆積し、パターニングする
ことにより、エミッタ電極１０９ａ、ベース電極１０９
ｂ、コレクタ電極１０９ｅを形成し、横型トランジスタ
を完成する。

【００８３】以上説明したように、エミッタ領域１０７
を浅く形成できるとともに、コレクタ領域９９を深く形
成することができるので、従来の場合に比べて、エミッ
タ領域１０７から注入された小数キャリアはコレクタ領
域９９に達する割合が多くなり、電流増幅率を向上させ
ることができる。

【００８４】なお、第１乃至第５の発明の各実施例にお
いては、横型ｐｎｐトランジスタについて説明したが、
横型ｎｐｎトランジスタにも適用できることは言うまで
もない。

【００８５】

【発明の効果】以上述べたように本発明によれば、高性
能の半導体装置を得ることができる。

【図面の簡単な説明】

【図１】第１の発明の半導体装置の一実施例の構造を示
す構成図。

【図２】第１の発明の半導体装置の一実施例の製造工程
を示す工程断面図。

【図３】第１の発明の半導体装置の一実施例の製造工程
を示す工程断面図。

【図４】第２の発明による半導体装置の第１の実施例の
製造工程を示す工程断面図。

【図５】第２の発明による半導体装置の第２の実施例の
製造工程を示す工程断面図。

【図６】第３の発明による半導体装置の一実施例の製造
工程を示す工程断面図。

【図７】第４の発明による半導体装置の一実施例の製造
工程を示す工程断面図。

【図８】第４の発明による半導体装置の一実施例の製造
工程を示す工程断面図。

【図９】第５の発明による半導体装置の一実施例の製造
工程を示す工程断面図。

【図１０】第５の発明による半導体装置の一実施例の製
造工程を示す工程断面図。

【図１１】従来の半導体装置の第１の例の構造を示す構
成図。

【図１２】従来の半導体装置の第２の例の構造を示す斜
視図。

【図１３】従来の半導体装置の第３の例の製造工程断面
図。

【図１４】従来の半導体装置の第３の例の製造工程断面
図。

【図１５】従来の半導体装置の第４の例の製造工程断面
図。

【図１６】従来の半導体装置の第４の例の製造工程断面
図。

【図１７】従来の半導体装置の第５の例の製造工程断面
図。

【図１８】従来の半導体装置の第５の例の製造工程断面
図。

【符号の説明】

１ ｐ型半導体基板 ２ ｎ型埋め込み層 ３ ｎ型エピタキシャル層 ４ 素子分離領域 ５ エピタキシャルシリコン層 ５ａ エミッタ領域 ７ エッチングストッパ膜 ９ 多結晶シリコン膜 ９ａ エミッタ引き出し領域 １０ 酸化膜 １２ 窒化膜 １３ 開口 １５ 側壁 １７ 開孔 １８ 多結晶シリコン膜（ベース引き出し電極） １９ ベース領域 ２０ 絶縁膜 ２１ エミッタ電極 ２２ ベース電極 ２３ コレクタ電極 ２５ 酸化膜 ２６ 窒化膜 ２７ エミッタ領域 ２８ コレクタ領域 ２９ 層間絶縁膜 ３０ ベース領域 ３１ ｐ型シリコン基板 ３２ ｎ⁺ 拡散層 ３３ エピタキシャル層 ３３ａ 真性ベース領域 ３３ｂ ベース引き出し領域 ３４，３５ 素子分離領域 ３６ 酸化膜 ３７ エミッタ引き出し用多結晶シリコン膜 ３８ ベース引き出し用多結晶シリコン膜 ３９ 側壁 ４０ コレクタ領域 ４１ ｎ⁺ 補償拡散層（ベース引き出し領域） ４２ コレクタ領域 ４３ 絶縁膜 ４４ エミッタ領域 ４５ エミッタコンタクト孔 ４６ コレクタコンタクト孔 ４７ ベースコンタクト孔 ５１ ｐ型シリコン基板 ５２ ｎ型高濃度不純物層 ５３ ｐ型拡散層 ５４ ｎ型エピタキシャル層 ５４ａ ベースコンタクト領域 ５５ 素子分離領域 ５６ 電極間分離領域 ５７ 熱酸化膜 ５９ エミッタ領域 ６０ コレクタ領域 ６２ 絶縁膜 ６３ エミッタ電極 ６４ コレクタ電極 ６５ ベース電極 ７１ ｐ型シリコン基板 ７２ ｎ⁺ 拡散層 ７３ ｎ^- エピタキシャル層 ７４ ｐ⁺ 拡散層 ７５ 素子分離領域 ７６ 電極間分離領域 ７８ フォトレジストのマスク ７９ 溝 ８０ 多結晶シリコン膜 ８０ａ ｐ型不純物がドープされた多結晶シリコン膜 ８０ｂ ｎ型不純物がドープされた多結晶シリコン膜 ８３ シリコン酸化膜 ８４ フォトレジストのマスク ８６ 開口 ８７ ｐ⁺ 型拡散層 ８８ 窒化膜（キャップ） ８９ａ エミッタ電極 ８９ｂ ベース電極 ９１ ｐ型半導体基板 ９２ 高濃度ｎ型領域 ９３ ｎ型エピタキシャル層 ９４ 素子分離領域 ９５ 絶縁膜 ９６ 開口 ９７ 多結晶シリコン膜 ９８ フォトレジストのマスク ９９ コレクタ領域 １００ フォトレジストのマスク １０２ フォトレジストのマスク １０４ 高濃度ｎ型領域 １０６ 絶縁膜 １０７ エミッタ領域 １０９ａ エミッタ電極 １０９ｂ ベース電極 １０９ｃ コレクタ電極 １２１ ｐ型シリコン基板 １２２ ｎ⁺ 型拡散層 １２３ ｎ^- 型シリコン層（エピタキシャル層） １２４ リーク防止用ｐ⁺ 型拡散層 １２６，１２７ シリコン酸化膜（素子分離領域） １２８ａ 多結晶シリコン膜（ｐ⁺ ） １２８ｂ 多結晶シリコン膜（ｎ⁺ ） １２９ ｎ⁺ 型拡散層 １３０ シリコン酸化膜 １３１，１３２ 開口 １３３ ｐ⁺ 型不純物拡散層 １３４ ｐ⁺ 型不純物拡散層 １３５ フォトレジスト １３６ ベース拡散層 １３７ａ 側壁（シリコン窒化膜） １３７ｂ キャップ層（シリコン窒化膜） １４０ 多結晶シリコン膜 １４２ａ エミッタ電極 １４２ｂ ベース電極 １４２ｃ コレクタ電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯 沼 俊 彦 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 吉 野 千 博 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (13)

【特許請求の範囲】
1. 【請求項１】半導体基板の同一層内で第１および第２の
   絶縁部によって囲まれるように形成された第１導電型の
   第１の半導体領域と、 前記第１の半導体領域上の一部の領域に形成された第１
   導電型の第２の半導体領域と、 前記第２の半導体領域と同一層内で前記第１の絶縁部を
   覆うように形成された第１導電型と異なる第２導電型の
   第３の半導体領域と、 前記第２の半導体領域と同一層内で前記第２の絶縁部を
   覆うように形成された第２導電型の第４の半導体領域
   と、 前記第２の半導体領域上に形成された第１導電型の第１
   の引き出し層と、 前記第３の半導体領域上に形成され、前記第１の引き出
   し層とは絶縁物によって電気的に絶縁されている第２の
   導電型の第２の引き出し層と、 前記第４の半導体領域上に形成され、前記第１の引き出
   し層とは絶縁物によって電気的に絶縁されている第２導
   電型の第３の引き出し層と、 を備えていることを特徴とする半導体装置。
2. 【請求項２】半導体基板上に第１導電型の第１の半導体
   層を形成し、この第１の半導体層を所定形状にエッチン
   グし、エッチングによって除去された領域に第１の絶縁
   物を埋め込む工程と、 前記第１の半導体層および第１の絶縁物の上に第１導電
   型とは異なる第２導電型の第２の半導体層を形成する工
   程と、 前記第２の半導体層上に第２の絶縁物の層を形成し、こ
   の第２の絶縁物の層が前記第１の半導体層を覆うように
   パターニングする工程と、 第２導電型の第３の半導体層および第３の絶縁物の層を
   順次形成する工程と、 前記第３の絶縁物の層および第３の半導体層をエッチン
   グして前記第２の絶縁物の層上に開口を形成する工程
   と、 前記開口内に第４の絶縁物からなる側壁を形成する工程
   と、 前記開口の底の前記第２の絶縁物を除去した後、第１導
   電型の第４の半導体層を形成する工程と、 前記第４の半導体層内の第１導電型の不純物を熱拡散さ
   せることにより前記第２の半導体層内に第１導電型の半
   導体領域を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
3. 【請求項３】半導体基板上に形成された第１導電型の第
   １の半導体層と、 この第１の半導体層の表面に分離されて形成された、前
   記第１導電型と異なる第２導電型の第１および第２の半
   導体領域と、 前記第１の半導体領域を覆うように絶縁膜を介して形成
   され、一部分が前記第１の半導体領域と直接に接触して
   いる第２導電型の第２の半導体層と、 を備えていることを特徴とする半導体装置。
4. 【請求項４】半導体基板の表面に第１導電型の第１の半
   導体層を形成する工程と、 この第１の半導体層上に第１の絶縁膜を形成し、前記第
   １の半導体層との接続孔を形成する工程と、 前記接続孔を埋め込むように所定形状の、前記第１導電
   型とは異なる第２導電型の第２の半導体層を形成する工
   程と、 この第２の半導体層をマスクにして第２導電型の不純物
   を前記第１の半導体層に導入し第１の半導体領域を形成
   する工程と、 前記第２の半導体層の第２導電型の不純物を前記第１の
   半導体層に拡散させて第２の半導体領域を形成する工程
   と、 を備えていることを特徴とする半導体装置の製造方法。
5. 【請求項５】前記第１の半導体層の表面に、前記第２の
   半導体領域とは接触するが前記第１の半導体領域とは分
   離されているように形成され、前記第２の半導体領域よ
   りは低濃度の第２導電型の第３の半導体領域を更に備え
   ていること特徴とする請求項３記載の半導体装置。
6. 【請求項６】半導体基板の表面に第１導電型の第１の半
   導体層を形成する工程と、 この第１の半導体層上に第１の絶縁膜を形成し、前記第
   １の半導体層との接続孔を形成する工程と、 前記接続孔を埋め込むように所定形状の、前記第１導電
   型とは異なる第２導電型の第２の半導体層を形成する工
   程と、 この第２の半導体層をマスクにして第２導電型の不純物
   を前記第１の半導体層に導入し、第１の半導体領域を形
   成する工程と、 前記第２の半導体層の側壁を絶縁物によって形成する工
   程と、 前記第２の半導体層および側壁をマスクにして、第２導
   電型の不純物を前記第１の半導体領域に導入して第１の
   半導体領域より濃度の高い第２の半導体領域を形成する
   工程と、 前記第２の半導体層の第２導電型の不純物を前記第１の
   半導体層に拡散させて第３の半導体領域を形成する工程
   と、 を備えていることを特徴とする半導体装置の製造方法。
7. 【請求項７】半導体基板上の第１導電型の第１の半導体
   層の表面に形成された、第１導電型とは異なる第２導電
   型の第１の半導体領域と、 前記第１の不純物層上に形成された第１導電型の第２の
   半導体層と、 この第２の半導体層の表面に分離されて形成される第２
   導電型の第２および第３の半導体領域と、 を備え、前記第１の半導体領域と第２の半導体領域は前
   記第２の半導体層内で直接に接続していることを特徴と
   する半導体装置。
8. 【請求項８】半導体基板上に第１導電型の第１の半導体
   層を形成し、この第１の半導体層の表面に第１の導電型
   と異なる第２導電型の第１の半導体領域を形成する工程
   と、 前記第１の半導体層上に第１導電型の第２の半導体層を
   形成する工程と、 前記第２の半導体層の表面に第２導電型の第２および第
   ３の半導体領域を分離して形成する工程と、 熱処理を行うことにより、前記第１の半導体領域と第２
   の半導体領域を前記第２の半導体層で直接に接続する工
   程と、 を備えていることを特徴とする半導体装置の製造方法。
9. 【請求項９】半導体基板の表面に各々が絶縁膜によって
   囲まれるように形成された第１導電型の第１および第２
   の半導体層と、 前記第１の半導体層の表面近傍に対向して埋め込まれる
   ように分離して形成された、第１導電型とは異なる第２
   導電型の第３および第４の半導体層と、 前記第１の半導体層内に前記第３の半導体層との境界面
   を覆うように形成されて前記第３の半導体層と接続する
   第２導電型の第１の半導体領域と、 前記第１の半導体層内に前記第４の半導体層との境界面
   を覆うように形成されて前記第４の半導体層と接続する
   第２導電型の第２の半導体領域と、 を備えていることを特徴とする半導体装置。
10. 【請求項１０】前記第２の半導体層は前記第１の半導体
    層より第１導電型の不純物濃度が高いことを特徴とする
    請求項９記載の半導体装置。
11. 【請求項１１】半導体基板上に第１導電型のエピタキシ
    ャル層を形成し、このエピタキシャル層を絶縁膜によっ
    て第１および第２の半導体層に分離する工程と、 前記第１の半導体層に、対向する第１および第２の溝を
    形成し、この第１および第２の溝を各々埋め込むように
    分離して形成された第１導電型とは異なる第２導電型の
    第３および第４の半導体層と、 前記第３および第４の半導体層の第２導電型不純物を前
    記第１の半導体層に拡散させて、分離された第１および
    第２の拡散層領域を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
12. 【請求項１２】半導体基板上に形成された第１導電型の
    エピタキシャル層と、 このエピタキシャル層の表面に形成された第１導電型と
    は異なる第２導電型のエミッタ領域と、 前記エピタキシャル層の表面に前記エミッタ領域とは分
    離されて、前記エミッタ領域よりも深さが深く形成され
    た第２導電型のコレクタ領域と、 を備えていることを特徴とする半導体装置。
13. 【請求項１３】前記第１の半導体領域は前記第２の半導
    体領域よりも深さが深く形成されることを特徴とする請
    求項４記載の方法。