JP3227983B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願の発明は、閾値電圧が互いに
異なる複数種類のトランジスタを有する半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】現在のところ、通常のトランジスタの閾
値電圧は０．５〜０．６Ｖに設定されているが、電源電
圧の低電圧化が進み、また高速動作が要求されてくる
と、閾値電圧を低くする必要がある。しかし、総てのト
ランジスタの閾値電圧を一様に低くすると、トランジス
タのサブスレッショルド電流や回路の待機電流が増加
し、動作電流も増加して、消費電力の増大等の問題を生
じる。
【０００３】そこで、トランジスタの閾値電圧を低くし
ても回路の待機電流が増加しないＣＭＯＳアナログスイ
ッチや発振回路やＤＲＡＭ及びＳＲＡＭのセンスアンプ
等のトランジスタのみについて閾値電圧を低くして、低
電圧での動作を可能にすることが考えられている。一
方、ＤＲＡＭのメモリセルを構成しているアクセストラ
ンジスタについては、閾値電圧を低くするとサブスレッ
ショルド電流が多くなってデータ保持特性が劣化するの
で、閾値電圧はむしろ高めに設定したほうがよい。
【０００４】このため、従来は、閾値電圧を低くしたい
トランジスタ上にのみ開口を有するレジストや、閾値電
圧を高くしたいトランジスタ上にのみ開口を有するレジ
ストを追加的にパターニングし、これらのレジストをマ
スクにして、これらのトランジスタのチャネル部の表面
における不純物濃度を調整するイオン注入を行ってい
た。
【０００５】
【発明が解決しようとする課題】しかし、上述の従来の
方法では、閾値電圧を調整するために追加のレジストを
用いているので、その分だけ工程が増加しており、半導
体装置のコストが増大していた。
【０００６】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、第１導電型トランジスタ４２、４３の第１
導電型拡散層３４、３７を形成するための第１のマスク
層３３をマスクにすると共にこの第１導電型トランジス
タ４２、４３のゲート電極２３を通して、この第１導電
型トランジスタ４２、４３のチャネル部に不純物を導入
する工程と、第２導電型トランジスタ４４、４５の第２
導電型拡散層３６を形成するための第２のマスク層３５
をマスクにすると共にこの第２導電型トランジスタ４
４、４５のゲート電極２３を通して、この第２導電型ト
ランジスタ４４、４５のチャネル部に不純物を導入する
工程とを有しており、前記第１及び第２のマスク層３
３、３５の開口３３ａ、３５ａ同士が前記第１または第
２導電型トランジスタ４２〜４５の前記ゲート電極２３
を含んで一部で重畳していることを特徴としている。
【０００７】請求項２の半導体装置の製造方法は、第
１、第２及び第３の第１導電型トランジスタ４１〜４３
のゲート電極２３と第１及び第２の第２導電型トランジ
スタ４４、４５を覆う第１のマスク層２４とをマスクに
して、前記第１、第２及び第３の第１導電型トランジス
タ４１〜４３に相対的に低濃度の第１導電型拡散層２５
を形成する工程と、前記第１の第２導電型トランジスタ
４４のゲート電極２３と前記第１、第２及び第３の第１
導電型トランジスタ４１〜４３並びに前記第２の第２導
電型トランジスタ４５を覆う第２のマスク層２６とをマ
スクにして、前記第１の第２導電型トランジスタ４４に
相対的に低濃度の第２導電型拡散層２７を形成する工程
と、前記第２のマスク層２６をマスクにすると共に前記
第１の第２導電型トランジスタ４４のゲート電極２３を
通して、この第１の第２導電型トランジスタ４４のチャ
ネル部に不純物を導入する工程と、前記第１及び第２の
マスク層２４、２６を用いた前記工程の後に、前記第
１、第２及び第３の第１導電型トランジスタ４１〜４３
並びに前記第１及び第２の第２導電型トランジスタ４
４、４５のゲート電極２３に側壁３１を形成する工程
と、前記第２及び第３の第１導電型トランジスタ４２、
４３のゲート電極２３及び側壁３１と前記第１の第１導
電型トランジスタ４１並びに前記第１及び第２の第２導
電型トランジスタ４４、４５を覆う第３のマスク層３３
とをマスクにして、前記第２及び第３の第１導電型トラ
ンジスタ４２、４３に相対的に高濃度の第１導電型拡散
層３４を形成する工程と、前記第３のマスク層３３をマ
スクにすると共に前記第２及び第３の第１導電型トラン
ジスタ４２、４３のゲート電極２３を通して、これら第
２及び第３の第１導電型トランジスタ４２、４３のチャ
ネル部に不純物を導入する工程と、前記第３の第１導電
型トランジスタ４３のゲート電極２３及び側壁３１と前
記第１及び第２の第２導電型トランジスタ４４、４５の
ゲート電極２３及び側壁３１と前記第１及び第２の第１
導電型トランジスタ４１、４２を覆う第４のマスク層３
５とをマスクにして、前記第３の第１導電型トランジス
タ４３に相対的に中濃度の第１導電型拡散層３７を形成
すると共に、前記第１及び第２の第２導電型トランジス
タ４４、４５に相対的に高濃度の第２導電型拡散層３６
を形成する工程と、前記第４のマスク層３５をマスクに
すると共に前記第３の第１導電型トランジスタ４３のゲ
ート電極２３並びに前記第１及び第２の第２導電型トラ
ンジスタ４４、４５のゲート電極２３を通して、前記第
３の第１導電型トランジスタ４３並びに前記第１及び第
２の第２導電型トランジスタ４４、４５のチャネル部に
不純物を導入する工程とを有することを特徴としてい
る。
【０００８】請求項３の半導体装置の製造方法は、第１
及び第２の第１導電型トランジスタ４３、４２のゲート
電極２３と第２導電型トランジスタ４４を覆う第１のマ
スク層２４とをマスクにして、前記第１及び第２の第１
導電型トランジスタ４３、４２に相対的に低濃度の第１
導電型拡散層２５を形成する工程と、前記第２導電型ト
ランジスタ４４のゲート電極２３と前記第１及び第２の
第１導電型トランジスタ４３、４２を覆う第２のマスク
層２６とをマスクにして、前記第２導電型トランジスタ
４４に相対的に低濃度の第２導電型拡散層２７を形成す
る工程と、前記第１及び第２のマスク層２４、２６を用
いた前記工程の後に、前記第１及び第２の第１導電型ト
ランジスタ４３、４２並びに前記第２導電型トランジス
タ４４のゲート電極２３に側壁３１を形成する工程と、
前記第２の第１導電型トランジスタ４２のゲート電極２
３及び側壁３１と前記第１の第１導電型トランジスタ４
３及び前記第２導電型トランジスタ４４を覆う第３のマ
スク層３３とをマスクにして、前記第２の第１導電型ト
ランジスタ４２に相対的に高濃度の第１導電型拡散層３
４を形成する工程と、前記第３のマスク層３３をマスク
にすると共に前記第２の第１導電型トランジスタ４２の
ゲート電極２３を通して、この第２の第１導電型トラン
ジスタ４２のチャネル部に不純物を導入する工程と、前
記第２導電型トランジスタ４４のゲート電極２３及び側
壁３１と前記第１及び第２の第１導電型トランジスタ４
３、４２を覆う第４のマスク層３５とをマスクにして、
前記第２導電型トランジスタ４４に相対的に高濃度の第
２導電型拡散層３６を形成する工程とを有することを特
徴としている。
【０００９】請求項４の半導体装置の製造方法は、第
１、第２及び第３の第１導電型トランジスタ４１〜４３
のゲート電極２３と第２導電型トランジスタ４４を覆う
第１のマスク層２４とをマスクにして、前記第１、第２
及び第３の第１導電型トランジスタ４１〜４３に相対的
に低濃度の第１導電型拡散層２５を形成する工程と、前
記第２導電型トランジスタ４４のゲート電極２３と前記
第１、第２及び第３の第１導電型トランジスタ４１〜４
３を覆う第２のマスク層２６とをマスクにして、前記第
２導電型トランジスタ４４に相対的に低濃度の第２導電
型拡散層２７を形成する工程と、前記第１及び第２のマ
スク層２４、２６を用いた前記工程の後に、前記第１、
第２及び第３の第１導電型トランジスタ４２〜４３並び
に前記第２導電型トランジスタ４４のゲート電極２３に
側壁３１を形成する工程と、前記第２及び第３の第１導
電型トランジスタ４２、４３のゲート電極２３及び側壁
３１と前記第１の第１導電型トランジスタ４１及び前記
第２導電型トランジスタ４４を覆う第３のマスク層３３
とをマスクにして、前記第２及び第３の第１導電型トラ
ンジスタ４２、４３に相対的に高濃度の第１導電型拡散
層３４を形成する工程と、前記第３のマスク層３３をマ
スクにすると共に前記第２及び第３の第１導電型トラン
ジスタ４２、４３のゲート電極２３を通して、これら第
２及び第３の第１導電型トランジスタ４２、４３のチャ
ネル部に不純物を導入する工程と、前記第３の第１導電
型トランジスタ４３のゲート電極２３及び側壁３１と前
記第２導電型トランジスタ４４のゲート電極２３及び側
壁３１と前記第１及び第２の第１導電型トランジスタ４
１、４２を覆う第４のマスク層３５とをマスクにして、
前記第３の第１導電型トランジスタ４３に相対的に中濃
度の第１導電型拡散層３７を形成すると共に、前記第２
導電型トランジスタ４４に相対的に高濃度の第２導電型
拡散層３６を形成する工程と、前記第４のマスク層３５
をマスクにすると共に前記第３の第１導電型トランジス
タ４３のゲート電極２３及び前記第２導電型トランジス
タ４４のゲート電極２３を通して、前記第３の第１導電
型トランジスタ４３及び前記第２導電型トランジスタ４
４のチャネル部に不純物を導入する工程とを有すること
を特徴としている。
【００１０】請求項５の半導体装置の製造方法は、第
１、第２及び第３の第１導電型トランジスタ４１〜４３
のゲート電極２３と第２導電型トランジスタ４５を覆う
第１のマスク層２４とをマスクにして、前記第１、第２
及び第３の第１導電型トランジスタ４１〜４３に第１の
相対的に低濃度の第１導電型拡散層２５を形成する工程
と、前記第１及び第２の第１導電型トランジスタ４１、
４２を覆う第２のマスク層２６をマスクにすると共に前
記第３の第１導電型トランジスタ４３のゲート電極２３
及び前記第２導電型トランジスタ４５のゲート電極２３
を通して、前記第３の第１導電型トランジスタ４３及び
前記第２導電型トランジスタ４５のチャネル部に不純物
を導入する工程と、前記第３の第１導電型トランジスタ
４５のゲート電極２３及び前記第２導電型トランジスタ
４５のゲート電極２３と前記第２のマスク層２６とをマ
スクにして、前記第３の第１導電型トランジスタ４３及
び前記第２導電型トランジスタ４５中で且つ前記第１の
相対的に低濃度の第１導電型拡散層２５よりもチャネル
部側の領域に第２の相対的に低濃度の第１導電型拡散層
５３を形成する工程と、前記第１及び第２のマスク層２
４、２６を用いた前記工程の後に、前記第１、第２及び
第３の第１導電型トランジスタ４１〜４３並びに前記第
２導電型トランジスタ４５のゲート電極２３に側壁３１
を形成する工程と、前記第２及び第３の第１導電型トラ
ンジスタ４２、４３のゲート電極２３及び側壁３１と前
記第１の第１導電型トランジスタ４１及び前記第２導電
型トランジスタ４５を覆う第３のマスク層３３とをマス
クにして、前記第２及び第３の第１導電型トランジスタ
４２、４３に相対的に高濃度の第１導電型拡散層３４を
形成する工程と、前記第３のマスク層３３をマスクにす
ると共に前記第２及び第３の第１導電型トランジスタ４
２、４３のゲート電極２３を通して、これら第２及び第
３の第１導電型トランジスタ４２、４３のチャネル部に
不純物を導入する工程と、前記第２導電型トランジスタ
４５のゲート電極２３及び側壁３１と前記第１、第２及
び第３の第１導電型トランジスタ４１〜４３を覆う第４
のマスク層３５とをマスクにして、前記第２導電型トラ
ンジスタ４５に第２導電型拡散層３６を形成する工程と
を有することを特徴としている。
【００１１】請求項６の半導体装置は、閾値電圧が互い
に異なる第１〜第５のトランジスタ４１〜４５を有する
半導体装置において、前記第１のトランジスタ４１の拡
散層は、相対的に低濃度の第１導電型拡散層２５のみか
ら成っており、前記第２のトランジスタ４２の拡散層
は、チャネル部に接している相対的に低濃度の第１導電
型拡散層２５と、前記チャネル部とは反対側で前記相対
的に低濃度の第１導電型拡散層２５に接している相対的
に高濃度の第１導電型拡散層３４とから成っており、前
記第３のトランジスタ４３の拡散層は、チャネル部に接
している相対的に低濃度の第１導電型拡散層２５と、前
記チャネル部とは反対側で前記相対的に低濃度の第１導
電型拡散層２５に接している相対的に中濃度の第１導電
型拡散層３７とから成っており、前記第４のトランジス
タ４４の拡散層は、チャネル部に接している相対的に低
濃度の第２導電型拡散層２７と、前記チャネル部とは反
対側で前記相対的に低濃度の第２導電型拡散層２７に接
している相対的に高濃度の第２導電型拡散層３６とから
成っており、前記第５のトランジスタ４５の拡散層は、
相対的に高濃度の第２導電型拡散層３６のみから成って
いることを特徴としている。
【００１２】請求項７の半導体装置は、閾値電圧が互い
に異なる第１〜第３のトランジスタ４３、４２、４４を
有する半導体装置において、前記第１のトランジスタ４
３の拡散層は、相対的に低濃度の第１導電型拡散層２５
のみから成っており、前記第２のトランジスタ４２の拡
散層は、チャネル部に接している相対的に低濃度の第１
導電型拡散層２５と、前記チャネル部とは反対側で前記
相対的に低濃度の第１導電型拡散層２５に接している相
対的に高濃度の第１導電型拡散層３４とから成ってお
り、前記第３のトランジスタ４４の拡散層は、チャネル
部に接している相対的に低濃度の第２導電型拡散層２７
と、前記チャネル部とは反対側で前記相対的に低濃度の
第２導電型拡散層２７に接している相対的に高濃度の第
２導電型拡散層３６とから成っていることを特徴として
いる。
【００１３】請求項８の半導体装置は、閾値電圧が互い
に異なる第１〜第４のトランジスタ４１〜４４を有する
半導体装置において、前記第１のトランジスタ４１の拡
散層は、相対的に低濃度の第１導電型拡散層２５のみか
ら成っており、前記第２のトランジスタ４２の拡散層
は、チャネル部に接している相対的に低濃度の第１導電
型拡散層２５と、前記チャネル部とは反対側で前記相対
的に低濃度の第１導電型拡散層２５に接している相対的
に高濃度の第１導電型拡散層３４とから成っており、前
記第３のトランジスタ４３の拡散層は、チャネル部に接
している相対的に低濃度の第１導電型拡散層２５と、前
記チャネル部とは反対側で前記相対的に低濃度の第１導
電型拡散層２５に接している相対的に中濃度の第１導電
型拡散層３７とから成っており、前記第４のトランジス
タ４４の拡散層は、チャネル部に接している相対的に低
濃度の第２導電型拡散層２７と、前記チャネル部とは反
対側で前記相対的に低濃度の第２導電型拡散層２７に接
している相対的に高濃度の第２導電型拡散層３６とから
成っていることを特徴としている。
【００１４】請求項９の半導体装置は、閾値電圧が互い
に異なる第１〜第４のトランジスタ４１〜４３、４５を
有する半導体装置において、前記第１のトランジスタ４
１の拡散層は、相対的に低濃度の第１導電型拡散層２５
のみから成っており、前記第２のトランジスタ４２の拡
散層は、チャネル部に接している相対的に低濃度の第１
導電型拡散層２５と、前記チャネル部とは反対側で前記
相対的に低濃度の第１導電型拡散層２５に接している相
対的に高濃度の第１導電型拡散層３４とから成ってお
り、前記第３のトランジスタ４３の拡散層は、前記第２
のトランジスタ４２における前記相対的に低濃度の第１
導電型拡散層２５よりもチャネル部側へ広がってこのチ
ャネル部に接している相対的に低濃度の第１導電型拡散
層２５、５３と、前記チャネル部とは反対側で前記相対
的に低濃度の第１導電型拡散層２５、５３に接している
相対的に高濃度の第１導電型拡散層３４とから成ってお
り、前記第４のトランジスタ４５の拡散層は、チャネル
部に接している相対的に低濃度の第１導電型拡散層５３
と、前記チャネル部とは反対側で前記相対的に低濃度の
第１導電型拡散層５３に接している第２導電型拡散層３
６とから成っていることを特徴としている。
【００１５】
【作用】請求項１の半導体装置の製造方法では、拡散層
３４、３７、３６を形成するための第１及び第２のマス
ク層３３、３５の開口３３ａ、３５ａ同士が第１または
第２導電型トランジスタ４２〜４５のゲート電極２３を
含んで一部で重畳しているので、第１及び第２のマスク
層３３、３５をマスクにしたチャネル部への不純物の導
入によって、拡散層３４、３７、３６を形成するための
マスク層３３、３５以外の追加のマスク層を用いること
なく、閾値電圧が互いに異なる少なくとも３種類のトラ
ンジスタ４２〜４５を有する半導体装置を製造すること
ができる。
【００１６】請求項２の半導体装置の製造方法では、拡
散層２５、２７、３４、３７、３６を形成するためのマ
スク層２４、２６、３３、３５以外の追加のマスク層を
用いることなく、閾値電圧が互いに異なる第１〜第３の
第１導電型トランジスタ４１〜４３と第１及び第２の第
２導電型トランジスタ４４、４５とを有する半導体装置
を製造することができる。
【００１７】請求項３の半導体装置の製造方法では、拡
散層２５、２７、３４、３６を形成するためのマスク層
２４、２６、３３、３５以外の追加のマスク層を用いる
ことなく、閾値電圧が互いに異なる第１及び第２の第１
導電型トランジスタ４３、４２と第２導電型トランジス
タ４４とを有する半導体装置を製造することができる。
【００１８】請求項４の半導体装置の製造方法では、拡
散層２５、２７、３４、３７、３６を形成するためのマ
スク層２４、２６、３３、３５以外の追加のマスク層を
用いることなく、閾値電圧が互いに異なる第１〜第３の
第１導電型トランジスタ４１〜４３と第２導電型トラン
ジスタ４４とを有する半導体装置を製造することができ
る。
【００１９】請求項５の半導体装置の製造方法では、拡
散層２５、３４、５３、３６を形成するためのマスク層
２４、２６、３３、３５以外の追加のマスク層を用いる
ことなく、閾値電圧が互いに異なる第１〜第３の第１導
電型トランジスタ４１〜４３と第２導電型トランジスタ
４５とを有する半導体装置を製造することができる。
【００２０】請求項６の半導体装置は、拡散層２５、２
７、３４、３７、３６の構造と閾値電圧とが互いに異な
る第１〜第３の第１導電型トランジスタ４１〜４３と第
１及び第２の第２導電型トランジスタ４４、４５とを有
している。
【００２１】請求項７の半導体装置は、拡散層２５、２
７、３４、３６の構造と閾値電圧とが互いに異なる第１
及び第２の第１導電型トランジスタ４３、４２と第２導
電型トランジスタ４４とを有している。
【００２２】請求項８の半導体装置は、拡散層２５、２
７、３４、３７、３６の構造と閾値電圧とが互いに異な
る第１〜第３の第１導電型トランジスタ４１〜４３と第
２導電型トランジスタ４４とを有している。
【００２３】請求項９の半導体装置は、拡散層２５、３
４、５３、３６の構造と閾値電圧とが互いに異なる第１
〜第３の第１導電型トランジスタ４１〜４３と第２導電
型トランジスタ４５とを有している。
【００２４】
【実施例】以下、本願の発明の第１〜第４実施例を、図
１〜２６を参照しながら説明する。図１〜８が、３種類
の閾値電圧のＮチャネルトランジスタと２種類の閾値電
圧のＰチャネルトランジスタとを有する半導体装置に適
用した第１実施例を示している。この第１実施例では、
図１に示す様に、Ｓｉ基板１１等の半導体基板の表面に
ＬＯＣＯＳ法等でＳｉＯ2 膜１２を選択的に形成して素
子分離領域を区画し、ＳｉＯ2 膜１２に囲まれている素
子活性領域の表面に犠牲酸化膜としてのＳｉＯ2 膜１３
を数十ｎｍの膜厚に成長させる。
【００２５】その後、Ｐチャネルトランジスタ領域１４
を覆ってＮチャネルトランジスタ領域１５上に開口１６
ａを有するレジスト１６をパターニングする。そして、
このレジスト１６をマスクにして、深さが数μｍのＰウ
ェル１７（図３）を形成するためのＢ+ と、素子分離領
域ではＳｉＯ2 膜１２の直下に位置するＮチャネルスト
ッパ（図示せず）を形成するためのＢ+ とを、順次にイ
オン注入する。
【００２６】更に、レジスト１６をマスクにして、Ｎチ
ャネルトランジスタのチャネル部よりも深い位置でソー
ス／ドレイン間のパンチスルーを防止するためのＢ
+ と、Ｎチャネルトランジスタのチャネル部の表面にお
ける不純物濃度を調整して閾値電圧を標準よりも高い
０．７〜０．８ＶにするためのＢ+ とを、順次にイオン
注入する。但し、ソース／ドレイン間のパンチスルーを
防止するためのＢ+ のイオン注入は、必ずしも必要では
ない。
【００２７】次に、図２に示す様に、レジスト１６を除
去した後、今度は、Ｎチャネルトランジスタ領域１５を
覆ってＰチャネルトランジスタ領域１４上に開口２１ａ
を有するレジスト２１をパターニングする。そして、こ
のレジスト２１をマスクにして、深さが数μｍのＮウェ
ル（図示せず）を形成するためのＰ+ と、素子分離領域
ではＳｉＯ2 膜１２の直下に位置するＰチャネルストッ
パ（図示せず）を形成するためのＰ+ とを、順次にイオ
ン注入する。
【００２８】更に、レジスト２１をマスクにして、Ｐチ
ャネルトランジスタのチャネル部よりも深い位置でソー
ス／ドレイン間のパンチスルーを防止するためのＡｓ+
と、閾値電圧を標準よりも低い値にしたいＰチャネルト
ランジスタのチャネル部の表面における不純物濃度を調
整するためのＢ+ とを、順次にイオン注入する。但し、
Ｓｉ基板１１がＮ型であれば、Ｎウェルを形成するため
のＰ+ のイオン注入は、必ずしも必要ではない。
【００２９】次に、図３に示す様に、レジスト２１とＳ
ｉＯ2 膜１３とを除去した後、ゲート酸化膜としてのＳ
ｉＯ2 膜２２を素子活性領域の表面に成長させる。そし
て、タングステンポリサイド膜２３等でゲート電極を形
成し、Ｐチャネルトランジスタ領域１４を覆ってＮチャ
ネルトランジスタ領域１５上に開口２４ａを有するレジ
スト２４をパターニングする。その後、レジスト２４、
タングステンポリサイド膜２３及びＳｉＯ2 膜１２をマ
スクにして、Ｎ- 拡散層２５（図５）を形成するための
Ａｓ+ またはＰ+ を、数十ｋｅＶのエネルギで１０13〜
１０14ｃｍ-2のドーズ量にイオン注入する。
【００３０】次に、図４に示す様に、レジスト２４を除
去した後、Ｐチャネルトランジスタ領域１４のうちでＬ
ＤＤ構造にすべきトランジスタ領域上のみに開口２６ａ
を有するレジスト２６をパターニングする。そして、レ
ジスト２６、タングステンポリサイド膜２３及びＳｉＯ
2 膜１２をマスクにして、Ｐ- 拡散層２７（図５）を形
成するためのＢＦ2 + をイオン注入する。
【００３１】更に、レジスト２６をマスクにすると共に
タングステンポリサイド膜２３を通して、閾値電圧を標
準の値にしたいＰチャネルトランジスタのチャネル部の
表面における不純物濃度を調整するためのＰ+ をイオン
注入する。また、レジスト２６、タングステンポリサイ
ド膜２３及びＳｉＯ2 膜１２をマスクにして、Ｎポケッ
ト層（図示せず）を形成するためのＰ+ をイオン注入す
る。このポケット層は、ソース／ドレインとの接合障壁
を高めて短チャネル効果を抑制するためのものである。
【００３２】なお、タングステンポリサイド膜２３の膜
厚がプロセスの変動によってばらつくと、チャネル部の
表面における不純物濃度も変動して、閾値電圧が所望の
値から変動することが考えられる。この対策としては、
タングステンポリサイド膜２３を通したイオン注入の際
のエネルギを例えば１０ｋｅＶずつ変えながら、例えば
３回に分けてイオン注入すれば、投影飛程が広く分布す
るので有効である。
【００３３】次に、図５に示す様に、レジスト２６を除
去した後、ＳｉＯ2 膜３１を数十〜数百ｎｍの膜厚にＣ
ＶＤ法で堆積させ、ＳｉＯ2 膜３１の全面を異方性エッ
チングして、このＳｉＯ2 膜３１から成る側壁をタング
ステンポリサイド膜２３に形成する。そして、ＳｉＯ2
膜３１に対するオーバエッチングによってＳｉＯ2 膜２
２が除去されて露出したＳｉ基板１１の表面に、再び犠
牲酸化膜としてのＳｉＯ2 膜３２を成長させる。
【００３４】また、ＳｉＯ2 膜３１に対するオーバエッ
チングによってＳｉ基板１１の表面もある程度はエッチ
ングされ、そのままでは、図３の工程でイオン注入した
Ａｓ+ またはＰ+ の濃度にばらつきが生じる。そこで、
このばらつきを補償するために、Ｐ+ を全面にイオン注
入する。
【００３５】次に、図６に示す様に、Ｎチャネルトラン
ジスタ領域１５のうちでＬＤＤ構造にすべきトランジス
タ領域上のみに開口３３ａを有するレジスト３３をパタ
ーニングする。そして、レジスト３３、タングステンポ
リサイド膜２３及びＳｉＯ2膜３１、１２をマスクにし
て、Ｎ+ 拡散層３４（図８）を形成するためのＡｓ
+を、数十ｋｅＶのエネルギで１０15〜１０16ｃｍ-2の
ドーズ量にイオン注入する。
【００３６】更に、レジスト３３をマスクにすると共に
タングステンポリサイド膜２３を通して、Ｎチャネルト
ランジスタのチャネル部の表面における不純物濃度を調
整して閾値電圧を標準の０．５〜０．６Ｖにするための
Ｐ+ を、数十〜百数十ｋｅＶのエネルギで１０12〜１０
13ｃｍ-2のドーズ量にイオン注入する。
【００３７】次に、図７に示す様に、レジスト３３を除
去した後、Ｐチャネルトランジスタ領域１４の全体とＮ
チャネルトランジスタ領域１５のうちで閾値電圧を標準
よりも低い値にしたいトランジスタ領域上のみとに開口
３５ａを有するレジスト３５をパターニングする。そし
て、レジスト３５、タングステンポリサイド膜２３及び
ＳｉＯ2 膜３１、１２をマスクにして、Ｐ+ 拡散層３６
（図８）を形成するためのＢＦ2 + を、数十ｋｅＶのエ
ネルギで１０15〜５×１０15ｃｍ-2のドーズ量にイオン
注入する。
【００３８】更に、レジスト３５をマスクにすると共に
タングステンポリサイド膜２３を通して、トランジスタ
のチャネル部の表面における不純物濃度を調整するため
のＰ+ を、数十〜百数十ｋｅＶのエネルギで１０12〜１
０13ｃｍ-2のドーズ量にイオン注入する。
【００３９】なお、Ｎチャネルトランジスタ領域１５の
うちで閾値電圧を標準よりも低い値にしたいトランジス
タ領域では、図６の工程でイオン注入したＡｓ+ がこの
図７の工程でイオン注入したＢＦ2 + で補償されて、Ｎ
拡散層３７（図８）が形成される。
【００４０】以上の結果、図８に示す様に、閾値電圧が
標準よりも高い０．７〜０．８Ｖである非ＬＤＤ構造の
Ｎチャネルトランジスタ４１と、閾値電圧が標準の０．
５〜０．６ＶであるＬＤＤ構造のＮチャネルトランジス
タ４２と、閾値電圧が標準よりも低い０．２〜０．３Ｖ
であるＬＤＤ構造のＮチャネルトランジスタ４３と、閾
値電圧が標準の−０．６〜−０．７ＶであるＬＤＤ構造
のＰチャネルトランジスタ４４と、閾値電圧が標準より
も低い−０．２〜−０．３Ｖである非ＬＤＤ構造のＰチ
ャネルトランジスタ４５とが形成される。
【００４１】つまり、この第１実施例では、３種類の閾
値電圧のＮチャネルトランジスタ４１〜４３と、２種類
の閾値電圧のＰチャネルトランジスタ４４、４５とが形
成される。その後、図示してはいないが、層間絶縁膜、
コンタクト孔、配線及び表面保護膜等を形成して、この
第１実施例を完成させる。
【００４２】図９、１０が、２種類の閾値電圧のＮチャ
ネルトランジスタと１種類の閾値電圧のＰチャネルトラ
ンジスタとを有する半導体装置に適用した第２実施例を
示している。この第２実施例でも、図９（ａ）に示す様
に、レジスト１６をマスクにして、Ｎチャネルトランジ
スタのチャネル部よりも深い位置でソース／ドレイン間
のパンチスルーを防止するためのＢ+ をイオン注入する
までは、上述の第１実施例と実質的に同様の工程を実行
する。
【００４３】しかし、この第２実施例では、その後、再
びレジスト１６をマスクにして、Ｎチャネルトランジス
タのチャネル部の表面における不純物濃度を調整して閾
値電圧を標準よりも低い０．２〜０．３Ｖにするための
Ｂ+ をイオン注入する。
【００４４】次に、図９（ｂ）に示す様に、レジスト１
６を除去した後、今度は、Ｎチャネルトランジスタ領域
１５を覆ってＰチャネルトランジスタ領域１４上に開口
２１ａを有するレジスト２１をパターニングする。そし
て、このレジスト２１をマスクにして、深さが数μｍの
Ｎウェル（図示せず）を形成するためのＰ+ と、素子分
離領域ではＳｉＯ2 膜１２の直下に位置するＰチャネル
ストッパ（図示せず）を形成するためのＰ+ とを、順次
にイオン注入する。
【００４５】更に、レジスト２１をマスクにして、Ｐチ
ャネルトランジスタのチャネル部よりも深い位置でソー
ス／ドレイン間のパンチスルーを防止するためのＡｓ+
と、Ｐチャネルトランジスタのチャネル部の表面におけ
る不純物濃度を調整して閾値電圧を標準の−０．６〜−
０．７ＶにするためのＢ+ とを、順次にイオン注入す
る。但し、Ｓｉ基板１１がＮ型であれば、Ｎウェルを形
成するためのＰ+ のイオン注入は、必ずしも必要ではな
い。
【００４６】次に、図９（ｃ）に示す様に、レジスト２
１とＳｉＯ2 膜１３とを除去した後、ゲート酸化膜とし
てのＳｉＯ2 膜２２を素子活性領域の表面に成長させ
る。そして、タングステンポリサイド膜２３等でゲート
電極を形成し、Ｐチャネルトランジスタ領域１４を覆っ
てＮチャネルトランジスタ領域１５上に開口２４ａを有
するレジスト２４をパターニングする。その後、レジス
ト２４、タングステンポリサイド膜２３及びＳｉＯ2 膜
１２をマスクにして、Ｎ- 拡散層２５（図１０（ａ））
を形成するためのＡｓ+ を、数十ｋｅＶのエネルギで１
０13〜１０14ｃｍ-2のドーズ量にイオン注入する。
【００４７】次に、図９（ｄ）に示す様に、レジスト２
４を除去した後、Ｎチャネルトランジスタ領域１５を覆
ってＰチャネルトランジスタ領域１４上に開口２６ａを
有するレジスト２６をパターニングする。そして、レジ
スト２６、タングステンポリサイド膜２３及びＳｉＯ2
膜１２をマスクにして、Ｐ- 拡散層２７（図１０
（ａ））を形成するためのＢＦ2 + と、Ｎポケット層
（図示せず）を形成するためのＰ+ とを、順次にイオン
注入する。
【００４８】次に、図１０（ａ）に示す様に、レジスト
２６を除去した後、ＳｉＯ2 膜３１を数十〜数百ｎｍの
膜厚にＣＶＤ法で堆積させ、ＳｉＯ2 膜３１の全面を異
方性エッチングして、このＳｉＯ2 膜３１から成る側壁
をタングステンポリサイド膜２３に形成する。そして、
ＳｉＯ2 膜３１に対するオーバエッチングによってＳｉ
Ｏ2 膜２２が除去されて露出したＳｉ基板１１の表面
に、再び犠牲酸化膜としてのＳｉＯ2 膜３２を成長させ
る。
【００４９】また、ＳｉＯ2 膜３１に対するオーバエッ
チングによってＳｉ基板１１の表面もある程度はエッチ
ングされ、そのままでは、図９（ｃ）の工程でイオン注
入したＡｓ+ の濃度にばらつきが生じる。そこで、この
ばらつきを補償するために、Ｐ+ を全面にイオン注入す
る。
【００５０】次に、図１０（ｂ）に示す様に、Ｎチャネ
ルトランジスタ領域１５のうちでＬＤＤ構造にすべきト
ランジスタ領域上のみに開口３３ａを有するレジスト３
３をパターニングする。そして、レジスト３３、タング
ステンポリサイド膜２３及びＳｉＯ2 膜３１、１２をマ
スクにして、Ｎ+ 拡散層３４（図１０（ｄ））を形成す
るためのＡｓ+ を、数十ｋｅＶのエネルギで１０15〜１
０16ｃｍ-2のドーズ量にイオン注入する。
【００５１】更に、レジスト３３をマスクにすると共に
タングステンポリサイド膜２３を通して、Ｎチャネルト
ランジスタのチャネル部の表面における不純物濃度を調
整して閾値電圧を標準の０．５〜０．６Ｖにするための
Ｂ+ を、数十〜百数十ｋｅＶのエネルギで１０12〜１０
13ｃｍ-2のドーズ量にイオン注入する。
【００５２】次に、図１０（ｃ）に示す様に、レジスト
３３を除去した後、Ｐチャネルトランジスタ領域１４上
のみに開口３５ａを有するレジスト３５をパターニング
する。そして、レジスト３５、タングステンポリサイド
膜２３及びＳｉＯ2 膜３１、１２をマスクにして、Ｐ+
拡散層３６（図１０（ｄ））を形成するためのＢＦ2 +
を、数十ｋｅＶのエネルギで１０15〜５×１０15ｃｍ-2
のドーズ量にイオン注入する。
【００５３】以上の結果、図１０（ｄ）に示す様に、閾
値電圧が標準の０．５〜０．６ＶであるＬＤＤ構造のＮ
チャネルトランジスタ４２と、閾値電圧が標準よりも低
い０．２〜０．３Ｖである非ＬＤＤ構造のＮチャネルト
ランジスタ４３と、閾値電圧が標準の−０．６〜−０．
７ＶであるＬＤＤ構造のＰチャネルトランジスタ４４と
が形成される。
【００５４】つまり、この第２実施例では、２種類の閾
値電圧のＮチャネルトランジスタ４２、４３と、１種類
の閾値電圧のＰチャネルトランジスタ４４とが形成され
る。その後、図示してはいないが、層間絶縁膜、コンタ
クト孔、配線及び表面保護膜等を形成して、この第２実
施例を完成させる。
【００５５】図１１〜１８が、３種類の閾値電圧のＮチ
ャネルトランジスタと１種類の閾値電圧のＰチャネルト
ランジスタとを有する半導体装置に適用した第３実施例
を示している。この第３実施例でも、図１１に示す様
に、レジスト１６をマスクにして、Ｎチャネルトランジ
スタのチャネル部よりも深い位置でソース／ドレイン間
のパンチスルーを防止するためのＢ+ をイオン注入する
までは、上述の第１及び第２実施例と実質的に同様の工
程を実行する。
【００５６】しかし、この第３実施例では、その後、再
びレジスト１６をマスクにして、Ｎチャネルトランジス
タのチャネル部の表面における不純物濃度を調整して閾
値電圧を標準よりも高い０．６〜１．０Ｖにするための
Ｂ+ をイオン注入する。
【００５７】次に、図１２に示す様に、レジスト１６を
除去した後、今度は、Ｎチャネルトランジスタ領域１５
を覆ってＰチャネルトランジスタ領域１４上に開口２１
ａを有するレジスト２１をパターニングする。そして、
このレジスト２１をマスクにして、深さが数μｍのＮウ
ェル（図示せず）を形成するためのＰ+ と、素子分離領
域ではＳｉＯ2 膜１２の直下に位置するＰチャネルスト
ッパ（図示せず）を形成するためのＰ+ とを、順次にイ
オン注入する。
【００５８】更に、レジスト２１をマスクにして、Ｐチ
ャネルトランジスタのチャネル部よりも深い位置でソー
ス／ドレイン間のパンチスルーを防止するためのＡｓ+
と、Ｐチャネルトランジスタのチャネル部の表面におけ
る不純物濃度を調整するためのＢ+ とを、順次にイオン
注入する。但し、Ｓｉ基板１１がＮ型であれば、Ｎウェ
ルを形成するためのＰ+ のイオン注入は、必ずしも必要
ではない。
【００５９】次に、図１３に示す様に、レジスト２１と
ＳｉＯ2 膜１３とを除去した後、ゲート酸化膜としての
ＳｉＯ2 膜２２を素子活性領域の表面に成長させる。そ
して、タングステンポリサイド膜２３等でゲート電極を
形成し、Ｐチャネルトランジスタ領域１４を覆ってＮチ
ャネルトランジスタ領域１５上に開口２４ａを有するレ
ジスト２４をパターニングする。その後、レジスト２
４、タングステンポリサイド膜２３及びＳｉＯ2 膜１２
をマスクにして、Ｎ- 拡散層２５（図１５）を形成する
ためのＡｓ+ を、数十ｋｅＶのエネルギで１０13〜１０
14ｃｍ-2のドーズ量にイオン注入する。
【００６０】次に、図１４に示す様に、レジスト２４を
除去した後、Ｎチャネルトランジスタ領域１５を覆って
Ｐチャネルトランジスタ領域１４上に開口２６ａを有す
るレジスト２６をパターニングする。そして、レジスト
２６、タングステンポリサイド膜２３及びＳｉＯ2 膜１
２をマスクにして、Ｐ- 拡散層２７（図１５）を形成す
るためのＢＦ2 + をイオン注入する。また、レジスト２
６、タングステンポリサイド膜２３及びＳｉＯ2 膜１２
をマスクにして、Ｎポケット層（図示せず）を形成する
ためのＰ+ をイオン注入する。
【００６１】次に、図１５に示す様に、レジスト２６を
除去した後、ＳｉＯ2 膜３１を数十〜数百ｎｍの膜厚に
ＣＶＤ法で堆積させ、ＳｉＯ2 膜３１の全面を異方性エ
ッチングして、このＳｉＯ2 膜３１から成る側壁をタン
グステンポリサイド膜２３に形成する。そして、ＳｉＯ
2 膜３１に対するオーバエッチングによってＳｉＯ2膜
２２が除去されて露出したＳｉ基板１１の表面に、再び
犠牲酸化膜としてのＳｉＯ2 膜３２を成長させる。
【００６２】また、ＳｉＯ2 膜３１に対するオーバエッ
チングによってＳｉ基板１１の表面もある程度はエッチ
ングされ、そのままでは、図１３の工程でイオン注入し
たＡｓ+ の濃度にばらつきが生じる。そこで、このばら
つきを補償するために、Ｐ+を全面にイオン注入する。
【００６３】次に、図１６に示す様に、Ｎチャネルトラ
ンジスタ領域１５のうちでＬＤＤ構造にすべきトランジ
スタ領域上のみに開口３３ａを有するレジスト３３をパ
ターニングする。そして、レジスト３３、タングステン
ポリサイド膜２３及びＳｉＯ2 膜３１、１２をマスクに
して、Ｎ+ 拡散層３４（図１７）を形成するためのＡｓ
+ を、数十ｋｅＶのエネルギで１０15〜１０16ｃｍ-2の
ドーズ量にイオン注入する。
【００６４】更に、レジスト３３をマスクにすると共に
タングステンポリサイド膜２３を通して、Ｎチャネルト
ランジスタのチャネル部の表面における不純物濃度を調
整して閾値電圧を標準の０．５〜０．６Ｖにするための
Ｐ+ を、数十〜百数十ｋｅＶのエネルギで１０12〜１０
13ｃｍ-2のドーズ量にイオン注入する。
【００６５】次に、図１７に示す様に、レジスト３３を
除去した後、Ｐチャネルトランジスタ領域１４の全体と
Ｎチャネルトランジスタ領域１５のうちで閾値電圧を標
準よりも低い値にしたいトランジスタ領域上のみとに開
口３５ａを有するレジスト３５をパターニングする。そ
して、レジスト３５、タングステンポリサイド膜２３及
びＳｉＯ2 膜３１、１２をマスクにして、Ｐ+ 拡散層３
６（図１８）を形成するためのＢＦ2 + を、数十ｋｅＶ
のエネルギで１０15〜５×１０15ｃｍ-2のドーズ量にイ
オン注入する。
【００６６】更に、レジスト３５をマスクにすると共に
タングステンポリサイド膜２３を通して、トランジスタ
のチャネル部の表面における不純物濃度を調整するため
のＰ+ を、数十〜百数十ｋｅＶのエネルギで１０12〜１
０13ｃｍ-2のドーズ量にイオン注入する。Ｐチャネルト
ランジスタでは、このＰ+ のイオン注入と図１２の工程
におけるＢ+ のイオン注入とで、チャネル部の表面にお
ける不純物濃度が決定される。
【００６７】なお、Ｎチャネルトランジスタ領域１５の
うちで閾値電圧を標準よりも低い値にしたいトランジス
タ領域では、図１６の工程でイオン注入したＡｓ+ がこ
の図１７の工程でイオン注入したＢＦ2 + で補償され
て、Ｎ拡散層３７（図１８）が形成される。
【００６８】以上の結果、図１８に示す様に、閾値電圧
が標準よりも高い０．６〜１．０Ｖである非ＬＤＤ構造
のＮチャネルトランジスタ４１と、閾値電圧が標準の
０．５〜０．６ＶであるＬＤＤ構造のＮチャネルトラン
ジスタ４２と、閾値電圧が標準よりも低い０〜０．３Ｖ
であるＬＤＤ構造のＮチャネルトランジスタ４３と、Ｌ
ＤＤ構造のＰチャネルトランジスタ４４とが形成され
る。
【００６９】つまり、この第３実施例では、３種類の閾
値電圧のＮチャネルトランジスタ４１〜４３と、１種類
の閾値電圧のＰチャネルトランジスタ４４とが形成され
る。その後、ＢＰＳＧ膜、ＳｉＯ2 膜またはＰＳＧ膜等
で層間絶縁膜４６を形成し、、この層間絶縁膜４６及び
ＳｉＯ2 膜３２にコンタクト孔４７を開孔する。そし
て、コンタクト孔４７をタングステンプラグ５１で埋め
込み、Ａｌ配線５２及び表面保護膜（図示せず）等を形
成して、この第３実施例を完成させる。
【００７０】図１９〜２６が、３種類の閾値電圧のＮチ
ャネルトランジスタと１種類の閾値電圧のＰチャネルト
ランジスタとを有する半導体装置に適用した第４実施例
を示している。この第４実施例でも、図１９に示す様
に、Ｐチャネルトランジスタ領域１４を覆ってＮチャネ
ルトランジスタ領域１５上に開口１６ａを有するレジス
ト１６をパターニングするまでは、上述の第１〜第３実
施例と実質的に同様の工程を実行する。
【００７１】この第４実施例では、その後、レジスト１
６をマスクにして、深さが数μｍのＰウェル１７（図２
１）を形成するためのＢ+ を、数百ｋｅＶ〜数ＭｅＶの
エネルギで１０12〜１０14ｃｍ-2のドーズ量にイオン注
入すると共に、素子分離領域ではＳｉＯ2 膜１２の直下
に位置するＮチャネルストッパ（図示せず）を形成する
ためのＢ+ を、数十〜百数十ｋｅＶのエネルギで１０12
〜１０14ｃｍ-2のドーズ量にイオン注入する。
【００７２】更に、レジスト１６をマスクにして、Ｎチ
ャネルトランジスタのチャネル部よりも深い位置でソー
ス／ドレイン間のパンチスルーを防止するためのＢ
+ を、数十ｋｅＶのエネルギで１０11〜１０13ｃｍ-2の
ドーズ量にイオン注入すると共に、Ｎチャネルトランジ
スタのチャネル部の表面における不純物濃度を調整して
閾値電圧を標準よりも高い０．７〜０．８Ｖにするため
のＢ+ を、数〜数十ｋｅＶのエネルギで１０11〜１０13
ｃｍ-2のドーズ量にイオン注入する。但し、ソース／ド
レイン間のパンチスルーを防止するためのＢ+ のイオン
注入は、必ずしも必要ではない。
【００７３】次に、図２０に示す様に、レジスト１６を
除去した後、今度は、Ｎチャネルトランジスタ領域１５
を覆ってＰチャネルトランジスタ領域１４上に開口２１
ａを有するレジスト２１をパターニングする。そして、
このレジスト２１をマスクにして、深さが数μｍのＮウ
ェル（図示せず）を形成するためのＰ+ を、数百ｋｅＶ
〜数ＭｅＶのエネルギで１０12〜１０14ｃｍ-2のドーズ
量にイオン注入すると共に、素子分離領域ではＳｉＯ2
膜１２の直下に位置するＰチャネルストッパ（図示せ
ず）を形成するためのＰ+ を、数百ｋｅＶのエネルギで
１０12〜１０14ｃｍ-2のドーズ量にイオン注入する。
【００７４】更に、レジスト２１をマスクにして、Ｐチ
ャネルトランジスタのチャネル部よりも深い位置でソー
ス／ドレイン間のパンチスルーを防止するためのＡｓ+
を、数百ｋｅＶのエネルギで１０12〜１０13ｃｍ-2のド
ーズ量にイオン注入すると共に、Ｐチャネルトランジス
タのチャネル部の表面における不純物濃度を調整するた
めのＢ+ を、数十ｋｅＶのエネルギで１０12〜１０13ｃ
ｍ-2のドーズ量にイオン注入する。但し、Ｓｉ基板１１
がＮ型であれば、Ｎウェルを形成するためのＰ+ のイオ
ン注入は、必ずしも必要ではない。
【００７５】次に、図２１に示す様に、レジスト２１と
ＳｉＯ2 膜１３とを除去した後、ゲート酸化膜としての
ＳｉＯ2 膜２２を素子活性領域の表面に成長させる。そ
して、タングステンポリサイド膜２３等でゲート電極を
形成し、Ｐチャネルトランジスタ領域１４を覆ってＮチ
ャネルトランジスタ領域１５上に開口２４ａを有するレ
ジスト２４をパターニングする。その後、レジスト２
４、タングステンポリサイド膜２３及びＳｉＯ2 膜１２
をマスクにして、Ｎ- 拡散層２５（図２３）を形成する
ためのＡｓ+ を、数十ｋｅＶのエネルギで１０12〜１０
14ｃｍ-2のドーズ量にイオン注入する。
【００７６】次に、図２２に示す様に、レジスト２４を
除去した後、Ｐチャネルトランジスタ領域１４の全体と
Ｎチャネルトランジスタ領域１５のうちで閾値電圧を標
準よりも低い値にしたいトランジスタ領域上のみとに開
口２６ａを有するレジスト２６をパターニングする。
【００７７】そして、レジスト２６をマスクにすると共
にタングステンポリサイド膜２３を通して、トランジス
タのチャネル部の表面における不純物濃度を調整するた
めのＰ+ を、数十〜数百ｋｅＶのエネルギで１０11〜１
０13ｃｍ-2のドーズ量にイオン注入する。Ｐチャネルト
ランジスタでは、このＰ+ のイオン注入と図２０の工程
におけるＢ+ のイオン注入とでチャネル部の表面におけ
る不純物濃度が決定されて、閾値電圧が標準の−０．６
〜−０．７Ｖになる。
【００７８】更に、レジスト２６、タングステンポリサ
イド膜２３及びＳｉＯ2 膜１２をマスクにして、Ｎ- 拡
散層５３（図２３）を形成するためのＰ+ を、数十〜数
百ｋｅＶのエネルギで１０12〜１０13ｃｍ-2のドーズ量
にイオン注入する。ＰチャネルトランジスタにおけるＮ
- 拡散層５３は、ポケット層であり、Ｎチャネルトラン
ジスタにおけるＮ- 拡散層５３は、実効的なチャネル長
を短くして、電流駆動能力を高めるためのものである。
【００７９】次に、図２３に示す様に、レジスト２６を
除去した後、ＳｉＯ2 膜３１を数十〜数百ｎｍの膜厚に
ＣＶＤ法で堆積させ、ＳｉＯ2 膜３１の全面を異方性エ
ッチングして、このＳｉＯ2 膜３１から成る側壁をタン
グステンポリサイド膜２３に形成する。そして、ＳｉＯ
2 膜３１に対するオーバエッチングによってＳｉＯ2膜
２２が除去されて露出したＳｉ基板１１の表面に、再び
犠牲酸化膜としてのＳｉＯ2 膜３２を成長させる。
【００８０】また、ＳｉＯ2 膜３１に対するオーバエッ
チングによってＳｉ基板１１の表面もある程度はエッチ
ングされ、そのままでは、図２１の工程でイオン注入し
たＡｓ+ の濃度にばらつきが生じる。そこで、このばら
つきを補償するために、Ｐ+またはＡｓ+ を数十ｋｅＶ
のエネルギで１０12〜１０14ｃｍ-2のドーズ量に全面に
イオン注入する。
【００８１】次に、図２４に示す様に、Ｎチャネルトラ
ンジスタ領域１５のうちでＬＤＤ構造にすべきトランジ
スタ領域上のみに開口３３ａを有するレジスト３３をパ
ターニングする。そして、レジスト３３、タングステン
ポリサイド膜２３及びＳｉＯ2 膜３１、１２をマスクに
して、Ｎ+ 拡散層３４（図２５）を形成するためのＡｓ
+ を、数十ｋｅＶのエネルギで１０15〜１０16ｃｍ-2の
ドーズ量にイオン注入する。
【００８２】更に、レジスト３３をマスクにすると共に
タングステンポリサイド膜２３を通して、Ｎチャネルト
ランジスタのチャネル部の表面における不純物濃度を調
整するためのＰ+ を、数十〜数百ｋｅＶのエネルギで１
０11〜１０13ｃｍ-2のドーズ量にイオン注入する。
【００８３】この結果、Ｎ- 拡散層５３を有しないＮチ
ャネルトランジスタでは、このＰ+のイオン注入と図１
９の工程におけるＢ+ のイオン注入とでチャネル部の表
面における不純物濃度が決定されて、閾値電圧が標準の
０．５〜０．６Ｖになる。また、Ｎ- 拡散層５３を有す
るＮチャネルトランジスタでは、このＰ+ のイオン注入
と図１９の工程におけるＢ+ のイオン注入と図２２の工
程におけるＰ+ のイオン注入とでチャネル部の表面にお
ける不純物濃度が決定されて、閾値電圧が標準よりも低
い０．２〜０．３Ｖになる。
【００８４】次に、図２５に示す様に、レジスト３３を
除去した後、Ｎチャネルトランジスタ領域１５を覆って
Ｐチャネルトランジスタ領域１４上に開口３５ａを有す
るレジスト３５をパターニングする。そして、レジスト
３５、タングステンポリサイド膜２３及びＳｉＯ2 膜３
１、１２をマスクにして、Ｐ+ 拡散層３６（図２６）を
形成するためのＢＦ2 + を、数十ｋｅＶのエネルギで１
０15〜１０16ｃｍ-2のドーズ量にイオン注入する。
【００８５】以上の結果、図２６に示す様に、閾値電圧
が標準よりも高い０．７〜０．８Ｖである非ＬＤＤ構造
のＮチャネルトランジスタ４１と、閾値電圧が標準の
０．５〜０．６ＶであるＬＤＤ構造のＮチャネルトラン
ジスタ４２と、閾値電圧が標準よりも低い０．２〜０．
３ＶであるＬＤＤ構造のＮチャネルトランジスタ４３
と、非ＬＤＤ構造のＰチャネルトランジスタ４５とが形
成される。
【００８６】つまり、この第４実施例では、３種類の閾
値電圧のＮチャネルトランジスタ４１〜４３と、１種類
の閾値電圧のＰチャネルトランジスタ４５とが形成され
る。その後、ＢＰＳＧ膜、ＳｉＯ2 膜またはＰＳＧ膜等
で層間絶縁膜４６を形成し、、この層間絶縁膜４６及び
ＳｉＯ2 膜３２にコンタクト孔４７を開孔する。そし
て、コンタクト孔４７をタングステンプラグ５１で埋め
込み、Ａｌ配線５２及び表面保護膜（図示せず）等を形
成して、この第４実施例を完成させる。
【００８７】
【発明の効果】請求項１の半導体装置の製造方法では、
拡散層を形成するためのマスク層以外の追加のマスク層
を用いることなく、閾値電圧が互いに異なる少なくとも
３種類のトランジスタを有する半導体装置を製造するこ
とができる。従って、これらのトランジスタを夫々に適
した回路に使用することによって、コストの増大並びに
サブスレッショルド電流、待機電流及び動作電流の増加
による消費電力の増大等を生じることなく、低電圧での
動作余裕が大きく且つメモリにおいてはデータ保持特性
の優れた半導体装置を製造することができる。
【００８８】請求項２〜５の半導体装置の製造方法で
は、拡散層を形成するためのマスク層以外の追加のマス
ク層を用いることなく、拡散層の構造と閾値電圧とが互
いに異なる複数種類のトランジスタを有する半導体装置
を製造することができる。従って、これらのトランジス
タを夫々に適した回路に使用することによって、コスト
の増大並びにサブスレッショルド電流、待機電流及び動
作電流の増加による消費電力の増大等を生じることな
く、低電圧での動作余裕が大きく且つメモリにおいては
データ保持特性の優れた半導体装置を製造することがで
きる。
【００８９】請求項６〜９の半導体装置では、拡散層の
構造と閾値電圧とが互いに異なる複数種類のトランジス
タを有しているので、これらのトランジスタを夫々に適
した回路に使用することによって、サブスレッショルド
電流、待機電流及び動作電流の増加による消費電力の増
大等を生じることなく、低電圧での動作余裕を大きくし
且つメモリにおいてはデータ保持特性を向上させること
ができる。
【図面の簡単な説明】
【図１】本願の発明の第１実施例の最初の製造工程を示
す側断面図である。
【図２】図１に続く製造工程を示す側断面図である。
【図３】図２に続く製造工程を示す側断面図である。
【図４】図３に続く製造工程を示す側断面図である。
【図５】図４に続く製造工程を示す側断面図である。
【図６】図５に続く製造工程を示す側断面図である。
【図７】図６に続く製造工程を示す側断面図である。
【図８】図７に続く製造工程を示す側断面図である。
【図９】本願の発明の第２実施例の前半の製造工程を順
次に示す側断面図である。
【図１０】第２実施例の後半の製造工程を順次に示す側
断面図である。
【図１１】本願の発明の第３実施例の最初の製造工程を
示す側断面図である。
【図１２】図１１に続く製造工程を示す側断面図であ
る。
【図１３】図１２に続く製造工程を示す側断面図であ
る。
【図１４】図１３に続く製造工程を示す側断面図であ
る。
【図１５】図１４に続く製造工程を示す側断面図であ
る。
【図１６】図１５に続く製造工程を示す側断面図であ
る。
【図１７】図１６に続く製造工程を示す側断面図であ
る。
【図１８】図１７に続く製造工程を示す側断面図であ
る。
【図１９】本願の発明の第４実施例の最初の製造工程を
示す側断面図である。
【図２０】図１９に続く製造工程を示す側断面図であ
る。
【図２１】図２０に続く製造工程を示す側断面図であ
る。
【図２２】図２１に続く製造工程を示す側断面図であ
る。
【図２３】図２２に続く製造工程を示す側断面図であ
る。
【図２４】図２３に続く製造工程を示す側断面図であ
る。
【図２５】図２４に続く製造工程を示す側断面図であ
る。
【図２６】図２５に続く製造工程を示す側断面図であ
る。
【符号の説明】
２３ タングステンポリサイド膜 ２４ レジスト ２５ Ｎ- 拡散層 ２６ レジスト ２７ Ｐ- 拡散層 ３１ ＳｉＯ2 膜 ３３ レジスト ３３ａ 開口 ３４ Ｎ+ 拡散層 ３５ レジスト ３５ａ 開口 ３６ Ｐ+ 拡散層 ３７ Ｎ拡散層 ４１ Ｎチャネルトランジスタ ４２ Ｎチャネルトランジスタ ４３ Ｎチャネルトランジスタ ４４ Ｐチャネルトランジスタ ４５ Ｐチャネルトランジスタ ５３ Ｎ- 拡散層
フロントページの続き (56)参考文献 特開 平２−23651（ＪＰ，Ａ) 特開 昭62−78870（ＪＰ，Ａ) 特開 昭62−149163（ＪＰ，Ａ) 特開 昭64−77956（ＪＰ，Ａ) 特開 平２−22862（ＪＰ，Ａ) 特開 平４−263468（ＪＰ，Ａ) 特開 平１−110761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/085 - 27/092

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型トランジスタの第１導電型拡
    散層を形成するための第１のマスク層をマスクにすると
    共にこの第１導電型トランジスタのゲート電極を通し
    て、この第１導電型トランジスタのチャネル部に不純物
    を導入する工程と、 第２導電型トランジスタの第２導電型拡散層を形成する
    ための第２のマスク層をマスクにすると共にこの第２導
    電型トランジスタのゲート電極を通して、この第２導電
    型トランジスタのチャネル部に不純物を導入する工程と
    を有しており、 前記第１及び第２のマスク層の開口同士が前記第１また
    は第２導電型トランジスタの前記ゲート電極を含んで一
    部で重畳していることを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 第１、第２及び第３の第１導電型トラン
    ジスタのゲート電極と第１及び第２の第２導電型トラン
    ジスタを覆う第１のマスク層とをマスクにして、前記第
    １、第２及び第３の第１導電型トランジスタに相対的に
    低濃度の第１導電型拡散層を形成する工程と、 前記第１の第２導電型トランジスタのゲート電極と前記
    第１、第２及び第３の第１導電型トランジスタ並びに前
    記第２の第２導電型トランジスタを覆う第２のマスク層
    とをマスクにして、前記第１の第２導電型トランジスタ
    に相対的に低濃度の第２導電型拡散層を形成する工程
    と、 前記第２のマスク層をマスクにすると共に前記第１の第
    ２導電型トランジスタのゲート電極を通して、この第１
    の第２導電型トランジスタのチャネル部に不純物を導入
    する工程と、 前記第１及び第２のマスク層を用いた前記工程の後に、
    前記第１、第２及び第３の第１導電型トランジスタ並び
    に前記第１及び第２の第２導電型トランジスタのゲート
    電極に側壁を形成する工程と、 前記第２及び第３の第１導電型トランジスタのゲート電
    極及び側壁と前記第１の第１導電型トランジスタ並びに
    前記第１及び第２の第２導電型トランジスタを覆う第３
    のマスク層とをマスクにして、前記第２及び第３の第１
    導電型トランジスタに相対的に高濃度の第１導電型拡散
    層を形成する工程と、 前記第３のマスク層をマスクにすると共に前記第２及び
    第３の第１導電型トランジスタのゲート電極を通して、
    これら第２及び第３の第１導電型トランジスタのチャネ
    ル部に不純物を導入する工程と、 前記第３の第１導電型トランジスタのゲート電極及び側
    壁と前記第１及び第２の第２導電型トランジスタのゲー
    ト電極及び側壁と前記第１及び第２の第１導電型トラン
    ジスタを覆う第４のマスク層とをマスクにして、前記第
    ３の第１導電型トランジスタに相対的に中濃度の第１導
    電型拡散層を形成すると共に、前記第１及び第２の第２
    導電型トランジスタに相対的に高濃度の第２導電型拡散
    層を形成する工程と、 前記第４のマスク層をマスクにすると共に前記第３の第
    １導電型トランジスタのゲート電極並びに前記第１及び
    第２の第２導電型トランジスタのゲート電極を通して、
    前記第３の第１導電型トランジスタ並びに前記第１及び
    第２の第２導電型トランジスタのチャネル部に不純物を
    導入する工程とを有することを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 第１及び第２の第１導電型トランジスタ
    のゲート電極と第２導電型トランジスタを覆う第１のマ
    スク層とをマスクにして、前記第１及び第２の第１導電
    型トランジスタに相対的に低濃度の第１導電型拡散層を
    形成する工程と、 前記第２導電型トランジスタのゲート電極と前記第１及
    び第２の第１導電型トランジスタを覆う第２のマスク層
    とをマスクにして、前記第２導電型トランジスタに相対
    的に低濃度の第２導電型拡散層を形成する工程と、 前記第１及び第２のマスク層を用いた前記工程の後に、
    前記第１及び第２の第１導電型トランジスタ並びに前記
    第２導電型トランジスタのゲート電極に側壁を形成する
    工程と、 前記第２の第１導電型トランジスタのゲート電極及び側
    壁と前記第１の第１導電型トランジスタ及び前記第２導
    電型トランジスタを覆う第３のマスク層とをマスクにし
    て、前記第２の第１導電型トランジスタに相対的に高濃
    度の第１導電型拡散層を形成する工程と、 前記第３のマスク層をマスクにすると共に前記第２の第
    １導電型トランジスタのゲート電極を通して、この第２
    の第１導電型トランジスタのチャネル部に不純物を導入
    する工程と、 前記第２導電型トランジスタのゲート電極及び側壁と前
    記第１及び第２の第１導電型トランジスタを覆う第４の
    マスク層とをマスクにして、前記第２導電型トランジス
    タに相対的に高濃度の第２導電型拡散層を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 第１、第２及び第３の第１導電型トラン
    ジスタのゲート電極と第２導電型トランジスタを覆う第
    １のマスク層とをマスクにして、前記第１、第２及び第
    ３の第１導電型トランジスタに相対的に低濃度の第１導
    電型拡散層を形成する工程と、 前記第２導電型トランジスタのゲート電極と前記第１、
    第２及び第３の第１導電型トランジスタを覆う第２のマ
    スク層とをマスクにして、前記第２導電型トランジスタ
    に相対的に低濃度の第２導電型拡散層を形成する工程
    と、 前記第１及び第２のマスク層を用いた前記工程の後に、
    前記第１、第２及び第３の第１導電型トランジスタ並び
    に前記第２導電型トランジスタのゲート電極に側壁を形
    成する工程と、 前記第２及び第３の第１導電型トランジスタのゲート電
    極及び側壁と前記第１の第１導電型トランジスタ及び前
    記第２導電型トランジスタを覆う第３のマスク層とをマ
    スクにして、前記第２及び第３の第１導電型トランジス
    タに相対的に高濃度の第１導電型拡散層を形成する工程
    と、 前記第３のマスク層をマスクにすると共に前記第２及び
    第３の第１導電型トランジスタのゲート電極を通して、
    これら第２及び第３の第１導電型トランジスタのチャネ
    ル部に不純物を導入する工程と、 前記第３の第１導電型トランジスタのゲート電極及び側
    壁と前記第２導電型トランジスタのゲート電極及び側壁
    と前記第１及び第２の第１導電型トランジスタを覆う第
    ４のマスク層とをマスクにして、前記第３の第１導電型
    トランジスタに相対的に中濃度の第１導電型拡散層を形
    成すると共に、前記第２導電型トランジスタに相対的に
    高濃度の第２導電型拡散層を形成する工程と、 前記第４のマスク層をマスクにすると共に前記第３の第
    １導電型トランジスタのゲート電極及び前記第２導電型
    トランジスタのゲート電極を通して、前記第３の第１導
    電型トランジスタ及び前記第２導電型トランジスタのチ
    ャネル部に不純物を導入する工程とを有することを特徴
    とする半導体装置の製造方法。
  5. 【請求項５】 第１、第２及び第３の第１導電型トラン
    ジスタのゲート電極と第２導電型トランジスタを覆う第
    １のマスク層とをマスクにして、前記第１、第２及び第
    ３の第１導電型トランジスタに第１の相対的に低濃度の
    第１導電型拡散層を形成する工程と、 前記第１及び第２の第１導電型トランジスタを覆う第２
    のマスク層をマスクにすると共に前記第３の第１導電型
    トランジスタのゲート電極及び前記第２導電型トランジ
    スタのゲート電極を通して、前記第３の第１導電型トラ
    ンジスタ及び前記第２導電型トランジスタのチャネル部
    に不純物を導入する工程と、 前記第３の第１導電型トランジスタのゲート電極及び前
    記第２導電型トランジスタのゲート電極と前記第２のマ
    スク層とをマスクにして、前記第３の第１導電型トラン
    ジスタ及び前記第２導電型トランジスタ中で且つ前記第
    １の相対的に低濃度の第１導電型拡散層よりもチャネル
    部側の領域に第２の相対的に低濃度の第１導電型拡散層
    を形成する工程と、 前記第１及び第２のマスク層を用いた前記工程の後に、
    前記第１、第２及び第３の第１導電型トランジスタ並び
    に前記第２導電型トランジスタのゲート電極に側壁を形
    成する工程と、 前記第２及び第３の第１導電型トランジスタのゲート電
    極及び側壁と前記第１の第１導電型トランジスタ及び前
    記第２導電型トランジスタを覆う第３のマスク層とをマ
    スクにして、前記第２及び第３の第１導電型トランジス
    タに相対的に高濃度の第１導電型拡散層を形成する工程
    と、 前記第３のマスク層をマスクにすると共に前記第２及び
    第３の第１導電型トランジスタのゲート電極を通して、
    これら第２及び第３の第１導電型トランジスタのチャネ
    ル部に不純物を導入する工程と、 前記第２導電型トランジスタのゲート電極及び側壁と前
    記第１、第２及び第３の第１導電型トランジスタを覆う
    第４のマスク層とをマスクにして、前記第２導電型トラ
    ンジスタに第２導電型拡散層を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 閾値電圧が互いに異なる第１〜第５のト
    ランジスタを有する半導体装置において、 前記第１のトランジスタの拡散層は、相対的に低濃度の
    第１導電型拡散層のみから成っており、 前記第２のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している相対的に高濃度の第１導電型拡散層と
    から成っており、 前記第３のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している相対的に中濃度の第１導電型拡散層と
    から成っており、 前記第４のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第２導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第２導電型拡
    散層に接している相対的に高濃度の第２導電型拡散層と
    から成っており、 前記第５のトランジスタの拡散層は、相対的に高濃度の
    第２導電型拡散層のみから成っていることを特徴とする
    半導体装置。
  7. 【請求項７】 閾値電圧が互いに異なる第１〜第３のト
    ランジスタを有する半導体装置において、 前記第１のトランジスタの拡散層は、相対的に低濃度の
    第１導電型拡散層のみから成っており、 前記第２のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している相対的に高濃度の第１導電型拡散層と
    から成っており、 前記第３のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第２導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第２導電型拡
    散層に接している相対的に高濃度の第２導電型拡散層と
    から成っていることを特徴とする半導体装置。
  8. 【請求項８】 閾値電圧が互いに異なる第１〜第４のト
    ランジスタを有する半導体装置において、 前記第１のトランジスタの拡散層は、相対的に低濃度の
    第１導電型拡散層のみから成っており、 前記第２のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している相対的に高濃度の第１導電型拡散層と
    から成っており、 前記第３のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している相対的に中濃度の第１導電型拡散層と
    から成っており、 前記第４のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第２導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第２導電型拡
    散層に接している相対的に高濃度の第２導電型拡散層と
    から成っていることを特徴とする半導体装置。
  9. 【請求項９】 閾値電圧が互いに異なる第１〜第４のト
    ランジスタを有する半導体装置において、 前記第１のトランジスタの拡散層は、相対的に低濃度の
    第１導電型拡散層のみから成っており、 前記第２のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している相対的に高濃度の第１導電型拡散層と
    から成っており、 前記第３のトランジスタの拡散層は、前記第２のトラン
    ジスタにおける前記相対的に低濃度の第１導電型拡散層
    よりもチャネル部側へ広がってこのチャネル部に接して
    いる相対的に低濃度の第１導電型拡散層と、前記チャネ
    ル部とは反対側で前記相対的に低濃度の第１導電型拡散
    層に接している相対的に高濃度の第１導電型拡散層とか
    ら成っており、 前記第４のトランジスタの拡散層は、チャネル部に接し
    ている相対的に低濃度の第１導電型拡散層と、前記チャ
    ネル部とは反対側で前記相対的に低濃度の第１導電型拡
    散層に接している第２導電型拡散層とから成っているこ
    とを特徴とする半導体装置。
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