JP2007123729A - 半導体装置 - Google Patents

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邦雄 渡辺
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正浩 林
知郎 ▲高▼相
Tomoo Takaai
Han Kenmochi
範 剣持
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Abstract

【課題】微細化が実現された半導体装置を提供することにある。
【解決手段】本発明にかかる半導体装置は、半導体層１０と、半導体層の上方に形成されたゲート絶縁層３０と、ゲート絶縁層の上方に形成されたゲート電極３２と、半導体層内に形成されたチャネル領域３１と、半導体層内に形成されたソース領域３４およびドレイン領域３６と、半導体層内であって、少なくともチャネル領域とソース領域との間および該チャネル領域とドレイン領域との間に形成されたオフセット絶縁層３８と、を含み、オフセット絶縁層は、深さ方向の長さと、チャネル長方向の長さとの比が１以下の形状を有する。
【選択図】図１

Description

本発明は、半導体装置に関する。
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このＩＣには、その用途により駆動電圧の異なるトランジスタが複数混載されている。高電圧で駆動するトランジスタとして、ドレイン領域とチャネル領域（この場合、「チャネル領域」とは、ゲート電極の下方に位置する半導体層であって、ドレイン領域と同一の高さの半導体層の領域をいう。）との相互間が半導体層中に形成された絶縁層による離間されているオフセット構造をとるＭＯＳトランジスタが用いられている。
特開昭６４−０５１６６２号公報
上記のような高電圧動作用のトランジスタでは、半導体層内に設けられる絶縁層のために全体のサイズが大きくなってしまい、電子機器の縮小化を十分に図れないことがある。そのため、微細化が実現された高電圧動作用トランジスタの開発が望まれている。
本発明の目的は、微細化が実現された半導体装置を提供することにある。
（１）本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内であって、少なくとも前記チャネル領域と前記ソース領域との間および該チャネル領域と前記ドレイン領域との間に形成されたオフセット絶縁層と、を含み、
前記オフセット絶縁層は、深さ方向の長さと、前記チャネル長方向の長さと、の比が１以下の形状を有する。
本発明にかかる半導体装置によれば、オフセット絶縁層は、前記チャネル長方向の長さＸと、深さ方向の長さＹとの比（Ｙ／Ｘ）が１以下である形状を有している。そのため、Ｘが同一であり、Ｙが大きい、つまり、深さ方向の長さが大きいオフセット絶縁層を有する半導体装置と比して、ウェルの深さやソース領域およびドレイン領域を内包するオフセット不純物領域の深さを浅くすることができる。その結果、縮小化された半導体装置を提供することができる。なお、本発明において、チャネル長方向の長さＸと、深さ方向の長さＹの比とは、ＹをＸで除して得られる値をいう。
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に形成された他の特定のもの（以下「Ｂ」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂが形成されているような場合と、Ａ上に他のものを介してＢが形成されているような場合とが含まれるものとして、「上方」という文言を用いている。
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
（２）本発明にかかる半導体装置において、
前記オフセット絶縁層は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）法により形成されていることができる。
（３）本発明にかかる半導体装置において、
少なくとも前記ソース領域を内包する第１オフセット不純物領域と、少なくとも前記ドレイン領域を内包する第２オフセット不純物領域と、を有することができる。
以下、本発明の実施の形態の一例について、図面を参照しながら説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。なお、図１に示す断面図は、トランジスタ１００のチャネルを長さ方向にみたときの断面である。
本実施の形態に係る半導体装置１００は、半導体層１０を有する。半導体層１０は、例えば単結晶シリコン基板などからなることができる。半導体装置１００には、素子分離領域２０により画定されたトランジスタ形成領域１１０が設けられている。トランジスタ形成領域１１０には、高電圧動作用のトランジスタ１００が設けられている。トランジスタ１００は、ゲート絶縁層３０と、ゲート電極３２と、サイドウォール絶縁層３３と、チャネル領域３１と、ソース領域３４と、ドレイン領域３６と、オフセット絶縁層３８と、オフセット不純物領域（低濃度不純物領域）４２、４４と、ウェル４６と、を含む。
ゲート絶縁層３０は、チャネル領域３１およびオフセット絶縁層３８の一部の上に設けられている。ゲート電極３２は、ゲート絶縁層３０の上に形成されている。ゲート電極３２の側方には、サイドウォール絶縁層３３が形成されている。チャネル領域３１は、ウェル４６内の上部であって、ソース領域３４とドレイン領域３６との間にオフセット絶縁層３８を介して形成されている。ソース領域３４およびドレイン領域３６は、ウェル４６内の上部であって、ゲート電極３２のチャネル長方向の両外側に形成されている。オフセット絶縁層３８は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層３８は、トランジスタ形成領域１１０における半導体層１０に、チャネル領域３１、ソース領域３４、およびドレイン領域３６以外の領域に形成されている。すなわち、オフセット絶縁層３８は、トランジスタ形成領域１１０における半導体層１０に、チャネル領域３１、ソース領域３４、およびドレイン領域３６を避けて形成されている。また、オフセット絶縁層３８は、ＳＴＩ法により形成された絶縁層である。ソース領域３４またはドレイン領域３６とチャネル領域３１との相互間に位置するオフセット絶縁層３８の断面は、チャネル長方向に沿ってみたときの一方の端から他方の端までの距離Ｘと、深さ方向にみたときの距離Ｙとの比（Ｙ／Ｘ）が１以下となる形状を有する。（Ｙ／Ｘ）の数値範囲として、例えば、０.２０〜０.２５とすることができる。
低濃度不純物領域４２は、ウェル４６内の上部に形成されている。低濃度不純物領域４２は、ソース領域３４およびドレイン領域３６を内包している。低濃度不純物領域４２は、ソース領域３４およびドレイン領域３６と同一の導電型であり、その不純物濃度が低い。本実施の形態にかかる半導体装置では、低濃度不純物領域４２、４４は、オフセット絶縁層３８をも内包する態様をとる。ウェル４６は、半導体層１０内の上部に形成されている。ウェル４６は、トランジスタ形成領域１１０において、低濃度不純物領域４２、４４およびチャネル領域３１を内包している。
本実施の形態にかかる半導体装置では、オフセット絶縁層３８は、チャネル領域３１の長さ方向の距離をＸとし、深さ方向の長さ、つまり、膜厚をＹとしたとき、ＹをＸで除した値が１以下となる形状を有している。そのため、Ｘが同一であり、Ｙが大きい、つまり、深さ方向の長さが大きいオフセット絶縁層を有する半導体装置と比して、ウェル４６の深さやオフセット不純物領域４２、４４の深さを浅くすることができる。つまり、チェネル領域３１とドレイン領域３６との相互間では電界を緩和するために所望の距離（Ｘ）を維持しつつ、ウェル４６やオフセット不純物領域４２、４４の深さを浅くすることができる。その結果、信頼性の維持を図りつつ微細化が図られた半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
本実施形態に係る半導体装置を模式的に示す断面図。
符号の説明
１０ 半導体層、２０ 素子分離領域、３０ ゲート絶縁層、３１ チャネル領域、３２ ゲート電極、３３ サイドウォール絶縁層、３４ ソース領域、３６ ドレイン領域、３８ オフセット絶縁層、４２、４４ 低濃度不純物領域、４６ ウェル、１００ トランジスタ、１１０ トランジスタ形成領域

Claims (3)

  1. 半導体層と、
    前記半導体層の上方に形成されたゲート絶縁層と、
    前記ゲート絶縁層の上方に形成されたゲート電極と、
    前記半導体層内に形成されたチャネル領域と、
    前記半導体層内に形成されたソース領域およびドレイン領域と、
    前記半導体層内であって、少なくとも前記チャネル領域と前記ソース領域との間および該チャネル領域と前記ドレイン領域との間に形成されたオフセット絶縁層と、を含み、
    前記オフセット絶縁層は、深さ方向の長さと、前記チャネル長方向の長さとの比が１以下の形状を有する、半導体装置。
  2. 請求項１において、
    前記オフセット絶縁層は、ＳＴＩ法により形成されている、半導体装置。
  3. 請求項１または２において、
    少なくとも前記ソース領域を内包する第１オフセット不純物領域と、少なくとも前記ドレイン領域を内包する第２オフセット不純物領域と、を有する、半導体装置。
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