JP2007123729A - 半導体装置 - Google Patents
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Abstract
【課題】微細化が実現された半導体装置を提供することにある。
【解決手段】本発明にかかる半導体装置は、半導体層10と、半導体層の上方に形成されたゲート絶縁層30と、ゲート絶縁層の上方に形成されたゲート電極32と、半導体層内に形成されたチャネル領域31と、半導体層内に形成されたソース領域34およびドレイン領域36と、半導体層内であって、少なくともチャネル領域とソース領域との間および該チャネル領域とドレイン領域との間に形成されたオフセット絶縁層38と、を含み、オフセット絶縁層は、深さ方向の長さと、チャネル長方向の長さとの比が1以下の形状を有する。
【選択図】図1
【解決手段】本発明にかかる半導体装置は、半導体層10と、半導体層の上方に形成されたゲート絶縁層30と、ゲート絶縁層の上方に形成されたゲート電極32と、半導体層内に形成されたチャネル領域31と、半導体層内に形成されたソース領域34およびドレイン領域36と、半導体層内であって、少なくともチャネル領域とソース領域との間および該チャネル領域とドレイン領域との間に形成されたオフセット絶縁層38と、を含み、オフセット絶縁層は、深さ方向の長さと、チャネル長方向の長さとの比が1以下の形状を有する。
【選択図】図1
Description
本発明は、半導体装置に関する。
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるICを縮小化するための研究開発が行われている。このICには、その用途により駆動電圧の異なるトランジスタが複数混載されている。高電圧で駆動するトランジスタとして、ドレイン領域とチャネル領域(この場合、「チャネル領域」とは、ゲート電極の下方に位置する半導体層であって、ドレイン領域と同一の高さの半導体層の領域をいう。)との相互間が半導体層中に形成された絶縁層による離間されているオフセット構造をとるMOSトランジスタが用いられている。
特開昭64−051662号公報
上記のような高電圧動作用のトランジスタでは、半導体層内に設けられる絶縁層のために全体のサイズが大きくなってしまい、電子機器の縮小化を十分に図れないことがある。そのため、微細化が実現された高電圧動作用トランジスタの開発が望まれている。
本発明の目的は、微細化が実現された半導体装置を提供することにある。
(1)本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内であって、少なくとも前記チャネル領域と前記ソース領域との間および該チャネル領域と前記ドレイン領域との間に形成されたオフセット絶縁層と、を含み、
前記オフセット絶縁層は、深さ方向の長さと、前記チャネル長方向の長さと、の比が1以下の形状を有する。
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内であって、少なくとも前記チャネル領域と前記ソース領域との間および該チャネル領域と前記ドレイン領域との間に形成されたオフセット絶縁層と、を含み、
前記オフセット絶縁層は、深さ方向の長さと、前記チャネル長方向の長さと、の比が1以下の形状を有する。
本発明にかかる半導体装置によれば、オフセット絶縁層は、前記チャネル長方向の長さXと、深さ方向の長さYとの比(Y/X)が1以下である形状を有している。そのため、Xが同一であり、Yが大きい、つまり、深さ方向の長さが大きいオフセット絶縁層を有する半導体装置と比して、ウェルの深さやソース領域およびドレイン領域を内包するオフセット不純物領域の深さを浅くすることができる。その結果、縮小化された半導体装置を提供することができる。なお、本発明において、チャネル長方向の長さXと、深さ方向の長さYの比とは、YをXで除して得られる値をいう。
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの(以下「A」という)の「上方」に形成された他の特定のもの(以下「B」という)」などと用いている。本発明に係る記載では、この例のような場合に、A上に直接Bが形成されているような場合と、A上に他のものを介してBが形成されているような場合とが含まれるものとして、「上方」という文言を用いている。
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
(2)本発明にかかる半導体装置において、
前記オフセット絶縁層は、STI(Shallow Trench Isoration)法により形成されていることができる。
前記オフセット絶縁層は、STI(Shallow Trench Isoration)法により形成されていることができる。
(3)本発明にかかる半導体装置において、
少なくとも前記ソース領域を内包する第1オフセット不純物領域と、少なくとも前記ドレイン領域を内包する第2オフセット不純物領域と、を有することができる。
少なくとも前記ソース領域を内包する第1オフセット不純物領域と、少なくとも前記ドレイン領域を内包する第2オフセット不純物領域と、を有することができる。
以下、本発明の実施の形態の一例について、図面を参照しながら説明する。図1は、本実施の形態にかかる半導体装置を模式的に示す断面図である。なお、図1に示す断面図は、トランジスタ100のチャネルを長さ方向にみたときの断面である。
本実施の形態に係る半導体装置100は、半導体層10を有する。半導体層10は、例えば単結晶シリコン基板などからなることができる。半導体装置100には、素子分離領域20により画定されたトランジスタ形成領域110が設けられている。トランジスタ形成領域110には、高電圧動作用のトランジスタ100が設けられている。トランジスタ100は、ゲート絶縁層30と、ゲート電極32と、サイドウォール絶縁層33と、チャネル領域31と、ソース領域34と、ドレイン領域36と、オフセット絶縁層38と、オフセット不純物領域(低濃度不純物領域)42、44と、ウェル46と、を含む。
ゲート絶縁層30は、チャネル領域31およびオフセット絶縁層38の一部の上に設けられている。ゲート電極32は、ゲート絶縁層30の上に形成されている。ゲート電極32の側方には、サイドウォール絶縁層33が形成されている。チャネル領域31は、ウェル46内の上部であって、ソース領域34とドレイン領域36との間にオフセット絶縁層38を介して形成されている。ソース領域34およびドレイン領域36は、ウェル46内の上部であって、ゲート電極32のチャネル長方向の両外側に形成されている。オフセット絶縁層38は、半導体層10の上面側に埋め込まれて形成されている。オフセット絶縁層38は、トランジスタ形成領域110における半導体層10に、チャネル領域31、ソース領域34、およびドレイン領域36以外の領域に形成されている。すなわち、オフセット絶縁層38は、トランジスタ形成領域110における半導体層10に、チャネル領域31、ソース領域34、およびドレイン領域36を避けて形成されている。また、オフセット絶縁層38は、STI法により形成された絶縁層である。ソース領域34またはドレイン領域36とチャネル領域31との相互間に位置するオフセット絶縁層38の断面は、チャネル長方向に沿ってみたときの一方の端から他方の端までの距離Xと、深さ方向にみたときの距離Yとの比(Y/X)が1以下となる形状を有する。(Y/X)の数値範囲として、例えば、0.20〜0.25とすることができる。
低濃度不純物領域42は、ウェル46内の上部に形成されている。低濃度不純物領域42は、ソース領域34およびドレイン領域36を内包している。低濃度不純物領域42は、ソース領域34およびドレイン領域36と同一の導電型であり、その不純物濃度が低い。本実施の形態にかかる半導体装置では、低濃度不純物領域42、44は、オフセット絶縁層38をも内包する態様をとる。ウェル46は、半導体層10内の上部に形成されている。ウェル46は、トランジスタ形成領域110において、低濃度不純物領域42、44およびチャネル領域31を内包している。
本実施の形態にかかる半導体装置では、オフセット絶縁層38は、チャネル領域31の長さ方向の距離をXとし、深さ方向の長さ、つまり、膜厚をYとしたとき、YをXで除した値が1以下となる形状を有している。そのため、Xが同一であり、Yが大きい、つまり、深さ方向の長さが大きいオフセット絶縁層を有する半導体装置と比して、ウェル46の深さやオフセット不純物領域42、44の深さを浅くすることができる。つまり、チェネル領域31とドレイン領域36との相互間では電界を緩和するために所望の距離(X)を維持しつつ、ウェル46やオフセット不純物領域42、44の深さを浅くすることができる。その結果、信頼性の維持を図りつつ微細化が図られた半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
10 半導体層、20 素子分離領域、30 ゲート絶縁層、31 チャネル領域、32 ゲート電極、33 サイドウォール絶縁層、34 ソース領域、36 ドレイン領域、38 オフセット絶縁層、42、44 低濃度不純物領域、46 ウェル、100 トランジスタ、110 トランジスタ形成領域
Claims (3)
- 半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内であって、少なくとも前記チャネル領域と前記ソース領域との間および該チャネル領域と前記ドレイン領域との間に形成されたオフセット絶縁層と、を含み、
前記オフセット絶縁層は、深さ方向の長さと、前記チャネル長方向の長さとの比が1以下の形状を有する、半導体装置。 - 請求項1において、
前記オフセット絶縁層は、STI法により形成されている、半導体装置。 - 請求項1または2において、
少なくとも前記ソース領域を内包する第1オフセット不純物領域と、少なくとも前記ドレイン領域を内包する第2オフセット不純物領域と、を有する、半導体装置。
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