JP4256222B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP4256222B2 JP4256222B2 JP2003209312A JP2003209312A JP4256222B2 JP 4256222 B2 JP4256222 B2 JP 4256222B2 JP 2003209312 A JP2003209312 A JP 2003209312A JP 2003209312 A JP2003209312 A JP 2003209312A JP 4256222 B2 JP4256222 B2 JP 4256222B2
- Authority
- JP
- Japan
- Prior art keywords
- well region
- word line
- switch element
- node
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 230000015654 memory Effects 0.000 claims description 258
- 239000000758 substrate Substances 0.000 claims description 18
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 35
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
また上記ＮＯＲ型フラッシュメモリにおいては、書き込み終了後にワード線及び半導体基板の電位を０Ｖに戻す際、ワード線と半導体基板との間のカップリングによる悪影響を防止するための技術が開示されている（例えば特許文献１、２参照）。
【０００５】
【非特許文献１】
Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【０００６】
【特許文献１】
特開２０００−９０６８０号公報
【０００７】
【特許文献２】
米国特許第６２２２７７４号明細書
【０００８】
【発明が解決しようとする課題】
しかし、上記従来の、２つのＭＯＳトランジスタを含むメモリセルを備えたフラッシュメモリは、ＮＯＲ型フラッシュメモリと異なり、セレクトゲート線を有している。従って、ワード線と半導体基板との間のカップリングだけでなく、セレクトゲート線と半導体基板との間のカップリングが、動作に悪影響を及ぼすという問題があった。特に、選択トランジスタのゲート絶縁膜の耐圧を鑑みると、上記特許文献１、２記載の方法は、動作信頼性の観点から十分ではなかった。
【０００９】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成された第１ウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、書き込み時において、前記ワード線のいずれかを選択して正電位を与えると共に、前記第１ウェル領域に負電位を与え、書き込み後、前記選択ワード線及び前記第１ウェル領域をフローティングにする第１ロウデコーダと、読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記フローティングにされた選択ワード線と前記第１ウェル領域とをショートする制御回路とを具備し、書き込み時において、前記セレクトゲート線は負電位ノードに接続されて、前記書き込み後、前記セレクトゲート線は、前記負電位ノードと分離され、前記第１ウェル領域に接続される。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１７】
図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用デコーダ３０、セレクトゲートデコーダ４０、カラムデコーダ５０、書き込み回路６０、センスアンプ７０、ソース線ドライバ８０、アドレスバッファ９０、制御回路１００、昇圧回路１１０〜１３０を備えている。
【００１８】
メモリセルアレイ２０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ２０の構成について、図２を用いて説明する。図２はメモリセルアレイ２０の一部領域の回路図である。
【００１９】
図示するように、メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ２１を有している。なお、図２では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【００２０】
各々のメモリセルブロックは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。しかし選択トランジスタＳＴでは、メモリセルトランジスタＭＴと異なり、フローティングゲートは行方向に隣接するもの同士で共通接続され、且つフローティングゲートと制御ゲートが電気的に接続されている。従って、以下では、選択トランジスタＳＴの積層ゲートを単にゲートと呼ぶことにする。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックに（４×２）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ２２の電流経路を介して、書き込み用デコーダ３０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０、ＬＢＬ１は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ４０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。
【００２１】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ２３〜２６を備えている。すなわち、ＭＯＳトランジスタ２３の電流経路の一端がＭＯＳトランジスタ２４の電流経路の一端に接続され、ＭＯＳトランジスタ２４の電流経路の他端がＭＯＳトランジスタ２５の電流経路の一端に接続され、ＭＯＳトランジスタ２５の電流経路の他端がＭＯＳトランジスタ２６の電流経路の一端に接続されている。ＭＯＳトランジスタ２３、２６のゲートは、書き込み用デコーダ３０に接続され、ＭＯＳトランジスタ２４、２５のゲートは、カラムデコーダ５０に接続されている。そして、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ２５とＭＯＳトランジスタ２６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ２３、２６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２３またはＭＯＳトランジスタ２６の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられた書き込み回路６０に接続されている。また、ＭＯＳトランジスタ２４とＭＯＳトランジスタ２５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ２４とＭＯＳトランジスタ２５との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ２１の電流経路を介してセンスアンプ７０に接続されている。各ＭＯＳトランジスタ２１のゲートは共通接続され、カラムデコーダ５０に接続されている。
【００２２】
上記メモリセルアレイ２０の構成は次のようにも説明できる。メモリセルアレイ２０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに共通接続されている。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ２３、２６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２４、２５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ８０に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
【００２３】
図１に戻って説明を続ける。書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。また、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６のゲートに電圧を供給する。更に、ＭＯＳトランジスタ２２のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
【００２４】
セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
【００２５】
なお、書き込み用デコーダ３０及びセレクトゲートデコーダの詳細については後述する。
【００２６】
カラムデコーダ５０は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ２１のゲートに電圧を供給する。
【００２７】
書き込み回路６０は、書き込みデータをラッチする。
【００２８】
センスアンプ７０は、読み出したデータを増幅する。
【００２９】
ソース線ドライバ８０は、ソース線に電圧を供給する。
【００３０】
アドレスバッファ９０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ５０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ３０及びセレクトゲートデコーダ４０に供給する。
【００３１】
制御回路１００は、書き込み用デコーダに電圧を供給する。制御回路１００についても、その詳細は後述する。
【００３２】
昇圧回路１１０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、書き込み用デコーダ３０、セレクトゲートデコーダ４０及びカラムデコーダ５０に供給する。
【００３３】
昇圧回路１２０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＤＤＷを生成する。内部電圧ＶＤＤＷは、例えば０Ｖ〜Ｖpp（１２Ｖ）である。
【００３４】
昇圧回路１３０は、負の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＮＥＧを生成する。内部電圧ＶＮＥＧは、例えば０Ｖ〜ＶBB（−８Ｖ）である。
【００３５】
次に、書き込み用デコーダ３０、セレクトゲートデコーダ４０、及び制御回路１００の詳細について、図３を用いて説明する。図３はフラッシュメモリ１０の一部領域回路図であり、特に書き込み用デコーダ３０及びセレクトゲートデコーダ４０の詳細を示す回路図である。
【００３６】
まず、セレクトゲートデコーダ４０の構成について説明する。セレクトゲートデコーダ４０は、ロウアドレスデコード回路４１、電圧変換回路４２、及びスイッチ素子群５３を備えている。ロウアドレスデコード回路４１は、電源電圧Ｖcc１（＝１．２５〜１．６５Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路４１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路４４及びインバータ４５を有している。ＮＡＮＤ回路４４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ４５がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００３７】
電圧変換回路４２は、電源電圧Ｖcc２（＝２．５〜３．６Ｖ）で動作し、Ｖcc１レベルのロウアドレスデコード信号をＶcc２レベルに変換する。電源電圧Ｖcc２は、昇圧回路１１０によって与えられる。電圧変換回路４２は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたレベルシフト回路４６及びインバータ４７を備えている。レベルシフト回路４６は、ロウアドレスデコード信号の電圧レベルをＶcc２レベルに変換する。またインバータ４７は、レベルシフト回路４６の出力を反転する。
【００３８】
スイッチ素子群４３は、ｎチャネルＭＯＳトランジスタ４８を有している。ｎチャネルＭＯＳトランジスタ４８は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ４７の出力が、ｎチャネルＭＯＳトランジスタの電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ４８のゲートには、制御信号ＺＩＳＯＧが入力される。
【００３９】
次に、書き込み用デコーダ３０の構成について説明する。書き込み用デコーダ３０は、ロウアドレスデコード回路３１及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路３１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、正電源電圧ノードは、電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードは電源電圧ノードＶＣＧＰＷに接続されている。そして、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、昇圧回路１２０、１３０が発生する電圧ＶＤＤＷ及びＶＮＥＧ、または昇圧回路１１０が発生する電圧Ｖcc２のいずれかが与えられる。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。インバータ３４の正電源電圧ノードは、スイッチ素子３５を介して電源電圧ノードＶＣＧＮＷに接続され、且つスイッチ素子１４０を介して制御回路１００に接続されている。またインバータ３４の負電源電圧ノードは、スイッチ素子３６を介して電源電圧ノードＶＣＧＰＷに接続され、且つスイッチ素子１４１を介して制御回路１００に接続されている。従って、インバータ３４は、電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷにおける電圧、または制御回路１００から与えられる電圧に基づいて動作する。
【００４０】
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３７を有している。ｎチャネルＭＯＳトランジスタ３７は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、その電流経路の一端がセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続されている。また電流経路の他端は、スイッチ素子１４３を介して、電源電圧ノードＶＳＧＰＷまたはメモリセルアレイ２０が形成されたウェル領域のウェル電位ＶＰＷに接続されている。ｎチャネルＭＯＳトランジスタ３７のゲートには、制御信号ＷＳＧが入力される。また、ｎチャネルＭＯＳトランジスタ３８のバックゲート電位（ウェル領域の電位）は、電流経路の他端と同電位とされ、且つｎチャネルＭＯＳトランジスタ４８のバックゲート電位と同電位とされている。
【００４１】
制御回路１００は、前述のように、スイッチ素子１４０、１４１を介して、インバータ３４の電源電圧ノード（正・負）に接続されている。また、スイッチ素子１４２を介して、メモリセルアレイ２０のウェル電位ＶＰＷに接続されている。
【００４２】
書き込み用デコーダ３０におけるロウアドレスデコード回路３１の構成の詳細について、図４を用いて説明する。図４は、ロウアドレスデコード回路の回路図である。
【００４３】
図示するように、インバータ３４は、ｐチャネルＭＯＳトランジスタ３８及びｎチャネルＭＯＳトランジスタ３９を備えている。ｐチャネルＭＯＳトランジスタのソースは、バックゲートと共通接続され、更にスイッチ素子３５を介してＶＣＧＮＷノードに接続され、スイッチ素子１４０を介して制御回路１００に接続されている。ｎチャネルＭＯＳトランジスタ３９のドレインはｐチャネルＭＯＳトランジスタ３９のドレインに接続されている。ｎチャネルＭＯＳトランジスタのソースは、バックゲートと共通接続され、更にスイッチ素子３６を介してＶＣＧＰＷノードに接続され、スイッチ素子１４１を介して制御回路１００に接続されている。そして、ｐチャネルＭＯＳトランジスタ３８及びｎチャネルＭＯＳトランジスタ３９のゲートは、共通接続され、ＮＡＮＤゲート３３の出力ノードに接続されている。更に、ｐチャネルＭＯＳトランジスタ３８のドレインと、ｎチャネルＭＯＳトランジスタ３９のドレインとの接続ノードは、対応するワード線に接続されている。
【００４４】
図５は、図３に示すメモリセルアレイ２０、セレクトゲートデコーダ４０、及び書き込み用デコーダ３０の、一部領域の断面図である。図５では特に、１個のメモリセルＭＣ、インバータ３４、４７、及びＭＯＳトランジスタ３７、４８についてのみ示している。
【００４５】
図示するように、半導体基板１５０の表面内には、互いに離隔されたｎ型ウェル領域１５１〜１５３が形成されている。ｎ型ウェル領域１５１は、書き込み用デコーダ３４内のインバータ３４を形成するためのものである。またｎ型ウェル領域１５２は、書き込み用デコーダ３４内のｐチャネルＭＯＳトランジスタ３７、メモリセルアレイ２０内のメモリセルＭＣ、及びセレクトゲートデコーダ４０内のｐチャネルＭＯＳトランジスタ４８を形成するためのものである。更に、ｎ型ウェル領域１５３は、セレクトゲートデコーダ４０内のインバータ４７を形成するためのものである。
【００４６】
ｎ型ウェル領域１５１の表面内には、更にｐ型ウェル領域１５４が形成されている。そして、ｎ型ウェル領域１５１上及びｐ型ウェル領域１５４上に、それぞれインバータ３４に含まれるｐチャネルＭＯＳトランジスタ３８、３９が形成されている。またｐ型ウェル領域１５１は、ＶＣＧＮＷノードに接続され、ｐ型ウェル領域１５４はＶＣＧＰＷノードに接続されている。
【００４７】
ｎ型ウェル領域１５２の表面内には、更にｐ型ウェル領域１５５〜１５７が形成されている。そして、ｐ型ウェル領域１５５〜１５７上には、それぞれ書き込み用デコーダ３４内のＭＯＳトランジスタ３７、メモリセルＭＣ、及びセレクトゲートデコーダ４０内のＭＯＳトランジスタ４８が形成されている。なお、メモリセルの選択トランジスタＳＴは、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。そして、ｎ型ウェル領域１５２は電源電位ノードＶＮＷに接続され、ｐ型ウェル領域１５５、１５６は制御回路１００またはＶＳＧＰＷノードに接続されている。前述の通り、ｐ型ウェル領域１５７は、ｐ型ウェル領域１５５と同電位とされている。
【００４８】
ｎ型ウェル領域１５３上には、インバータ１５３内のｐチャネルＭＯＳトランジスタが形成され、更にｐ型半導体基板１５０上には、インバータ１５３内のｎチャネルＭＯＳトランジスタが形成されている。そして、ｎ型ウェル領域１５３には電圧Ｖcc２が与えられる。
【００４９】
次に、上記構成のフラッシュメモリの動作について簡単に説明する。詳細については後述する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００５０】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力され、該書き込みデータが書き込み回路６０に入力される。書き込み回路６０に“１”データが格納されると、書き込み回路６０の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、書き込み回路６０の出力は低電圧側、すなわちＶBB（−８Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる（図２参照）。
【００５１】
そして、書き込み用デコーダ３０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択すると共に、ＭＯＳトランジスタ２２をオフ状態にする。選択ワード線には、Ｖpp（例えば１２Ｖ）が与えられる。また、セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）を“Ｌ”レベル（ＶBB）とする。従って、全ての選択トランジスタはオフ状態となる。
【００５２】
また、書き込み用デコーダ３０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６はオフ状態とされる。他方、カラムデコーダ５０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。
【００５３】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、メモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣでは、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する。
【００５４】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括して読み出されることが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。
【００５５】
まず、セレクトゲートデコーダ４０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（Ｖcc２）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。また書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を“Ｌ”レベルとすると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。
【００５６】
また、カラムデコーダ５０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５はオフ状態とする。他方、書き込み用デコーダ３０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に、カラムデコーダ５０は、ＭＯＳトランジスタ２１をオン状態とする。
【００５７】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２４またはＭＯＳトランジスタ２５、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１が、センスアンプ７０に接続される。
【００５８】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、例えば１Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬには電流は流れない。
【００５９】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０が増幅することによって読み出し動作が行われる。
【００６０】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。
【００６１】
すなわち、書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位をＶBB（−８Ｖ）とする。また、半導体基板（ウェル領域１５６：図５参照）の電位はＶpp（２０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってウェル領域１５６に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００６２】
次に、上記書き込み動作及び消去動作を、特に書き込み用デコーダ３０に着目しつつ、詳細に説明する。
【００６３】
＜書き込み動作＞
まず書き込み動作について図６乃至図９を用いて説明する。図６は、各ノード及び各種信号のタイムチャートである。また図７乃至図９は、書き込み用デコーダ３０及びメモリセルアレイ２０の一部領域の回路図である。
【００６４】
まず、図６において、時刻ｔ０で書き込み動作を始めるとする。時刻ｔ０以前では、昇圧回路１２０、１３０がそれぞれ生成する電圧ＶＤＤＷ、ＶＮＥＧは、Ｖcc２、０Ｖである。そして、時刻ｔ０で書き込み動作がスタートする。図７は、時刻ｔ０〜ｔ３までの間の状態を示している。以下、図６、図７と併せて説明する。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶpp（１２Ｖ）にブートする。書き込み用デコーダ３０におけるＶＣＧＮＷノードにはＶＤＤＷが与えられているから、ＶＣＧＮＷノードにおける電位もＶppに上昇する。更に、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。またスイッチ素子１４０、１４１がオフ状態となる。よって、インバータ３４は、ＶＣＧＮＷ、ＶＣＧＰＷを電源電圧として動作する。なおＶＣＧＰＷノードの電位は、常時０Ｖである。すると、選択ワード線（図７ではワード線ＷＬ０）に対応するＮＡＮＤゲート３３の出力は“Ｌ”レベルであるから、インバータ３４の出力はＶＤＤＷ＝Ｖpp（ＶＣＧＮＷノードの電位）となる。他方、非選択ワード線に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルであるから、インバータ３４の出力は０Ｖ（ＶＣＧＰＷノードの電位）となる。その結果、選択ワード線の電位はＶＣＧＮＷ＝Ｖpp、非選択ワード線の電位はＶＣＧＰＷ＝０Ｖとなる。また、制御信号ＷＳＧが“Ｈ”レベル（Ｖcc２）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオン状態とされる。なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。
【００６５】
電圧ＶＤＤＷがＶppに達した時刻ｔ１において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。また、スイッチ素子１４２はオン状態とされる。そして、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０が形成されたｐ型ウェル領域１５６に、昇圧回路１３０が生成する電圧ＶＮＥＧを与える。その結果、ｐ型ウェル領域１５６の電位ＶＰＷはＶBBとなる。また、電圧ＶＮＥＧは、ＶＳＧＰＷノードにも与えられている。そして、スイッチ素子１４３は、ＶＳＧＰＷノードと、ｐチャネルＭＯＳトランジスタ３７とを接続する。従って、ｐチャネルＭＯＳトランジスタ３７の不純物拡散層及びバックゲートの電位もＶBBとなる。すると、ｐチャネルＭＯＳトランジスタ３７はオン状態にあるから、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の全ての電位はＶＮＥＧ＝ＶBBとなる。そのため、選択トランジスタＳＴはオフ状態とされる。なおこの時点において、スイッチ素子１４２からメモリセルアレイ２０に達するパスと、ＶＳＧＰＷノードとは、スイッチ素子１４３によって分離されている。すなわち、ウェル電位ＶＰＷとセレクトゲート線の電位とは同じＶBBではあるが、異なるパスによってＶBBが供給される。
【００６６】
以上のようにして、選択ワード線ＷＬ０にＶppが与えられ、非選択ワード線に０Ｖが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にＶBBが与えられ、ウェル領域１５６にＶBBが与えられる。その状態で、ローカルビット線ＬＢＬ０に０Ｖまたは−８Ｖが印加されることで、ワード線ＷＬ０に接続されたメモリセルＭＣにデータが書き込まれる（時刻ｔ２〜ｔ３）。
【００６７】
時刻ｔ２〜ｔ３でデータの書き込みを行った後は、ワード線ＷＬ０、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０とウェル電位ＶＰＷとがフローティング状態にされる。この様子を示しているのが図６における時刻ｔ３〜ｔ４であり、図８である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３５がオフ状態とされる。この状態においては、図４に示すｐチャネルＭＯＳトランジスタ３８のソースは、ＶＣＧＮＷノードにも制御回路１００にも接続されていない。従って、インバータ３４の出力、すなわちワード線ＷＬ０の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、メモリセルが形成されるｐ型ウェル１５６にはいずれからも電圧が供給されず、ｐ型ウェル１５６はフローティング状態となる。なお、セレクトゲート線には依然としてＶBBが供給され、非選択ワード線には０Ｖが供給されている。
【００６８】
上記のように選択ワード線ＷＬ０とｐ型ウェル領域１５６の電位をフローティングにした後は、ワード線ＷＬ０とｐ型ウェル領域１５６とをショートする。この様子を示しているのが、図６における時刻ｔ４〜ｔ５であり、図９である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３６がオフ状態とされる。そして、選択ワード線ＷＬ０に対応したインバータ３４に接続されるスイッチ１４０、１４１がオン状態とされる。この状態においては、図４に示すｐチャネルＭＯＳトランジスタ３８のソースは、制御回路１００に接続されている。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５６は制御回路１００に接続される。その結果、ワード線ＷＬ０と、ｐ型ウェル領域１５６とが電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０に接続されたノードと、ｐ型ウェル領域１５６の電位ＶＰＷに接続されたノードとがショートされる。両者がショートされることにより、両者の電位はほぼ同電位に近づく。なお、選択ワード線ＷＬ０とｐ型ウェル領域１５６とをフローティングにする理由は、上記のように両者をショートさせる必要があるからである。そして、両者をフローティングにすることなく両者をショートさせると、昇圧回路１２０、１３０のそれぞれの出力（正電位Ｖpp、負電位ＶBB）がショートされてしまい、フラッシュメモリが破壊される虞があるからである。
【００６９】
また時刻ｔ４〜ｔ５においては、スイッチ素子１４３は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と、ＶＳＧＰＷノードとの間を非接続とする。そして、スイッチ素子１４２からｐ型ウェル１５６に達するパスと、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とを接続する。その結果、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位は、ｐ型ウェル領域１５６の電位ＶＰＷと同じように変化する。
【００７０】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５６と選択ワード線ＷＬ０、及びｐ型ウェル領域１５６とセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）との間の電位差が十分に小さくされる。前記電位差が、選択トランジスタＳＴのゲート耐圧に問題を与えない程度まで小さくなった後（時刻ｔ５）、制御回路１００は、図９に示す状態において、ワード線ＷＬ０、ｐ型ウェル１５６、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に０Ｖを与える。
【００７１】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、書き込み動作が終了する。書き込み動作終了後、昇圧回路１３０は生成電圧ＶＮＥＧを０Ｖに戻し、昇圧回路１２０は生成電圧ＶＤＤＷをＶcc２に戻す。その結果、ＶＳＧＰＷノードの電位も０Ｖに戻る。また、制御信号ＷＳＧが“Ｌ”レベルとされ、ｐチャネルＭＯＳトランジスタ３７がオフ状態となる。
【００７２】
＜消去動作＞
次に消去動作について図１０乃至図１３を用いて説明する。図１０は、各ノード及び各種信号のタイムチャートである。また図１１乃至図１３は、書き込み用デコーダ３０及びメモリセルアレイ２０の一部領域の回路図である。
【００７３】
まず、図１０において、時刻ｔ０で消去動作を始めるとする。図１１は、時刻ｔ０〜ｔ３までの間の状態を示している。以下、図１０、図１１と併せて説明する。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶppにブートする。またスイッチ素子１４０、１４１がオフ状態となる。また時刻ｔ１において、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０が形成されたｐ型ウェル領域１５６に、昇圧回路１２０が生成する電圧ＶＤＤＷを与える。その結果、ｐ型ウェル領域１５６の電位ＶＰＷはＶppとなる。
【００７４】
電位ＶＰＷがＶppに達した時刻ｔ２において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。ＶＣＧＰＷノードには、昇圧回路１３０が供給するＶＮＥＧが与えられる。従って、ＶＣＧＰＷノードにおける電位もＶBBに上昇する。ＶＣＧＮＷノードの電位は、常時Ｖcc２一定とされている。また、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖcc２）、ＶＣＧＰＷ（ＶBB）を電源電圧として動作する。
【００７５】
消去時において、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルであるから、インバータ３４の出力はＶＮＥＧ＝ＶBB（ＶＣＧＰＷノードの電位）となる。その結果、ワード線の電位はＶＣＧＰＷ＝ＶBBとなる。また、制御信号ＷＳＧが“Ｌ”レベル（０Ｖ）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオフ状態とされる。なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。その結果、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態とされる。なおこの時点において、スイッチ素子１４２からメモリセルアレイ２０に達するパスと、ＶＳＧＰＷノードとは、スイッチ素子１４３によって分離されている。またＶＳＧＰＷノードの電位は常時０Ｖとされている。
【００７６】
以上のようにして、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）にＶBBが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティングとされ、ウェル領域１５６にＶppが与えられる。その結果、メモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれ、データの消去が行われる（時刻ｔ２〜ｔ３）。
【００７７】
時刻ｔ２〜ｔ３でデータを消去した後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０〜ＷＬ（４ｍ−１）とウェル電位ＶＰＷとがフローティング状態にされる（セレクトゲート線はフローティング状態のまま）。この様子を示しているのが図１０における時刻ｔ３〜ｔ４であり、図１２である。すなわち、ロウアドレスデコード回路３１において、各ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応したインバータ３４のスイッチ３６がオフ状態とされる。この状態においては、図４に示すｎチャネルＭＯＳトランジスタ３９のソースは、ＶＣＧＰＷノードにも制御回路１００にも接続されていない。従って、インバータ３４の出力、すなわちワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、メモリセルが形成されるｐ型ウェル１５６にはいずれからも電圧が供給されず、ｐ型ウェル１５６はフローティング状態となる。
【００７８】
上記のようにワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５６の電位をフローティングにした後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５６とをショートする。この様子を示しているのが、図１０における時刻ｔ４〜ｔ５であり、図１３である。すなわち、ロウアドレスデコード回路３１において、更にスイッチ３６がオフ状態とされる。そして、スイッチ１４０、１４１がオン状態とされる。この状態においては、図４に示すｎチャネルＭＯＳトランジスタ３９のソースは、制御回路１００に接続されている。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５６は制御回路１００に接続される。その結果、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と、ｐ型ウェル領域１５６とが電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続されたノードと、ｐ型ウェル領域１５６の電位ＶＰＷに接続されたノードとがショートされる。両者がショートされることにより、両者の電位はほぼ同電位に近づく。なお、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は常時フローティング状態にあるため、その電位は、カップリングによってｐ型ウェル領域１５６の電位ＶＰＷと同じように変化する。
【００７９】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５６とワード線ＷＬ０〜ＷＬ（４ｍ−１）との間の電位差が十分に小さくされる。前記電位差が、選択トランジスタＳＴのゲート耐圧に問題を与えない程度まで小さくなった後（時刻ｔ５）、制御回路１００は、図１３に示す状態において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びｐ型ウェル１５６に０Ｖを与える。
【００８０】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、消去動作が終了する。消去動作終了後、昇圧回路１３０は生成電圧ＶＮＥＧを０Ｖに戻し、昇圧回路１２０は生成電圧ＶＤＤＷをＶcc２に戻す。
【００８１】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００８２】
（１）フラッシュメモリの動作信頼性を向上出来る。
本実施形態に係る構成であると、書き込み終了後及び消去終了後、選択ワード線と、メモリセルが形成されるウェル領域とをフローティングにしている。そして、フローティングにした後、両者をショートして電位差を小さくしている。更に、ワード線とウェル領域との間のカップリングが殆ど問題ない程度に電位差が小さくなった後、ワード線とウェル領域に０Ｖを与えている。従って、ワード線とウェル領域とを０Ｖに戻す際、ワード線とウェル領域との間のカップリングの影響は殆ど無い。その結果、メモリセルトランジスタのゲート絶縁膜が絶縁破壊を起こしたり、または書き込み用デコーダ内の半導体素子にフォワードバイアス状態を誘引して、周辺回路に誤作動を起こさせたりすることを抑制できる。
【００８３】
また、書き込み時から書き込み終了後にかけて、セレクトゲート線と、メモリセルが形成されるウェル領域とは、常時同電位とされている。また、消去時から消去終了後にかけて、セレクトゲート線は常時フローティングとされている。従って、上記の選択ワード線とウェル領域とを０Ｖに戻す際も、セレクトゲート線の電位はウェル領域と同じように変化する。従って、セレクトゲート線とウェル領域との間のカップリングが問題になることはない。更に、両者は常時同電位であるので、選択トランジスタのゲート絶縁膜にはストレスがかからず、絶縁破壊を起こすことが抑制される。また、上記のように、カップリングによるセレクトゲート線の電位変化が、書き込み用デコーダの誤動作の原因となることを抑制できる。
【００８４】
上記の結果、フラッシュメモリの動作信頼性を向上できる。
【００８５】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、書き込み用デコーダ３０内のスイッチ素子群３２と、メモリセルアレイ２０とを、同一のウェル領域内に形成したものである。図１４は、本実施形態に係るフラッシュメモリ１０の一部領域回路図であり、特に書き込み用デコーダ３０及びセレクトゲートデコーダ４０の詳細を示す回路図である。また図１５は、図１４に示すメモリセルアレイ２０、セレクトゲートデコーダ４０、及び書き込み用デコーダ３０の、一部領域の断面図である。図１４では特に、１個のメモリセルＭＣ、インバータ３４、４７、及びＭＯＳトランジスタ３７、４８についてのみ示している。フラッシュメモリのブロック構成や、メモリセルアレイ２０の回路構成は、上記第１の実施形態と同様であるので、説明は省略する。
【００８６】
図示するように、メモリセルＭＣ、及びスイッチ素子群３２内のｐチャネルＭＯＳトランジスタ３７は、ｎ型ウェル領域１５２の表面内に形成されたｐ型ウェル領域１５８上に形成されている。従って、ｐチャネルＭＯＳトランジスタ３７のバックゲートバイアスは、ｐ型ウェル領域１５８の電位ＶＰＷと同電位である。また、ｐチャネルＭＯＳトランジスタ３７の電流経路の一端（セレクトゲート線に接続されない方）の電位も、電位ＶＰＷと同電位であり、スイッチ素子１４２を介して制御回路１００に接続されている。そして、上記第１の実施形態におけるスイッチ素子１４３が廃されている。その他の構成は、上記第１の実施形態と同様である。
【００８７】
次に、本実施形態に係るフラッシュメモリの書き込み動作及び消去動作について、特に書き込み用デコーダ３０に着目して、詳細に説明する。ここでは、特に上記第１の実施形態と異なる点について詳細に説明する。なお、読み出し動作は、上記第１の実施形態と同様であるので説明を省略する。
【００８８】
＜書き込み動作＞
まず、図１６において、時刻ｔ０で書き込み動作を始めるとする。図１７は、時刻ｔ０〜ｔ３までの間の状態を示している。以下、図１６、図１７と併せて説明する。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶpp（１２Ｖ）にブートする。書き込み用デコーダ３０の動作は、上記第１の実施形態と同様である。すなわち、ＶＣＧＮＷノードにおける電位もＶppに上昇する。更に、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となり、スイッチ素子１４０、１４１がオフ状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖpp）、ＶＣＧＰＷ（０Ｖ）を電源電圧として動作する。従って、選択ワード線（図１７ではワード線ＷＬ０）の電位はＶＣＧＮＷ＝Ｖpp、非選択ワード線の電位はＶＣＧＰＷ＝０Ｖとなる。また、制御信号ＷＳＧが“Ｈ”レベル（Ｖcc２）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオン状態とされる。なお、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。
【００８９】
電圧ＶＤＤＷがＶppに達した時刻ｔ１において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。また、スイッチ素子１４２がオン状態とされる。そして、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０及びｐチャネルＭＯＳトランジスタ３７が形成されたｐ型ウェル領域１５８に、昇圧回路１３０が生成する電圧ＶＮＥＧを与える。勿論、ｐチャネルＭＯＳトランジスタ３７の電流経路の一端にも、電圧ＶＮＥＧが与えられる。その結果、ｐ型ウェル領域１５８の電位ＶＰＷ、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位はＶBBとなる。
【００９０】
以上のようにして、選択ワード線ＷＬ０にＶppが与えられ、非選択ワード線に０Ｖが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にＶBBが与えられ、ウェル領域１５８にＶBBが与えられる。その状態で、メモリセルＭＣにデータが書き込まれる（時刻ｔ２〜ｔ３）。
【００９１】
時刻ｔ２〜ｔ３でデータの書き込みを行った後は、ワード線ＷＬ０、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０、ウェル電位ＶＰＷ、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティング状態にされる。この様子を示しているのが図６における時刻ｔ３〜ｔ４であり、図１８である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３５がオフ状態とされる。従って、ワード線ＷＬ０の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、ｐ型ウェル１５８及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にはいずれからも電圧が供給されず、ｐ型ウェル１５８及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態となる。
【００９２】
上記のように選択ワード線ＷＬ０、ｐ型ウェル領域１５８の電位ＶＰＷ、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）をフローティングにした後は、ワード線ＷＬ０、ｐ型ウェル領域１５８、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）をショートする。この様子を示しているのが、図６における時刻ｔ４〜ｔ５であり、図１９である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３６がオフ状態とされる。そして、選択ワード線ＷＬ０に対応したインバータ３４に接続されるスイッチ１４０、１４１オン状態とされる。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５８及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は制御回路１００に接続される。その結果、ワード線ＷＬ０と、ｐ型ウェル領域１５８、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）が電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０に接続されたノードと、ｐ型ウェル領域１５８及びｐチャネルＭＯＳトランジスタ３７の電流経路の一端に接続されたノードとがショートされる。両者がショートされることにより、３者の電位はほぼ同電位に近づく。
【００９３】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５８と選択ワード線ＷＬ０との間の電位差が十分に小さくされる。ｐ型ウェル領域１５８とセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）との間の電位差は、もともと殆どゼロである。ｐ型ウェル領域１５８と選択ワード線ＷＬ０との間の電位差が十分に小さくなった後（時刻ｔ５）、制御回路１００は、図１９に示す状態において、ワード線ＷＬ０、ｐ型ウェル１５６、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に０Ｖを与える。
【００９４】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、書き込み動作が終了する。
【００９５】
＜消去動作＞
次に消去動作について図２０乃至図２２を用いて説明する。図２０乃至図２２は、書き込み用デコーダ３０及びメモリセルアレイ２０の一部領域の回路図である。なお、各ノードにおける電位及び各種信号のタイミングチャートは、図１０においてＶＳＧＰＷを除いた他は全く同様である。
【００９６】
まず、図１０において、時刻ｔ０で消去動作を始めるとする。図２０は、時刻ｔ０〜ｔ３までの間の状態を示している。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶppにブートする。またスイッチ素子１４０、１４１がオフ状態となる。また時刻ｔ１において、制御回路１００は、スイッチ素子１４２を介して、ｐ型ウェル領域１５８に、昇圧回路１２０が生成する電圧ＶＤＤＷを与える。その結果、ｐ型ウェル領域１５８の電位ＶＰＷ（ｐチャネルＭＯＳトランジスタ３７のバックゲートバイアス）はＶppとなる。しかし、制御信号ＷＳＧが“Ｌ”レベル（０Ｖ）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオフ状態である。従って、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態とされる。
【００９７】
電位ＶＰＷがＶppに達した時刻ｔ２において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。ＶＣＧＰＷノードには、昇圧回路１３０が供給するＶＮＥＧが与えられる。ＶＣＧＮＷノードの電位は、常時Ｖcc２一定とされている。また、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖcc２）、ＶＣＧＰＷ（ＶBB）を電源電圧として動作する。
【００９８】
消去時において、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルである。その結果、ワード線の電位はＶＣＧＰＷ＝ＶBBとなる。
【００９９】
以上のようにして、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）にＶBBが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティングとされ、ウェル領域１５６にＶppが与えられる。その結果、メモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれ、データの消去が行われる（時刻ｔ２〜ｔ３）。
【０１００】
時刻ｔ２〜ｔ３でデータを消去した後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０〜ＷＬ（４ｍ−１）とウェル電位ＶＰＷとがフローティング状態にされる（セレクトゲート線はフローティング状態のまま）。この様子を示しているのが図１０における時刻ｔ３〜ｔ４であり、図２１である。すなわち、ロウアドレスデコード回路３１において、スイッチ３６がオフ状態とされる。従って、インバータ３４の出力、すなわちワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、ｐ型ウェル１５８はフローティング状態となる。
【０１０１】
上記のようにワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５８の電位をフローティングにした後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５６とをショートする。この様子を示しているのが、図１０における時刻ｔ４〜ｔ５であり、図２２である。すなわち、ロウアドレスデコード回路３１において、更にスイッチ３６がオフ状態とされる。そして、スイッチ１４０、１５０がオン状態とされる。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５８は制御回路１００に接続される。その結果、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と、ｐ型ウェル領域１５８とが電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続されたノードと、ｐ型ウェル領域１５８に接続されたノードとがショートされる。両者がショートされることにより、両者の電位はほぼ同電位に近づく。
【０１０２】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５８とワード線ＷＬ０〜ＷＬ（４ｍ−１）との間の電位差が十分に小さくされた後（時刻ｔ５）、制御回路１００は、図２２に示す状態において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びｐ型ウェル１５６に０Ｖを与える。
【０１０３】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、消去動作が終了する。消去動作終了後、昇圧回路１３０は生成電圧ＶＮＥＧを０Ｖに戻し、昇圧回路１２０は生成電圧ＶＤＤＷをＶcc２に戻す。
【０１０４】
上記のように、この発明の第２の実施形態に係るフラッシュメモリであると、スイッチ素子群３２とメモリセルＭＣとを、同一のｐ型ウェル領域１５８上に形成している。この場合であっても、上記第１の実施形態と同様に（１）の効果が得られる。また同時に、下記（２）の効果が得られる。
【０１０５】
（２）フラッシュメモリの製造工程を簡単化出来る。
本実施形態では、スイッチ群３２とメモリセルＭＣとを、同一のｐ型ウェル領域１５８に形成している。従って、上記第１の実施形態に比べて、ｐ型ウェル領域の数が減り、製造工程が簡単化される。
【０１０６】
また、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、ｐ型ウェル領域１５８に接続されている。換言すれば、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位は、制御回路１００からスイッチ素子１４２を介してｐ型ウェル領域に至る経路によって、与えられる。すなわち、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に電位を与えるための経路は、ｐ型ウェル領域１５８に電位を与える経路と共通である。従って、上記第１の実施形態に係る構成で必要であったスイッチ素子１４３と、制御回路１００からｐ型ウェル領域１５６に至るパスとスイッチ素子１４３とを接続するパスとが不要になる。従って、回路構成が簡略化され、製造工程が簡単化される。その結果、フラッシュメモリの製造コストを削減できる。
【０１０７】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態におけるカラム系回路の構成に係るものである。図２３は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイ２０の一部領域の回路図であり、メモリセルブロックＢＬＫ、セレクタＳＥＬ、及びｎチャネルＭＯＳトランジスタ２１について示している。また図２４は、図２３に示すメモリセルアレイの断面図であり、１個のメモリセルＭＣ、セレクタＳＥＬ内のＭＯＳトランジスタ２４、及びｎチャネルＭＯＳトランジスタ２１のみを示している。その他の構成は、上記第１、第２の実施形態と同様であるので、説明は省略する。
【０１０８】
図示するように、セレクタＳＥＬ内のＭＯＳトランジスタ２３〜２６は、ｎ型ウェル領域１５２の表面内に形成されたｐ型ウェル領域１５９上に形成されている。ｐ型ウェル領域１５９は、ｐ型ウェル領域１５６またはｐ型ウェル領域１５８と分離されている。そして、ｎチャネルＭＯＳトランジスタ２１は、ｎ型ウェル領域１５２によってｐ型ウェル領域１５６、１５８、１５９と分離された領域の、ｐ型半導体基板１５０上に形成されている。
【０１０９】
本実施形態に係る構成であると、上記第１、第２の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。
【０１１０】
（３）フラッシュメモリの読み出し動作を高速化出来る。
フラッシュメモリにおいては、書き込み時に−８Ｖ、１２Ｖ等の比較的高い電圧を取り扱う。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。しかし、動作速度の観点からはゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを用いることが望ましい。
【０１１１】
この点、本実施形態に係る構成であると、ＭＯＳトランジスタ２１と、セレクタＳＥＬ及びメモリセルブロックＢＬＫとが、ウェル分離されている。従って、ＭＯＳトランジスタ２１には低耐圧のＭＯＳトランジスタが使用できる。従って、読み出し動作速度を向上できる。
【０１１２】
上記のように、この発明の第１乃至第３の実施形態に係るフラッシュメモリであると、ワード線と、メモリセルが形成されたウェル領域との間のカップリングによって誤動作を生じることを抑制できる。更に、セレクトゲート線と、メモリセルが形成されるウェル領域との間のカップリングが問題になることもない。従ってフラッシュメモリの動作信頼性を向上できる。
【０１１３】
なお、上記第１乃至第３の実施形態では、ビット線がグローバルビット線とローカルビット線とに階層化されている場合を例に挙げて説明した。しかし、階層化されていない場合にも適用できることは言うまでもない。しかし、ビット線を階層化した場合には、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。また、非選択のローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【０１１４】
また、上記第１乃至第３の実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリに適用することも出来る。図２５は、第１乃至第３の実施形態の第１変形例に係るフラッシュメモリのブロック図であり、ＮＡＮＤ型フラッシュメモリについて示している。
【０１１５】
図示するように、メモリセルアレイ２０は、複数のＮＡＮＤセルを備えている。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、複数個のメモリセルトランジスタＭＴを有している。図２５では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。複数個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。そして、同一列にある選択トランジスタＳＴ１のドレイン領域がビット線に共通接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。そして、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【０１１６】
上記のようなＮＡＮＤ型フラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。
【０１１７】
更に、上記実施形態は、２つの選択トランジスタＳＴ１、ＳＴ２、及び１つのメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。図２６は、第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図である。
【０１１８】
図示するように、メモリセルアレイ２０は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２及び１つのメモリセルトランジスタＭＴを有している。そして、３つのトランジスタは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、直列接続されている。同一列にある選択トランジスタＳＴ１のドレイン領域はビット線に共通接続され、選択トランジスタＳＴ２のソース領域はソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【０１１９】
上記のようなフラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。
【０１２０】
また、上記第１乃至第３の実施形態は、システムＬＳＩにも適用できる。図２７は、第１乃至第３の実施形態の第３変形例に係るシステムＬＳＩのブロック図である。
【０１２１】
図示するように、システムＬＳＩ２００は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ２１０が設けられている。またメモリ領域には、上記第１乃至第３の実施形態で説明したフラッシュメモリ１０、図２６を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ２２０、及び図２５を用いて説明したＮＡＮＤ型フラッシュメモリ２３０が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図２７に示すようにＣＰＵ２１０と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ２１０のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＣＰＵ２１０がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ２２０及びＮＡＮＤ型フラッシュメモリ２３０と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１２２】
なお、例えばロジック回路領域では、ＣＰＵ２１０をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、２２０、２３０をバルクのシリコン基板上に形成しても良い。
【０１２３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１２４】
【発明の効果】
以上説明したように、この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図３】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の回路図。
【図４】 図３におけるロウアドレスデコード回路の回路図。
【図５】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。
【図６】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における各種信号のタイミングチャート。
【図７】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図８】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図９】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１０】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における各種信号のタイミングチャート。
【図１１】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１２】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１３】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１４】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の回路図。
【図１５】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。
【図１６】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における各種信号のタイミングチャート。
【図１７】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１８】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１９】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２０】 この発明の第２の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２１】 この発明の第２の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２２】 この発明の第２の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２３】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の回路図。
【図２４】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の断面図。
【図２５】 この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリのブロック図。
【図２６】 この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図。
【図２７】 この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリのブロック図。
【符号の説明】
１０、２２０、２３０…フラッシュメモリ、２０…メモリセルアレイ、２１〜２６、３７、３９、４８…ｎチャネルＭＯＳトランジスタ、３０…書き込み用デコーダ、３１、４１…ロウアドレスデコード回路、３２、４３…スイッチ素子群、３３、４４…ＮＡＮＤゲート、３４、４５、４７…インバータ、３５、３６、１４０〜１４３…スイッチ素子、３８…ｐチャネルＭＯＳトランジスタ、４０…セレクトゲートデコーダ、４２…電圧変換回路、４６…レベルシフト回路、５０…カラムデコーダ、６０…書き込み回路、７０…センスアンプ、８０…ソース線ドライバ、９０…アドレスバッファ、１００…制御回路、１１０〜１３０…昇圧回路、１５０…ｐ型半導体基板、１５１〜１５３…ｎ型ウェル領域、１５４〜１５９…ｐ型ウェル領域、２００…システムＬＳＩ、２１０…ＣＰＵ
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
また上記ＮＯＲ型フラッシュメモリにおいては、書き込み終了後にワード線及び半導体基板の電位を０Ｖに戻す際、ワード線と半導体基板との間のカップリングによる悪影響を防止するための技術が開示されている（例えば特許文献１、２参照）。
【０００５】
【非特許文献１】
Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【０００６】
【特許文献１】
特開２０００−９０６８０号公報
【０００７】
【特許文献２】
米国特許第６２２２７７４号明細書
【０００８】
【発明が解決しようとする課題】
しかし、上記従来の、２つのＭＯＳトランジスタを含むメモリセルを備えたフラッシュメモリは、ＮＯＲ型フラッシュメモリと異なり、セレクトゲート線を有している。従って、ワード線と半導体基板との間のカップリングだけでなく、セレクトゲート線と半導体基板との間のカップリングが、動作に悪影響を及ぼすという問題があった。特に、選択トランジスタのゲート絶縁膜の耐圧を鑑みると、上記特許文献１、２記載の方法は、動作信頼性の観点から十分ではなかった。
【０００９】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成された第１ウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、書き込み時において、前記ワード線のいずれかを選択して正電位を与えると共に、前記第１ウェル領域に負電位を与え、書き込み後、前記選択ワード線及び前記第１ウェル領域をフローティングにする第１ロウデコーダと、読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記フローティングにされた選択ワード線と前記第１ウェル領域とをショートする制御回路とを具備し、書き込み時において、前記セレクトゲート線は負電位ノードに接続されて、前記書き込み後、前記セレクトゲート線は、前記負電位ノードと分離され、前記第１ウェル領域に接続される。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１７】
図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用デコーダ３０、セレクトゲートデコーダ４０、カラムデコーダ５０、書き込み回路６０、センスアンプ７０、ソース線ドライバ８０、アドレスバッファ９０、制御回路１００、昇圧回路１１０〜１３０を備えている。
【００１８】
メモリセルアレイ２０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ２０の構成について、図２を用いて説明する。図２はメモリセルアレイ２０の一部領域の回路図である。
【００１９】
図示するように、メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ２１を有している。なお、図２では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【００２０】
各々のメモリセルブロックは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。しかし選択トランジスタＳＴでは、メモリセルトランジスタＭＴと異なり、フローティングゲートは行方向に隣接するもの同士で共通接続され、且つフローティングゲートと制御ゲートが電気的に接続されている。従って、以下では、選択トランジスタＳＴの積層ゲートを単にゲートと呼ぶことにする。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックに（４×２）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ２２の電流経路を介して、書き込み用デコーダ３０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０、ＬＢＬ１は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ４０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。
【００２１】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ２３〜２６を備えている。すなわち、ＭＯＳトランジスタ２３の電流経路の一端がＭＯＳトランジスタ２４の電流経路の一端に接続され、ＭＯＳトランジスタ２４の電流経路の他端がＭＯＳトランジスタ２５の電流経路の一端に接続され、ＭＯＳトランジスタ２５の電流経路の他端がＭＯＳトランジスタ２６の電流経路の一端に接続されている。ＭＯＳトランジスタ２３、２６のゲートは、書き込み用デコーダ３０に接続され、ＭＯＳトランジスタ２４、２５のゲートは、カラムデコーダ５０に接続されている。そして、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ２５とＭＯＳトランジスタ２６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ２３、２６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２３またはＭＯＳトランジスタ２６の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられた書き込み回路６０に接続されている。また、ＭＯＳトランジスタ２４とＭＯＳトランジスタ２５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ２４とＭＯＳトランジスタ２５との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ２１の電流経路を介してセンスアンプ７０に接続されている。各ＭＯＳトランジスタ２１のゲートは共通接続され、カラムデコーダ５０に接続されている。
【００２２】
上記メモリセルアレイ２０の構成は次のようにも説明できる。メモリセルアレイ２０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに共通接続されている。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ２３、２６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２４、２５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ８０に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
【００２３】
図１に戻って説明を続ける。書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。また、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６のゲートに電圧を供給する。更に、ＭＯＳトランジスタ２２のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
【００２４】
セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
【００２５】
なお、書き込み用デコーダ３０及びセレクトゲートデコーダの詳細については後述する。
【００２６】
カラムデコーダ５０は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ２１のゲートに電圧を供給する。
【００２７】
書き込み回路６０は、書き込みデータをラッチする。
【００２８】
センスアンプ７０は、読み出したデータを増幅する。
【００２９】
ソース線ドライバ８０は、ソース線に電圧を供給する。
【００３０】
アドレスバッファ９０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ５０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ３０及びセレクトゲートデコーダ４０に供給する。
【００３１】
制御回路１００は、書き込み用デコーダに電圧を供給する。制御回路１００についても、その詳細は後述する。
【００３２】
昇圧回路１１０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、書き込み用デコーダ３０、セレクトゲートデコーダ４０及びカラムデコーダ５０に供給する。
【００３３】
昇圧回路１２０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＤＤＷを生成する。内部電圧ＶＤＤＷは、例えば０Ｖ〜Ｖpp（１２Ｖ）である。
【００３４】
昇圧回路１３０は、負の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＮＥＧを生成する。内部電圧ＶＮＥＧは、例えば０Ｖ〜ＶBB（−８Ｖ）である。
【００３５】
次に、書き込み用デコーダ３０、セレクトゲートデコーダ４０、及び制御回路１００の詳細について、図３を用いて説明する。図３はフラッシュメモリ１０の一部領域回路図であり、特に書き込み用デコーダ３０及びセレクトゲートデコーダ４０の詳細を示す回路図である。
【００３６】
まず、セレクトゲートデコーダ４０の構成について説明する。セレクトゲートデコーダ４０は、ロウアドレスデコード回路４１、電圧変換回路４２、及びスイッチ素子群５３を備えている。ロウアドレスデコード回路４１は、電源電圧Ｖcc１（＝１．２５〜１．６５Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路４１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路４４及びインバータ４５を有している。ＮＡＮＤ回路４４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ４５がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００３７】
電圧変換回路４２は、電源電圧Ｖcc２（＝２．５〜３．６Ｖ）で動作し、Ｖcc１レベルのロウアドレスデコード信号をＶcc２レベルに変換する。電源電圧Ｖcc２は、昇圧回路１１０によって与えられる。電圧変換回路４２は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたレベルシフト回路４６及びインバータ４７を備えている。レベルシフト回路４６は、ロウアドレスデコード信号の電圧レベルをＶcc２レベルに変換する。またインバータ４７は、レベルシフト回路４６の出力を反転する。
【００３８】
スイッチ素子群４３は、ｎチャネルＭＯＳトランジスタ４８を有している。ｎチャネルＭＯＳトランジスタ４８は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ４７の出力が、ｎチャネルＭＯＳトランジスタの電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ４８のゲートには、制御信号ＺＩＳＯＧが入力される。
【００３９】
次に、書き込み用デコーダ３０の構成について説明する。書き込み用デコーダ３０は、ロウアドレスデコード回路３１及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路３１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、正電源電圧ノードは、電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードは電源電圧ノードＶＣＧＰＷに接続されている。そして、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、昇圧回路１２０、１３０が発生する電圧ＶＤＤＷ及びＶＮＥＧ、または昇圧回路１１０が発生する電圧Ｖcc２のいずれかが与えられる。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。インバータ３４の正電源電圧ノードは、スイッチ素子３５を介して電源電圧ノードＶＣＧＮＷに接続され、且つスイッチ素子１４０を介して制御回路１００に接続されている。またインバータ３４の負電源電圧ノードは、スイッチ素子３６を介して電源電圧ノードＶＣＧＰＷに接続され、且つスイッチ素子１４１を介して制御回路１００に接続されている。従って、インバータ３４は、電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷにおける電圧、または制御回路１００から与えられる電圧に基づいて動作する。
【００４０】
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３７を有している。ｎチャネルＭＯＳトランジスタ３７は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、その電流経路の一端がセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続されている。また電流経路の他端は、スイッチ素子１４３を介して、電源電圧ノードＶＳＧＰＷまたはメモリセルアレイ２０が形成されたウェル領域のウェル電位ＶＰＷに接続されている。ｎチャネルＭＯＳトランジスタ３７のゲートには、制御信号ＷＳＧが入力される。また、ｎチャネルＭＯＳトランジスタ３８のバックゲート電位（ウェル領域の電位）は、電流経路の他端と同電位とされ、且つｎチャネルＭＯＳトランジスタ４８のバックゲート電位と同電位とされている。
【００４１】
制御回路１００は、前述のように、スイッチ素子１４０、１４１を介して、インバータ３４の電源電圧ノード（正・負）に接続されている。また、スイッチ素子１４２を介して、メモリセルアレイ２０のウェル電位ＶＰＷに接続されている。
【００４２】
書き込み用デコーダ３０におけるロウアドレスデコード回路３１の構成の詳細について、図４を用いて説明する。図４は、ロウアドレスデコード回路の回路図である。
【００４３】
図示するように、インバータ３４は、ｐチャネルＭＯＳトランジスタ３８及びｎチャネルＭＯＳトランジスタ３９を備えている。ｐチャネルＭＯＳトランジスタのソースは、バックゲートと共通接続され、更にスイッチ素子３５を介してＶＣＧＮＷノードに接続され、スイッチ素子１４０を介して制御回路１００に接続されている。ｎチャネルＭＯＳトランジスタ３９のドレインはｐチャネルＭＯＳトランジスタ３９のドレインに接続されている。ｎチャネルＭＯＳトランジスタのソースは、バックゲートと共通接続され、更にスイッチ素子３６を介してＶＣＧＰＷノードに接続され、スイッチ素子１４１を介して制御回路１００に接続されている。そして、ｐチャネルＭＯＳトランジスタ３８及びｎチャネルＭＯＳトランジスタ３９のゲートは、共通接続され、ＮＡＮＤゲート３３の出力ノードに接続されている。更に、ｐチャネルＭＯＳトランジスタ３８のドレインと、ｎチャネルＭＯＳトランジスタ３９のドレインとの接続ノードは、対応するワード線に接続されている。
【００４４】
図５は、図３に示すメモリセルアレイ２０、セレクトゲートデコーダ４０、及び書き込み用デコーダ３０の、一部領域の断面図である。図５では特に、１個のメモリセルＭＣ、インバータ３４、４７、及びＭＯＳトランジスタ３７、４８についてのみ示している。
【００４５】
図示するように、半導体基板１５０の表面内には、互いに離隔されたｎ型ウェル領域１５１〜１５３が形成されている。ｎ型ウェル領域１５１は、書き込み用デコーダ３４内のインバータ３４を形成するためのものである。またｎ型ウェル領域１５２は、書き込み用デコーダ３４内のｐチャネルＭＯＳトランジスタ３７、メモリセルアレイ２０内のメモリセルＭＣ、及びセレクトゲートデコーダ４０内のｐチャネルＭＯＳトランジスタ４８を形成するためのものである。更に、ｎ型ウェル領域１５３は、セレクトゲートデコーダ４０内のインバータ４７を形成するためのものである。
【００４６】
ｎ型ウェル領域１５１の表面内には、更にｐ型ウェル領域１５４が形成されている。そして、ｎ型ウェル領域１５１上及びｐ型ウェル領域１５４上に、それぞれインバータ３４に含まれるｐチャネルＭＯＳトランジスタ３８、３９が形成されている。またｐ型ウェル領域１５１は、ＶＣＧＮＷノードに接続され、ｐ型ウェル領域１５４はＶＣＧＰＷノードに接続されている。
【００４７】
ｎ型ウェル領域１５２の表面内には、更にｐ型ウェル領域１５５〜１５７が形成されている。そして、ｐ型ウェル領域１５５〜１５７上には、それぞれ書き込み用デコーダ３４内のＭＯＳトランジスタ３７、メモリセルＭＣ、及びセレクトゲートデコーダ４０内のＭＯＳトランジスタ４８が形成されている。なお、メモリセルの選択トランジスタＳＴは、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。そして、ｎ型ウェル領域１５２は電源電位ノードＶＮＷに接続され、ｐ型ウェル領域１５５、１５６は制御回路１００またはＶＳＧＰＷノードに接続されている。前述の通り、ｐ型ウェル領域１５７は、ｐ型ウェル領域１５５と同電位とされている。
【００４８】
ｎ型ウェル領域１５３上には、インバータ１５３内のｐチャネルＭＯＳトランジスタが形成され、更にｐ型半導体基板１５０上には、インバータ１５３内のｎチャネルＭＯＳトランジスタが形成されている。そして、ｎ型ウェル領域１５３には電圧Ｖcc２が与えられる。
【００４９】
次に、上記構成のフラッシュメモリの動作について簡単に説明する。詳細については後述する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００５０】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力され、該書き込みデータが書き込み回路６０に入力される。書き込み回路６０に“１”データが格納されると、書き込み回路６０の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、書き込み回路６０の出力は低電圧側、すなわちＶBB（−８Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる（図２参照）。
【００５１】
そして、書き込み用デコーダ３０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択すると共に、ＭＯＳトランジスタ２２をオフ状態にする。選択ワード線には、Ｖpp（例えば１２Ｖ）が与えられる。また、セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）を“Ｌ”レベル（ＶBB）とする。従って、全ての選択トランジスタはオフ状態となる。
【００５２】
また、書き込み用デコーダ３０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６はオフ状態とされる。他方、カラムデコーダ５０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。
【００５３】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、メモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣでは、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する。
【００５４】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括して読み出されることが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。
【００５５】
まず、セレクトゲートデコーダ４０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（Ｖcc２）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。また書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を“Ｌ”レベルとすると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。
【００５６】
また、カラムデコーダ５０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５はオフ状態とする。他方、書き込み用デコーダ３０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に、カラムデコーダ５０は、ＭＯＳトランジスタ２１をオン状態とする。
【００５７】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２４またはＭＯＳトランジスタ２５、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１が、センスアンプ７０に接続される。
【００５８】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、例えば１Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬには電流は流れない。
【００５９】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０が増幅することによって読み出し動作が行われる。
【００６０】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。
【００６１】
すなわち、書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位をＶBB（−８Ｖ）とする。また、半導体基板（ウェル領域１５６：図５参照）の電位はＶpp（２０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってウェル領域１５６に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００６２】
次に、上記書き込み動作及び消去動作を、特に書き込み用デコーダ３０に着目しつつ、詳細に説明する。
【００６３】
＜書き込み動作＞
まず書き込み動作について図６乃至図９を用いて説明する。図６は、各ノード及び各種信号のタイムチャートである。また図７乃至図９は、書き込み用デコーダ３０及びメモリセルアレイ２０の一部領域の回路図である。
【００６４】
まず、図６において、時刻ｔ０で書き込み動作を始めるとする。時刻ｔ０以前では、昇圧回路１２０、１３０がそれぞれ生成する電圧ＶＤＤＷ、ＶＮＥＧは、Ｖcc２、０Ｖである。そして、時刻ｔ０で書き込み動作がスタートする。図７は、時刻ｔ０〜ｔ３までの間の状態を示している。以下、図６、図７と併せて説明する。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶpp（１２Ｖ）にブートする。書き込み用デコーダ３０におけるＶＣＧＮＷノードにはＶＤＤＷが与えられているから、ＶＣＧＮＷノードにおける電位もＶppに上昇する。更に、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。またスイッチ素子１４０、１４１がオフ状態となる。よって、インバータ３４は、ＶＣＧＮＷ、ＶＣＧＰＷを電源電圧として動作する。なおＶＣＧＰＷノードの電位は、常時０Ｖである。すると、選択ワード線（図７ではワード線ＷＬ０）に対応するＮＡＮＤゲート３３の出力は“Ｌ”レベルであるから、インバータ３４の出力はＶＤＤＷ＝Ｖpp（ＶＣＧＮＷノードの電位）となる。他方、非選択ワード線に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルであるから、インバータ３４の出力は０Ｖ（ＶＣＧＰＷノードの電位）となる。その結果、選択ワード線の電位はＶＣＧＮＷ＝Ｖpp、非選択ワード線の電位はＶＣＧＰＷ＝０Ｖとなる。また、制御信号ＷＳＧが“Ｈ”レベル（Ｖcc２）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオン状態とされる。なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。
【００６５】
電圧ＶＤＤＷがＶppに達した時刻ｔ１において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。また、スイッチ素子１４２はオン状態とされる。そして、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０が形成されたｐ型ウェル領域１５６に、昇圧回路１３０が生成する電圧ＶＮＥＧを与える。その結果、ｐ型ウェル領域１５６の電位ＶＰＷはＶBBとなる。また、電圧ＶＮＥＧは、ＶＳＧＰＷノードにも与えられている。そして、スイッチ素子１４３は、ＶＳＧＰＷノードと、ｐチャネルＭＯＳトランジスタ３７とを接続する。従って、ｐチャネルＭＯＳトランジスタ３７の不純物拡散層及びバックゲートの電位もＶBBとなる。すると、ｐチャネルＭＯＳトランジスタ３７はオン状態にあるから、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の全ての電位はＶＮＥＧ＝ＶBBとなる。そのため、選択トランジスタＳＴはオフ状態とされる。なおこの時点において、スイッチ素子１４２からメモリセルアレイ２０に達するパスと、ＶＳＧＰＷノードとは、スイッチ素子１４３によって分離されている。すなわち、ウェル電位ＶＰＷとセレクトゲート線の電位とは同じＶBBではあるが、異なるパスによってＶBBが供給される。
【００６６】
以上のようにして、選択ワード線ＷＬ０にＶppが与えられ、非選択ワード線に０Ｖが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にＶBBが与えられ、ウェル領域１５６にＶBBが与えられる。その状態で、ローカルビット線ＬＢＬ０に０Ｖまたは−８Ｖが印加されることで、ワード線ＷＬ０に接続されたメモリセルＭＣにデータが書き込まれる（時刻ｔ２〜ｔ３）。
【００６７】
時刻ｔ２〜ｔ３でデータの書き込みを行った後は、ワード線ＷＬ０、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０とウェル電位ＶＰＷとがフローティング状態にされる。この様子を示しているのが図６における時刻ｔ３〜ｔ４であり、図８である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３５がオフ状態とされる。この状態においては、図４に示すｐチャネルＭＯＳトランジスタ３８のソースは、ＶＣＧＮＷノードにも制御回路１００にも接続されていない。従って、インバータ３４の出力、すなわちワード線ＷＬ０の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、メモリセルが形成されるｐ型ウェル１５６にはいずれからも電圧が供給されず、ｐ型ウェル１５６はフローティング状態となる。なお、セレクトゲート線には依然としてＶBBが供給され、非選択ワード線には０Ｖが供給されている。
【００６８】
上記のように選択ワード線ＷＬ０とｐ型ウェル領域１５６の電位をフローティングにした後は、ワード線ＷＬ０とｐ型ウェル領域１５６とをショートする。この様子を示しているのが、図６における時刻ｔ４〜ｔ５であり、図９である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３６がオフ状態とされる。そして、選択ワード線ＷＬ０に対応したインバータ３４に接続されるスイッチ１４０、１４１がオン状態とされる。この状態においては、図４に示すｐチャネルＭＯＳトランジスタ３８のソースは、制御回路１００に接続されている。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５６は制御回路１００に接続される。その結果、ワード線ＷＬ０と、ｐ型ウェル領域１５６とが電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０に接続されたノードと、ｐ型ウェル領域１５６の電位ＶＰＷに接続されたノードとがショートされる。両者がショートされることにより、両者の電位はほぼ同電位に近づく。なお、選択ワード線ＷＬ０とｐ型ウェル領域１５６とをフローティングにする理由は、上記のように両者をショートさせる必要があるからである。そして、両者をフローティングにすることなく両者をショートさせると、昇圧回路１２０、１３０のそれぞれの出力（正電位Ｖpp、負電位ＶBB）がショートされてしまい、フラッシュメモリが破壊される虞があるからである。
【００６９】
また時刻ｔ４〜ｔ５においては、スイッチ素子１４３は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と、ＶＳＧＰＷノードとの間を非接続とする。そして、スイッチ素子１４２からｐ型ウェル１５６に達するパスと、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とを接続する。その結果、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位は、ｐ型ウェル領域１５６の電位ＶＰＷと同じように変化する。
【００７０】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５６と選択ワード線ＷＬ０、及びｐ型ウェル領域１５６とセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）との間の電位差が十分に小さくされる。前記電位差が、選択トランジスタＳＴのゲート耐圧に問題を与えない程度まで小さくなった後（時刻ｔ５）、制御回路１００は、図９に示す状態において、ワード線ＷＬ０、ｐ型ウェル１５６、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に０Ｖを与える。
【００７１】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、書き込み動作が終了する。書き込み動作終了後、昇圧回路１３０は生成電圧ＶＮＥＧを０Ｖに戻し、昇圧回路１２０は生成電圧ＶＤＤＷをＶcc２に戻す。その結果、ＶＳＧＰＷノードの電位も０Ｖに戻る。また、制御信号ＷＳＧが“Ｌ”レベルとされ、ｐチャネルＭＯＳトランジスタ３７がオフ状態となる。
【００７２】
＜消去動作＞
次に消去動作について図１０乃至図１３を用いて説明する。図１０は、各ノード及び各種信号のタイムチャートである。また図１１乃至図１３は、書き込み用デコーダ３０及びメモリセルアレイ２０の一部領域の回路図である。
【００７３】
まず、図１０において、時刻ｔ０で消去動作を始めるとする。図１１は、時刻ｔ０〜ｔ３までの間の状態を示している。以下、図１０、図１１と併せて説明する。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶppにブートする。またスイッチ素子１４０、１４１がオフ状態となる。また時刻ｔ１において、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０が形成されたｐ型ウェル領域１５６に、昇圧回路１２０が生成する電圧ＶＤＤＷを与える。その結果、ｐ型ウェル領域１５６の電位ＶＰＷはＶppとなる。
【００７４】
電位ＶＰＷがＶppに達した時刻ｔ２において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。ＶＣＧＰＷノードには、昇圧回路１３０が供給するＶＮＥＧが与えられる。従って、ＶＣＧＰＷノードにおける電位もＶBBに上昇する。ＶＣＧＮＷノードの電位は、常時Ｖcc２一定とされている。また、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖcc２）、ＶＣＧＰＷ（ＶBB）を電源電圧として動作する。
【００７５】
消去時において、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルであるから、インバータ３４の出力はＶＮＥＧ＝ＶBB（ＶＣＧＰＷノードの電位）となる。その結果、ワード線の電位はＶＣＧＰＷ＝ＶBBとなる。また、制御信号ＷＳＧが“Ｌ”レベル（０Ｖ）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオフ状態とされる。なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。その結果、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態とされる。なおこの時点において、スイッチ素子１４２からメモリセルアレイ２０に達するパスと、ＶＳＧＰＷノードとは、スイッチ素子１４３によって分離されている。またＶＳＧＰＷノードの電位は常時０Ｖとされている。
【００７６】
以上のようにして、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）にＶBBが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティングとされ、ウェル領域１５６にＶppが与えられる。その結果、メモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれ、データの消去が行われる（時刻ｔ２〜ｔ３）。
【００７７】
時刻ｔ２〜ｔ３でデータを消去した後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０〜ＷＬ（４ｍ−１）とウェル電位ＶＰＷとがフローティング状態にされる（セレクトゲート線はフローティング状態のまま）。この様子を示しているのが図１０における時刻ｔ３〜ｔ４であり、図１２である。すなわち、ロウアドレスデコード回路３１において、各ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応したインバータ３４のスイッチ３６がオフ状態とされる。この状態においては、図４に示すｎチャネルＭＯＳトランジスタ３９のソースは、ＶＣＧＰＷノードにも制御回路１００にも接続されていない。従って、インバータ３４の出力、すなわちワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、メモリセルが形成されるｐ型ウェル１５６にはいずれからも電圧が供給されず、ｐ型ウェル１５６はフローティング状態となる。
【００７８】
上記のようにワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５６の電位をフローティングにした後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５６とをショートする。この様子を示しているのが、図１０における時刻ｔ４〜ｔ５であり、図１３である。すなわち、ロウアドレスデコード回路３１において、更にスイッチ３６がオフ状態とされる。そして、スイッチ１４０、１４１がオン状態とされる。この状態においては、図４に示すｎチャネルＭＯＳトランジスタ３９のソースは、制御回路１００に接続されている。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５６は制御回路１００に接続される。その結果、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と、ｐ型ウェル領域１５６とが電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続されたノードと、ｐ型ウェル領域１５６の電位ＶＰＷに接続されたノードとがショートされる。両者がショートされることにより、両者の電位はほぼ同電位に近づく。なお、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は常時フローティング状態にあるため、その電位は、カップリングによってｐ型ウェル領域１５６の電位ＶＰＷと同じように変化する。
【００７９】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５６とワード線ＷＬ０〜ＷＬ（４ｍ−１）との間の電位差が十分に小さくされる。前記電位差が、選択トランジスタＳＴのゲート耐圧に問題を与えない程度まで小さくなった後（時刻ｔ５）、制御回路１００は、図１３に示す状態において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びｐ型ウェル１５６に０Ｖを与える。
【００８０】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、消去動作が終了する。消去動作終了後、昇圧回路１３０は生成電圧ＶＮＥＧを０Ｖに戻し、昇圧回路１２０は生成電圧ＶＤＤＷをＶcc２に戻す。
【００８１】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００８２】
（１）フラッシュメモリの動作信頼性を向上出来る。
本実施形態に係る構成であると、書き込み終了後及び消去終了後、選択ワード線と、メモリセルが形成されるウェル領域とをフローティングにしている。そして、フローティングにした後、両者をショートして電位差を小さくしている。更に、ワード線とウェル領域との間のカップリングが殆ど問題ない程度に電位差が小さくなった後、ワード線とウェル領域に０Ｖを与えている。従って、ワード線とウェル領域とを０Ｖに戻す際、ワード線とウェル領域との間のカップリングの影響は殆ど無い。その結果、メモリセルトランジスタのゲート絶縁膜が絶縁破壊を起こしたり、または書き込み用デコーダ内の半導体素子にフォワードバイアス状態を誘引して、周辺回路に誤作動を起こさせたりすることを抑制できる。
【００８３】
また、書き込み時から書き込み終了後にかけて、セレクトゲート線と、メモリセルが形成されるウェル領域とは、常時同電位とされている。また、消去時から消去終了後にかけて、セレクトゲート線は常時フローティングとされている。従って、上記の選択ワード線とウェル領域とを０Ｖに戻す際も、セレクトゲート線の電位はウェル領域と同じように変化する。従って、セレクトゲート線とウェル領域との間のカップリングが問題になることはない。更に、両者は常時同電位であるので、選択トランジスタのゲート絶縁膜にはストレスがかからず、絶縁破壊を起こすことが抑制される。また、上記のように、カップリングによるセレクトゲート線の電位変化が、書き込み用デコーダの誤動作の原因となることを抑制できる。
【００８４】
上記の結果、フラッシュメモリの動作信頼性を向上できる。
【００８５】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、書き込み用デコーダ３０内のスイッチ素子群３２と、メモリセルアレイ２０とを、同一のウェル領域内に形成したものである。図１４は、本実施形態に係るフラッシュメモリ１０の一部領域回路図であり、特に書き込み用デコーダ３０及びセレクトゲートデコーダ４０の詳細を示す回路図である。また図１５は、図１４に示すメモリセルアレイ２０、セレクトゲートデコーダ４０、及び書き込み用デコーダ３０の、一部領域の断面図である。図１４では特に、１個のメモリセルＭＣ、インバータ３４、４７、及びＭＯＳトランジスタ３７、４８についてのみ示している。フラッシュメモリのブロック構成や、メモリセルアレイ２０の回路構成は、上記第１の実施形態と同様であるので、説明は省略する。
【００８６】
図示するように、メモリセルＭＣ、及びスイッチ素子群３２内のｐチャネルＭＯＳトランジスタ３７は、ｎ型ウェル領域１５２の表面内に形成されたｐ型ウェル領域１５８上に形成されている。従って、ｐチャネルＭＯＳトランジスタ３７のバックゲートバイアスは、ｐ型ウェル領域１５８の電位ＶＰＷと同電位である。また、ｐチャネルＭＯＳトランジスタ３７の電流経路の一端（セレクトゲート線に接続されない方）の電位も、電位ＶＰＷと同電位であり、スイッチ素子１４２を介して制御回路１００に接続されている。そして、上記第１の実施形態におけるスイッチ素子１４３が廃されている。その他の構成は、上記第１の実施形態と同様である。
【００８７】
次に、本実施形態に係るフラッシュメモリの書き込み動作及び消去動作について、特に書き込み用デコーダ３０に着目して、詳細に説明する。ここでは、特に上記第１の実施形態と異なる点について詳細に説明する。なお、読み出し動作は、上記第１の実施形態と同様であるので説明を省略する。
【００８８】
＜書き込み動作＞
まず、図１６において、時刻ｔ０で書き込み動作を始めるとする。図１７は、時刻ｔ０〜ｔ３までの間の状態を示している。以下、図１６、図１７と併せて説明する。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶpp（１２Ｖ）にブートする。書き込み用デコーダ３０の動作は、上記第１の実施形態と同様である。すなわち、ＶＣＧＮＷノードにおける電位もＶppに上昇する。更に、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となり、スイッチ素子１４０、１４１がオフ状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖpp）、ＶＣＧＰＷ（０Ｖ）を電源電圧として動作する。従って、選択ワード線（図１７ではワード線ＷＬ０）の電位はＶＣＧＮＷ＝Ｖpp、非選択ワード線の電位はＶＣＧＰＷ＝０Ｖとなる。また、制御信号ＷＳＧが“Ｈ”レベル（Ｖcc２）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオン状態とされる。なお、ｐチャネルＭＯＳトランジスタ４８はオフ状態である。
【００８９】
電圧ＶＤＤＷがＶppに達した時刻ｔ１において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。また、スイッチ素子１４２がオン状態とされる。そして、制御回路１００は、スイッチ素子１４２を介して、メモリセルアレイ２０及びｐチャネルＭＯＳトランジスタ３７が形成されたｐ型ウェル領域１５８に、昇圧回路１３０が生成する電圧ＶＮＥＧを与える。勿論、ｐチャネルＭＯＳトランジスタ３７の電流経路の一端にも、電圧ＶＮＥＧが与えられる。その結果、ｐ型ウェル領域１５８の電位ＶＰＷ、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位はＶBBとなる。
【００９０】
以上のようにして、選択ワード線ＷＬ０にＶppが与えられ、非選択ワード線に０Ｖが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にＶBBが与えられ、ウェル領域１５８にＶBBが与えられる。その状態で、メモリセルＭＣにデータが書き込まれる（時刻ｔ２〜ｔ３）。
【００９１】
時刻ｔ２〜ｔ３でデータの書き込みを行った後は、ワード線ＷＬ０、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０、ウェル電位ＶＰＷ、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティング状態にされる。この様子を示しているのが図６における時刻ｔ３〜ｔ４であり、図１８である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３５がオフ状態とされる。従って、ワード線ＷＬ０の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、ｐ型ウェル１５８及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にはいずれからも電圧が供給されず、ｐ型ウェル１５８及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態となる。
【００９２】
上記のように選択ワード線ＷＬ０、ｐ型ウェル領域１５８の電位ＶＰＷ、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）をフローティングにした後は、ワード線ＷＬ０、ｐ型ウェル領域１５８、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）をショートする。この様子を示しているのが、図６における時刻ｔ４〜ｔ５であり、図１９である。すなわち、ロウアドレスデコード回路３１において、選択ワード線ＷＬ０に対応したインバータ３４のスイッチ３６がオフ状態とされる。そして、選択ワード線ＷＬ０に対応したインバータ３４に接続されるスイッチ１４０、１４１オン状態とされる。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５８及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は制御回路１００に接続される。その結果、ワード線ＷＬ０と、ｐ型ウェル領域１５８、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）が電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０に接続されたノードと、ｐ型ウェル領域１５８及びｐチャネルＭＯＳトランジスタ３７の電流経路の一端に接続されたノードとがショートされる。両者がショートされることにより、３者の電位はほぼ同電位に近づく。
【００９３】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５８と選択ワード線ＷＬ０との間の電位差が十分に小さくされる。ｐ型ウェル領域１５８とセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）との間の電位差は、もともと殆どゼロである。ｐ型ウェル領域１５８と選択ワード線ＷＬ０との間の電位差が十分に小さくなった後（時刻ｔ５）、制御回路１００は、図１９に示す状態において、ワード線ＷＬ０、ｐ型ウェル１５６、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に０Ｖを与える。
【００９４】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、書き込み動作が終了する。
【００９５】
＜消去動作＞
次に消去動作について図２０乃至図２２を用いて説明する。図２０乃至図２２は、書き込み用デコーダ３０及びメモリセルアレイ２０の一部領域の回路図である。なお、各ノードにおける電位及び各種信号のタイミングチャートは、図１０においてＶＳＧＰＷを除いた他は全く同様である。
【００９６】
まず、図１０において、時刻ｔ０で消去動作を始めるとする。図２０は、時刻ｔ０〜ｔ３までの間の状態を示している。まず昇圧回路１２０は、生成電圧ＶＤＤＷをＶcc２からＶppにブートする。またスイッチ素子１４０、１４１がオフ状態となる。また時刻ｔ１において、制御回路１００は、スイッチ素子１４２を介して、ｐ型ウェル領域１５８に、昇圧回路１２０が生成する電圧ＶＤＤＷを与える。その結果、ｐ型ウェル領域１５８の電位ＶＰＷ（ｐチャネルＭＯＳトランジスタ３７のバックゲートバイアス）はＶppとなる。しかし、制御信号ＷＳＧが“Ｌ”レベル（０Ｖ）とされるため、ｐチャネルＭＯＳトランジスタ３７は全てオフ状態である。従って、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はフローティング状態とされる。
【００９７】
電位ＶＰＷがＶppに達した時刻ｔ２において、昇圧回路１３０は、生成電圧ＶＮＥＧを０ＶからＶBB（−８Ｖ）にブートする。ＶＣＧＰＷノードには、昇圧回路１３０が供給するＶＮＥＧが与えられる。ＶＣＧＮＷノードの電位は、常時Ｖcc２一定とされている。また、ロウアドレスデコード回路３１におけるスイッチ素子３５、３６がオン状態となる。よって、インバータ３４は、ＶＣＧＮＷ（Ｖcc２）、ＶＣＧＰＷ（ＶBB）を電源電圧として動作する。
【００９８】
消去時において、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応するＮＡＮＤゲート３３の出力は“Ｈ”レベルである。その結果、ワード線の電位はＶＣＧＰＷ＝ＶBBとなる。
【００９９】
以上のようにして、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）にＶBBが与えられ、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がフローティングとされ、ウェル領域１５６にＶppが与えられる。その結果、メモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれ、データの消去が行われる（時刻ｔ２〜ｔ３）。
【０１００】
時刻ｔ２〜ｔ３でデータを消去した後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びウェル電位ＶＰＷを０Ｖに戻す。０Ｖに戻すに当たっては、まずワード線ＷＬ０〜ＷＬ（４ｍ−１）とウェル電位ＶＰＷとがフローティング状態にされる（セレクトゲート線はフローティング状態のまま）。この様子を示しているのが図１０における時刻ｔ３〜ｔ４であり、図２１である。すなわち、ロウアドレスデコード回路３１において、スイッチ３６がオフ状態とされる。従って、インバータ３４の出力、すなわちワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位はフローティング状態となる。また、スイッチ１４２がオフ状態とされる。その結果、ｐ型ウェル１５８はフローティング状態となる。
【０１０１】
上記のようにワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５８の電位をフローティングにした後は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）とｐ型ウェル領域１５６とをショートする。この様子を示しているのが、図１０における時刻ｔ４〜ｔ５であり、図２２である。すなわち、ロウアドレスデコード回路３１において、更にスイッチ３６がオフ状態とされる。そして、スイッチ１４０、１５０がオン状態とされる。また、スイッチ１４２がオン状態とされ、ｐ型ウェル１５８は制御回路１００に接続される。その結果、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と、ｐ型ウェル領域１５８とが電気的に接続される。本例では、制御回路１００内において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続されたノードと、ｐ型ウェル領域１５８に接続されたノードとがショートされる。両者がショートされることにより、両者の電位はほぼ同電位に近づく。
【０１０２】
上記のように、時刻ｔ４〜ｔ５でｐ型ウェル領域１５８とワード線ＷＬ０〜ＷＬ（４ｍ−１）との間の電位差が十分に小さくされた後（時刻ｔ５）、制御回路１００は、図２２に示す状態において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びｐ型ウェル１５６に０Ｖを与える。
【０１０３】
以上の結果、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びｐ型ウェル領域１５６が０Ｖとなり、消去動作が終了する。消去動作終了後、昇圧回路１３０は生成電圧ＶＮＥＧを０Ｖに戻し、昇圧回路１２０は生成電圧ＶＤＤＷをＶcc２に戻す。
【０１０４】
上記のように、この発明の第２の実施形態に係るフラッシュメモリであると、スイッチ素子群３２とメモリセルＭＣとを、同一のｐ型ウェル領域１５８上に形成している。この場合であっても、上記第１の実施形態と同様に（１）の効果が得られる。また同時に、下記（２）の効果が得られる。
【０１０５】
（２）フラッシュメモリの製造工程を簡単化出来る。
本実施形態では、スイッチ群３２とメモリセルＭＣとを、同一のｐ型ウェル領域１５８に形成している。従って、上記第１の実施形態に比べて、ｐ型ウェル領域の数が減り、製造工程が簡単化される。
【０１０６】
また、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、ｐ型ウェル領域１５８に接続されている。換言すれば、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位は、制御回路１００からスイッチ素子１４２を介してｐ型ウェル領域に至る経路によって、与えられる。すなわち、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に電位を与えるための経路は、ｐ型ウェル領域１５８に電位を与える経路と共通である。従って、上記第１の実施形態に係る構成で必要であったスイッチ素子１４３と、制御回路１００からｐ型ウェル領域１５６に至るパスとスイッチ素子１４３とを接続するパスとが不要になる。従って、回路構成が簡略化され、製造工程が簡単化される。その結果、フラッシュメモリの製造コストを削減できる。
【０１０７】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態におけるカラム系回路の構成に係るものである。図２３は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイ２０の一部領域の回路図であり、メモリセルブロックＢＬＫ、セレクタＳＥＬ、及びｎチャネルＭＯＳトランジスタ２１について示している。また図２４は、図２３に示すメモリセルアレイの断面図であり、１個のメモリセルＭＣ、セレクタＳＥＬ内のＭＯＳトランジスタ２４、及びｎチャネルＭＯＳトランジスタ２１のみを示している。その他の構成は、上記第１、第２の実施形態と同様であるので、説明は省略する。
【０１０８】
図示するように、セレクタＳＥＬ内のＭＯＳトランジスタ２３〜２６は、ｎ型ウェル領域１５２の表面内に形成されたｐ型ウェル領域１５９上に形成されている。ｐ型ウェル領域１５９は、ｐ型ウェル領域１５６またはｐ型ウェル領域１５８と分離されている。そして、ｎチャネルＭＯＳトランジスタ２１は、ｎ型ウェル領域１５２によってｐ型ウェル領域１５６、１５８、１５９と分離された領域の、ｐ型半導体基板１５０上に形成されている。
【０１０９】
本実施形態に係る構成であると、上記第１、第２の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。
【０１１０】
（３）フラッシュメモリの読み出し動作を高速化出来る。
フラッシュメモリにおいては、書き込み時に−８Ｖ、１２Ｖ等の比較的高い電圧を取り扱う。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。しかし、動作速度の観点からはゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを用いることが望ましい。
【０１１１】
この点、本実施形態に係る構成であると、ＭＯＳトランジスタ２１と、セレクタＳＥＬ及びメモリセルブロックＢＬＫとが、ウェル分離されている。従って、ＭＯＳトランジスタ２１には低耐圧のＭＯＳトランジスタが使用できる。従って、読み出し動作速度を向上できる。
【０１１２】
上記のように、この発明の第１乃至第３の実施形態に係るフラッシュメモリであると、ワード線と、メモリセルが形成されたウェル領域との間のカップリングによって誤動作を生じることを抑制できる。更に、セレクトゲート線と、メモリセルが形成されるウェル領域との間のカップリングが問題になることもない。従ってフラッシュメモリの動作信頼性を向上できる。
【０１１３】
なお、上記第１乃至第３の実施形態では、ビット線がグローバルビット線とローカルビット線とに階層化されている場合を例に挙げて説明した。しかし、階層化されていない場合にも適用できることは言うまでもない。しかし、ビット線を階層化した場合には、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。また、非選択のローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【０１１４】
また、上記第１乃至第３の実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリに適用することも出来る。図２５は、第１乃至第３の実施形態の第１変形例に係るフラッシュメモリのブロック図であり、ＮＡＮＤ型フラッシュメモリについて示している。
【０１１５】
図示するように、メモリセルアレイ２０は、複数のＮＡＮＤセルを備えている。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、複数個のメモリセルトランジスタＭＴを有している。図２５では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。複数個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。そして、同一列にある選択トランジスタＳＴ１のドレイン領域がビット線に共通接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。そして、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【０１１６】
上記のようなＮＡＮＤ型フラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。
【０１１７】
更に、上記実施形態は、２つの選択トランジスタＳＴ１、ＳＴ２、及び１つのメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。図２６は、第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図である。
【０１１８】
図示するように、メモリセルアレイ２０は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２及び１つのメモリセルトランジスタＭＴを有している。そして、３つのトランジスタは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、直列接続されている。同一列にある選択トランジスタＳＴ１のドレイン領域はビット線に共通接続され、選択トランジスタＳＴ２のソース領域はソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【０１１９】
上記のようなフラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。
【０１２０】
また、上記第１乃至第３の実施形態は、システムＬＳＩにも適用できる。図２７は、第１乃至第３の実施形態の第３変形例に係るシステムＬＳＩのブロック図である。
【０１２１】
図示するように、システムＬＳＩ２００は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ２１０が設けられている。またメモリ領域には、上記第１乃至第３の実施形態で説明したフラッシュメモリ１０、図２６を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ２２０、及び図２５を用いて説明したＮＡＮＤ型フラッシュメモリ２３０が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図２７に示すようにＣＰＵ２１０と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ２１０のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＣＰＵ２１０がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ２２０及びＮＡＮＤ型フラッシュメモリ２３０と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１２２】
なお、例えばロジック回路領域では、ＣＰＵ２１０をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、２２０、２３０をバルクのシリコン基板上に形成しても良い。
【０１２３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１２４】
【発明の効果】
以上説明したように、この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図３】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の回路図。
【図４】 図３におけるロウアドレスデコード回路の回路図。
【図５】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。
【図６】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における各種信号のタイミングチャート。
【図７】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図８】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図９】 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１０】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における各種信号のタイミングチャート。
【図１１】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１２】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１３】 この発明の第１の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１４】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の回路図。
【図１５】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み用デコーダの一部領域の断面図。
【図１６】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における各種信号のタイミングチャート。
【図１７】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１８】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図１９】 この発明の第２の実施形態に係るフラッシュメモリの書き込み動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２０】 この発明の第２の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２１】 この発明の第２の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２２】 この発明の第２の実施形態に係るフラッシュメモリの消去動作時における書き込み用デコーダ及びメモリセルアレイの回路図。
【図２３】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の回路図。
【図２４】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の断面図。
【図２５】 この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリのブロック図。
【図２６】 この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図。
【図２７】 この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリのブロック図。
【符号の説明】
１０、２２０、２３０…フラッシュメモリ、２０…メモリセルアレイ、２１〜２６、３７、３９、４８…ｎチャネルＭＯＳトランジスタ、３０…書き込み用デコーダ、３１、４１…ロウアドレスデコード回路、３２、４３…スイッチ素子群、３３、４４…ＮＡＮＤゲート、３４、４５、４７…インバータ、３５、３６、１４０〜１４３…スイッチ素子、３８…ｐチャネルＭＯＳトランジスタ、４０…セレクトゲートデコーダ、４２…電圧変換回路、４６…レベルシフト回路、５０…カラムデコーダ、６０…書き込み回路、７０…センスアンプ、８０…ソース線ドライバ、９０…アドレスバッファ、１００…制御回路、１１０〜１３０…昇圧回路、１５０…ｐ型半導体基板、１５１〜１５３…ｎ型ウェル領域、１５４〜１５９…ｐ型ウェル領域、２００…システムＬＳＩ、２１０…ＣＰＵ
Claims (5)
- 半導体基板の表面内に形成された第１ウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
書き込み時において、前記ワード線のいずれかを選択して正電位を与えると共に、前記第１ウェル領域に負電位を与え、書き込み後、前記選択ワード線及び前記第１ウェル領域をフローティングにする第１ロウデコーダと、
読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
前記フローティングにされた選択ワード線と前記第１ウェル領域とをショートする制御回路と
を具備し、書き込み時において、前記セレクトゲート線は負電位ノードに接続されて、前記書き込み後、前記セレクトゲート線は、前記負電位ノードと分離され、前記第１ウェル領域に接続される
ことを特徴とする不揮発性半導体記憶装置。 - 半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
書き込み時において、前記ワード線のいずれかを選択して正電位を与えると共に、前記ウェル領域及び前記セレクトゲート線に負電位を与え、書き込み後、前記選択ワード線、前記ウェル領域及びセレクトゲート線をフローティングにする第１ロウデコーダと、
読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
前記フローティングにされたワード線、セレクトゲート線、及びウェル領域をショートする制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第１ロウデコーダは、前記ワード線毎に設けられ、ロウアドレス信号をデコードして、書き込み時において前記選択ワード線に正電位を与えるアドレスデコード回路と、
前記アドレスデコード回路の正電位電源ノードと、正電位ノードとを接続する第１スイッチ素子と、
前記アドレスデコード回路の正電位電源ノードと、前記制御回路とを接続する第２スイッチ素子と、
前記アドレスデコード回路の負電位電源ノードと、接地電位ノードとを接続する第３スイッチ素子とを備え、
書き込み時において、前記第１スイッチ素子は、対応する前記アドレスデコード回路の前記正電位電源ノードを介して前記選択ワード線を前記正電位ノードに接続し、前記第３スイッチ素子は、対応する前記アドレスデコード回路の前記負電位電源ノードを介して前記非選択ワード線を前記接地電位ノードに接続し、
書き込み後において、前記第１乃至第３スイッチ素子は、前記アドレスデコード回路の前記正電位電源ノード及び前記負電位電源ノードをオープンにして、前記選択ワード線をフローティングとし、
前記選択ワード線がフローティングにされた後において、前記第２スイッチ素子は、対応する前記アドレスデコード回路の前記正電位電源ノードを介して前記選択ワード線を前記制御回路に接続する
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。 - 書き込み時において、前記第１ロウデコーダと前記制御回路とを接続して、前記制御回路から与えられる前記負電位を、前記第１ロウデコーダを介して前記第１ウェル領域に与え、書き込み後において、前記第１ロウデコーダと前記制御回路とを非接続として、前記第１ウェル領域をフローティングにし、前記第１ウェル領域がフローティングにされた後、前記第１ロウデコーダと前記制御回路とを接続して、前記制御回路と前記第１ウェル領域とを電気的に接続する第１スイッチ素子と、
前記第１スイッチ素子によって、前記負電位が前記第１ウェル領域に与えられている際には、前記セレクトゲート線と負電位ノードとを接続し、前記フローティングにされた前記第１ウェル領域が前記制御回路に電気的に接続されている際には、前記セレクトゲート線を前記負電位ノードから分離して前記第１ウェル領域に接続する第２スイッチ素子と
を更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第１ロウデコーダは、前記ワード線毎に設けられ、ロウアドレス信号をデコードして、書き込み時において前記選択ワード線に正電位を与えるアドレスデコード回路と、
前記アドレスデコード回路の正電位電源ノードと、正電位ノードとを接続する第３スイッチ素子と、
前記アドレスデコード回路の正電位電源ノードと、前記制御回路とを接続する第４スイッチ素子と、
前記アドレスデコード回路の負電位電源ノードと、接地電位ノードまたは負電位ノードとを接続する第５スイッチ素子と、
前記半導体基板の表面内に形成され且つ前記第１ウェル領域と離隔された第２ウェル領域上に前記セレクトゲート線毎に形成され、電流経路の一端が前記第２スイッチ素子に接続され、電流経路の他端が前記セレクトゲート線に接続された第３ＭＯＳトランジスタと、
前記アドレスデコード回路の負電位電源ノードと、前記制御回路とを接続する第６スイッチ素子とを備え、
書き込み時において、前記第３スイッチ素子は、対応する前記アドレスデコード回路の前記正電位電源ノードを介して前記選択ワード線を前記正電位ノードに接続し、前記第５スイッチ素子は、対応する前記アドレスデコード回路の前記負電位電源ノードを介して前記非選択ワード線を前記接地電位ノードに接続し、
書き込み後において、前記第３乃至第５スイッチ素子は、前記アドレスデコード回路の前記正電位電源ノード及び前記負電位電源ノードをオープンにして、前記選択ワード線をフローティングとし、
前記選択ワード線がフローティングにされた後において、前記第４スイッチ素子は、対応する前記アドレスデコード回路の前記正電位電源ノードを介して前記選択ワード線を前記制御回路に接続し、
消去時において、前記第５スイッチ素子は、対応する前記アドレスデコード回路の前記負電位電源ノードを介して前記ワード線を前記負電位ノードに接続し、前記第１スイッチ素子は、前記第１ロウデコーダと前記制御回路とを接続して、前記制御回路から与えられる正電位を、前記第１ロウデコーダを介して前記第１ウェル領域に与え、前記第３ＭＯＳ トランジスタはオフ状態とされ、
消去後において、前記第１、第３乃至第６スイッチ素子がオフ状態とされて、前記ワード線及び第１ウェル領域はフローティングとされ、前記第３ＭＯＳトランジスタはオフ状態とされ、
前記ワード線及び第１ウェル領域がフローティングにされた後において、前記第６スイッチ素子は、前記ワード線を、対応するアドレスデコード回路の負電位電源ノードを介して前記制御回路に接続し、前記第１スイッチ素子は、前記第１ウェル領域と前記制御回路とを接続し、前記第３ＭＯＳトランジスタはオフ状態とされる
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209312A JP4256222B2 (ja) | 2003-08-28 | 2003-08-28 | 不揮発性半導体記憶装置 |
| US10/750,812 US6961268B2 (en) | 2003-08-28 | 2004-01-05 | Nonvolatile semiconductor memory device with MOS transistors each having a floating gate and a control gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209312A JP4256222B2 (ja) | 2003-08-28 | 2003-08-28 | 不揮発性半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005071422A JP2005071422A (ja) | 2005-03-17 |
| JP2005071422A5 JP2005071422A5 (ja) | 2005-12-08 |
| JP4256222B2 true JP4256222B2 (ja) | 2009-04-22 |
Family
ID=34209028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003209312A Expired - Lifetime JP4256222B2 (ja) | 2003-08-28 | 2003-08-28 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6961268B2 (ja) |
| JP (1) | JP4256222B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604857B1 (ko) * | 2004-05-27 | 2006-07-26 | 삼성전자주식회사 | 바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법 |
| JP4703162B2 (ja) * | 2004-10-14 | 2011-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP4709523B2 (ja) * | 2004-10-14 | 2011-06-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4928752B2 (ja) | 2005-07-14 | 2012-05-09 | 株式会社東芝 | 半導体記憶装置 |
| KR100850516B1 (ko) | 2007-01-25 | 2008-08-05 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| JP4956218B2 (ja) | 2007-02-15 | 2012-06-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP2012203947A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013058276A (ja) | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
| KR20160031907A (ko) * | 2014-09-15 | 2016-03-23 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN106469563B (zh) * | 2015-08-17 | 2018-12-18 | 旺宏电子股份有限公司 | 具有区域译码器的阵列架构 |
| KR102442215B1 (ko) * | 2015-09-25 | 2022-09-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| WO2019124356A1 (ja) * | 2017-12-20 | 2019-06-27 | パナソニック・タワージャズセミコンダクター株式会社 | 半導体装置及びその動作方法 |
| JP2020098655A (ja) * | 2018-12-17 | 2020-06-25 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685966B2 (ja) * | 1990-06-22 | 1997-12-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3762114B2 (ja) | 1998-09-08 | 2006-04-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3892612B2 (ja) | 1999-04-09 | 2007-03-14 | 株式会社東芝 | 半導体装置 |
| JP3884397B2 (ja) * | 2003-04-25 | 2007-02-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2003
- 2003-08-28 JP JP2003209312A patent/JP4256222B2/ja not_active Expired - Lifetime
-
2004
- 2004-01-05 US US10/750,812 patent/US6961268B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005071422A (ja) | 2005-03-17 |
| US6961268B2 (en) | 2005-11-01 |
| US20050047213A1 (en) | 2005-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7623384B2 (en) | Nonvolatile semiconductor memory | |
| US7505324B2 (en) | Semiconductor memory device with a stacked gate including a floating gate and a control gate | |
| JP2835215B2 (ja) | 不揮発性半導体記憶装置 | |
| US7233526B2 (en) | Semiconductor memory device with MOS transistors each having floating gate and control gate | |
| US7345335B2 (en) | Semiconductor integrated circuit, booster circuitry, and non-volatile semiconductor memory device | |
| US7505355B2 (en) | Semiconductor memory device with MOS transistors each having floating gate and control gate | |
| US20150287462A1 (en) | Semiconductor memory device | |
| JP3947135B2 (ja) | 不揮発性半導体記憶装置 | |
| US20060268653A1 (en) | Semiconductor device including MOS transistors having floating gate and control gate | |
| JP4256222B2 (ja) | 不揮発性半導体記憶装置 | |
| US7180789B2 (en) | Semiconductor memory device with MOS transistors, each having a floating gate and a control gate, and memory card including the same | |
| JP4223859B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2006114121A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP2005310301A (ja) | 不揮発性半導体記憶装置 | |
| US6940762B2 (en) | Semiconductor memory device including MOS transistor having a floating gate and a control gate | |
| US7266023B2 (en) | Nonvolatile semiconductor memory device which reads by decreasing effective threshold voltage of selector gate transistor | |
| US20060171235A1 (en) | Non-volatile semiconductor memory device | |
| US7382653B2 (en) | Electrically rewritable non-volatile semiconductor memory device | |
| KR100629987B1 (ko) | 3층 금속 배선을 이용한 플래시 메모리 아키텍처 | |
| US20090201737A1 (en) | Nonvolatile semiconductor memory device | |
| JP2005310303A (ja) | 半導体記憶装置及びそのテスト方法 | |
| JP2006127611A (ja) | 半導体記憶装置 | |
| JP2007066355A (ja) | 不揮発性半導体記憶装置 | |
| JP2006286033A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090127 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090129 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4256222 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |