KR20000076728A - 클록 주기 검지 회로 - Google Patents

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KR20000076728A
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다카노리사에키
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가네코 히사시
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Abstract

주기 조(租) 조정을 미리 행함으로써, 위상 조정, 체배 회로 등의 동작 범위를 넓게 갖는 것을 가능하게 하는 클록 주기 검지 회로를 제공하는 것으로서,
조금씩 지연 시간이 다른 복수의 지연 검지 회로(2)를 입력 클록 신호(1)에 대하여 병렬 배치하고, 클록 신호(1)를 복수의 지연 검지 회로(2)내를 통과시켜, 클록 신호가 통과한 지연 검지 회로와, 통과하지 않은 지연 검지 회로를 식별하는 신호에 의해, 짧은 주기로 거칠게 클록 주기를 검지하도록 한 것이다.

Description

클록 주기 검지 회로{Clock period sensing circuit}
본 발명은 클록 주기 검지 회로에 관한 것으로서, 특히, 지연을 검지하여 미세 조정 가능하게 하는 클록 지연 검지 회로에 관한 것이다.
종래의 클록 지연 검지 회로로서는 인버터 열로 이루어진 검지 회로 열이나, 링 오실레이터의 단차 수로부터, 지연을 검지하는 것 등이 있었다. 예를 들면, 도 10에 도시된 바와 같이, 주기 검지 회로(206)로서, 고정 단차 수의 링 오실레이터와 카운터로 이루어지고, 입력 클록 주기내의 링 오실레이터의 발진 회수를 카운터로 카운트하여, 주기를 검출하는 것이 공지되어 있다.
또한, 도 11은 종래의 동기형 지연 회로 구성의 일례를 도시한 도이고, 이 회로는 그 기본 구성으로서, 지연 측정용 제 1 지연 회로열(901)과, 제 1 지연 회로열과 신호 전파 방향이 역방향으로 되어 지연 재현용 제 2 지연 회로열(902)을 구비하며, 제 2 지연 회로열의 출력단은 출력 버퍼(지연 시간 td2)(905)에 접속되고, 제 1 지연 회로열(901)과 제 2 지연 회로열(902)의 사이에는 전송 제어 회로(903)를 구비하며, 전송 제어 회로(903)는 입력 버퍼(904)로부터의 출력을 받아 온하고, 입력 버퍼의 출력단과 제 1 지연 회로열(901)의 입력단 사이에는 지연 시간(td1+ td2)의 더미 지연 회로(906)가 삽입되어 있다.
입력 클록 신호는 입력 버퍼(904)로부터 제 1 지연 회로열(901)에 입력되고, 클록 신호 주기(tCK) 후, 다음 펄스가 입력되기까지, 제 1 지연 회로열(901)내를 진행하고, 다음 펄스가 입력된 시점에서, 전송 제어 회로(903)가 온되고, 제 1 지연 회로열(901) 내를 시간(tCK-td1-td2) 만큼 진행한 펄스는 그 위치에서 제 2 지연 회로열(902)에 입력되고, 제 2 지연 회로열(902)을, 제 1 지연 회로열(901)내를 진행한 시간(tCK-td1-td2) 전파하여 출력되며, 출력 버퍼(905)(지연 시간 td2)를 통해 출력된다. [입력 버퍼(td1)]+[지연 회로(td1+ td2)]+[제 1, 제 2 지연 회로열(2×(tCK-td1-td2))]+[출력 버퍼(td2)]= 2tCK에서, 출력(Out)에는 입력(In)에서 2tCK 지연된 신호가 출력된다.
종래의 지연 검지 회로에 있어서, 인버터를 단위 지연 회로로 한 인버터 열로 이루어진 구성에 있어서는 지연 단위는 예를 들면 인버터(1) 단차분의 전파 지연 시간으로 규정되어 있으며, 따라서, 다음 단차에서의 클록 주기의 미세 조정을 행하는 경우, 동작 범위 단부에 있어서, 조 조정의 지연 단위를 전환 제어할 필요가 있다.
그 이유는 각 지연 단위로 동작 범위에서 오버랩이 존재하지 않기 때문이다.
따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 주기 조 조정을 미리 행함으로써, 위상 조정, 체배 회로 등의 동작 범위를 넓게 갖는 것을 가능하게 하는 클록 주기 검지 회로를 제공하는 것에 있다.
본 발명의 제 1 시점에 의하면, 서로 동작 범위가 작으면서 겹치는 동작 중심이 다른 지연 검지 회로를 복수 병렬 배치하고, 클록 신호를 상기 복수의 지연 검지 회로내를 통과시켜, 상기 클록 신호가 통과한 지연 검지 회로와 통과하지 않은 지연 검지 회로를 식별하는 신호를 사용하여 클록 주기를 검지하는 것을 특징으로 하는 클록 주기 검지 회로가 제공된다.
본 발명의 제 2 시점에 의하면, 클록 신호를 공통 입력으로 하여 서로 지연 시간이 상위하여 나란히 배치된 복수의 지연 회로와, 상기 복수의 지연 회로의 출력을 각각 입력하여 상기 클록 신호를 래치 타이밍 신호로서 래치하는 복수의 래치 회로와, 상기 래치 회로의 출력을 각각 입력하여 상기 클록 신호가 통과한 지연 회로와 통과하지 않은 지연 회로와의 경계의 정보를 부호화하여 제어 신호로서 출력하는 복수의 인코더 회로를 구비한 것을 특징으로 하는 클록 주기 검지 회로가 제공된다.
여기에서, 상기 제 2 시점에서 상기 복수의 지연 회로가 서로 동작 범위가 적으면서 겹쳐져 있고, 또한 동작 중심이 다르게 되어 있는 것이 바람직하다(제 3 시점).
상기 제 2 또는 제 3 시점에서, 상기 지연 회로가 전원과 내부의 노드 사이사이에 접속되며, 입력 신호의 반전 신호를 게이트 입력으로 하는 P형 트랜지스터와, 상기 내부 노드와 접지 사이에 접속되며, 상기 입력 신호의 반전 신호를 게이트 입력으로 하여 정전류 원으로 구동되는 N형 트랜지스터를 구비하며, 상기 내부 노드와 접지 사이에는 직렬 접속된 스위치와 용량이 복수개 서로 병렬 접속되고, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로써 상기 내부 노드에 부가하는 용량을 결정함으로써 지연 시간이 결정되며,
상기 내부 노드 전위를 반전 출력하는 인버터를 구비하는 것이 바람직하다(제4 시점).
본 발명의 제 5 시점으로서, 하기 타이밍 분할 회로(interpolator)가 제공된다. 즉, 전원과 내부의 노드 사이에 접속되고, 제 1, 제 2 입력 신호의 부정 논리곱 신호를 게이트 입력으로 하는 P형 트랜지스터와, 상기 내부 노드와 접지 사이에 접속되며, 상기 제 1, 제 2 입력 신호의 반전 신호를 게이트 입력으로 하여 정전류원으로 구동되는 제 1, 제 2 N형 트랜지스터를 구비하며, 상기 내부 노드와 접지 사이에는 직렬 접속된 스위치 용량이 복수개 서로 병렬 접속되고, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로써 상기 내부 노드에 부가하는 용량이 결정됨으로써 지연 시간이 결정되며,
상기 내부 노드 전위를 반전 출력하는 인버터를 구비하여 이루어진 타이밍 분할 회로를 3개 병렬 접속하고,
제 1 타이밍 분할 회로에는 위상이 다른 2개의 클록 중 제 1 클록을 상기 제 1, 제 2 입력 신호로서 공통으로 공급하며,
제 2 타이밍 분할 회로에는 상기 위상이 다른 2개의 클록을 이루는 제 1, 제 2 클록을 상기 제 1, 제 2 입력 신호로서 각각 공급하며,
제 3 타이밍 분할 회로에는 상기 위상이 다른 2개의 클록 중 상기 제 2 클록을 상기 제 1, 제 2 입력 신호로서 공통으로 공급하여 이루어진 타이밍 분할 회로로서,
상기 제 1 내지 제4 시점 중 어느 하나에 기재된 클록 주기 검지 회로를 사용하여, 상기 클록 주기 검지 회로로부터 상기 제어 신호에 의해 상기 타이밍 분할 회로의 상기 용량이 선택되는 것을 특징으로 하는 타이밍 분할 회로.
본 발명의 제6 시점으로서, 상기 제 5 시점의 타이밍 분할 회로에 있어서, 상기 타이밍 분할 회로가 상기 제 1, 제 2 클록 입력의 타이밍 차의 1/2의 타이밍을 출력하는 범위가 시간축상에서 서로 오버랩 하도록, 상기 용량이 설정되는 것을 특징으로 한다.
본 발명의 제7 시점으로서, 하기의 클록 체배 회로가 제공된다. 즉, 클록 신호를 분주하여 다상 클록을 생성 출력하는 분주 회로와,
상기 클록 신호를 입력으로 하는 클록 주기 검지 회로와,
상기 다상 클록의 입력 타이밍 차를 분할한 타이밍 신호를 출력하는 복수의 타이밍 분할 회로와,
상기 복수의 타이밍 분할 회로의 출력을 다중하는 다중화 회로를 갖고, 체배 클록을 출력하는 클록 체배 회로에 있어서,
상기 클록 주기 검지 회로가 제 1항 내지 제4항 중 어느 한 항에 따른 클록 주기 검지 회로로 이루어진 것을 특징으로 하는 클록 체배 회로.
본 발명의 제8 시점으로서, 상기 제7 시점의 클록 체배 회로에 있어서, 상기 타이밍 분할 회로가 전원과 내부 노드 사이에 접속되고, 제 1, 제 2 입력 신호의 부정 논리곱 신호를 게이트 입력으로 하는 P형 트랜지스터와, 상기 내부 노드와 접지 사이에 접속되고, 상기 제 1, 제 2 입력 신호의 반전 신호를 게이트 입력으로서 정전류원으로 구동되는 제 1, 제 2 N형 트랜지스터를 구비하여, 상기 내부 노드와 접지 사이에 직렬 접속된 스위치와 용량이 복수개 서로 병렬 접속되고, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로써 상기 내부 노드에 부가하는 용량이 결정됨으로써 지연량이 결정되며,
상기 내부 노드 전위를 반전 출력하는 인버터를 구비하며,
상기 클록 주기 검지 회로로부터의 제어 신호에서 용량이 결정되는 것을 특징으로 한다.
도 1은 본 발명의 실시예의 구성을 도시한 도면.
도 2는 본 발명의 일실시예의 구성을 도시한 도면.
도 3은 본 발명의 일실시예에서의 지연 회로의 구성을 도시한 도면.
도 4는 본 발명의 일실시예에서의 타이밍 분할 회로(interpolator)의 구성을 도시한 도면.
도 5는 본 발명의 일실시예에서의 동작 타이밍 파형을 도시한 도면.
도 6은 본 발명의 일실시예에서의 타이밍 분할 회로에 의한 타이밍 생성 상태를 도시한 도면.
도 7은 본 발명의 일실시예에서의 타이밍 분할 회로에 의한 타이밍 생성을 도시한 도면.
도 8은 본 발명의 일실시예에서의 타이밍 분할 회로의 용량과 지연 비율의 관계를 도시한 도면.
도 9는 본 발명의 일실시예에서의 동작 영역을 도시한 도면.
도 10은 종래의 클록 체배 회로의 구성을 도시한 도면.
도 11은 종래의 동기 지연 회로의 구성을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
1, 101: 클록 신호 2: 지연 검지 회로
3: 검지 신호 102: 지연 회로
103:래치 회로 104: 인코드
105: 제어 신호 112: 용량 제어 신호
113: 전류 제어 신호 121: 타이밍 분할 회로
202: 분주기 203: 다상 클록
204a: 타이밍 차 분할기 204b: 다중화 회로
205: 다상 클록 체배 회로 207: 제어 신호
208: 클록 합성 회로
본 발명의 실시예에 대해서 설명한다. 도 1은 본 발명의 일실시예의 구성을 도시한 도이다. 도 1을 참조하면, 조금씩 지연 시간이 다른 복수의 지연 검지 회로(2)를 입력 클록 신호(1)에 대하여 병렬 배치하고, 클록 신호(1)를 복수의 지연 검지 회로(2)내를 통과시켜, 클록 신호가 통과한 지연 검지 회로와, 통과하지 않은 지연 검지 회로를 검출 신호(3)의 출력 결과로부터 식별함으로써, 짧은 주기로 거칠게 클록 주기를 검지하도록 한 것이다.
또한 본 발명은 이러한 바람직한 실시예에 있어서, 도 2를 참조하면, 클록 신호를 입력하여, 서로 지연 시간이 상위하여 나란히 배치된 복수의 지연 회로(102)와, 상기 복수의 지연 회로의 출력을 각각 입력하여 상기 클록 신호를 래치 타이밍 신호로서 래치하는 복수의 래치 회로(103)와, 상기 래치 회로의 출력을 입력하고, 상기 클록 신호가 통과한 지연 회로와 통과하지 않은 지연 회로와의 경계를 검출하여 이것을 부호화하여 제어 신호로서 출력하는 인코더 회로(104)를 구비한다.
본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 예를 들면, 2입력의 입력 타이밍 차의 내분한 타이밍을 발생하는 타이밍 분할 회로를 사용하여, 클록 신호의 위상 조정, 또는 체배를 행하는 회로(예를 들면 특허공개공보 제(평)11-4146호(특허원 제(평)09-157042호), 특허공개공보 제(평)11-4145호(특허원 제(평)09-157028호)등 참조)에 있어서, 사용할 수 있는 클록의 주기는 타이밍 분할 회로(「타이밍 차 분할기」라고도 한다)의 출력 부분에 접속하는 용량 등에 따라 결정되고 있다. 반대로, 클록 주기를 검지하여 용량 등의 사이즈를 결정함으로써, 회로에서 사용 가능한 주파수 범위를 넓게 가질 수 있다.
본 발명의 일실시예에 있어서는 클록 주기의 검지를 위해, 후단 회로의 동작주파수 범위가 조금씩 겹치도록 그 회로 정수를 결정한 회로를 복수 병렬 배치하고, 정상 동작하는 회로의 용량 등의 값으로서, 클록 주기를 검지하여, 후단에 배치된 별도의 회로에서 미세 조정을 행한다.
도 2는 본 발명의 일실시예의 구성을 도시한 블록도이다. 도 2를 참조하면, 본 실시예는 서로 지연 시간이 다른 나란히 배치된 복수의 지연 회로(102)의 후단에 각각 래치 회로(103) 및 인코더(104)를 구비하여 구성되어 있다.
래치 회로(103)는 지연 회로(102)의 출력을 데이터 입력단(D)에 입력하여, 클록 신호(101)를 인버터에서 반전한 신호를 클록 입력단(C)으로부터 입력하여 래치 출력한다.
복수의 지연 회로(102)의 지연 시간은 X1, X1.5, X2, X4, X6, X8, X12, X16으로 설정되어 있고, 지연 회로(102)를 진행한 클록 신호(101)는 클록 신호(101)의 반전 신호의 상승 에지에서 래치 회로(103)에 래치되고, 클록 신호가 통과한 지연 회로에 대응하는 래치 회로군과, 클록 신호가 통과하지 않은 지연 회로에 대응하는 래치 회로군과의 경계를 나타내는 정보가 인코더 회로(104)로부터 제어 신호(105)로서 출력된다. 각 인코더(104)는 단부의 1개를 제외하고, 인접한 2개의 래치 회로(103)의 출력을 입력하여 인코더한다.
도 3은 본 발명의 일실시예의 지연 회로(102)의 구성을 도시한 도이다. 도 2를 참조하면, 이 지연 회로(102)는 외부 입력(IN1)이 NAND 게이트(NAND01), 인버터(INV01, INV02)의 입력단에 접속되어 있고, NAND01의 출력은 P형 MOS 트랜지스터 MP01의 게이트 전극에 접속하고, INV01의 출력은 N형 MOS 트랜지스터(MN02)의 게이트 전극에 접속하며, INV02의 출력은 N형 MOS 트랜지스터(MN01)의 게이트 전극에 접속하고 있다.
P형 MOS 트랜지스터(MP01)의 소스 전극은 전원(VDD)에 접속하고, 그 드레인 전극은 내부 노드(N1)에 접속하고 있다. 또한 N형 MOS 트랜지스터(MN01 및 MN02)의 소스 전극은 정전류 제어 신호(113)에서 전류치가 가변되는 정전류원을 통해 접지 (GND)에 접속하고, 드레인 전극은 내부 노드(N1)에 접속하고 있다. 내부 노드(N1)는 또한 인버터(INV03)의 입력단과, N형 MOS 트랜지스터(MN11 내지 15)의 드레인 전극에 접속하고 있고, N형 MOS 트랜지스터(MN11 내지 15)의 게이트 전극은 용량 제어 신호(112)에 각각 접속되어 있고, 소스 전극은 용량소자(CAP11 내지 15)의 일단에 각각 접속되어 있으며, 용량소자(CAP11 내지 15)의 타단은 접지(GND)에 공통으로 접속되어 있다.
각 지연 회로(102)의 지연 시간은 용량 제어 신호(112)의 논리값으로 결정된다. 즉, 용량 제어 신호(112)의 논리값에 의해 N형 MOS 트랜지스터(MN11 내지 15)가 각각 도통/비도통하고, 내부 노드(N1)에 접속하는 용량소자(CAP11 내지 15)의 개수가 선택되고, 입력 신호(IN1)의 지연 시간이 가변된다. 즉, 도 2에 도시한 각 지연 회로(102)의 지연 시간은 이 용량 제어 신호(도 2에서는 도시하지 않음)에 의해 설정되어 있다.
이 지연 회로(102)의 구성은 체배 회로 등에서 사용되는 타이밍 차 분할 회로(도 4 참조)(121)의 2입력을 하나로 정리한 것이고, 그 지연 특성은 2입력이 동시 타이밍의 타이밍 분할 회로와 같다.
본 발명의 일실시예의 동작에 대해서 설명한다.
도 5는 본 실시예의 동작을 설명하기 위한 타이밍챠트이다. 도 2의 각 지연 회로(102)의 출력(T21 내지 T28)의 각 파형에 대하여, 파선으로 나타낸 파형은 지연 회로(102)의 내부 노드(N1)의 전위 파형이다. 지연 회로(102)의 지연 시간은 미리 설정된 노드(N1)에 부가된 용량값에 의해 결정되어 있고, 그 지연 시간으로 되면, 인버터(INV03)를 거쳐 출력은 하이로 변화한다.
지연 회로(102)에서는 클록 신호(101)의 하이 레벨 신호가 인가되어 있는 기간, 지연 회로(102)의 출력이 유지된다.
이 후 인코더(104)로, 출력이 전환된 지연 회로의 출력과 전환되지 않은(로우 출력 그대로) 지연 회로(102)의 출력의 경계의 회로가 특정되고, 후단의 지연 회로 등에 있어서 대응한 회로 정수를 선택하도록 제어 신호(105)가 출력된다. 즉, 도 5를 참조하면, 각 래치 회로(103)의 출력(P21 내지 P26)은 클록 신호(101)의 하이에서 로우의 천이 시점에서, 모두 하이 레벨을 출력하고 있고, 래치 회로(103)의 출력(P27 내지 P28)은 로우 레벨 그대로 이다.
각 인코더 회로(104)는 인접한 2개의 래치 회로(103)의 2출력을 받아서, 2출력의 값이 다른 경우, 지연 회로(102)의 출력의 경계를 특정하여, 인코드한 제어 신호(105)(도 2에서는 5bit)를 출력한다.
도 2에 도시한 지연 검지 회로로, 타이밍의 조 조정을 행하고, 이 제어 신호(105)에 의거하여 용량값을 가변 설정함으로써, 지연 회로의 미세 조정을 행한다.
일례로서, 제어 신호(105)에 의해 선택되는 지연 회로의 용량값으로서, 예를 들면 도 4에 도시한 타이밍 분할 회로(타이밍 차 분할 회로)(121)에, 4상 클록의 연속하는 2개의 클록 신호가 입력되는 경우, 정확히 2입력의 타이밍 차의 1/2의 타이밍을 출력하는 것이 가능한 용량 범위의 대략 중앙 부근이 선택된다. 또한, 도 4에 도시한 타이밍 분할 회로(121)는 도 3에 도시한 지연 회로와 기본적으로 동일 구성으로 되어 있고, 도 3에서는 동일의 입력 신호(IN)가 입력되어 있는 데 대하여, 도 4에 도시한 구성에서는 N형 MOS 트랜지스터(MN02, MN01)는 입력(IN1)과 입력(IN2)을 인버터(INV01, INV02)에서 반전한 신호를 게이트 입력으로 하고, P형 MOS 트랜지스터(MP01)는 입력(IN1)과 입력(IN2)의 NAND 출력을 게이트 입력으로 하고 있다.
예를 들면, 클록 체배 회로를 이루는 도 10에 도시한 바와 같이, 클록 신호(101)를 분주기(202)에서 분주하여 생성된 다상(예를 들면 4상 클록)(203)에 대해서, 클록 주기 검지 회로(206)로부터 제어 신호(207)로서, 2입력 타이밍 차의 1/2의 타이밍을 출력하는 것이 가능한 용량 범위의 대략 중앙 부근을 선택한다. 도 10에 있어서, 클록 신호(101)를 입력으로 하는 주기 검지 회로(206)에서는 도 2에 도시한 본 발명의 1 클록 주기 검지 회로로 구성된다. 클록 체배 회로(205)는 타이밍 차 분할기(204a)로 구성되며, 타이밍 차 분할기(204a)의 출력을 다중화 회로(204b)에서 다중한 클록 신호를 클록 합성 회로(208)에서 합성하여 체배 클록(209b)를 얻는 것이다(예를 들면 특허공개공보 제(평)11-14146호 참조).
이와 같이, 본 발명의 일실시예에 있어서는 도 2에 도시한 회로에서 검지된 클록 지연을 나타내는 제어 신호(105)를 받아서, 용량값이 가변으로 설정되는 타이밍 분할 회로를 구비하여, 그 타이밍의 미세 조정을 행한다.
도 6은 타이밍 분할 회로(121)를 사용하여 2입력(IN1, IN2)의 입력 시간 차의 1/2의 타이밍을 추출하는 회로 구성을 도시한다. 도 6을 참조하면, 이 회로는 제 1 입력(IN1)에 2입력 함께 접속하고, 출력이 A1로 되는 타이밍 분할 회로( TMD1), 2입력 중 한쪽을 제 1 입력(IN1)에, 이미 한쪽을 제 2 입력(IN2)에 접속하고, 출력이 A2로 되는 타이밍 분할 회로(TMD2), 2입력을 제 2 입력(IN2)에 두개 모두 접속하여 출력이 A3으로 되는 타이밍 분할 회로(TMD3)로 구성된다.
도 7에 도시한 바와 같이, 출력(A1, A3)의 타이밍 차는 제 1 입력(IN1, IN2)의 입력 시간차와 절대적으로 동일하다. A1과 A2의 입력 시간차는 출력(A2)이 IN1만 하이 레벨 기간 이후부터, IN1과 IN2가 모두 하이 기간의 종료 기간까지 출력하면, IN1과 IN2의 입력 시간차가 정확하게 1/2이 된다. 이 특성은 TMD2의 내부의 용량값(도 4의 CAP11 내지 CAP14 참조)에 의해 결정된다.
도 8은 타이밍 분할 회로의 용량과, 지연 비율(=A2/(A3-A1))의 관계를 도시한 도이다. 도 8에 도시한 바와 같이, 정확하게 1/2의 지연 시간(지연 비율= 50%)을 출력하는 용량값은 IN1과 IN2의 입력 시간차 사이에, IN1이 하이 레벨 기간에만정확하게 출력되는 용량값(Cmin)으로부터 그의 3배의 용량값(Cmax=3×Cmin)으로 된다.
따라서, 본 실시예에서는 각 지연 회로(102)에 있어서, 도 9에 도시한 바와 같이, 지연 시간을 검지하는 데, 2입력 동시 입력(도 3의 IN1)에서 출력이 반전하는 용량값을 선택함으로써, 상기 용량 범위의 정확히 중간값(용량 C=tCK×2i/Vt, 단지 Vt는 진폭 전압, i는 정전류 전류값, tCK은 클록 주기)를 갖고 있다. 도 9에 있어서, 횡축은 클록 사이클, 종축은 지연 시간을 나타내고 있고, 도 9에서 알 수 있는 바와 같이, 각 지연 회로의 동작 영역(operation region)에는 인접하는 지연 회로끼리 겹침을 가지며, 또한, 그 동작 중심은 각 지연 회로마다 서로 어긋나도록, 용량값이 설정되어 있다.
또한, 각 지연 회로(102)의 지연 시간을, X1, X1.5, X2, X4, X6, X8, X12, X16와 약 1.5배씩으로 함으로써, 타이밍 분할 회로에서 2입력의 1/2의 시간을 출력하는 특성이 오버랩 하도록 되어 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 주기 조 조정을 미리 행하는 구성으로 함으로써, 위상 조정, 체배 회로 등의 동작 범위를 넓게 할 수 있다고 하는 효과를 발휘한다.
즉, 본 발명에 의하면 조금씩 동작 범위가 다른 지연 검지 회로를 병렬 배치하고, 클록 주기간 신호를 지연 회로내를 통과시켜, 통과한 지연 검지 회로로 하지 않은 지연 검지 회로의 지연 성분에 의해, 단주기로 거칠게 클록 주기를 검지하고 있기 때문이다.

Claims (10)

  1. 서로 동작 범위가 적으면서 겹치고 동작 중심이 다른 지연 검지 회로를 복수 병렬 배치하고, 클록 신호를 상기 복수의 지연 검지 회로내를 통과시켜, 상기 클록 신호가 통과한 지연 검지 회로와 통과하지 않은 지연 검지 회로를 식별하는 신호를 사용하여 클록 주기를 검지하는 것을 특징으로 하는 클록 주기 검지 회로.
  2. 클록 신호를 공통 입력으로 하여 서로 지연 시간이 상위하며 나란히 배치된 복수의 지연 회로와,
    상기 복수의 지연 회로의 출력을 각각 입력하여 상기 클록 신호를 래치 타이밍 신호로서 래치하는 복수의 래치 회로와,
    상기 래치 회로의 출력을 각각 입력하여 상기 클록 신호가 통과한 지연 회로와 통과하지 않은 지연 회로의 경계의 정보를 부호화하여 제어 신호로서 출력하는 복수의 인코더 회로를 구비한 것을 특징으로 하는 클록 주기 검지 회로.
  3. 제 2 항에 있어서, 상기 복수의 지연 회로가 서로 동작 범위가 적으면서 겹쳐져 있고, 또한 동작 중심이 다른 것을 특징으로 하는 클록 주기 검지 회로.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 지연 회로가 전원과 내부 노드 사이에 접속되고, 입력 신호의 반전 신호를 게이트 입력으로 하는 P형 트랜지스터와, 상기 내부 노드와 접지 사이에 접속되며, 상기 입력 신호의 반전 신호를 게이트 입력으로 하여 정전류원으로 구동되는 N형 트랜지스터를 구비하며, 상기 내부 노드와 접지 사이에는 직렬 접속된 스위치와 용량이 복수개 서로 병렬 접속되고, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로 상기 내부 노드에 부가하는 용량을 결정함으로써 지연 시간이 결정되고,
    상기 내부 노드 전위를 반전 출력하는 인버터를 구비한 것을 특징으로 하는 클록 주기 검지 회로.
  5. 전원과 내부 노드 사이에 접속되고, 제 1, 제 2 입력 신호의 부정 논리곱 신호를 게이트 입력으로 하는 P형 트랜지스터와, 상기 내부 노드와 접지 사이에 접속되어, 상기 제 1, 제 2 입력 신호의 반전 신호를 게이트 입력으로 하여 정전류원으로 구동되는 제 1, 제 2 N형 트랜지스터를 구비하며, 상기 내부 노드와 접지 사이에는 직렬접속된 스위치와 용량이 복수개 서로 병렬 접속되고, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로 상기 내부 노드에 부가하는 용량이 결정됨으로써 지연 시간이 결정되며,
    상기 내부 노드 전위를 반전 출력하는 인버터를 구비하여 이루어진 타이밍 분할 회로(interpolator)를 3개 병렬 접속하고,
    제 1 타이밍 분할 회로(interpolator)에는 위상이 다른 2개의 클록 중 제 1 클록을 상기 제 1, 제 2 입력 신호로서 공통으로 공급하며,
    제 2 타이밍 분할 회로(interpolator)에는 상기 위상이 다른 2개의 클록을 이루는 제 1, 제 2 클록을 상기 제 1, 제 2 입력 신호로서 각각 공급하고,
    제 3 타이밍 분할 회로(interpolator)에는 상기 위상이 다른 2개의 클록 중 상기 제 2 클록을 상기 제 1, 제 2 입력 신호로서 공통으로 공급하여 이루어진 타이밍 분할 회로(interpolator)에 있어서,
    제 1 항 내지 4중 어느 한항에 따른 클록 주기 검지 회로로부터의 상기 제어 신호에 의해, 상기 타이밍 분할 회로(interpolator)의 상기 용량이 선택되는 것을 특징으로 하는 타이밍 분할 회로(interpolator).
  6. 제 5 항에 있어서, 상기 타이밍 분할 회로(interpolator)가 상기 제 1, 제 2 클록 입력의 타이밍 차의 1/2의 타이밍을 출력하는 범위가 시간축상에서 서로 오버랩 하도록, 상기 용량이 설정되는 것을 특징으로 하는 타이밍 분할 회로(interpolator).
  7. 클록 신호를 분주하여 다상 클록을 생성 출력하는 분주회로와,
    상기 클록 신호를 입력으로 하는 클록 주기 검지 회로와,
    상기 다상 클록의 입력 타이밍 차를 분할한(interpolating) 타이밍 신호를 출력하는 복수의 타이밍 분할 회로(interpolator)와,
    상기 복수의 타이밍 분할 회로(interpolator)의 출력을 다중하는 다중화 회로를 갖고, 체배 클록을 출력하는 클록 체배 회로에 있어서,
    상기 클록 주기 검지 회로가 제 1 항 내지 4중 어느 한항에 따른 클록 주기 검지 회로로 이루어진 것을 특징으로 하는 클록 체배 회로.
  8. 상기 타이밍 분할 회로(interpolator)가 전원과 내부 노드 사이에 접속되고, 제 1, 제 2 입력 신호의 부정 논리곱 신호를 게이트 입력으로 하는 P형 트랜지스터와, 상기 내부 노드와 접지 사이에 접속되며, 상기 제 1, 제 2 입력 신호의 반전 신호를 게이트 입력으로 하여 정전류원으로 구동되는 제 1, 제 2 N형 트랜지스터를 구비하고, 상기 내부 노드와 접지 사이에는 직렬 접속된 스위치와 용량이 복수개 서로 병렬 접속되며, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로 상기 내부 노드에 부가하는 용량이 결정됨으로써 지연량이 결정되며,
    상기 내부 노드 전위를 반전 출력하는 인버터를 구비하며,
    상기 클록 주기 검지 회로로부터의 제어 신호에서 용량이 결정되는 것을 특징으로 하는 클록 체배 회로.
  9. 제 2항에 있어서, 각각의 상기 지연 회로는,
    전원과 내부 노드 사이에 접속되어 있으며 입력 신호를 나타내는 신호가 게이트 입력으로서 인가되는 제 1 타입의 트랜지스터와,
    정전류원에 의해 구동되며, 상기 내부 노드와 접지 사이에 접속되어 있고 상기 입력 신호를 나타내는 신호가 게이트 입력으로서 인가되는 제 2 타입의 트랜지스터를 구비하고,
    상기 내부 노드와 접지 사이에는 직렬 접속된 스위치와 용량이 복수개 서로 병렬 접속되고, 상기 스위치의 제어 단자에 접속하는 용량 제어 신호로 상기 내부 노드에 부가하는 용량을 결정함으로써 지연 시간이 결정되고,
    상기 지연 회로는 상기 내부 노드의 현 전위를 나타내는 출력 신호를 출력하는 클록 주기 검지 회로.
  10. 전원과 내부 노드 사이에 접속되어 있으며 제 1 입력 신호와 제 2 입력 신호 간의 논리를 취함으로서 얻어진 신호가 게이트 입력으로서 인가되는 제 1 타입의 트랜지스터와, 상기 내부 노드와 접지 사이에 접속된 정전류원에 의해 구동되며 상기 제 1 및 제 2 입력 신호로부터 얻어진 상기 신호르 반전시켜 얻어진 신호가 게이트 입력으로서 인가되는 제 1 및 제 2 타입의 트랜지스터를 각각 구비하며, 직렬 접속된 복수의 스위치 및 용량이 상기 내부 노드와 접지 사이에 병렬 접속되고 각 스위치의 제어 단자에 접속된 용량 제어 신호에 의해 상기 내부 노드에 인가된 용량을 결정함으로서 지연 시간이 결정되고, 상기 내부 노드의 현 전위를 나타내는 출력 신호를 각각 출력하는 병렬 접속된 제 1, 제 2, 제 3 타이밍 분할 회로(interpolators)를 갖는 타이밍 분할 회로(interpolator)로서,
    상이한 위상을 갖는 두 개의 클록 중 제 1 클록은 상기 제 1 및 제 2 입력 신호로서 상기 제 1 타이밍 분할 회로(interpolator)에 공통으로 공급되고,
    상기 상이한 위상을 갖는 두 개의 클록을 구성하는 제 1 및 제 2 클록은 상기 제 1 및 제 2 입력 신호로서 상기 제 2 타이밍 분할 회로(interpolator)로 공급되고,
    상기 상이한 위상을 갖는 두 개의 클록 중 제 2 클록은 상기 제 1 및 제 2 입력 신호로서 상기 제 3 타이밍 분할 회로(interpolator)에 공통으로 공급되고,
    상기 타이밍 분할 회로의 용량은 제 1항의 클록 주기 검지 회로로부터 상기 제어 신호에 의해 선택되는 타이밍 분할 회로(interpolator).
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