DE10009039A1

DE10009039A1 - Taktperioden-Erfassungsschaltung

Info

Publication number: DE10009039A1
Application number: DE10009039A
Authority: DE
Inventors: Takanori Saeki
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1999-02-26
Filing date: 2000-02-25
Publication date: 2000-10-19
Anticipated expiration: 2020-02-26
Also published as: JP3789247B2; JP2000252802A; US20020041195A1; US6396318B2; DE10009039B4; TW445716B; US6388490B2; US20010035780A1; KR20000076728A; US20010009384A1; US6828839B2

Abstract

Offenbart wird eine Taktperioden-Erfassungsschaltung, in der es möglich ist, den Betriebsbereich von Phaseneinstellungs- und Frequenzvervielfacherschaltungen usw. zu verbreitern, indem vorab eine Grobperiodeneinstellung durchgeführt wird. Mehrere Verzögerungserfassungsschaltungen mit leicht überlappenden Betriebsbereichen und unterschiedlichen Betriebsmitteln sind im Hinblick auf ein Eingangstaktsignal parallel verbunden, das durch die Verzögerungserfassungsschaltungen geführt wird. Es erfolgt eine Groberfassung der Periode des Takts in kurzen Perioden unter Verwendung eines Signals, das vom Taktsignal durchlaufene Verzögerungsschaltungen und vom Taktsignal nicht durchlaufende Verzögerungsschaltungen identifiziert.

Description

Die Erfindung betrifft eine Taktperioden-Erfassungs schaltung und insbesondere eine Taktverzögerungs-Erfassungs schaltung, die Verzögerung erfassen und feineinstellen kann.

Zu Beispielen für herkömmliche Taktverzögerungs-Erfas sungsschaltungen gehören eine Folge von Erfassungsschaltungen mit einer Folge von Invertern und eine Einrichtung zum Erfas sen von Verzögerung anhand der Anzahl von Stufen eines Ring oszillators. Zum Beispiel ist gemäß Fig. 10 eine Anordnung bekannt, in der eine Periodenerfassungsschaltung 206 einen Ringoszillator mit einer festen Anzahl von Stufen und einen Zähler aufweist, wobei die Oszillationsfrequenz des Ringos zillators in der Periode eines Eingangstakts durch den Zähler gezählt wird, um die Taktperiode zu erfassen.

Ferner zeigt Fig. 11 ein Beispiel für den Aufbau einer Synchronverzögerungsschaltung gemäß dem Stand der Technik. Als ihre Grundkomponenten hat diese Schaltung eine erste Ver zögerungsschaltungsleitung 901 zum Messen von Verzögerung ("Meßverzögerungsleitung") und eine zweite Verzögerungsschal tungsleitung 902 zum Wiederherstellen von Verzögerung ("Syn chronisationsverzögerungsleitung"), wobei die Signallaufrich tung der letztgenannten entgegengesetzt zur erstgenannten ist. Das Ausgangsende der zweiten Verzögerungsschaltungslei tung 902 ist mit einem Ausgangspuffer (mit einer Verzöge rungszeit td2) verbunden, und eine Übertragungssteuerschal tung 903 ist zwischen der ersten Verzögerungsschaltungslei tung 901 und zweiten Verzögerungsschaltungsleitung 902 vorge sehen. Die Übertragungssteuerschaltung 903 schaltet sich bei Empfang einer Ausgabe von einem Eingangspuffer 904 ein. Eine Pseudoverzögerungsschaltung 906 mit einer Verzögerungszeit td1 + td2 ist zwischen einem Ausgangsende des Eingangspuffers 904 und einem Eingangsende der ersten Verzögerungsschaltungs leitung 901 eingefügt.

Ein Eingangstaktsignal tritt in die erste Verzögerungs schaltungsleitung 901 vom Eingangspuffer 904 ein und läuft durch die erste Verzögerungsschaltungsleitung 901, bis der nächste der Taktsignalperiode (tCK) folgende Impuls eintritt. In dem Moment, in dem der nächste Impuls eintritt, schaltet sich die Übertragungssteuerschaltung 903 ein, so daß ein Im puls, der durch die erste Verzögerungsschaltungsleitung 901 über eine Zeitperiode gelaufen ist, die gleich (tCK - td1 - td2) ist, in die zweite Verzögerungsschaltungsleitung 902 ab dieser Position eintritt, sie durchläuft und von der zweiten Verzögerungsschaltungsleitung 902 über die Laufzeitperiode (tCK - td1 - td2) durch die erste Verzögerungsleitung 901 ausgegeben wird. Der Impuls wird über einen Ausgangspuffer 905 ausgegeben (dessen Verzögerungszeit td2 beträgt). Dadurch wird ein um 2tCK gegenüber der Eingabe In verzögertes Signal an einem Ausgangsanschluß Out ausgegeben, wobei folgendes gilt: [Eingangspuffer (td1)] + [Verzögerungsschaltung (td1 + td2)] + {erste und zweite Verzögerungsschaltung [2 × (tCK - td1 - td2)]} + [Ausgangspuffer (td2)] = 2tCK.

In dieser Anordnung der herkömmlichen Verzögerungserfas sungsschaltung mit einer Folge von Invertern, in der der In verter eine Einheitsverzögerungsschaltung ist, wird die Ein heit der Verzögerung durch die Laufverzögerungszeit einer In verterstufe bestimmt. Soll also die Taktperiode in einer nachfolgenden Stufe feineingestellt werden, ist es erforder lich, daß die bei Grobeinstellung verwendete Verzögerungsein heit an den Enden des Betriebsbereichs umgeschaltet wird. Der Grund dafür ist, daß es keine Überlappung von Betriebsberei chen im Hinblick auf die einzelnen Verzögerungseinheiten gibt.

Somit besteht eine Aufgabe der Erfindung darin, eine Taktperioden-Erfassungsschaltung bereitzustellen, in der es möglich ist, den Betriebsbereich von Phaseneinstellungs- und Frequenzvervielfacherschaltungen usw. zu verbreitern. Eine weitere Aufgabe der Erfindung besteht darin, eine Taktperi oden-Erfassungsschaltung bereitzustellen, in der es möglich ist, den Betriebsbereich von Phaseneinstellungs- und Fre quenzvervielfacherschaltungen usw. zu verbreitern und insbe sondere die Durchführung einer vorab erfolgenden Grobperi odeneinstellung zu ermöglichen. Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.

Weitere Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung im Zusammenhang mit den beige fügten Zeichnungen hervor, in denen gleiche Bezugszeichen die gleichen oder ähnliche Teile in sämtlichen Darstellungen be zeichnen. Es zeigen:

Fig. 1 eine Darstellung einer Anordnung zur praktischen Realisierung der Erfindung;

Fig. 2 ein Blockschaltbild einer Anordnung gemäß einer Ausführungsform der Erfindung;

Fig. 3 eine Darstellung des Aufbaus einer Verzögerungs schaltung gemäß einer Ausführungsform der Erfindung;

Fig. 4 eine Darstellung des Aufbaus einer Taktungstei lerschaltung (Interpolator) gemäß einer Ausführungsform;

Fig. 5 eine Darstellung von Betriebstaktungswellenformen gemäß einer Ausführungsform;

Fig. 6 eine Darstellung der Art und Weise, wie eine Tak tung durch die Taktungsteilerschaltung (Interpolator) gemäß einer Ausführungsform erzeugt wird;

Fig. 7 eine Darstellung der Art und Weise, wie eine Tak tung durch die Taktungsteilerschaltung (Interpolator) gemäß einer Ausführungsform erzeugt wird;

Fig. 8 eine Darstellung der Beziehung zwischen der Kapa zität einer Taktungsteilerschaltung (Interpolator) und einem Verzögerungsverhältnis gemäß einer Ausführungsform;

Fig. 9 eine Darstellung eines Betriebsbereichs gemäß ei ner Ausführungsform;

Fig. 10 ein Blockschaltbild des Aufbaus einer Taktfre quenz-Vervielfacherschaltung gemäß dem Stand der Technik; und

Fig. 11 eine Darstellung des Aufbaus einer Synchronver zögerungsschaltung gemäß dem Stand der Technik.

Fig. 1 ist eine Darstellung einer Anordnung einer Takt perioden-Erfassungsschaltung zur praktischen Realisierung der Erfindung. Gemäß Fig. 1 sind mehrere Verzögerungserfassungs schaltungen 2 mit leicht unterschiedlichen Verzögerungszeiten parallel zu einem Eingangstaktsignal 1 angeordnet, und das Taktsignal 1 wird durch mehrere der Verzögerungserfassungs schaltungen 2 geführt. Indem anhand von Ausgaben von Detekti onssignalen 3 jene Verzögerungserfassungsschaltungen identi fiziert werden, die vom Taktsignal durchlaufen und nicht durchlaufen wurden, läßt sich die Taktperiode in kurzen Peri oden grob erfassen.

Ferner verfügt in einer bevorzugten Ausführungsform der Erfindung gemäß Fig. 2 eine Taktperioden-Erfassungsschaltung über mehrere Verzögerungsschaltungen 103, in die ein Taktsi gnal eingegeben wird und die parallel zu Verzögerungszeiten angeordnet sind, die sich voneinander unterscheiden, mehrere Zwischenspeicherschaltungen 103, in die die Ausgaben jeweili ger der Verzögerungsschaltungen 103 zum Zwischenspeichern des Taktsignals als Zwischenspeichertaktungssignal eingegeben werden, und Codiererschaltungen 104, in die die Ausgaben der Zwischenspeicherschaltungen 103 zum Detektieren einer Grenze zwischen Verzögerungsschaltungen, die vom Taktsignal durch laufen wurden, und Verzögerungsschaltungen, die nicht vom Taktsignal durchlaufen wurden, eingegeben werden, wobei die Grenze als Steuersignal codiert und ein Steuersignal 105 aus gegeben wird.

Im folgenden wird eine Ausführungsform der Erfindung an hand der Zeichnungen näher beschrieben.

Als Beispiel wird in einer Schaltung zum Einstellen der Phase eines Taktsignals oder zu seinem Frequenzvervielfachen unter Verwendung einer Taktungsteilerschaltung (Interpola tor), die eine Taktung erzeugt, die durch internes Teilen der Differenz zwischen zwei Eingangstaktungen zweier Eingänge er halten wird (siehe z. B. die JP-A-11-4146 und JP-A-11-4145), die verwendbare Taktperiode durch eine Kapazität usw. festge legt, die mit dem Ausgangsabschnitt der Taktungsteilerschal tung (Interpolator) verbunden ist (als "Taktungsdifferenz- Teilerschaltung" bezeichnet). Umgekehrt läßt sich der durch die Schaltung verwendbare Frequenzbereich verbreitern, indem die Taktperiode erfaßt und die Größe der Kapazität usw. fest gelegt wird.

Zur Erfassung einer Taktperiode in dieser Ausführungs form der Erfindung sind mehrere parallel verbundene Schaltun gen vorgesehen, in denen die Schaltungskonstanten so festge legt wurden, daß der Betriebsfrequenzbereich jeder Schaltung vom Betriebsfrequenzbereich der nächsten Schaltung leicht überlappt wird, die Taktperiode als Wert erfaßt wird, z. B. als Kapazität einer korrekt (normal) arbeitenden Schaltung, und eine Feineinstellung durch eine gesonderte Schaltung er folgt, die als nachfolgende Stufe angeordnet ist.

Fig. 2 ist ein Blockschaltbild des Aufbaus dieser Aus führungsform der Erfindung. Gemäß Fig. 2 verfügt die Ausfüh rungsform über die Zwischenspeicherschaltungen 103 und Codie rer 104, die als die Endstufen jeweiliger der mehreren paral lelen Verzögerungsschaltungen 102 mit Verzögerungszeiten vor gesehen sind, die sich voneinander unterscheiden.

Jede Zwischenspeicherschaltung 103 hat einen Datenein gangsanschluß (D), in den die. Ausgabe der entsprechenden der Verzögerungsschaltungen 102 eingegeben wird, und einen Takt eingangsanschluß (C), in den ein Signal eingegeben wird, das durch Invertieren eines Taktsignals 101 durch einen Inverter erhalten wird. Die Zwischenspeicherschaltung führt eine Zwi schenspeicherung dieses Signals durch und gibt es aus.

Die Verzögerungszeiten der mehreren Verzögerungsschal tungen 102 sind z. B. auf X1, X1,5, X2, X4, X6, X8, X12 und X16 eingestellt. Das Taktsignal 101, das eine Verzögerungs schaltung 102 durchlaufen hat, wird in der entsprechenden Zwischenspeicherschaltung 103 an der steigenden Flanke des durch Invertieren des Taktsignals 101 erhaltenen Signals zwi schengespeichert. Informationen über die Grenze zwischen ei ner Gruppe von Zwischenspeicherschaltungen, die vom Taktsi gnal durchlaufenen Verzögerungsschaltungen entsprechen, und einer Gruppe von Verzögerungsschaltungen, die nicht vom Takt signal durchlaufenen Verzögerungsschaltungen entsprechen, werden von der Codiererschaltung 104 als Steuersignal 105 ausgegeben. Mit Ausnahme der Codiererschaltung 104 am unteren Ende empfängt jede Codiererschaltung 104 die Ausgaben von zwei zueinander benachbarten Zwischenspeicherschaltungen 103 als Eingaben und codiert sie.

Fig. 3 ist eine Darstellung des Aufbaus der Verzöge rungsschaltung 102 gemäß dieser Ausführungsform. Wie Fig. 3 zeigt, hat die Verzögerungsschaltung 102 eine externe Eingabe IN1, die mit Eingangsanschlüssen eines NAND-Glieds NAND01 und Invertern INV01, INV02 verbunden ist. Ein Ausgang des NAND- Glieds NAND01 ist mit einer Gate-Elektrode eines p-leitenden MOS-Transistors MP01, verbunden, ein Ausgang des Inverters INV01 ist mit einer Gate-Elektrode eines n-leitenden MOS- Transistors MN02 verbunden, und ein Ausgang des Inverters INV02 ist mit einer Gate-Elektrode eines n-leitenden MOS- Transistors MN01 verbunden.

Die Source-Elektrode und Drain-Elektrode des p-leitenden MOS-Transistors MP01 sind mit einer Stromversorgung VDD bzw. einem internen Knoten N1 verbunden. Die Source-Elektroden der n-leitenden MOS-Transistoren MN01 und MN02 sind mit Masse GND über eine Konstantstromquelle verbunden, deren Stromwert durch ein Konstantstrom-Steuersignal 113 variiert werden kann, und die Drain-Ströme dieser Transistoren sind mit dem internen Knoten N1 verbunden. Der interne Knoten N1 ist fer ner mit dem Eingangsanschluß eines Inverters INV03 und mit den Drain-Elektroden von n-leitenden MOS-Transistoren MN11- 15 verbunden. Die Gate-Elektroden der n-leitenden MOS-Transi storen MN11-15 sind jeweils mit einem Kapazitätssteuersi gnal 112 verbunden, und die Source-Elektroden dieser Transi storen sind mit den einen Enden jeweiliger Kondensatoren CAP11-15 verbunden. Die anderen Enden der Kondensatoren CAP11-15 sind gemeinsam an Masse GND gelegt.

Die Verzögerungszeit jeder Verzögerungsschaltung 102 wird durch den logischen Wert des Kapazitätssteuersignals 112 festgelegt. Insbesondere werden die n-leitenden MOS-Transi storen MN11-15 jeweils leitend/nichtleitend durch den logi schen Wert des Kapazitätssteuersignals 112, was die Anzahl von Kondensatoren CAP11-15 auswählt, die mit dem internen Knoten N1 verbunden sind, und somit die Verzögerungszeit des Eingangssignals IN1 variiert. Anders ausgedrückt wird die Verzögerungszeit jeder Verzögerungsschaltung 102 gemäß Fig. 2 durch das (in Fig. 2 nicht gezeigte) Kapazitätssteuersignal eingestellt.

Man erhält den Aufbau der Verzögerungsschaltung 102 durch Kombinieren der beiden Eingaben einer in einer Fre quenzvervielfacherschaltung o. ä. verwendeten Taktungsdiffe renz-Teilerschaltung (siehe Fig. 4) zu einer, und ihr Lauf zeitgang bzw. ihre Verzögerungskennlinie ist zu der einer Taktungsteilerschaltung (Interpolator) äquivalent, deren bei de Eingaben so getaktet werden, das sie gleichzeitig sind.

Im folgenden wird der Betrieb dieser Ausführungsform be schrieben.

Fig. 5 ist ein Zeitdiagramm, das beim Beschreiben des Betriebs dieser Ausführungsform von Nutzen ist. Die Wellen form, die durch die gestrichelte Linie in jeder der Wellen formen von Ausgaben T21 bis T28 der jeweiligen Verzögerungs schaltungen 102 gezeigt ist, bezeichnet die Potentialwellen form am internen Knoten N1 der jeweiligen Verzögerungsschal tung 102. Die Verzögerungszeit der Verzögerungsschaltung 102 wird durch den voreingestellten Kapazitätswert festgelegt, der am internen Knoten N1 anliegt. Bei Eintreffen der Verzö gerungszeit schaltet die Ausgabe über den Inverter INV03 auf Hochpegel um.

Die Ausgabe der Verzögerungsschaltung 102 wird für die Zeitperiode gewahrt, in der der Hochpegel des Taktsignals 101 an ihr anliegt.

Die Schaltung an der Grenze zwischen Ausgaben von Verzö gerungsschaltungen, deren Ausgaben umgeschaltet haben, und Ausgaben von Verzögerungsschaltungen, deren Ausgaben nicht umgeschaltet haben (d. h. deren Ausgaben tiefpeglig bleiben), wird durch die Codierer 104 identifiziert, die das Steuersi gnal 105 ausgeben, um so eine geeignete Schaltungskonstante in einer Verzögerungsschaltung usw. einer nachfolgenden Stufe auszuwählen. Insbesondere nehmen gemäß Fig. 5 Ausgaben P21- P26 der Zwischenspeicherschaltungen 103 alle den Hochpegel an, und Ausgaben P27-P28 der Zwischenspeicherschaltungen 103 bleiben auf Tiefpegel, wenn das Taktsignal 101 von Hoch- auf Tiefpegel übergeht.

Jede Codiererschaltung 104 empfängt die beiden Ausgaben von zwei zueinander benachbarten Zwischenspeicherschaltungen 103. Unterscheiden sich die Werte dieser beiden Ausgaben, spezifiziert der spezielle Codierer die Grenze zwischen den Ausgaben der Verzögerungsschaltungen 102 und gibt das codier te Steuersignal 105 aus (fünf Bits in Fig. 2).

In der Verzögerungserfassungsschaltung von Fig. 2 er folgt eine Grobeinstellung der Taktung. Eine Feineinstellung der Verzögerungsschaltung erfolgt durch variables Einstellen des Kapazitätswerts auf der Grundlage des Steuersignals 105.

Treten als Beispiel zwei aufeinanderfolgende Taktsignale eines 4-Phasentakts in die Taktungsteilerschaltung (Interpo lator: Taktungsdifferenz-Teilerschaltung) 121 gemäß Fig. 4 ein, wird eine Umgebung allgemein in der Mitte eines Bereichs von Kapazitäten ausgewählt, in der es möglich ist, eine Tak tung genau auszugeben, die halb so groß wie die Differenz zwischen den Taktungen der beiden Eingaben ist. Dies ist ein Beispiel für einen durch das Steuersignal 105 ausgewählten Kapazitätswert der Verzögerungsschaltung. Zu beachten ist, daß die Taktungsteilerschaltung (Interpolator) 121 von Fig. 4 einen Aufbau hat, der grundsätzlich dem der Verzögerungs schaltung von Fig. 3 gleicht. In Fig. 3 tritt das gleiche Eingangssignal IN ein. Dagegen sind in Fig. 4 Signale, die durch Invertieren der Eingaben IN1 und IN2 durch die Inverter INV01 bzw. INV02 erhalten werden, die Gate-Eingaben der n- leitenden MOS-Transistoren MN02 bzw. MN01, und die NAND-Aus gabe der Eingaben IN1 und IN2 ist die Gate-Eingabe zum p-lei tenden MOS-Transistor MP01.

Zum Beispiel erfolgt bei einem Mehrphasen- (z. B. 4-Pha sen-)Takt 203, der durch Frequenzteilen des Taktsignals 101 durch einen Frequenzteiler 202 gemäß Fig. 10 erzeugt wird, in der eine Taktfrequenz-Vervielfacherschaltung gezeigt ist, die Auswahl einer Umgebung allgemein in der Mitte eines Bereichs von Kapazitäten, in der es möglich ist, eine Taktung auszuge ben, die halb so groß wie die Differenz zwischen den Taktun gen zweier Eingaben ist, als Steuersignal 207 von einer Takt perioden-Erfassungsschaltung 206. In Fig. 10 ist die Taktpe rioden-Erfassungsschaltung 206, in die das Taktsignal 101 eingegeben wird, durch die Taktperioden-Erfassungsschaltung der Erfindung gemäß Fig. 2 gebildet. Eine Taktfrequenz-Ver vielfacherschaltung 205 ist durch Taktungsdifferenz-Teiler einheiten 204a gebildet. Taktsignale, die durch Multiplexen der Ausgaben der Taktungsdifferenz-Teilereinheiten 204a durch Multiplexerschaltungen 204b erhalten werden, werden durch ei ne Taktkombinationsschaltung 208 kombiniert, wodurch man ei nen frequenzvervielfachten Takt 209b erhält. (Siehe z. B. die JP-A-11-4146.)

Somit wird in dieser Ausführungsform eine Taktungstei lerschaltung (Interpolator) bereitgestellt, bei der durch Empfangen des Steuersignals 105 als Anzeige der durch die Schaltung von Fig. 2 erfaßten Taktverzögerung ihr Kapazitäts wert so variiert wird, daß ihre Taktung feineingestellt wer den kann.

Fig. 6 zeigt eine Schaltungsanordnung zum Extrahieren einer Taktung, die die Hälfte der Differenz zwischen den Ein gabezeiten der beiden Eingaben IN1, IN2 beträgt, unter Ver wendung der Taktungsteilerschaltung (Interpolator) 121. Gemäß Fig. 6 verfügt die Schaltung über eine Taktungsteilerschal tung TMD1, deren zwei Eingänge mit der ersten Eingabe IN1 verbunden sind und deren Ausgabe A1 ist; eine Taktungsteiler schaltung (Interpolator) TMD2, von deren zwei Eingängen einer mit der ersten Eingabe IN1 verbunden ist, von deren zwei Ein gängen der andere mit der zweiten Eingabe IN2 verbunden ist und deren Ausgabe A2 ist; und eine Taktungsteilerschaltung (Ihterpolator) TMD3, deren zwei Eingänge beide mit der zwei ten Eingabe IN2 verbunden sind und deren Ausgabe A3 ist.

Gemäß Fig. 7 ist die Differenz zwischen den Taktungen der Ausgaben A1 und A3 absolut gleich der Differenz zwischen den Eingabezeiten der Eingaben IN1, IN2. Die Differenz zwi schen den Eingabezeiten von A1 und A2 wird genau die Hälfte der Differenz zwischen den Eingabezeiten von IN1 und IN2, wenn die Ausgabe A2 ab dem Ende der Periode, in der nur IN1 hochpeglig ist, bis zum Ende der Periode abgegeben wird, in der sowohl IN1 als auch IN2 hochpeglig sind. Dieser Kennwert wird durch den Kapazitätswert in der Taktungsteilerschaltung (Interpolator) TMD2 festgelegt (siehe CAP11-CAP14 in Fig. 4).

Fig. 8 ist eine Darstellung der Beziehung zwischen der Kapazität der Taktungsteilerschaltung (Interpolator) und dem Verzögerungsverhältnis [= A2/(A3 - A1)]. Gemäß Fig. 8 liegen Kapazitätswerte zum Ausgeben einer Verzögerungszeit, die ge nau halb so groß ist (d. h. Verzögerungsverhältnis = 50%), in einem Bereich von einem Kapazitätswert Cmin, der genau je ner ist, bei dem eine Ausgabe während der Eingabezeitdiffe renz von IN1 und IN2 nur in einer Periode erhalten wird, in der IN1 hochpeglig ist, bis zu einem Kapazitätswert, der das Dreifache dieses Kapazitätswerts beträgt (d. h. Cmax = 3 × Cmin).

Um also in dieser Ausführungsform die Verzögerungszeit in jeder Verzögerungsschaltung 102 zu erfassen, wird gemäß Fig. 9 ein Wert (Kapazität C = tCK × 2i/Vt, wobei Vt eine Am plitudenspannung, i den Konstantstromwert und tCK die Taktpe riode darstellt) genau in der Mitte des vorgenannten Bereichs von Kapazitäten benutzt, indem ein Kapazitätswert ausgewählt wird, bei dem die Ausgabe durch zwei gleichzeitige Eingaben (IN1 in Fig. 3) invertiert ist. In Fig. 9 ist der Taktzyklus auf der waagerechten Achse und die Verzögerungszeit auf der senkrechten Achse aufgetragen. Wie Fig. 9 verdeutlicht, wird der Kapazitätswert so eingestellt, daß sich die Betriebsbe reiche benachbarter Verzögerungsschaltungen überlappen und sich ihre Betriebsmitten voneinander unterscheiden.

Indem ferner die Verzögerungszeiten der Verzögerungs schaltungen 102 etwa 1,5 mal X1, X1,5, X2, X4, X6, X8, X12 und X16 gemacht werden, überlappen sich die Kennlinien zum Ausgeben einer Zeit, die halb so groß wie die Differenz zwi schen den beiden Eingaben in der Taktungsteilerschaltung (In terpolator) ist.

Wie beschrieben wurde, läßt sich somit erfindungsgemäß der Betriebsbereich von Phaseneinstellungs- und Frequenzver vielfacherschaltungen usw. verbreitern, indem eine Anordnung zum Einsatz kommt, in der eine Grobperiodeneinstellung vorab durchgeführt wird.

Insbesondere sind erfindungsgemäß Verzögerungserfas sungsschaltungen mit leicht überlappenden Betriebsbereichen parallel angeordnet, ein Taktsignal wird durch die Verzöge rungserfassungsschaltungen geführt, und die Groberfassung ei ner Taktperiode erfolgt in kurzen Perioden auf der Grundlage einer Verzögerungskomponente zwischen Verzögerungserfassungs schaltungen, die vom Taktsignal durchlaufen werden, und Ver zögerungserfassungsschaltungen, die nicht vom Taktsignal durchlaufen werden.

Zudem ist zu beachten, daß jede Kombination aus den of fenbarten und/oder beanspruchten Elementen, Sachverhalten und/oder Einzelheiten in den beanspruchten Schutzumfang fal len kann.

Claims

1. Taktperioden-Erfassungsschaltung mit:
mehreren parallel verbundenen Verzögerungserfassungs schaltungen mit leicht überlappenden Betriebsbereichen und unterschiedlichen Betriebsmitten,
wobei ein Taktsignal durch die mehreren Verzögerungser fassungsschaltungen geführt und eine Periode des Takts unter Verwendung eines Signals identifiziert wird, das Verzögerungserfassungsschaltungen, die das Taktsignal durchlaufen hat, und Verzögerungserfassungsschaltungen, die das Taktsignal nicht durchlaufen hat, identifiziert.

2. Taktperioden-Erfassungsschaltung mit:
mehreren Verzögerungsschaltungen, denen ein Taktsignal als gemeinsame Eingabe zugeführt wird und die parallel angeordnet sind und Verzögerungszeiten haben, die sich voneinander unterscheiden;
mehreren Zwischenspeicherschaltungen, in die Ausgaben jeweiliger der Verzögerungsschaltungen zum Zwischenspei chern des Taktsignals als Zwischenspeichertaktsignal eingegeben werden; und
mehreren Codiererschaltungen, in die die Ausgaben der Zwischenspeicherschaltungen eingegeben werden, zum Co dieren von Informationen, die eine Grenze zwischen vom Taktsignal durchlaufenen Verzögerungsschaltungen und vom Taktsignal nicht durchlaufenen Verzögerungsschaltungen darstellen, und Ausgeben der codierten Informationen als Steuersignal.

3. Schaltung nach Anspruch 2, wobei die mehreren Verzöge rungsschaltungen einander leicht überlappende Betriebs bereiche und sich voneinander unterscheidende Betriebs mitten haben.

4. Schaltung nach Anspruch 2 oder 3, wobei jede der Verzö gerungsschaltungen folgendes hat:
einen p-leitenden Transistor, der zwischen einer Strom versorgung und einem internen Knoten verbunden ist und dem ein durch Invertieren eines Eingangssignals erhalte nes Signal als Gate-Eingabe zugeführt wird; und
einen n-leitenden Transistor, der durch eine Konstant stromquelle angesteuert wird, zwischen dem internen Kno ten und Masse verbunden ist und dem das durch Invertie ren des Eingangssignals erhaltene Signal als Gate-Ein gabe zugeführt wird;
wobei mehrere in Reihe verbundene Schalter und Kondensa toren zwischen dem internen Knoten und Masse parallel verbunden sind und eine Verzögerungszeit festgelegt wird, indem eine zum internen Knoten geführte Kapazität durch ein Kapazitätssteuersignal festgelegt wird, das mit einem Steueranschluß jedes Schalters verbunden ist;
wobei die Verzögerungsschaltung einen Inverter zum In vertieren und Ausgeben eines am internen Knoten vorhan denen Potentials hat.

5. Taktungsteilerschaltung (Interpolator) mit:
einer ersten, zweiten und dritten Taktungsteilerschal tung (Interpolator), die parallel verbunden sind und je weils folgendes haben: einen p-leitenden Transistor, der zwischen einer Stromversorgung und einem internen Knoten verbunden ist und dem ein durch NAND-Verknüpfen zwischen einem ersten und zweiten Eingangssignal erhaltenes Si gnal als Gate-Eingabe zugeführt wird, und einen ersten und zweiten n-leitenden Transistor, die durch eine Kon stantstromquelle angesteuert werden, zwischen dem inter nen Knoten und Masse verbunden sind und denen durch In vertieren des ersten und zweiten Eingangssignals erhal tene Signale als Gate-Eingaben zugeführt werden; wobei
mehrere in Reihe verbundene Schalter und Kondensatoren zwischen dem internen Knoten und Masse parallel verbun den sind und eine Verzögerungszeit festgelegt wird, in dem eine zum internen Knoten geführte Kapazität durch ein Kapazitätssteuersignal festgelegt wird, das mit ei nem Steueranschluß jedes Schalters verbunden ist; wobei
jede Taktungsteilerschaltung (Interpolator) einen Inver ter zum Invertieren und Ausgeben eines am internen Kno ten vorhandenen Potentials hat;
wobei ein erster Takt von zwei Takten mit unterschiedli chen Phasen gemeinsam als das erste und zweite Eingangs signal zur ersten Taktungsteilerschaltung (Interpolator) geführt wird;
ein die beiden Takte mit den unterschiedlichen Phasen bildender erster und zweiter Takt als das erste und zweite Eingangssignal zur zweiten Taktungsteilerschal tung (Interpolator) geführt werden; und
ein zweiter Takt der beiden Takte mit den unterschiedli chen Phasen gemeinsam als das erste und zweite Eingangs signal zur dritten Taktungsteilerschaltung (Interpola tor) geführt wird;
wobei die Kapazität der Taktungsteilerschaltung (Inter polator) durch das Steuersignal von der Taktperioden-Er fassungsschaltung nach einem der Ansprüche 1 bis 4 fest gelegt wird.

6. Schaltung nach Anspruch 5, wobei die Kapazität so einge stellt wird, daß Bereiche, über die die Taktungsteiler schaltung (Interpolator) eine Taktung ausgibt, die halb so groß wie die Differenz zwischen den Taktungen der er sten und zweiten Takteingabe ist, einander auf einer Zeitachse überlappen.

7. Taktfrequenz-Vervielfacherschaltung zum Ausgeben eines frequenzvervielfachten Takts mit:
einer Frequenzteilerschaltung zum Frequenzteilen eines Taktsignals, Erzeugen und Ausgeben eines Mehrphasen takts;
einer Taktperioden-Erfassungsschaltung, in die das Takt signal eingegeben wird;
mehreren Taktungsteilerschaltungen (Interpolatoren) zum Ausgeben von Taktungssignalen, die durch Teilen (Inter polieren) von Differenzen zwischen Eingangstaktungen des Mehrphasentakts erhalten werden; und
Multiplexerschaltungen zum Multiplexen von Ausgaben der mehreren Taktungsteilerschaltungen (Interpolatoren);
wobei die Taktperioden-Erfassungsschaltung die in einem der Ansprüche 1 bis 4 beschriebene Taktperioden-Erfas sungsschaltung aufweist.

8. Schaltung nach Anspruch 7, wobei jede der Taktungstei lerschaltungen (Interpolatoren) folgendes hat:
einen p-leitenden Transistor, der zwischen einer Strom versorgung und einem internen Knoten verbunden ist und dem ein durch NAND-Verknüpfen zwischen einem ersten und zweiten Eingangssignal erhaltenes Signal als Gate-Ein gabe zugeführt wird; und
einen ersten und zweiten n-leitenden Transistor, die durch eine Konstantstromquelle angesteuert werden, zwi schen dem internen Knoten und Masse verbunden sind und denen durch Invertieren des ersten und zweiten Eingangs signals erhaltene Signale als Gate-Eingaben zugeführt werden;
wobei mehrere in Reihe verbundene Schalter und Kondensa toren zwischen dem internen Knoten und Masse parallel verbünden sind und eine Verzögerungsmenge festgelegt wird, indem eine zum internen Knoten geführte Kapazität durch ein Kapazitätssteuersignal festgelegt wird, das mit einem Steueranschluß jedes Schalters verbunden ist;
wobei jede Taktungsteilerschaltung (Interpolator) einen Inverter zum Invertieren und Ausgeben eines am internen Knoten vorhandenen Potentials hat;
wobei die Kapazität durch ein Steuersignal von der Takt perioden-Erfassungsschaltung festgelegt wird.

9. Schaltung nach Anspruch 2, wobei jede der Verzögerungs schaltungen folgendes hat:
einen Transistor eines ersten Leitungstyps, der zwischen einer Stromversorgung und einem internen Knoten verbun den ist und dem ein Signal als Anzeige eines Eingangs signals als Gate-Eingabe zugeführt wird; und
einen Transistor eines zweiten Leitungstyps, der durch eine Konstantstromquelle angesteuert wird, zwischen dem internen Knoten und Masse verbunden ist und dem das Si gnal als Anzeige des Eingangssignals als Gate-Eingabe zugeführt wird;
wobei mehrere in Reihe verbundene Schalter und Kondensa toren zwischen dem internen Knoten und Masse parallel verbunden sind und eine Verzögerungszeit festgelegt wird, indem eine zum internen Knoten geführte Kapazität durch ein Kapazitätssteuersignal festgelegt wird, das mit einem Steueranschluß jedes Schalters verbunden ist;
wobei die Verzögerungsschaltung ein Ausgangssignal als Anzeige eines am internen Knoten vorhandenen Potentials ausgibt.

10. Taktungsteilerschaltung (Interpolator) mit:
einer ersten, zweiten und dritten Taktungsteilerschal tung (Interpolator), die parallel verbunden sind und je weils folgendes haben: einen Transistor eines ersten Leitungstyps, der zwischen einer Stromversorgung und ei nem internen Knoten verbunden ist und dem ein durch lo gisches Verknüpfen zwischen einem ersten und zweiten Eingangssignal erhaltenes Signal als Gate-Eingabe zuge führt wird, und einen ersten und zweiten Transistor ei nes zweiten Leitungstyps, die durch eine Konstantstrom quelle angesteuert werden, zwischen dem internen Knoten und Masse verbunden sind und denen ein durch Invertieren des aus dem ersten und zweiten Eingangssignal erhaltenen Signals als Gate-Eingaben zugeführt wird; wobei mehrere in Reihe verbundene Schalter und Kondensatoren zwischen dem internen Knoten und Masse parallel verbunden sind und eine Verzögerungszeit festgelegt wird, indem eine zum internen Knoten geführte Kapazität durch ein Kapazi tätssteuersignal festgelegt wird, das mit einem Steuer anschluß jedes Schalters verbunden ist; wobei jede Tak tungsteilerschaltung (Interpolator) ein Ausgangssignal als Anzeige eines am internen Knoten vorhandenen Poten tials ausgibt;
wobei ein erster Takt von zwei Takten mit unterschiedli chen Phasen gemeinsam als das erste und zweite Eingangs signal zur ersten Taktungsteilerschaltung (Interpolator) geführt wird;
ein die beiden Takte mit den unterschiedlichen Phasen bildender erster und zweiter Takt als das erste und zweite Eingangssignal zur zweiten Taktungsteilerschal tung (Interpolator) geführt werden; und
ein zweiter Takt der beiden Takte mit den unterschiedli chen Phasen gemeinsam als das erste und zweite Eingangs signal zur dritten Taktungsteilerschaltung (Interpola tor) geführt wird;
wobei die Kapazität der Taktungsteilerschaltung (Inter polator) durch das Steuersignal von der Taktperioden-Er fassungsschaltung nach einem der Ansprüche 1 bis 4 fest gelegt wird.