JP3575430B2 - 2段階可変長遅延回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、2段階可変長遅延回路に関し、詳しくは、情報処理装置のクロック作成回路あるいは通信処理回路のタイミング作成回路が有するDLL(遅延制御ループ)に用いられる2段階可変長遅延回路に関する。
【0002】
【従来の技術】
「A Semidegital Dual Delay Lock Loop」 Stefanos Sidiropoulos 他 IEEE Journal of Solid−State Circuits、 VOL32、 NO.11 November 1997 p.p1683−1692(以下、従来例1)および特開平11−261408号公報が開示するところの位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム(以下、従来例2)に記載されているように、従来の可変長遅延回路は、2つの位相の信号を電流合成するアナログ系のミキサー回路により、実現されていたが、ばらつき等が生じるため正確に要求する仕様を実現することが困難であり、デジタル回路を用いることにより設計の容易性および動作の安定性が保証された可変長遅延回路が提供されることが要請されていた。
【0003】
上記の要請に応えるために、例えば、「Portable Digital DLL Architecture for CMOS Interface Circuit」Bruno W. Garle 他 1998 Symposium on VLSI Circuits Digest of Technical Papers pp 214−215(以下、従来例3)に開示されているように、制御回路だけでなく、遅延素子もディジタル回路にすることが提案されている。
【0004】
図5は、従来例3の一実施形態における2段階可変長遅延回路のインターポレータの構成を示す図である。以下、図5を用いて、従来例3の一実施形態における2段階可変長遅延回路の構成について説明する。
【0005】
従来例3における2段階可変長遅延回路は、入力In1、In2と、出力a〜c、e〜iと、バッファ(インバータ)B100〜B103、B121〜B123、B123i、B200〜B203、B213iと、インターポレータip120、ip121、ip122と、を有する。
【0006】
また、インターポレータip120は、バッファB120、B210を有し、インターポレータip121は、バッファB120i、B121iを有し、インターポレータip122は、B210i、B211iを有する。
【0007】
入力In1を入力とするインバータB100の出力がバッファB101によりバッファされたバッファ出力を出力a、入力In2を入力とするインバータB200の出力がバッファB201によりバッファされたバッファ出力を出力cとする場合、バッファB120とバッファB210との出力を結合して電流合成するインターポレータip120の出力がバッファ121によりバッファされたバッファ出力である出力bが、出力aと出力cとの半分の位相の出力となるディジタル回路が従来例3では使用されている。
【0008】
さらに、出力aを入力とするインバータB102と、該出力をバッファするバッファB103と、出力bを入力とするB122と、該出力をバッファするB123と、出力aを入力とするB120iと出力bを入力とするB121iとの出力同士を結合したインターポレータip121と、該出力をバッファするB123iと、同様に出力bを入力とするB210iと出力cを入力とするB211iとの出力同士を結合したインターポレータip122と、出力cを入力とする
インバータB202と、該出力をバッファするバッファB203と、を設けることにより、微細な時間隔を得ている。
【0009】
従来例3では、上記のようなインターポレータを3段縦続出力し、入力の位相を8分割した8個の出力(正確には9個の出力が得られるが、9個目の出力は次の入力の組み合わせにおける1個目の出力と等しいため出力として出していない)を得ている。
【0010】
また、特開2000−163961号公報が開示するところの同期型半導体集積回路装置(以下、従来例4)には、位相の粗調整を行った後、微調整することにより外部クロック信号に同期した内部クロック信号を生成し、さらに、入力信号の変動によるグリッジ生成を防止する発明が記載されていた。
【0011】
また、特開2000−195166号公報が開示するところの遅延時間制御回路(以下、従来例5)には、遅延回路により、所定の遅延時間で遅延させられたパルス信号をカウントすることにより、単位回路の遅延時間が変化しても適正な遅延時間を有するパルス信号を生成する発明が記載されていた。
【0012】
また、特開2000−252802号公報が開示するところのクロック周期検知回路(以下、従来例6)には、周期粗調整をあらかじめ行い、位相調整などの動作範囲を広くとることを可能とする発明が記載されていた。
【0013】
また、特開2000−298532号公報が開示するところのタイミング制御回路装置(以下、従来例7)には、入力クロック信号と出力クロック信号との位相差を粗調整する粗調タイミング制御回路と、温度上昇などにより遅延時間が変化した場合に微調整する微調タイミング制御回路と、を有する発明が記載されていた。
【0014】
また、特開平6−204792号公報が開示するところの遅延回路(以下、従来例8)には、粗調整部および微調整回路を有し、長大な可変レンジと微小な最小ステップで遅延量を調整する遅延回路が記載されていた。
【0015】
【発明が解決しようとする課題】
従来例3では、インターポレータにより中間の位相を作るために、インバータB100、B101、B200、B201を接続して出力aと出力bとを作成するインバータ2段のトランジスタの大きさを10とすると、位相が速い入力側In1に接続されるインバータB120のトランジスタの大きさを6、位相が遅い入力側In2に接続されるインバータB210のトランジスタの大きさを4にして、出力同士を接続し、トランジスタの大きさ10で作られたインバータB121を介して、出力aと出力cとの中間の位相を持つ出力bを合成して得ている。
【0016】
このとき、2つの位相の信号を、速いほうの入力が位相が速い入力側In1に入力され、出力同士が接続されたインバータB120が変化しても遅いほうのインバータB210は、まだ変化せず、一方のインバータのpチャネルのトランジスタと他方のインバータのnチャネルのトランジスタが両方オンするため、出力は両方のトランジスタのオン抵抗によって電圧分割された値に向かうため、速いほうの入力がインバータ2段を介して出力される値よりも遅れ、遅いほうの入力が位相が遅い入力側In2に入力され変化するときに、中間値から一挙に変化するため、遅いほうの入力がインバータ2段B200、B201を介して出力されるより、速く変化することにより、中間の位相の出力が得られる。
【0017】
しかしながら、上記のように出力同士を接続したインバータB120、B210の入力In1に速いほうの位相の信号を入力したときに、出力は負荷が重く、遅くなる傾向があるため、中間の位相が得られるように、遅いほうの入力In2に接続されたB210より、B120を大きなトランジスタにしてある。ここで、中間の位相を得るためには、位相が速い入力側In1に常に速いほうの位相の入力信号を入力するという制限ができる。
【0018】
図6は、従来例3の一実施形態における2段階可変長遅延回路の構成を示す図であり、以下、図6を用いて、上記実施形態における2段階可変長遅延回路の構成、および上記の制限ができた場合における上記実施形態における2段階可変長遅延回路の動作について説明する。
【0019】
従来例3における2段階可変長遅延回路は、ディレーチェーン601と、ディレーチェーン602と、位相分割器603と、サイクル終了検出器604と、カウンタおよび制御回路および選択回路605と、32:1マルチプレクサ606と、3ステージインターポレータ607と、16:1マルチプレクサ608と、フィルタ609と、位相検出器610と、を有する。
【0020】
位相が速い入力側In1に常に速いほうの位相の入力信号を入力するという上記の制限のために、ディレーチェーン601、602のタップ数合計32に対して、タップ数に等しい入力数を1本の出力にするため、位相が速い入力側In1用および位相が遅い入力側In2用に、32:1マルチプレクサ606を必要とする。
【0021】
以上のような構成を取るために、同じタップから出力をとっても、信号が伝達する経路が異なるため、速い位相となったときの位相の速い入力側In1から出力までの遅延と、遅い位相となった時の位相の遅い入力側In2から出力までの遅延にばらつきがあり、遅延が同じにならない。つまり、In2とIn1に同じ入力を入力しても同じ遅延時間を出力できないという欠点を持つ。従って、ディレーチェーン601、602のタップ出力を切り替えるときに、均一な時間隔を作成できないという問題が発生する。
【0022】
さらには、32:1マルチプレクサ606および3ステージインターポレータ607の遅延のために、ひげ状のパルスが発生しないように、In1とIn2がともに0の時に切り替える必要があるが、そのタイミングを作成するのが難しいという問題を発生する。
【0023】
また、従来例4に記載されている発明では、粗調整を終了した後、微調整を行うことになっており、粗調整タップを変化させるときは、粗調整1タップ分の変動が出力に生じるため、常時調整を行うようなDLLにおいて、出力のジッタが大きくなるという欠点と、粗調整1タップ分の微調整の長さとしているが、ばらつきにより、粗調整1タップと微調整範囲を合わせるのはできないため、同時に行った場合でも、等間隔の位相変化を実現できないことと、切り替えタイミングを設定するのが困難であるという問題点がある。
【0024】
また、従来例5に記載されている発明では、遅延時間を広範囲かつ微細に調整する構成を有しておらず、遅延時間をより小さな時間隔で調整するような要求に即座に対応することが不可能であった。さらに、単位遅延回路を切り替える際に発生してしまうパルス状のノイズを抑制することが不可能であった。
【0025】
また、従来例6に記載されている発明では、遅延回路が、アナログ回路であり、設計が困難である。また、粗調整タップを変化させるときは、粗調整1タップ分の変動が出力に生じるため、常時調整を行うようなDLLにおいて、出力のジッタが大きくなるという欠点と、粗調整1タップ分の微調整の長さとしているが、ばらつきにより、粗調整1タップと微調整範囲を合わせるのはできないため、同時に行った場合でも、等間隔の位相変化を実現できないことと、切り替えタイミングを設定するのが困難であるという問題点がある。
【0026】
また、従来例7に記載されている発明では、遅延回路が、アナログ回路であり、設計が困難である。また、粗調整タップを変化させるときは、粗調整1タップ分の変動が出力に生じるため、常時調整を行うようなDLLにおいて、出力のジッタが大きくなるという問題点があった。
【0027】
また、従来例8に記載されている発明では、アナログ回路を用いているために設計が困難になるという問題点と、粗調整1タップ分の微調整の長さとしており、ばらつきにより、粗調整1タップと微調整範囲を合わせることをおこなっているが、粗調整部を切り替える際に発生してしまうパルス状のノイズを抑制することが困難であるといった問題点があった。
【0028】
本発明は、上記問題点に鑑みてなされたものであり、遅延時間を可変するために、設計の困難なアナログ回路を設計が容易なデジタル素子に置き換えることにより、設計を容易にし、図1に示すように、粗調整を行うタップの時間隔の大きい粗調整用遅延回路(ゲートチェーン)GCと、入力をバッファするインバータ群と、隣接する各2入力をバッファした出力を結合することにより波形合成し、中間の位相を作成するインターポレータ(位相合成回路)群を使用し、調整範囲の広いかつ詳細な調整を可能にする2段階可変遅延回路を提供することを目的とする。
【0029】
さらに、速い位相から遅い位相または、遅い位相から速い位相に変化するときに同じタップを選択したときには、常に同じ位相の出力信号を得られるようにすることにより、ジッタの少ない、等間隔の安定な位相出力CLKOUTが得られる回路を提供することを目的とする。
【0030】
さらに、粗調整用の出力の選択回路S1〜S3、リングインターポレータRIa、RIb、および微調整用の選択回路S4の遅延時間が、大きさのために、粗調整出力の選択切り替え時にパルス状のノイズ(グリッジ)がでないようにすることが困難な切り替えタイミングの作成を容易にする回路構成を提供することを目的とする。
【0031】
【課題を解決するための手段】
かかる目的を達成するため、請求項1記載の発明は、入力信号を所定の時間隔ずつ遅延させ、遅延した入力信号から選択したm個の遅延した入力信号を第1から第mの粗調整遅延信号とし(mは3以上の整数)、第nの粗調整遅延信号は第(n+1)の粗調整遅延信号より時間隔dtcだけ速い位相を有するとし(nは1以上(m−1)以下の整数)、第1から第mの粗調整遅延信号を増幅し、第nと第(n+1)の粗調整遅延信号、および第mと第1の粗調整遅延信号とを基にして2m個の微調整遅延信号を生成し、第mと第1の粗調整遅延信号とから作成された微調整遅延信号と、第mと第1の粗調整遅延信号とから作成された微調整遅延信号以外の他の微調整遅延信号との時間隔を除いて、第jの微調整遅延信号は、第(j+1)の微調整遅延信号よりも、時間隔dtcより微細な時間隔dtc’だけ速い位相を有するとし(jは1以上(2m−2)以下の整数)、2m個の微調整遅延信号から1個の微調整遅延信号を選択し、選択された微調整遅延信号を切り替える際、選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることを特徴とする。
【0032】
従って、請求項1記載の発明によれば、入力信号を所定の時間隔遅延させたm個の粗調整遅延信号を基にして2m個の微調整遅延信号を生成し、2m個の微調整遅延信号から1個の微調整遅延信号を選択し、選択された微調整遅延信号を切り替える際に、選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の2段階可変長遅延回路を提供することが可能となる。
【0033】
また、請求項2記載の発明によれば、請求項1記載の2段階可変長遅延回路において、切り替え対象となる粗調整遅延信号は、切り替え時に選択されている微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号であり、かつ、切り替え対象となる粗調整遅延信号を増幅させた微調整遅延信号と切り替え時に選択されている微調整遅延信号との位相差よりも、切り替え後の粗調整遅延信号を増幅させた微調整遅延信号と切り替え後に選択される微調整遅延信号との位相差の方が小さな場合に、切り替わる粗調整遅延信号であることを特徴とする。
【0034】
従って、請求項2記載の発明によれば、切り替え時の微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号かつ他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号を切り替えることによって、微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の2段階可変長遅延回路を提供することが可能となる。
【0035】
また、請求項3記載の発明によれば、請求項1または2記載の2段階可変長遅延回路において、選択された微調整遅延信号が選択された微調整遅延信号より位相が時間隔dtc’速い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)速い遅延した入力信号に切り替えられ、選択された微調整遅延信号が選択された微調整遅延信号より位相が時間隔dtc’遅い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)遅い遅延した入力信号に切り替えられることを特徴とする。
【0036】
従って、請求項3記載の発明によれば、選択された微調整遅延信号より位相が時間隔(dtc/2)速い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)速い遅延した入力信号に切り替えられ、選択された微調整遅延信号より位相が時間隔(dtc/2)遅い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)遅い遅延した入力信号に切り替えられることによって、微調整遅延信号の切り替えタイミング調整を容易にし、選択される可能性が高い微調整遅延信号を予め生成することが可能となる。
【0037】
また、請求項4記載の発明によれば、時間隔dtcを遅延時間とする遅延素子が3個以上縦続接続され、入力信号が入力される側を前段として、前段の遅延素子の出力から位相が時間隔dtc遅延した遅延素子の出力を出力とする遅延手段と、遅延素子の出力から、m個の遅延素子の出力を選択する第1の選択手段と、第1の選択手段により選択されたm個の遅延素子の出力を位相が速い順に第1から第mまでの入力となっている場合に、m個の遅延素子の出力を増幅させた第1から第(2m―1)の出力と、それぞれの位相差が時間隔dtcである第n(nは1以上(m−1)以下の任意の整数)の入力と第(n+1)の入力とを波形合成して生成された第nの出力と第(n+1)の出力との中間の位相を有する信号と、第1と第mの入力とを波形合成して生成された第1の出力と第mの出力との中間の位相を有する信号とを出力する波形合成手段RIaと、波形合成手段RIaの出力から1個の波形合成手段RIaの出力を選択する第2の選択手段と、を有し、第2の選択手段により選択された波形合成手段RIaの出力を切り替える際、選択された波形合成手段RIaの出力を生成する際に用いられていない遅延素子の出力を切り替えることを特徴とする。
【0038】
従って、請求項4記載の発明によれば、入力信号を所定の時間隔遅延させたm個の遅延素子の出力を基にして2m個の波形合成手段RIaの出力を生成し、2m個の波形合成手段RIaの出力から1個の波形合成手段RIaの出力を選択し、選択された波形合成手段RIaを切り替える際に、選択された波形合成手段RIaを生成する際に用いられていない遅延素子の出力を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、遅延素子の出力を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された波形合成手段RIaの遅延時間が変化しない高精度の2段階可変長遅延回路を提供することが可能となる。
【0039】
また、請求項5記載の発明によれば、請求項4記載の2段階可変長遅延回路において、波形合成手段RIaは、第nの入力の位相を増幅させた出力を第(2n−1)の出力とし、第mの入力の位相を増幅させた出力を第(2m−1)の出力とし、第nの入力と第(n+1)の入力とを波形合成した出力を第2nの出力とし、第mの入力と第1の入力とを波形合成した出力を第2mの出力とし、第j(jは1以上(2m−2)以下の任意の整数)の出力と第(j+1)の出力との位相差が時間隔(dtc/2)であり、第mの入力第1の入力より時間隔dtc速い位相の信号が入力されるように粗調整遅延信号が選択されたとき、第(2m―1)の出力の位相と第mの出力の位相が時間隔(dtc/2)となるように構成したことを特徴とする。
【0040】
従って、請求項5記載の発明によれば、波形合成手段RIaの隣接する出力の位相差を時間隔(dtc/2)とすることによって、時間隔dtcよりもさらに微細である調整間隔を得ることが可能となる。
【0041】
また、請求項6記載の発明によれば、請求項4または5記載の2段階可変長遅延回路において、波形合成手段RIaは、第1から第mまでの入力をそれぞれ増幅させるm個のバッファと、第nの入力を位相が速い信号の入力側とし、第(n+1)の入力を位相が遅い信号の入力側として、第nの入力と第(n+1)の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する(m−1)個のインターポレータIPx(xは1以上(m−1)以下の整数)と、第mの入力を位相が速い入力側とし、第1の入力を位相が遅い入力側として、第mの入力と第1の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する第mのインターポレータIPmと、を有するリングインターポレータRIaであることを特徴とする。
【0042】
従って、請求項6記載の発明によれば、波形合成手段RIaを、m個のインターポレータを有するリングインターポレータRIaとし、第nの入力がインターポレータの速い位相の信号の入力側に入力され、第(n+1)の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第nの入力と第(n+1)の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【0043】
また、請求項7記載の発明によれば、請求項4から6のいずれか1項に記載の2段階可変長遅延回路において、遅延素子は、時間隔dtcを遅延時間とするディジタル回路であることを特徴とする。
【0044】
従って、請求項7記載の発明によれば、遅延素子は、時間隔dtcを遅延時間とするディジタル回路であることによって、回路の設計を容易にし、出力の遅延時間の調整を容易にすることが可能となる。
【0045】
また、請求項8記載の発明によれば、請求項4から7のいずれか1項に記載の2段階可変長遅延回路において、第1の選択手段に遅延素子の出力からm個の遅延素子の出力を選択させる第1の選択信号を第1の選択手段に送信する第1の制御手段と、第2の選択手段に波形合成手段RIaの出力から1個の波形合成手段RIaの出力を選択させる第2の選択信号を第2の選択回路に送信する第2の制御手段と、を有することを特徴とする。
【0046】
従って、請求項8記載の発明によれば、第1の選択手段が第1の遅延手段の出力からm個の第1の遅延手段の出力を選択し、第2の選択手段が波形合成手段RIaの出力から1個の波形合成手段RIaの出力を選択することを制御することによって、グリッジが生じない正常な波形合成手段RIaの出力を得ることが可能となる。
【0047】
また、請求項9記載の発明によれば、請求項8記載の2段階可変長遅延回路において、第1の制御手段は、第2の選択手段により選択された波形合成手段RIaの出力をより速い位相の波形合成手段RIaの出力に切り替える信号である第1の遅れ信号を受信した場合、選択された波形合成手段RIaの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することを特徴とする。
【0048】
従って、請求項9記載の発明によれば、第1の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0049】
また、請求項10記載の発明によれば、請求項9記載の2段階可変長遅延回路において、第1の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、第2の選択手段により切り替え時に選択されている波形合成手段RIaの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、かつ、第1の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と第1の遅れ信号を受信した場合に切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、第1の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と第1の遅れ信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【0050】
従って、請求項10記載の発明によれば、第1の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段RIaの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0051】
また、請求項11記載の発明によれば、請求項9または10記載の2段階可変長遅延回路において、第2の選択手段により第p(pは2以上2m以下の任意の整数)の波形合成手段RIaの出力が選択されており、第2の制御手段が第1の遅れ信号を受信した場合、第2の制御手段は、第pの波形合成手段RIaの出力を第(p−1)の波形合成手段RIaの出力に切り替えるように第2の選択手段を制御し、第2の選択手段により第1の波形合成手段RIaの出力が選択されており、第2の制御手段が第1の遅れ信号を受信した場合、第2の制御手段は、第1の波形合成手段RIaの出力を第2mの波形合成手段RIaの出力に切り替えるように第2の選択手段を制御することを特徴とする。
【0052】
従って、請求項11記載の発明によれば、第1の遅れ信号を受信した場合、第2の制御手段は、第pの波形合成手段RIaの出力を第(p−1)の波形合成手段RIaの出力に切り替え、第1の波形合成手段RIaの出力を第2mの波形合成手段RIaの出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の波形合成手段RIaの出力を得ることが可能となる。
【0053】
また、請求項12記載の発明によれば、請求項9から11のいずれか1項に記載の2段階可変長遅延回路において、第1の制御手段は、第2の選択手段により選択された波形合成手段RIaの出力をより遅い位相の波形合成手段RIaの出力に切り替える信号である第1の進み信号を受信した場合、選択された波形合成手段RIaの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することを特徴とする。
【0054】
従って、請求項12記載の発明によれば、第1の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0055】
また、請求項13記載の発明によれば、請求項12記載の2段階可変長遅延回路において、1の進み信号を受信した場合の切り替え対象の遅延素子の出力は、第2の選択手段により切り替え時に選択されている波形合成手段RIaの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、かつ、第1の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と第1の進み信号を受信した場合の切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、第1の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と第1の進み信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【0056】
従って、請求項13記載の発明によれば、第1の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段RIaの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0057】
また、請求項14記載の発明によれば、請求項12または13記載の2段階可変長遅延回路において、第2の選択手段により第q(qは1以上(2m−1)以下の任意の整数)の波形合成手段RIaの出力が選択されており、第2の制御手段が第1の進み信号を受信した場合、第2の制御手段は、第qの波形合成手段RIaの出力を第(q+1)の波形合成手段RIaの出力に切り替えるように第2の選択手段を制御し、第2の選択手段により第2mの波形合成手段RIaの出力が選択されており、第2の制御手段が第1の進み信号を受信した場合、第2の制御手段は、第2mの波形合成手段RIaの出力を第1の波形合成手段RIaの出力に切り替えるように第2の選択手段を制御することを特徴とする。
【0058】
従って、請求項14記載の発明によれば、第1の進み信号を受信した場合、第2の制御手段は、第qの波形合成手段RIaの出力を第(q+1)の波形合成手段RIaの出力に切り替え、第2mの波形合成手段RIaの出力を第1の波形合成手段RIaの出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の波形合成手段RIaの出力を得ることが可能となる。
【0059】
また、請求項15記載の発明によれば、請求項4から14のいずれか1項に記載の2段階可変長遅延回路において、波形合成手段RIaと第2の選択手段との間に縦続接続されたr(rは1以上の任意の整数)個の波形合成手段が直列に挿入されていることを特徴とする。
【0060】
従って、請求項15記載の発明によれば、波形合成手段RIaと第2の選択手段との間に縦続接続されたr個の波形合成手段を直列に挿入することによって、時間隔(dtc/2)よりもさらに微細な調整間隔の波形合成手段の出力を得ることが可能となる。
【0061】
また、請求項16記載の発明によれば、請求項15記載の2段階可変長遅延回路において、r個の波形合成手段が接続されている波形合成手段RIaの出力側を前段、第2の選択手段の入力側を後段として、r個の波形合成手段のうち、前段からs(sは1以上r以下の任意の整数)個目の波形合成手段は、第1の選択手段により選択されたm個の遅延素子の出力を位相が速い順に第1から第mまでの入力となっている場合に、前段の波形合成手段の第1から第(m×2s )までの出力をそれぞれ第1から第(m×2s )までの入力とし、第1から第(m×2s )の入力を増幅させた出力をそれぞれ第1から第(m×2s+1 −1)の出力とし、第t(tは1以上(m×2s ―1)以下の任意の整数)の入力と第(t+1)の入力とを波形合成した出力を第2tの出力とし、第(m×2s )の入力と第1の入力とを波形合成した出力を第(m×2s+1 )の出力とし、第1の選択手段により選択されたm個の遅延素子の出力である第nの入力(nは1以上(m−1)以下の任意の整数)と第(n+1)の入力との時間隔を(dtc)である場合、tが1から(2s ×(m−1)+1)の範囲で、第tの入力と第(t+1)の入力との位相差が時間隔(dtc/2s )であり、uが1から(2s+1 ×(m−1)+1)の範囲で第uの入力と第(u+1)の入力との位相差が時間隔(dtc/2s+1 )であり、第1の選択手段により選択されたm個の遅延素子の出力である第mの入力の位相が第1の入力の位相より速くなったときに、tが(2s ×(m−1)+1)から(m×2s −1)の範囲で、第tの入力と第(t+1)の入力との位相差が時間隔(dtc/2s )であり、uが(2s+1 ×(m−1)+1)から(m×2s+1 −1)の範囲で第uの入力と第(u+1)の入力との位相差が時間隔(dtc/2s+1 )であることを特徴とする。
【0062】
従って、請求項16記載の発明によれば、前段からs個目の波形合成手段の第uの出力と第(u+1)の出力との位相差を時間隔(dtc/2s+1 )とすることによって、時間隔(dtc/2)よりもさらに微細である調整間隔を得ることが可能となる。
【0063】
また、請求項17記載の発明によれば、請求項15または16記載の2段階可変長遅延回路において、r個の波形合成手段のうち、前段からs個目の波形合成手段は、第1から第(m×2s )までの入力をそれぞれ増幅させる(m×2s )個のバッファと、第tの入力を位相が速い入力側とし、第(t+1)の入力を位相が遅い入力側として、第tの入力と第(t+1)の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する(m×2s −1)個のインターポレータipy(yは1以上(m×2s −1)以下の整数)と、第(m×2s )の入力を位相が速い入力側とし、第1の入力を位相が遅い入力側として、第(m×2s )の入力と第1の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成するインターポレータip(m×2s )と、を有するリングインターポレータであることを特徴とする。
【0064】
従って、請求項17記載の発明によれば、前段からs個目の波形合成手段を、(m×2s )個のインターポレータを有するリングインターポレータとし、第tの入力がインターポレータの速い位相の信号の入力側に入力され、第(t+1)の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第tの入力と第(t+1)の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【0065】
また、請求項18記載の発明によれば、請求項15から17のいずれか1項に記載の2段階可変長遅延回路において、第2の選択回路は、波形合成手段RIaと第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されている場合、r個の波形合成手段のうち、第2の選択回路と接続されている最も後段の波形合成手段の出力から1個の出力を選択することを特徴とする。
【0066】
従って、請求項18記載の発明によれば、第2の選択回路は、r個の波形合成手段のうち、第2の選択回路と接続されている最も後段の波形合成手段の出力から1個の出力を選択することによって、要求された位相の最も後段の波形合成手段の最も微細である調整間隔の出力を得ることが可能となる。
【0067】
また、請求項19記載の発明によれば、請求項18記載の2段階可変長遅延回路において、第1の制御手段は、最も後段の波形合成手段と第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されており、第2の選択手段により選択された最も後段の波形合成手段の出力をより速い位相の最も後段の波形合成手段の出力に切り替える信号である第2の遅れ信号を受信した場合、選択された最も後段の波形合成手段の出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することを特徴とする。
【0068】
従って、請求項19記載の発明によれば、第2の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0069】
また、請求項20記載の発明によれば、請求項19記載の2段階可変長遅延回路において、第2の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、第2の選択手段により切り替え時に選択されている最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、第2の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と第2の遅れ信号を受信した場合の切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、第2の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と第2の遅れ信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【0070】
従って、請求項20記載の発明によれば、第2の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0071】
また、請求項21記載の発明によれば、請求項19または20記載の2段階可変長遅延回路において、最も後段の波形合成手段と第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されており、第2の選択手段により第f(fは2以上(m×2s+1 )以下の任意の整数)の最も後段の波形合成手段の出力が選択されており、第2の制御手段が第2の遅れ信号を受信した場合、第2の制御手段は、第fの最も後段の波形合成手段の出力を第(f−1)の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することを特徴とする。
【0072】
従って、請求項21記載の発明によれば、第2の遅れ信号を受信した場合、第2の制御手段は、第fの最も後段の波形合成手段の出力を第(f−1)の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0073】
また、請求項22記載の発明によれば、請求項19から21のいずれか1項に記載の2段階可変長遅延回路において、最も後段の波形合成手段と第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されており、第2の選択手段により第1の最も後段の波形合成手段の出力が選択されており、第2の制御手段が第2の遅れ信号を受信した場合、第2の制御手段は、第1の最も後段の波形合成手段の出力を第(m×2s+1 )の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することを特徴とする。
【0074】
従って、請求項22記載の発明によれば、第2の遅れ信号を受信した場合、第2の制御手段は、第1の最も後段の波形合成手段の出力を第(m×2s+1 )の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0075】
また、請求項23記載の発明によれば、請求項18から22のいずれか1項に記載の2段階可変長遅延回路において、第1の制御手段は、最も後段の波形合成手段と第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されており、第2の選択手段により選択された最も後段の波形合成手段の出力をより遅い位相の最も後段の波形合成手段の出力に切り替える信号である第2の進み信号を受信した場合、選択された最も後段の波形合成手段の出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することを特徴とする。
【0076】
従って、請求項23記載の発明によれば、第2の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0077】
また、請求項24記載の発明によれば、請求項23記載の2段階可変長遅延回路において、第2の進み信号を受信した場合の切り替え対象の遅延素子の出力は、第2の選択手段により切り替え時に選択されている最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、第2の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と第2の進み信号を受信した場合の切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、第2の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と第2の進み信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする。
【0078】
従って、請求項24記載の発明によれば、第2の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0079】
また、請求項25記載の発明によれば、請求項23または24記載の2段階可変長遅延回路において、最も後段の波形合成手段と第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されており、第2の選択手段により第g(gは1以上(m×2s+1 −1)以下の任意の整数)の最も後段の波形合成手段の出力が選択されており、第2の制御手段が第2の進み信号を受信した場合、第2の制御手段は、第gの最も後段の波形合成手段の出力を第(g+1)の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することを特徴とする。
【0080】
従って、請求項25記載の発明によれば、第2の進み信号を受信した場合、第2の制御手段は、第gの最も後段の波形合成手段の出力を第(g+1)の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0081】
また、請求項26記載の発明によれば、請求項23から25のいずれか1項に記載の2段階可変長遅延回路において、最も後段の波形合成手段と第2の選択手段との間に縦続接続されたr個の波形合成手段が直列に挿入されており、第2の選択手段により第(m×2s+1 )の最も後段の波形合成手段の出力が選択されており、第2の制御手段が第2の進み信号を受信した場合、第2の制御手段は、第(m×2s+1 )の最も後段の波形合成手段の出力を第1の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することを特徴とする。
【0082】
従って、請求項26記載の発明によれば、第2の進み信号を受信した場合、第2の制御手段は、第(m×2S+1 )の最も後段の波形合成手段の出力を第1の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0083】
また、請求項27記載の発明によれば、請求項17から26のいずれか1項に記載の2段階可変長遅延回路において、インターポレータIPX、インターポレータIPm、インターポレータipy、およびインターポレータip(m×2s )は、位相が異なる2個の信号が入力され、2個の信号のうち速い位相の信号を増幅させる位相の速い入力側に接続されたバッファB1およびバッファB3と、位相が遅い入力信号を増幅させる位相の遅い入力側に接続されたバッファB2およびバッファB4と、をそれぞれ有した場合、バッファB1の出力とバッファB2の出力とを接続し、波形合成した出力が、位相の速い入力信号を増幅したバッファB3の出力の位相と位相の遅い入力信号を増幅したバッファB4の出力の位相との中間の位相が得られるように、バッファB1およびバッファB2に用いられているトランジスタのオン抵抗値が設定されるバッファB1およびバッファB2からなることを特徴とする。
【0084】
従って、請求項27記載の発明によれば、インターポレータIPX、インターポレータIPm、インターポレータipy、およびインターポレータip(m×2s )が有するバッファのオン抵抗値を設定することによって、位相が異なる2個の信号の中間の位相を有する信号を精度よく生成することが可能となる。
【0085】
また、請求項28記載の発明によれば、請求項27記載の2段階可変長遅延回路において、バッファB1、バッファB2、バッファB3、バッファB4、m個のバッファのうち任意のバッファ、および(m×2s )個のバッファのうち任意のバッファは、それぞれアンプあるいはインバータであることを特徴とする。
【0086】
従って、請求項28記載の発明によれば、バッファは、アンプあるいはインバータであることによって、出力の遅延時間の設計を容易にすることが可能となる。
【0087】
【発明の実施の形態】
(第1の実施形態の構成)
図1は、本発明の第1の実施形態における2段階可変長遅延回路の構成を示す図である。以下、図1を用いて、本実施形態における2段階可変長遅延回路が有する各部位の構成および機能について説明する。
【0088】
本実施形態における2段階可変長遅延回路は、遅延手段として粗調整用遅延回路GCと、波形合成手段RIaとして第1のリングインターポレータRIaと、第1の選択手段として第1の選択回路SLと、第2の選択手段として第2の選択回路S4と、第1の制御手段として第1の制御回路CONT1と、第2の制御手段として第2の制御回路CONT2とを有する。
【0089】
また、粗調整用遅延回路GCは、粗調整するときに使われる入力CLKINを時間隔dtcの遅延時間を持つディジタル回路である複数の遅延素子D0〜D14と、遅延素子D0〜D14の出力である15個のタップとを有する。
【0090】
入力CLKINは、1個の遅延素子を通過するごとに時間隔dtcずつ位相が遅れる。例えば、遅延素子D5の出力の位相は、遅延素子D0の出力の位相より時間隔(5×dtc)だけ遅れる。
【0091】
第1の選択回路SLは、セレクタS1と、セレクタS2と、セレクタS3とを有する。遅延素子の出力は、各々のセレクタに3出力毎に接続されている。セレクタS1〜S3は、それぞれ1個の遅延素子の出力を選択し、その3個の遅延素子の出力は、例えば、遅延素子D3の出力、遅延素子D4の出力、遅延素子D5の出力というように連続するように選択される。
【0092】
第1のリングインターポレータRIaは、セレクタS1〜S3が選択した遅延素子の出力を入力とし、セレクタS1とセレクタS2との出力間の波形合成を行うインターポレータと、セレクタS2とセレクタS3との出力間の波形合成を行うインターポレータと、セレクタS3とセレクタS1との出力間の波形合成を行うインターポレータと、セレクタS1〜S3からの入力をバッファするバッファと、を有する。バッファした出力及び、インターポレータの出力をバッファするバッファがあっても良い。
【0093】
また、第1のリングインターポレータRIaでは、入力としたセレクタS1〜S3が選択した遅延素子の出力をバッファしたものと、上記のインターポレータの出力を出力とする。更に出力をバッファして出力しても良い。以下、第1のリングインターポレータRIaの入力をRIa入力とし、出力をRIa出力とする。
【0094】
図3は、本発明の第1の実施形態における第1のリングインターポレータRIaの構成を示す図であり、以下、図3を用いて、第1のリングインターポレータRIaの構成についてさらに詳しく説明する。
【0095】
第1のリングインターポレータRIaは、インターポレータip120と、インターポレータip230と、インターポレータip310と、バッファB100、B200、B300と、入力In1〜In3と、出力T1a、T1b、T1c、T1j、T1k、T1l、とを有する。また、出力T1a、T1b、T1c、T1j、T1k、T1lをバッファするバッファB101、B121、B201、B231、B301、B311と、を有し、出力をa、b、c、j、k、lとしてもよい。
【0096】
インターポレータip120は、バッファB120、B210と、バッファB120の出力とバッファB210の出力とを波形合成した出力T1bと、を有し、インターポレータip230は、バッファB230、B320と、バッファB230の出力とバッファB320の出力とを波形合成した出力T1jと、を有し、インターポレータip310は、バッファB310、B130と、バッファB310の出力とバッファB130の出力とを波形合成した出力T1lと、を有する。
【0097】
以下、第2の選択回路S4、第1の制御回路CONT1、および第2の制御回路CONT2について図1および図3を用いて説明する。
【0098】
第2の選択回路S4は、出力T1a、T1b、T1c、T1j、T1k、T1l、あるいは該出力をバッファしたRIa出力a、b、c、j、k、lから1つの出力を選択する。
【0099】
第1の制御回路CONT1は、セレクタS1〜S3に、粗調整用遅延回路GCの遅延素子D0〜D14の出力から連続した3個の出力を選択させる第1の選択信号を送信する。
【0100】
第1の制御回路CONT1は、第2の選択回路S4が選択しているRIa出力あるいは該出力をバッファした出力より速い位相のRIa出力に切り替える信号である遅れ信号upを受信した場合、現在第1の選択回路により選択されている3個の遅延素子の出力のうちの1個を切り替えるように第1の選択回路を制御する。
【0101】
また、第1の制御回路CONT1は、第2の選択回路S4が選択しているRIa出力あるいは該出力をバッファした出力より遅い位相のRIa出力に切り替える信号である進み信号dnを受信した場合も同様に、現在第1の選択回路により選択されている3個の遅延素子の出力のうちの1個を切り替えるように第1の選択回路を制御する。
【0102】
第2の制御回路CONT2は、第1のリングインターポレータRIaの出力から1個の出力を選択する第2の選択信号を第2の選択回路S4に送信することにより、第2の選択回路S4を制御する。
【0103】
第2の制御回路CONT2は、遅れ信号upを受信した場合、より速いRIa出力を選択するように切り替え、進み信号dnを受信した場合、より遅いRIa出力を選択するように切り替える選択信号を第2の選択回路S4に送信する。
【0104】
(第1の実施形態の動作)
以下、本発明の第1の実施形態の動作を図1および図3を用いて説明する。
【0105】
入力CLKINは粗調整用遅延回路GCの遅延素子を通過するごとに時間隔dtcずつ位相が遅れる。従って、粗調整用遅延回路GCは、入力CLKINの位相より時間隔dtcだけ遅い遅延素子D0の出力と、前段の遅延素子の出力の位相より時間隔dtcだけ遅い遅延素子D1〜D14の出力とを得る。
【0106】
第1の選択回路SLは、セレクタS1〜S3を有し、セレクタS1は、第1の制御回路CONT1からの第1の選択信号により、粗調整用遅延回路GCの遅延素子D0から3個ごとの出力である遅延素子D0、D3、D6、D9、D12の出力から1個の出力を選択する。
【0107】
また、セレクタS2は、第1の制御回路CONT1からの第1の選択信号により、遅延素子D1から3個ごとの出力である遅延素子D1、D4、D7、D10、D13の出力から1個の出力を選択する。
【0108】
また、セレクタS3は、第1の制御回路CONT1からの第1の選択信号により、遅延素子D2から3個ごとの出力である遅延素子D2、D5、D8、D11、D14の出力から1個の出力を選択する。
【0109】
第1の制御回路CONT1は、セレクタS1〜S3に、粗調整用遅延回路GCの遅延素子D0〜D14の出力から連続した3個の遅延素子の出力を選択させる第1の選択信号を送信する。
【0110】
第1のリングインターポレータRIaは、セレクタS1〜S3により選択された3個の遅延素子の出力をRIa入力In1〜In3とする。
【0111】
RIa入力In1に入力された入力信号は、それぞれ、バッファB100、B120、B130に入力され、バッファされる。バッファB100によりバッファされた入力信号をRIa出力T1aとする。
【0112】
同様に、RIa入力In2に入力された入力信号は、それぞれ、バッファB200、B210、B230に入力され、バッファされる。バッファB200によりバッファされた入力信号をRIa出力T1cとする。
【0113】
同様に、RIa入力In3に入力された入力信号は、それぞれ、バッファB300、B310、B320に入力され、バッファされる。バッファB300によりバッファされた入力信号をRIa出力T1kとする。
【0114】
以下、各インターポレータにおける動作について説明する。位相の異なる2つの入力信号がインターポレータip120に入力する場合、RIa入力In1には位相が速い入力信号が入力され、RIa入力In2には位相が遅い入力信号が入力される。その際、インターポレータip120は、位相が速い入力信号をバッファしたバッファB120の出力と、位相が遅い入力信号をバッファしたバッファB210の出力とを電流合成する。その際、バッファB100の出力T1aの位相とバッファB200の出力T1cの位相との中間の位相が得られるようにバッファB120およびB210を構成するトランジスタの大きさは設定されており、RIa出力T1bから出力される信号は、RIa出力T1aから出力される信号とRIa出力T1cから出力される信号との中間の位相を得る。
【0115】
同様に、位相の異なる2つの入力信号がインターポレータip230に入力する場合、RIa入力In2には位相が速い入力信号が入力され、RIa入力In3には位相が遅い入力信号が入力される。その際、インターポレータip230は、位相が速い入力信号をバッファしたバッファB230の出力と、位相が遅い入力信号をバッファしたバッファB320の出力とを電流合成する。その際、バッファB200の出力T1cの位相とバッファB300の出力T1kの位相との中間の位相が得られるようにバッファB230およびB320を構成するトランジスタの大きさは設定されており、RIa出力T1jから出力される信号は、RIa出力T1cから出力される信号とRIa出力T1kから出力される信号との中間の位相を得る。
【0116】
同様に、位相の異なる2つの入力信号がインターポレータip310に入力される場合、RIa入力In3には位相が速い入力信号が入力され、RIa入力In1には位相が遅い入力信号が入力される。その際、インターポレータip310は、位相が速い入力信号をバッファしたバッファB310の出力と、位相が遅い入力信号をバッファしたバッファB130の出力とを電流合成する。その際、バッファB300の出力T1kの位相とバッファB100の出力T1aの位相との中間の位相T1lが得られるようにバッファB310およびB130を構成するトランジスタの大きさは設定されており、RIa出力T1lから出力される信号は、RIa出力T1kから出力される信号とRIa出力T1aから出力される信号との中間の位相を得る。
【0117】
上記のRIa出力T1a、T1b、T1c、T1j、T1k、T1lから出力された信号は、それぞれバッファB101、B121、B201、B231、B301、B311により再度バッファされ、それぞれRIa出力a、b、c、j、k、lとしてもよい。
【0118】
第2の選択回路S4は、第2の制御回路CONT2からの第2の選択信号に従い、RIa出力T1a、T1b、T1c、T1j、T1k、T1l、あるいはそれらの出力をバッファしたRIa出力a、b、c、j、k、lから1つの出力を選択する。
【0119】
第2の制御回路CONT2は、第1のリングインターポレータRIaの出力から1個の出力を選択する第2の選択信号を第2の選択回路S4に送信し、第2の選択回路S4を制御する。
【0120】
図7は、本発明の第1の実施形態におけるインターポレータip120の構成を示す回路図である。以下、本実施形態では、図7に示されているように、バッファB120、B210は、nMOSおよびpMOSトランジスタを組み合わせて作成されたCMOS回路であるとして、図3および図7を用いて、インターポレータip120による波形合成の動作について説明する。
【0121】
RIa入力In1および出力T1aに接続されたバッファB100と、RIa入力In2および出力T1cに接続されたバッファB200とは、同じ大きさのトランジスタを使用して作成されているため、RIa入力In1から出力T1aまでの遅延時間とRIa入力In2から出力T1cまでの遅延時間とは等しい。そのため、RIa入力In1に入力された入力信号とRIa入力In2に入力された入力信号との位相差と同じ位相差を持つRIa出力T1aとRIa出力T1cとを得ることができる。
【0122】
インターポレータip120は、速い位相の入力信号が入力されるRIa入力In1側に接続されるバッファB120と、遅い位相の入力信号が入力されるRIa入力In2に接続されるバッファB210との出力同士を接続して電流合成する。
【0123】
互いに位相が異なる2つの入力信号のうち一方の入力信号の状態が「0」、他方の入力信号の状態が「1」である場合、バッファB120、B210のうち一方のバッファのpMOSのトランジスタと他方のバッファのnMOSのトランジスタとが同時に両方オンし、上記の両トランジスタにオン抵抗が生じる。
【0124】
上記のように、バッファB120のRIa入力In1に速い位相の入力信号を入力した場合、バッファB120の出力の過渡現象が非線形であり、負荷が重いため、バッファB120の出力の位相が遅くなる傾向がある。
【0125】
そこで、速い位相の入力信号が入力されるRIa入力In1に接続されたバッファB120のトランジスタが、遅い位相の入力信号が入力されるRIa入力In2に接続されたB210のトランジスタより大きなトランジスタに設定されることにより、バッファB120の抵抗値は、バッファB210の抵抗値より小さな値となる。
【0126】
バッファB120、B210のうち一方のバッファのpMOSのトランジスタと他方のバッファのnMOSのトランジスタとが同時に両方オンすると、上記の抵抗値の関係から、波形合成されたRIa出力T1bは、バッファB120においてオンしているトランジスタに接続された電源あるいはグランドに近い値となる。
【0127】
バッファB120に入力された入力信号が「0」、バッファB210に入力された入力信号が「1」であるとすると、バッファB120の出力値が「1」、バッファB210の出力値が「0」となり、波形合成されたRIa出力T1bは、中間値をとり、RIa出力T1aより遅い位相となる。
【0128】
また、遅い位相の入力信号が、速い位相の入力信号の入力がバッファB120を介して出力されるタイミングよりも遅れて、In2に入力され、バッファB210の出力値が「1」に変化すると、RIa出力T1bは、中間値から急激に「1」に変化する。従って、遅い位相の入力信号がバッファB200を介する出力T1cより速く「1」に変化し、さらに、バッファB120、B210が有するトランジスタの大きさを調整することにより、RIa出力T1aとRIa出力T1cとの中間の位相のRIa出力T1bが得られる。
【0129】
インターポレータip230、ip310もインターポレータip120と同様の構成となっており、2つの入力をバッファした2つの出力の中間の位相を持つ出力を得られる。
【0130】
第1の選択回路SLが有するセレクタS1〜S3が、粗調整用遅延回路GCの出力から、RIa入力In1に最も速い位相の入力を選択し、RIa入力In3に最も遅い入力を選択した場合、第1のリングインターポレータRIaは、RIa入力In1の信号をバッファした出力T1aが最も速い位相を持ち、RIa入力In3をバッファした出力T1kが最も遅い位相を持つ。
【0131】
その際、RIa入力In1とRIa入力In3とは粗調整用遅延回路GCの出力のタップが2タップ分離れており、かつインターポレータip310の入力は、位相が速い入力をRIa入力In3、位相が遅い入力をRIa入力In1としており、逆になっているために、インターポレータip310は、微少な時間隔かつRIa入力In3とRIa入力In1との中間の位相を有する出力を得ることができない。
【0132】
例えば、第1の選択回路SLがRIa入力として遅延素子D4、D5、D6の出力を選択しており、RIa入力In1として遅延素子D4の出力、RIa入力In2として遅延素子D5の出力、RIa入力In3として遅延素子D6の出力が選択されているとする。
【0133】
上記のように、RIa入力が選択されている場合、RIa出力a、b、c、j、k、lは以下のように設定される。遅延素子D4の出力を2度バッファしたものをRIa出力aとし、遅延素子D4の出力をバッファしたものと遅延素子D5の出力をバッファしたものとを波形合成し、再度バッファしたものをRIa出力bとし、遅延素子D5の出力を2度バッファしたものをRIa出力cとし、遅延素子D5の出力をバッファしたものと遅延素子D6の出力をバッファしたものとを波形合成し、再度バッファしたものをRIa出力jとし、遅延素子D6の出力を2度バッファしたものをRIa出力kとし、遅延素子D6の出力をバッファしたものと遅延素子D4の出力をバッファしたものとを波形合成し、再度バッファしたものをRIa出力lとする。
【0134】
上記のようにRIa入力が選択されている場合、RIa出力のうち、遅延素子D4の出力をバッファしたRIa出力aが最も位相が速い出力となり、遅延素子D6の出力をバッファしたRIa出力kが最も位相が遅い出力となる。
【0135】
また、インターポレータip310において、2つの入力信号のうち速い位相の入力信号が入力されるように設計されているバッファB310に遅延素子D6の出力が入力され、遅い位相の入力信号が入力されるように設計されているバッファB130に遅延素子D4の出力が入力される。
【0136】
上記のように、インターポレータip310には、遅延素子D6の出力および遅延素子D4の出力のうち、遅い位相である遅延素子D6の出力が速い位相の入力側に入力され、速い位相である遅延素子D4の出力が遅い入力側に入力されており、また、遅延素子D6の出力と遅延素子D4の出力との位相差は、時間隔(2×dtc)であるため、上記した条件下では、インターポレータip310において2つの入力を基にしてその2つの入力の中間の位相の出力を微小な時間隔で生成することができない。
【0137】
第1の制御回路CONT1は、第2の選択回路S4が選択するRIa出力を時間隔dtcの2分の1である時間隔dtc1だけ速い位相の出力に切り替えさせる遅れ信号up、あるいは第2の選択回路S4が選択するRIa出力を時間隔dtc1だけ遅い位相の出力に切り替えさせる進み信号dnを受信した場合、第1のリングインターポレータRIaの入力となる遅延素子の出力を切り替える。
【0138】
以下、第1の制御回路CONT1および第2の制御回路CONT2が、遅れ信号upあるいは進み信号dnを受信した際における第1のリングインターポレータRIaの入力および出力の切り替え動作について説明する。
【0139】
第2の選択回路S4がRIa出力bを選択している際に第2の制御回路CONT2が遅れ信号upを受信した場合、第2の制御回路CONT2は、RIa出力bからdtc1だけ位相が速い出力aに切り替えるように第2の選択回路S4を制御する。
【0140】
第1の制御回路CONT1は、遅れ信号upを受信した場合、すなわち第2の選択回路S4がRIa出力j、kを選択する可能性よりも、RIa出力aより速い出力を選択する可能性が高くなった場合、第1の選択回路SLにより選択されている遅延素子の出力のうち1個の出力を他の遅延素子の出力に切り替えさせるように第1の選択回路SLを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【0141】
切り替え対象となる遅延素子の出力は、第2の選択回路S4により現在選択されているRIa出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え時のRIa出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と切り替え時に選択されているRIa出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIa出力と切り替え時に選択されるRIa出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【0142】
現在選択されているRIa出力bは、遅延素子D4の出力と遅延素子D5の出力とを波形合成した出力をバッファしたものであり、切り替え対象の遅延素子の出力として、遅延素子D6の出力が選択される。また、遅延素子D6の出力は、切り替え時のRIa出力bの基となる遅延素子の出力である遅延素子D4とD5の出力から最も位相差が大きな遅延素子となっている。
【0143】
さらに、遅延素子D6の出力をバッファしたRIa出力と切り替え時に選択されているRIa出力bとの位相差よりも、遅延素子D3の出力をバッファしたRIa出力と切り替え後に選択されるRIa出力aとの位相差の方が小さくなり、RIa出力bがRIa出力aに切り替わったときに遅延素子D3の出力の方が遅延素子D6の出力よりも、RIa入力In3として使用される可能性が高くなる。
【0144】
切り替え対象として選択された遅延素子D6の出力は、RIa入力In1〜In3が連続した3個の遅延素子の出力となるように、位相が時間隔(dtc×3)だけ速い遅延素子D3の出力に切り替えられる。この結果、RIa入力In1には遅延素子D4の出力、RIa入力In2には遅延素子D5の出力、RIa入力In3には遅延素子D3の出力が入力される。
【0145】
上記のように、RIa入力を切り替えることにより、インターポレータip310において、遅延素子D3の出力および遅延素子D4の出力のうち速い位相である遅延素子D3の出力が速い位相の入力側に入力され、遅い位相である遅延素子D4の出力が遅い入力側に入力されており、RIa入力In3とRIa入力In1との中間の位相の出力を得ることが可能となる。
【0146】
上記のように、RIa入力In3が遅延素子D3の出力に切り替えられたことにより、RIa出力aより時間隔dtc1だけ速い位相のRIa出力lと、RIa出力lより時間隔dtc1だけ位相が速いRIa出力kとを得ることが可能となる。
【0147】
また、同様に、RIa入力In1として遅延素子D4の出力、RIa入力In2として遅延素子D5の出力、RIa入力In3として遅延素子D6の出力が選択されているとして、第1の制御回路CONT1がRIa出力cからRIa出力bに切り替わる遅れ信号upを受信した場合は、切り替え時のRIa出力を生成する際に用いられている遅延素子D5の出力から最も位相差が大きな遅延素子の出力として遅延素子D4の出力および遅延素子D6の出力が選択されるが、両出力とも、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と切り替え時に選択されているRIa出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIa出力と切り替え時に選択されるRIa出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【0148】
第2の選択回路S4がRIa出力jを選択している際に第2の制御回路CONT2が進み信号dnを受信した場合、第2の制御回路CONT2は、RIa出力jから時間隔dtc1だけ位相が遅い出力kに切り替えるように第2の選択回路S4を制御する。
【0149】
第1の制御回路CONT1は、進み信号dnを受信した場合、すなわち第2の選択回路S4がRIa出力a、bを選択する可能性よりも、RIa出力kより遅い出力を選択する可能性が高くなった場合、第1の選択回路SLにより選択されている遅延素子の出力のうち1個の出力を他の遅延素子の出力に切り替えさせるように第1の選択回路SLを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【0150】
切り替え対象となる遅延素子の出力は、第2の選択回路S4により現在選択されているRIa出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え時のRIa出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ、切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と切り替え時に選択されているRIa出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIa出力と切り替え後に選択されるRIa出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【0151】
現在選択されているRIa出力jは、遅延素子D5の出力と遅延素子D6の出力とを波形合成した出力をバッファしたものであり、切り替え対象の遅延素子の出力として、遅延素子D4の出力が選択される。また、遅延素子D4の出力は、切り替え時のRIa出力kの基となる遅延素子の出力である遅延素子D5とD6の出力から最も位相差が大きな遅延素子となっている。また遅延素子D4の出力を遅延素子D7に切り替えた方が、RIaの出力jが出力kに切り替わったときに、使用する可能性が高くなる。
【0152】
さらに、遅延素子D4の出力をバッファしたRIa出力と切り替え時に選択されているRIa出力jとの位相差よりも、遅延素子D7の出力をバッファしたRIa出力と切り替え後に選択されるRIa出力kとの位相差の方が小さくなり、RIa出力jがRIa出力kに切り替わったときに遅延素子D7の出力の方が遅延素子D4の出力よりも、RIa入力In3として使用される可能性が高くなる。
【0153】
切り替え対象として選択された遅延素子D4の出力は、RIa入力In1〜In3が連続した3個の遅延素子の出力となるように、位相が時間隔(dtc×3)だけ遅い遅延素子D7の出力に切り替えられる。この結果、RIa入力In1には遅延素子D7の出力、RIa入力In2には遅延素子D5の出力、RIa入力In3には遅延素子D6の出力が入力される。
【0154】
上記のように、RIa入力を切り替えることにより、インターポレータip310において、遅延素子D6の出力および遅延素子D7の出力のうち速い位相である遅延素子D6の出力が速い位相の入力側に入力され、遅い位相である遅延素子D7の出力が遅い入力側に入力されており、RIa入力In3とRIa入力In1との中間の位相の出力を得ることが可能となる。
【0155】
上記のように、RIa入力In1が遅延素子D7の出力に切り替えられたことにより、RIa出力kより時間隔dtc1だけ遅い位相のRIa出力lと、RIa出力lより時間隔dtc1だけ位相が遅いRIa出力aとを得ることが可能となる。
【0156】
また、同様に、RIa入力In1として遅延素子D4の出力、RIa入力In2として遅延素子D5の出力、RIa入力In3として遅延素子D6の出力が選択されているとして、第1の制御回路CONT1がRIa出力cからRIa出力jに切り替わる進み信号dnを受信した場合は、切り替え時のRIa出力を生成する際に用いられている遅延素子D5の出力から最も位相差が大きな遅延素子の出力として遅延素子D4および遅延素子D6の出力が選択されるが、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と切り替え時に選択されているRIa出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIa出力と切り替え時に選択されるRIa出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【0157】
一般に、「1」の状態の時にディジタル回路の出力を切り替えると、グリッジと呼ばれるヒゲ状の不要なパルスが生じてしまう。従って、ディジタル回路の出力が「0」の状態の時にディジタル回路の出力を切り替えるように、切り替えタイミングを調整する必要が生じる。
【0158】
ディジタル回路で構成されている遅延素子の出力を切り替える際は、グリッジ発生を抑制するために切り替えタイミングを調整する必要があるが、第1の選択回路SL、第2の選択回路S4、および第1のリングインターポレータRIaなどの遅延時間が大きいために遅延素子の出力の切り替えタイミングを制御することが困難である。従って、第2の選択回路S4によりRIa出力を切り替える際に、同時に、その切り替え対象となるRIa出力の基となる遅延素子の出力を切り替えると、ディジタル回路により構成されている遅延素子を切り替える際に生じるグリッジがRIa出力において検出されてしまう可能性がある。
【0159】
本実施形態では、第2の選択回路S4によりRIa出力を切り替える際に、その切り替えられるRIa出力の基となる遅延素子の出力を切り替えないように設計されているため、遅延素子の出力の切り替えにより生じるグリッジが第2の選択回路S4により選択されたRIa出力において検出されず、遅延素子の出力の切り替えタイミングを考慮に入れる必要がなくなり、2段階可変長遅延回路のタイミング設計が容易となる。
【0160】
また、第2の選択回路S4により選択されているRIa出力、および以後選択される可能性が高いRIa出力の基となるインターポレータip120、ip230、ip310の入力には、常に位相が速い入力信号が位相が速い入力側に入力され、位相が遅い入力信号が位相が遅い入力側に入力されるため、入力切り替えの時に遅延時間の変動が生じることが無く、ジッタを軽減させることが可能となる。
【0161】
なお、本実施形態では、粗調整用遅延回路GCの出力を15タップとしたが、任意のタップ数であってもよいし、最初のタップから選択せず、任意のタップから出力をとってもよい。また、第1の選択回路SLのセレクタ数を3個としたが、3個以上であってもよい。
【0162】
図8(a)は、本発明の第1の実施形態におけるインタ−ポレータの構成を示す回路図であり、図8(b)は、図8(a)で示されている本発明の第1の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【0163】
図9(a)は、本発明の第1の実施形態におけるインタ−ポレータの構成を示す回路図であり、図9(b)は、図9(a)で示されている本発明の第1の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【0164】
図10(a)は、本発明の第1の実施形態におけるインタ−ポレータの構成を示す回路図であり、図10(b)は、図10(a)で示されている本発明の第1の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【0165】
また、本実施形態では、インターポレータip120、ip230、ip310を、図7(a)および図7(b)に示されているようなCMOS回路を組み合わせて作成された回路としたが、図8(a)、図8(b)、図9(a)、図9(b)、図10(a)、および図10(b)に示されているようなCML(カレントモードロジック)回路を組み合わせた回路としてもよい。
【0166】
また、本実施形態では、バッファとしてインバータを用いたが、アンプを用いてもよい。
【0167】
(第2の実施形態の構成)
図2は、本発明の第2の実施形態における2段階可変長遅延回路の構成を示す図である。以下、図2を用いて、本実施形態における2段階可変長遅延回路が有する各部位の構成および機能について説明する。
【0168】
本実施形態における2段階可変長遅延回路は、第1の実施形態と同様に、遅延手段として粗調整用遅延回路GCと、波形合成手段RIaとして第1のリングインターポレータRIaと、第1の選択手段として第1の選択回路SLと、第2の選択手段として第2の選択回路S4と、第1の制御手段として第1の制御回路CONT1と、第2の制御手段として第2の制御回路CONT2とを有し、さらに波形合成手段RIaと第2の選択手段との間に縦続接続されたr個(r=1の場合)の波形合成手段として第2のリングインターポレータRIbを有する。
【0169】
粗調整用遅延回路GCは、第1の実施形態と同様に、粗調整するときに使われる入力CLKINを時間隔dtcの遅延時間を持つディジタル回路である複数の遅延素子D0〜D14と、遅延素子D0〜D14の出力である15個のタップとを有する。
【0170】
第1の選択回路SLは、第1の実施形態と同様に、第1のセレクタであるセレクタS1と、第2のセレクタであるセレクタS2と、第3のセレクタであるセレクタS3と、を有する。遅延素子の出力は、各々のセレクタに3出力毎に接続されている。セレクタS1〜S3は、それぞれ1個の遅延素子の出力を選択し、その3個の遅延素子の出力は、連続するように選択される。
【0171】
第1のリングインターポレータRIaは、第1の実施形態と同様の構成を有し、時間隔dtcであるセレクタS1〜S3の出力を入力とし(以下、RIa入力)、時間隔dtc1である信号を出力とする(以下、RIa出力)。更に出力をバッファーした出力であっても良い。
【0172】
第1の制御回路CONT1は、第1の実施形態と同様に、セレクタS1〜S3に、粗調整用遅延回路GCの遅延素子D0〜D14の出力から連続した3個の出力を選択させる第1の選択信号を送信する。
【0173】
本実施形態は、第1の実施形態の構成に加え、第1のリングインターポレータRIaと第2の選択回路S4との間に第2のリングインターポレータRIbが挿入されている。図4は、本発明の第2の実施形態における第1のリングインターポレータRIaおよび第2のリングインターポレータRIbの構成を示す図であり、以下、図4を用いて、第2のリングインターポレータRIbの構成について説明する。
【0174】
第2のリングインターポレータRIbは、第1のリングインターポレータRIaの出力T1a、T1b、T1c、T1j、T1k、T1lの出力をバッファした出力a、b、c、j、k、lを、それぞれRIb入力Ina、Inb、Inc、Inj、Ink、Inlとし、各RIb入力をバッファした出力および各RIb入力を波形合成した出力を出力T1e、T1f、T1g、T1h、T1i、T1p、T1q、T1r、T1s、T1t、T1u、T1vとする。また、各出力をさらにバッファしたものをそれぞれRIb出力e、f、g、h、i、p、q、r、s、t、u、vとしてもよい。
【0175】
また、第2のリングインターポレータRIbは、バッファB102、B122、B202、B232、B302、B312と、インターポレータip121、ip122、ip231、ip232、ip311、ip312と、を有する。
【0176】
RIb入力Inaに入力された信号は、バッファB102によりバッファされ、出力T1eから出力され、RIb入力Inbに入力された信号は、バッファB122によりバッファされ、出力T1gから出力され、RIb入力Incに入力された信号は、バッファB202によりバッファされ、出力T1iから出力され、RIb入力Injに入力された信号は、バッファB232によりバッファされ、出力T1qから出力され、RIb入力Inkに入力された信号は、バッファB302によりバッファされ、出力T1sから出力され、RIb入力Inlに入力された信号は、バッファB312によりバッファされ、出力T1uから出力される。
【0177】
インターポレータip121は、バッファB120i、B121iとを有し、バッファB120iの出力とバッファB121iの出力とを波形合成した出力を出力T1fとする。また、位相が速い信号はバッファB120iに入力され、位相が遅い信号はバッファB121iに入力される。
【0178】
インターポレータip122は、バッファB210i、B211iとを有し、バッファB210iの出力とバッファB211iの出力とを波形合成した出力を出力T1hとする。また、位相が速い信号はバッファB210iに入力され、位相が遅い信号はバッファB211iに入力される。
【0179】
インターポレータip231は、バッファB230i、B231iとを有し、バッファB230iの出力とバッファB231iの出力とを波形合成した出力を出力T1pとする。また、位相が速い信号はバッファB230iに入力され、位相が遅い信号はバッファB231iに入力される。
【0180】
インターポレータip232は、バッファB320i、B321iとを有し、バッファB320iの出力とバッファB321iの出力とを波形合成した出力を出力T1rとする。また、位相が速い信号はバッファB320iに入力され、位相が遅い信号はバッファB321iに入力される。
【0181】
インターポレータip311は、バッファB310i、B311iとを有し、バッファB310iの出力とバッファB311iの出力とを波形合成した出力を出力T1tとする。また、位相が速い信号はバッファB310iに入力され、位相が遅い信号はバッファB311iに入力される。
【0182】
インターポレータip312は、バッファB130i、B131iとを有し、バッファB130iの出力とバッファB131iの出力とを波形合成した出力を出力T1vとする。また、位相が速い信号はバッファB130iに入力され、位相が遅い信号はバッファB131iに入力される。
【0183】
第2の選択回路S4は、出力T1e、T1f、T1g、T1h、T1i、T1p、T1q、T1r、T1s、T1t、T1u、T1v、あるいは該出力をバッファしたRib出力e、f、g、h、i、p、q、r、s、t、u、vから1つの出力を選択する。
【0184】
第2の制御回路CONT2は、第2のリングインターポレータRIbの出力から1個の出力を選択する第3の選択信号を第2の選択回路S4に送信することにより、第2の選択回路S4を制御する。
【0185】
(第2の実施形態の動作)
以下、本発明の第2の実施形態の動作を図2および図4を用いて説明する。
【0186】
入力CLKINは粗調整用遅延回路GCの遅延素子を通過するごとに時間隔dtcずつ位相が遅れる。従って、第1の実施形態と同様に、粗調整用遅延回路GCは、入力CLKINの位相より時間隔dtcだけ遅い遅延素子D0の出力と、前段の遅延素子の出力の位相より時間隔dtcだけ遅い遅延素子D1〜D14の出力とを得る。
【0187】
第1の選択回路SLは、第1の実施形態と同様に、セレクタS1〜S3を有し、セレクタS1は、第1の制御回路CONT1からの第1の選択信号により、遅延素子D0、D3、D6、D9、D12の出力から1個の出力を選択し、セレクタS2は、第1の制御回路CONT1からの第1の選択信号により、遅延素子D1、D4、D7、D10、D13の出力から1個の出力を選択し、セレクタS3は、第1の制御回路CONT1からの第1の選択信号により、遅延素子D2、D5、D8、D11、D14の出力から1個の出力を選択する。
【0188】
第1の制御回路CONT1は、第1の実施形態と同様に、セレクタS1〜S3に、遅延素子D0〜D14の出力から連続した3個の遅延素子の出力を選択させる第1の選択信号を送信する。
【0189】
第1のリングインターポレータRIaは、第1の実施形態と同様の構成を有し、セレクタS1〜S3により選択された3個の遅延素子の出力をRIa入力In1〜In3とし、RIa入力In1をバッファした信号をRIa出力T1a、RIa入力In2をバッファした信号をRIa出力T1c、RIa入力In3をバッファした信号をRIa出力T1kとする。各々の出力をバッファーした出力a、c、kであっても良い。
【0190】
また、第1の実施形態と同様に、インターポレータip120により波形合成された信号をRIa出力T1b、インターポレータip230により波形合成された信号をRIa出力T1j、インターポレータip310により波形合成された信号をRIa出力T1lとする。各々の出力をバッファーした出力b、j、lであっても良い。
【0191】
第2のリングインターポレータRIbは、位相差が時間隔dtc1のRIa出力を入力とし、位相差が時間隔dtc1の2分の1である時間隔dtc2の信号を出力とする。
【0192】
第2の選択回路S4は、第2の制御回路CONT2からの第3の選択信号に従い、RIb出力T1e、T1f、T1g、T1h、T1i、T1p、T1q、T1r、T1s、T1t、T1u、T1vあるいはそれらの出力をバッファしたRIb出力e、f、g、h、i、p、q、r、s、t、u、vから1つの出力を選択する。
【0193】
第2の制御回路CONT2は、第2のリングインターポレータRIbの出力から1個の出力を選択する第3の選択信号を第2の選択回路S4に送信し、第2の選択回路S4を制御する。
【0194】
セレクタS1〜S3が、粗調整用遅延回路GCの出力から、RIa入力In1に最も速い位相の入力を選択し、RIa入力In3に最も遅い入力を選択した場合、第2のリングインターポレータRIbは、RIb入力Inaの信号をバッファした出力T1eが最も速い位相を持ち、RIb入力Inkをバッファした出力T1sが最も遅い位相を持つ。
【0195】
その際、RIa入力In1とRIa入力In3とは粗調整用遅延回路GCの出力のタップが2タップ分離れており、かつインターポレータip310の入力は、位相が速い入力をRIa入力In3、位相が遅い入力をRIa入力In1としており、逆になっているために、インポレータip310は、微少な時間隔かつ中間の出力を得ることができない。従って、RIb出力T1t、T1u、T1vも同様に微小な時間隔の出力を得ることが不可能である。
【0196】
例えば、第1の選択回路SLがRIa入力として遅延素子D4、D5、D6の出力を選択しており、RIa入力In1として遅延素子D4の出力、RIa入力In2として遅延素子D5の出力、RIa入力In3として遅延素子D6の出力と設定されているとする。
【0197】
上記のように、RIa入力が選択されている場合、RIa出力a、b、c、j、k、lは以下のように設定される。遅延素子D4の出力を2度バッファしたものを出力aとし、遅延素子D4の出力をバッファしたものと遅延素子D5の出力をバッファしたものとを波形合成し、再度バッファしたものを出力bとし、遅延素子D5の出力を2度バッファしたものを出力cとし、遅延素子D5の出力をバッファしたものと遅延素子D6の出力をバッファしたものとを波形合成し、再度バッファしたものを出力jとし、遅延素子D6の出力を2度バッファしたものを出力kとし、遅延素子D6の出力をバッファしたものと遅延素子D4の出力をバッファしたものとを波形合成し、再度バッファしたものを出力lとする。
【0198】
RIa出力のうち、遅延素子D4の出力をバッファした出力aが最も位相が速い出力となり、遅延素子D6の出力をバッファした出力kが最も位相が遅い出力となる。
【0199】
上記のようにRIa入力が選択されている場合、インターポレータip310において、2つの入力信号のうち速い位相の入力信号が入力されるように設計されているバッファB310に遅延素子D6の出力が入力され、遅い位相の入力信号が入力されるように設計されているバッファB130に遅延素子D4の出力が入力される。
【0200】
上記のように、インターポレータip310には、遅延素子D6の出力および遅延素子D4の出力のうち、遅い位相である遅延素子D6の出力が速い位相の入力側に入力され、速い位相である遅延素子D4の出力が遅い入力側に入力されており、また、遅延素子D6の出力と遅延素子D4の出力との位相差は、(2×dtc)であるため、上記した条件下では、インターポレータip310では、2つの入力を基にしてその2つの入力の中間の位相の出力を微小な時間隔で生成することができない。
【0201】
従って、インターポレータip311、ip312においても、2つの入力を基にしてその2つの入力の中間の位相の出力を微小な時間隔で生成することができない。また、RIb出力T1sより時間隔(2×dtc2)より遅い信号をRIb出力T1uから得ることも不可能である。
【0202】
第1の制御回路CONT1は、第2の選択回路S4が選択するRIb出力を時間隔dtc1の2分の1である時間隔dtc2だけ速い位相のRIb出力に切り替えさせる遅れ信号up、あるいは第2の選択回路S4が選択するRIb出力を時間隔dtc2だけ遅い位相のRIb出力に切り替えさせる進み信号dnを受信した場合、第1のリングインターポレータRIaの入力となる遅延素子の出力を切り替える。
【0203】
以下、第1の制御回路CONT1および第2の制御回路CONT2が、遅れ信号upあるいは進み信号dnを受信した際における第1のリングインターポレータRIaおよび第2のリングインターポレータRIbの入出力の切り替え動作について説明する。
【0204】
第2の選択回路S4がRIb出力gを選択している際に第2の制御回路CONT2が遅れ信号upを受信した場合、第2の制御回路CONT2は、RIb出力gからdtc2だけ位相が速いRIb出力fに切り替えるように第2の選択回路S4を制御する。
【0205】
第1の制御回路CONT1は、遅れ信号upを受信した場合、すなわち第2の選択回路S4がRIb出力p、q、r、sを選択する可能性よりも、RIb出力eより速いRIb出力を選択する可能性が高くなった場合、第1の選択回路SLにより選択されている遅延素子の出力のうち1個の出力を他の遅延素子の出力に切り替えさせるように第1の選択回路SLを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【0206】
切り替え対象となる遅延素子の出力は、第2の選択回路S4により現在選択されているRIb出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え時のRIb出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIbの出力と切り替え時に選択されているRIb出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIb出力と切り替え時に選択されるRIb出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【0207】
現在選択されているRIb出力gは、遅延素子D4の出力と遅延素子D5の出力とを波形合成した出力であり、切り替え対象の遅延素子の出力として、遅延素子D6の出力が選択される。また、遅延素子D6の出力は、切り替え時の出力gの基となる遅延素子の出力である遅延素子D4とD5の出力から最も位相差が大きな遅延素子となっている。
【0208】
さらに、遅延素子D6の出力をバッファしたRIb出力と切り替え時に選択されているRIa出力gとの位相差よりも、遅延素子D3の出力をバッファしたRIa出力と切り替え後に選択されるRIa出力fとの位相差の方が小さくなり、RIa出力gがRIa出力fに切り替わったときに出力vは出力eより速い位相を持つ出力として使われる可能性が高くなる。つまり、遅延素子D3の出力の方が遅延素子D6の出力よりも、RIa入力In3として使用される可能性が高くなる。
【0209】
切り替え対象として選択された遅延素子D6の出力は、RIa入力In1〜In3が連続した3個の遅延素子の出力となるように、位相が時間隔(dtc×3)だけ速い遅延素子D3の出力に切り替えられる。この結果、RIa入力In1には遅延素子D4の出力、RIa入力In2には遅延素子D5の出力、RIa入力In3には遅延素子D3の出力が入力される。
【0210】
上記のように、RIa入力を切り替えることにより、インターポレータip310において、遅延素子D3の出力および遅延素子D4の出力のうち速い位相である遅延素子D3の出力が速い位相の入力側に入力され、遅い位相である遅延素子D4の出力が遅い入力側に入力されており、RIa入力In3とRIa入力In1との中間の位相の出力を得ることが可能となる。
【0211】
上記のように、RIa入力In3が遅延素子D3の出力に切り替えられたことにより、RIa出力aより時間隔dtc1だけ速い位相のRIa出力lと、RIa出力lより時間隔dtc1だけ位相が速いRIa出力kとを得ることが可能となる。
【0212】
従って、RIb出力eより時間隔dtc2だけ速い位相のRIb出力vと、RIb出力vより時間隔dtc2だけ位相が速いRIb出力uと、RIb出力uより時間隔dtc2だけ速い位相のRIb出力tと、RIb出力tより時間隔dtc2だけ位相が速いRIb出力sを得ることが可能となる。
【0213】
また、同様に、RIa入力In1として遅延素子D4の出力、RIa入力In2として遅延素子D5の出力、RIa入力In3として遅延素子D6の出力が選択されているとして、第1の制御回路CONT1がRIb出力iからRIb出力hに切り替わる遅れ信号upを受信した場合は、切り替え時のRIa出力を生成する際に用いられている遅延素子D5の出力から最も位相差が大きな遅延素子の出力として遅延素子D4の出力および遅延素子D6の出力が選択されるが、両出力とも、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIbの出力と切り替え時に選択されているRIb出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIb出力と切り替え時に選択されるRIb出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【0214】
第2の選択回路S4がRIb出力qを選択している際に第2の制御回路CONT2が進み信号dnを受信した場合、第2の制御回路CONT2は、RIb出力qから時間隔dtc1だけ位相が遅いRIb出力rに切り替えるように第2の選択回路S4を制御する。
【0215】
第1の制御回路CONT1は、進み信号dnを受信した場合、すなわち第2の選択回路S4がRIb出力e、f、g、hを選択する可能性よりも、RIb出力sより遅い出力を選択する可能性が高くなった場合、第1の選択回路SLにより選択されている遅延素子の出力のうち1個の出力を他の遅延素子の出力に切り替えさせるように第1の選択回路SLを制御する。その切り替え対象となる遅延素子の出力は以下のように選択される。
【0216】
切り替え対象となる遅延素子の出力は、第2の選択回路S4により現在選択されているRIb出力の基となる遅延素子の出力を除いた遅延素子の出力のうち、切り替え後のRIb出力の基となる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、かつ切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIbの出力と切り替え時に選択されているRIb出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIb出力と切り替え時に選択されるRIb出力との位相差の方が小さな場合に、切り替わる遅延素子の出力である。
【0217】
現在選択されているRIb出力qは、遅延素子D5の出力と遅延素子D6の出力とを波形合成した出力であり、切り替え対象の遅延素子の出力として、遅延素子D4の出力が選択される。また、遅延素子D4の出力は、切り替え時のRIb出力qの基となる遅延素子の出力である遅延素子D5、D6の出力から最も位相差が大きな遅延素子となっている。出力qが出力rに変化するときは、出力eは出力sより遅い方が使われる可能性が高くなる。つまりD4の出力よりもD7の出力の方が使われる可能性が高くなる。
【0218】
さらに、遅延素子D4の出力をバッファしたRIb出力と切り替え時に選択されているRIa出力qとの位相差よりも、遅延素子D7の出力をバッファしたRIa出力と切り替え後に選択されるRIa出力rとの位相差の方が小さくなり、RIa出力qがRIa出力rに切り替わったときに出力eは出力vより遅い位相を持つ出力として使われる可能性が高くなる。つまり、遅延素子D7の出力の方が遅延素子D4の出力よりも、RIa入力In1として使用される可能性が高くなる。
【0219】
切り替え対象として選択された遅延素子D4の出力は、RIa入力In1〜In3が連続した3個の遅延素子の出力となるように、位相が時間隔(dtc×3)だけ速い遅延素子D7の出力に切り替えられる。この結果、RIa入力In1には遅延素子D7の出力、RIa入力In2には遅延素子D5の出力、RIa入力In3には遅延素子D6の出力が入力される。
【0220】
上記のように、RIa入力を切り替えることにより、インターポレータip310において、遅延素子D6の出力および遅延素子D7の出力のうち速い位相である遅延素子D6の出力が速い位相の入力側に入力され、遅い位相である遅延素子D7の出力が遅い入力側に入力されており、RIa入力In3とRIa入力In1との中間の位相の出力を得ることが可能となる。
【0221】
上記のように、RIa入力In1が遅延素子D7の出力に切り替えられたことにより、RIa出力kより時間隔dtc1だけ遅い位相のRIa出力lと、RIa出力lより時間隔dtc1だけ位相が遅いRIa出力aとを得ることが可能となる。
【0222】
従って、RIb出力sより時間隔dtc2だけ遅い位相のRIb出力tと、RIb出力tより時間隔dtc2だけ位相が遅いRIb出力uと、RIb出力uより時間隔dtc2だけ遅いRIb出力vと、RIb出力vより時間隔dtc2だけ遅いRIb出力eとを得ることが可能となる。
【0223】
また、同様に、RIa入力In1として遅延素子D4の出力、RIa入力In2として遅延素子D5の出力、RIa入力In3として遅延素子D6の出力が選択されているとして、第1の制御回路CONT1がRIb出力iからRIb出力pに切り替わる進み信号dnを受信した場合は、切り替え時のRIa出力を生成する際に用いられている遅延素子D5の出力から最も位相差が大きな遅延素子の出力として遅延素子D4の出力および遅延素子D6の出力が選択されるが、両出力とも、「切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIbの出力と切り替え時に選択されているRIb出力との位相差よりも、切り替え後における遅延素子の出力を増幅させたRIb出力と切り替え時に選択されるRIb出力との位相差の方が小さい」という条件を満たしていないため、遅延素子の出力の切り替えは行われない。
【0224】
一般に、「1」の状態の時にディジタル回路の出力を切り替えると、グリッジと呼ばれるヒゲ状の不要なパルスが生じてしまう。従って、ディジタル回路の出力が「0」の状態の時にディジタル回路の出力を切り替えるように、切り替えタイミングを調整する必要が生じる。
【0225】
ディジタル回路で構成されている遅延素子の出力を切り替える際は、グリッジ発生を抑制するために切り替えタイミングを調整する必要があるが、第1の選択回路SL、第2の選択回路S4、および第1のリングインターポレータRIaなどの遅延時間が大きいために遅延素子の出力の切り替えタイミングを制御することが困難である。従って、第2の選択回路S4によりRIa出力を切り替える際に、同時に、その切り替え対象となるRIa出力の基となる遅延素子の出力を切り替えると、ディジタル回路により構成されている遅延素子を切り替える際に生じるグリッジがRIa出力において検出されてしまう可能性がある。
【0226】
本実施形態では、第2の選択回路S4によりRIa出力を切り替える際に、その切り替えられるRIa出力の基となる遅延素子の出力を切り替えないように設計されているため、遅延素子の出力の切り替えにより生じるグリッジが第2の選択回路S4により選択されたRIa出力において検出されず、遅延素子の出力の切り替えタイミングを考慮に入れる必要がなくなり、2段階可変長遅延回路のタイミング設計が容易となる。
【0227】
また、第2の選択回路S4により選択されているRIa出力、および以後選択される可能性が高いRIa出力の基となるインターポレータip120、ip230、ip310の入力には、常に位相が速い入力信号が位相が速い入力側に入力され、位相が遅い入力信号が位相が遅い入力側に入力されるため、入力切り替えの時に遅延時間の変動が生じることが無く、ジッタを軽減させることが可能となる。
【0228】
なお、上記の実施形態では、粗調整用遅延回路GCの出力を15タップとしたが、任意のタップ数であってもよいし、最初のタップから選択せず、任意のタップから出力をとってもよい。また、第1の選択回路SLのセレクタ数を3個としたが、3個以上であってもよい。
【0229】
また、本実施形態では、バッファとしてインバータを用いたが、アンプを用いてもよい。
【0230】
本実施形態におけるインターポレータip120、ip230、ip310は、第1の実施形態で示されたインターポレータip120と同様の動作により異なる位相の2個の入力を波形合成し、その2個の入力の中間の位相を有する出力を生成する。
【0231】
本実施形態における2段階可変長遅延素子回路は、第2の選択回路S4および第2の制御回路CONT2により、選択する出力を、第2のリングインターポレータRIbの出力、あるいは第2のリングインターポレータRIbの出力をバッファした出力とし、時間隔を第1の実施形態における2段階可変長遅延回路よりもさらに微細にしたことを特徴とした回路である。
【0232】
上記のように、本実施形態では、粗調整用遅延回路GCのタップ出力間の時間隔を第1の実施形態よりもさらに微細に分割するため、遅延時間の調整をさらに微細に行うことができるという効果が得られる。
【0233】
なお、本実施形態では、第1のリングインターポレータRIaの出力側と第2の選択回路S4の入力側との間に第2のリングインターポレータRIbが挿入されていたが、縦続接続されたr個のリングインターポレータを挿入してもよい。
【0234】
r個のリングインターポレータにおいて、第1のリングインターポレータRIaの出力側を前段、第2の選択回路S4の入力側を後段とした場合、r個のリングインターポレータのうち任意のリングインターポレータは、前段のリングインターポレータの出力を入力とする。また、第2の選択回路S4は、最も後段のリングインターポレータの出力から1個の選択し、第2の制御回路CONT2は第2の選択回路S4を制御する。
【0235】
r個のリングインターポレータのうちの任意のリングインターポレータは、本実施形態における他のリングインターポレータと同様の構成を有し、同様の動作を行うとしてよい。以下、r個のリングインターポレータのうち前段から数えてs個目のリングインターポレータ(sは1以上r以下の整数)の動作について説明する。
【0236】
第1の選択手段により選択されたm個の遅延素子の出力を位相が速い順に第1から第mまでの入力となっている場合に、s個目のリングインターポレータは、前段のリングインターポレータ((s−1)個目のリングインターポレータ)の第1から第(m×2s )までの出力をそれぞれ第1から第(m×2s )までの入力とし、第1から第(m×2s )までの出力をそれぞれ第1から第(m×2s )までの入力をバッファするバッファと、その出力をそれぞれ第1から第(m×2s+1 −1)の出力とし、第t(tは1以上(m×2s −1)以下の任意の整数)の入力と第(t+1)の入力とを波形合成して中間の位相の出力を生成した出力を第2tの出力とする(m×2s −1)個のインターポレータipy(yは1以上(m×2s −1)以下の整数)と、第(m×2s )の入力を位相が速い入力側とし、第1の入力を位相が遅い入力側として、波形合成し、中間の位相の出力を生成した出力を第(m×2s+1 )の出力とするインターポレータip(m×2s )とを有する。
【0237】
第1の選択手段により選択されたm個の遅延素子の出力である第nの入力(nは1以上(m−1)以下の任意の整数)と第(n+1)の入力との時間隔を(dtc)である場合、tが1から(2s ×(m−1)+1)の範囲で、第tの入力と第(t+1)の入力との位相差が時間隔(dtc/2s )であり、第1の選択手段により選択されたm個の遅延素子の出力である第mの入力の位相が第1の入力の位相より速くなったときに、tが(2s ×(m−1)+1)から(m×2s −1)の範囲で、第tの入力と第(t+1)の入力との位相差が時間隔(dtc/2s )である。
【0238】
第1の選択手段により選択されたm個の遅延素子の出力である第nの入力(nは1以上(m−1)以下の任意の整数)と第(n+1)の入力との時間隔が(dtc)である場合、uが1から(2s+1 ×(m−1)+1)の範囲で第uの入力と第(u+1)の入力との位相差が時間隔(dtc/2s+1 )であり、第1の選択手段により選択されたm個の遅延素子の出力である第mの入力の位相が第1の入力の位相より速くなったときに、uが(2s+1 ×(m−1)+1)から(m×2s+1 −1)の範囲で第uの入力と第(u+1)の入力との位相差が時間隔(dtc/2s+1 )であり、時間隔dtc2より微細な調整間隔の出力を得ることが可能となる。
【0239】
第2の制御回路CONT2は、遅れ信号upを受信した場合、r個のリングインターポレータのうち最も後段のリングインターポレータの出力を位相が時間隔(dtc/2s+1 )速い出力に切り替え、進み信号dnを受信した場合、最も後段のリングインターポレータの出力を位相が時間隔(dtc/2s+1 )遅い出力に切り替えるように、第2の選択回路S4を制御する。
【0240】
また、第2の制御回路CONT2は、最も後段のリングインターポレータの第1の出力が選択されている際に遅れ信号upを受信した場合は、最も後段のリングインターポレータの第(m×2s+1 )の出力に切り替え、最も後段のリングインターポレータの第(m×2s+1 )の出力が選択されている際に進み信号dnを受信した場合は、最も後段のリングインターポレータの第1の出力に切り替えるように、第2の選択回路S4を制御する。
【0241】
第1の制御回路CONT1は、遅れ信号upを受信した場合、最も後段のリングインターポレータの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択回路SLを制御する。また、この際の切り替え対象の遅延素子の出力は、切り替え後に選択される最も後段のリングインターポレータの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号である。
【0242】
第1の制御回路CONT1は、進み信号dnを受信した場合、最も後段のリングインターポレータの出力を生成する際に用いられていない遅延素子の出力を切り替え対象の遅延素子の出力として、時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択回路SLを制御する。また、この際の切り替え対象の遅延素子の出力は、切り替え後に選択される最も後段のリングインターポレータの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号である。
【0243】
また、第1の実施形態と同様に、粗調整用遅延回路GCの出力を15タップとしたが、任意のタップ数であってもよいし、最初のタップから選択せず、任意のタップから出力をとってもよい。また、第1の選択回路SLのセレクタ数を3個としたが、3個以上であってもよい。
【0244】
また、第1の実施形態と同様に、本実施形態では、インターポレータip120、ip121、ip122、ip230、ip231、ip232、ip310、ip311、ip312、ipy、ip(m×2s )を、図7(a)および図7(b)に示されているようなCMOS回路を組み合わせて作成された回路としてもよいし、図8(a)、図8(b)、図9(a)、図9(b)、図10(a)、および図10(b)に示されているようなCML(カレントモードロジック)回路を組み合わせた回路としてもよい。
【0245】
また、第1の実施形態と同様に、本実施形態では、インターポレータip120、ip121、ip122、ip230、ip231、ip232、ip310、ip311、ip312、ipy、ip(m×2s )は、入力される2個の信号の中間の位相を有する信号を生成できるように上記のインターポレータが有するトランジスタの大きさ(オン抵抗値)が調整されている。
【0246】
また、第1の実施形態と同様に、本実施形態では、バッファとしてインバータを用いたが、アンプを用いてもよい。
【0247】
なお、上記の第1および第2の実施形態は本発明の好適な実施の一例であり、本発明の実施形態は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能となる。
【0248】
【発明の効果】
以上説明したように、請求項1記載の発明によれば、入力信号を所定の時間隔遅延させたm個の粗調整遅延信号を基にして2m個の微調整遅延信号を生成し、2m個の微調整遅延信号から1個の微調整遅延信号を選択し、選択された微調整遅延信号を切り替える際に、選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の2段階可変長遅延回路を提供することが可能となる。
【0249】
また、請求項2記載の発明によれば、切り替え時の微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号かつ他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号を切り替えることによって、微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された微調整遅延信号の遅延時間が変化しない高精度の2段階可変長遅延回路を提供することが可能となる。
【0250】
また、請求項3記載の発明によれば、選択された微調整遅延信号より位相が時間隔(dtc/2)速い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)速い遅延した入力信号に切り替えられ、選択された微調整遅延信号より位相が時間隔(dtc/2)遅い微調整遅延信号に切り替えられる場合、切り替え対象となる粗調整遅延信号は、切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)遅い遅延した入力信号に切り替えられることによって、微調整遅延信号の切り替えタイミング調整を容易にし、選択される可能性が高い微調整遅延信号を予め生成することが可能となる。
【0251】
また、請求項4記載の発明によれば、入力信号を所定の時間隔遅延させたm個の遅延素子の出力を基にして2m個の波形合成手段RIaの出力を生成し、2m個の波形合成手段RIaの出力から1個の波形合成手段RIaの出力を選択し、選択された波形合成手段RIaを切り替える際に、選択された波形合成手段RIaを生成する際に用いられていない遅延素子の出力を切り替えることによって、広範囲かつ詳細な調整間隔の出力を得ることを可能とし、遅延素子の出力を切り替えるタイミングを無視することが可能となるためタイミング設計を容易にし、選択された波形合成手段RIaの遅延時間が変化しない高精度の2段階可変長遅延回路を提供することが可能となる。
【0252】
また、請求項5記載の発明によれば、波形合成手段RIaの隣接する出力の位相差を時間隔(dtc/2)とすることによって、時間隔dtcよりもさらに微細である調整間隔を得ることが可能となる。
【0253】
また、請求項6記載の発明によれば、波形合成手段RIaを、m個のインターポレータを有するリングインターポレータRIaとし、第nの入力がインターポレータの速い位相の信号の入力側に入力され、第(n+1)の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第nの入力と第(n+1)の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【0254】
また、請求項7記載の発明によれば、遅延素子は、時間隔dtcを遅延時間とするディジタル回路であることによって、回路の設計を容易にし、出力の遅延時間の調整を容易にすることが可能となる。
【0255】
また、請求項8記載の発明によれば、第1の選択手段が第1の遅延手段の出力からm個の第1の遅延手段の出力を選択し、第2の選択手段が波形合成手段RIaの出力から1個の波形合成手段RIaの出力を選択することを制御することによって、グリッジが生じない正常な波形合成手段RIaの出力を得ることが可能となる。
【0256】
また、請求項9記載の発明によれば、第1の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0257】
また、請求項10記載の発明によれば、第1の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段RIaの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0258】
また、請求項11記載の発明によれば、第1の遅れ信号を受信した場合、第2の制御手段は、第pの波形合成手段RIaの出力を第(p−1)の波形合成手段RIaの出力に切り替え、第1の波形合成手段RIaの出力を第2mの波形合成手段RIaの出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の波形合成手段RIaの出力を得ることが可能となる。
【0259】
また、請求項12記載の発明によれば、第1の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0260】
また、請求項13記載の発明によれば、第1の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される波形合成手段RIaの出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、波形合成手段RIaの出力の切り替えタイミング調整を容易にし、選択される可能性が高い波形合成手段RIaの出力を予め生成することが可能となる。
【0261】
また、請求項14記載の発明によれば、第1の進み信号を受信した場合、第2の制御手段は、第qの波形合成手段RIaの出力を第(q+1)の波形合成手段RIaの出力に切り替え、第2mの波形合成手段RIaの出力を第1の波形合成手段RIaの出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の波形合成手段RIaの出力を得ることが可能となる。
【0262】
また、請求項15記載の発明によれば、波形合成手段RIaと第2の選択手段との間に縦続接続されたr個の波形合成手段を直列に挿入することによって、時間隔(dtc/2)よりもさらに微細な調整間隔の波形合成手段の出力を得ることが可能となる。
【0263】
また、請求項16記載の発明によれば、前段からs個目の波形合成手段の第uの出力と第(u+1)の出力との位相差を時間隔(dtc/2s+1 )とすることによって、時間隔(dtc/2)よりもさらに微細である調整間隔を得ることが可能となる。
【0264】
また、請求項17記載の発明によれば、前段からs個目の波形合成手段を、(m×2s )個のインターポレータを有するリングインターポレータとし、第tの入力がインターポレータの速い位相の信号の入力側に入力され、第(t+1)の入力がインターポレータの遅い位相の信号の入力側に入力されることによって、第tの入力と第(t+1)の入力との中間の位相を有する微細である調整間隔の出力を得ることが可能となる。
【0265】
また、請求項18記載の発明によれば、第2の選択回路は、r個の波形合成手段のうち、第2の選択回路と接続されている最も後段の波形合成手段の出力から1個の出力を選択することによって、要求された位相の最も後段の波形合成手段の最も微細である調整間隔の出力を得ることが可能となる。
【0266】
また、請求項19記載の発明によれば、第2の遅れ信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が速い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0267】
また、請求項20記載の発明によれば、第2の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0268】
また、請求項21記載の発明によれば、第2の遅れ信号を受信した場合、第2の制御手段は、第fの最も後段の波形合成手段の出力を第(f−1)の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0269】
また、請求項22記載の発明によれば、第2の遅れ信号を受信した場合、第2の制御手段は、第1の最も後段の波形合成手段の出力を第(m×2s+1 )の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0270】
また、請求項23記載の発明によれば、第2の進み信号を受信した場合、切り替え対象の遅延素子の出力を時間隔(m×dtc)だけ位相が遅い遅延素子の出力に切り替え、m個の連続した遅延素子の出力を選択するように第1の選択手段を制御することによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0271】
また、請求項24記載の発明によれば、第2の進み信号を受信した場合の切り替え対象の遅延素子の出力は、切り替え時に選択される最も後段の波形合成手段の出力を生成する際に用いられる遅延素子の出力から最も位相差が大きな遅延素子の出力であり、他の粗調整遅延信号を選択した場合より、使用する可能性が少なくなる粗調整遅延信号であることによって、最も後段の波形合成手段の出力の切り替えタイミング調整を容易にし、選択される可能性が高い最も後段の波形合成手段の出力を予め生成することが可能となる。
【0272】
また、請求項25記載の発明によれば、第2の進み信号を受信した場合、第2の制御手段は、第gの最も後段の波形合成手段の出力を第(g+1)の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0273】
また、請求項26記載の発明によれば、第2の進み信号を受信した場合、第2の制御手段は、第(m×2s+1 )の最も後段の波形合成手段の出力を第1の最も後段の波形合成手段の出力に切り替えるように第2の選択手段を制御することによって、2m個の波形合成手段RIaの出力をループ状に繰り返して選択し、要求された位相の最も後段の波形合成手段の出力を得ることが可能となる。
【0274】
また、請求項27記載の発明によれば、インターポレータIPX、インターポレータIPm、インターポレータipy、およびインターポレータip(m×2s )が有するバッファのオン抵抗値を設定することによって、位相が異なる2個の信号の中間の位相を有する信号を精度よく生成することが可能となる。
【0275】
また、請求項28記載の発明によれば、バッファは、アンプあるいはインバータであることによって、出力の遅延時間の設計を容易にすることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における2段階可変長遅延回路の構成を示す図である。
【図2】本発明の第2の実施形態における2段階可変長遅延回路の構成を示す図である。
【図3】本発明の第1の実施形態における第1のリングインターポレータRIaの構成を示す図である。
【図4】本発明の第2の実施形態における第1のリングインターポレータおよび第2のリングインターポレータの構成を示す図である。
【図5】従来例の一実施形態における2段階可変長遅延回路のインターポレータの構成を示す図である。
【図6】従来例の一実施形態における2段階可変長遅延回路の構成を示す図である。
【図7】本発明の第1の実施形態におけるインターポレータの構成を示す回路図である。
【図8】(a)は、本発明の第1の実施形態におけるインタ−ポレータの構成を示す回路図であり、(b)は、(a)で示されている本発明の第1の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【図9】(a)は、本発明の第1の実施形態におけるインタ−ポレータの構成を示す回路図であり、(b)は、(a)で示されている本発明の第1の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【図10】(a)は、本発明の第1の実施形態におけるインタ−ポレータの構成を示す回路図であり、(b)は、(a)で示されている本発明の第1の実施形態におけるインタ−ポレータを論理回路図で示したものである。
【符号の説明】
GC 粗調整用遅延回路
CLKIN 入力
D1〜D14 遅延素子
SL 第1の選択回路
S1、S2、S3 第1の選択回路のセレクタ
RIa 第1のリングインターポレータ
RIb 第2のリングインターポレータ
S4 第2の選択回路
CLKOUT 2段階可変長遅延回路の出力
CONT1 第1の制御回路
CONT2 第2の制御回路
dtc、dtc1、dtc2 時間隔
In1、In2、In3 インターポレータまたは、第1のリングインターポレータの入力
T1a、T1b、T1c、T1j、T1k、T1l、a、b、c、d、j、k、l 第1のリングインターポレータの出力
T1e、T1f、T1g、T1h、T1i、T1p、T1q、T1r、T1s、T1t、T1u、T1v、e、f、g、h、i、p、q、r、s、t、u、v第2のリングインターポレータの出力
B100、B101、B102、B103、B200、B201、B202、B203、B300、B301、B302、B303、B121、B122、B123、B123i、B213i、B213i、B231、B232、B233i、B233、B323i、B311、B312、B313i、B313、B130i、B131i、313i、B313、B133i、B120、B230、B310、B120i、B210i、B320i、B310i、B130i、B210、B320、B130、B121i、B211i、B321i、B311i、B131i バッファ
ip120、ip230、ip310、ip121、ip122、ip231、ip232、ip311、ip312 インターポレータ
up 遅れ信号
dn 進み信号
603 位相分割器
604 サイクル終了検出器
605 カウンタおよび制御回路および選択回路
606 32:1マルチプレクサ
607 3ステージインターポレータ
608 16:1マルチプレクサ
609 フィルタ
610 位相検出器
Claims (28)
- 入力信号を所定の時間隔ずつ遅延させ、該遅延した入力信号から選択したm個の遅延した入力信号を第1から第mの粗調整遅延信号とし(mは3以上の整数)、第nの粗調整遅延信号は第(n+1)の粗調整遅延信号より時間隔dtcだけ速い位相を有するとし(nは1以上(m−1)以下の整数)、前記第1から第mの粗調整遅延信号を増幅した信号と、前記第nと第(n+1)の粗調整遅延信号、および前記第mと第1の粗調整遅延信号とを基にして2m個の微調整遅延信号を生成し、第mと第1の前記粗調整遅延信号とから作成された微調整遅延信号と、前記第mと第1の前記粗調整遅延信号とから作成された微調整遅延信号以外の他の微調整遅延信号との時間隔を除いて、第jの微調整遅延信号は、第(j+1)の微調整遅延信号よりも、時間隔dtcより微細な時間隔dtc’だけ速い位相を有するとし(jは1以上(2m−2)以下の整数)、(2m−1)個の微調整遅延信号から1個の微調整遅延信号を選択し、該選択された微調整遅延信号を切り替える際、該選択された微調整遅延信号を生成する際に用いられていない粗調整遅延信号を切り替えることを特徴とする2段階可変長遅延回路。
- 前記切り替え対象となる粗調整遅延信号は、
前記切り替え時に選択されている微調整遅延信号を生成する際に用いられている粗調整遅延信号から最も位相差が大きな粗調整遅延信号であり、
かつ、前記切り替え対象となる粗調整遅延信号を増幅させた微調整遅延信号と前記切り替え時に選択されている微調整遅延信号との位相差よりも、切り替え後の粗調整遅延信号を増幅させた微調整遅延信号と切り替え後に選択される微調整遅延信号との位相差の方が小さな場合に、切り替わる粗調整遅延信号であることを特徴とする請求項1記載の2段階可変長遅延回路。 - 前記選択された微調整遅延信号が該選択された微調整遅延信号より位相が前記時間隔dtc’速い微調整遅延信号に切り替えられる場合、前記切り替え対象となる粗調整遅延信号は、該切り替え対象となる粗調整遅延信号より位相が時間隔(m×dtc)速い前記遅延した入力信号に切り替えられ、
前記選択された微調整遅延信号が該選択された微調整遅延信号より位相が前記時間隔dtc’遅い微調整遅延信号に切り替えられる場合、前記切り替え対象となる粗調整遅延信号は、該切り替え対象となる粗調整遅延信号より位相が前記時間隔(m×dtc)遅い前記遅延した入力信号に切り替えられることを特徴とする請求項1または2記載の2段階可変長遅延回路。 - 時間隔dtcを遅延時間とする遅延素子が3個以上縦続接続され、入力信号が入力される側を前段として、前段の前記遅延素子の出力から位相が前記時間隔dtc遅延した前記遅延素子の出力を出力とする遅延手段と、
該遅延素子の出力から、m個の前記遅延素子の出力を選択する第1の選択手段と、
前記第1の選択手段により選択された前記m個の遅延素子の出力を位相が速い順に第1から第mまでの入力となっている場合に、前記m個の遅延素子の出力を増幅させた第1から第(2m―1)の出力と、それぞれの位相差が前記時間隔dtcである第n(nは1以上(m−1)以下の任意の整数)の入力と第(n+1)の入力とを波形合成して生成された前記第nの出力と第(n+1)の出力との中間の位相を有する信号と、前記第1と第mの入力とを波形合成して生成された前記第1の出力と第mの出力との中間の位相を有する信号とを出力する波形合成手段RIaと、
前記波形合成手段RIaの出力から1個の前記波形合成手段RIaの出力を選択する第2の選択手段と、を有し、
該第2の選択手段により選択された前記波形合成手段RIaの出力を切り替える際、該選択された波形合成手段RIaの出力を生成する際に用いられていない前記遅延素子の出力を切り替えることを特徴とする2段階可変長遅延回路。 - 前記波形合成手段RIaは、
前記第nの入力の位相を増幅させた出力を第(2n−1)の出力とし、前記第mの入力の位相を増幅させた出力を第(2m−1)の出力とし、前記第nの入力と前記第(n+1)の入力とを波形合成した出力を第2nの出力とし、前記第mの入力と前記第1の入力とを波形合成した出力を第2mの出力とし、第j(jは1以上(2m−2)以下の任意の整数)の出力と第(j+1)の出力との位相差が時間隔(dtc/2)であり、第mの入力第1の入力より時間隔dtc速い位相の信号が入力されるように粗調整遅延信号が選択されたとき、第(2m―1)の出力の位相と第mの出力の位相が時間隔(dtc/2)となるように構成したことを特徴とする請求項4記載の2段階可変長遅延回路。 - 前記波形合成手段RIaは、
前記第1から第mまでの入力をそれぞれ増幅させるm個のバッファと、
前記第nの入力を位相が速い信号の入力側とし、前記第(n+1)の入力を位相が遅い信号の入力側として、前記第nの入力と前記第(n+1)の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する(m−1)個のインターポレータIPx(xは1以上(m−1)以下の整数)と、
前記第mの入力を位相が速い入力側とし、前記第1の入力を位相が遅い入力側として、前記第mの入力と前記第1の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する第mのインターポレータIPmと、
を有するリングインターポレータRIaであることを特徴とする請求項4または5記載の2段階可変長遅延回路。 - 前記遅延素子は、
前記時間隔dtcを遅延時間とするディジタル回路であることを特徴とする請求項4から6のいずれか1項に記載の2段階可変長遅延回路。 - 前記第1の選択手段に前記遅延素子の出力から前記m個の遅延素子の出力を選択させる第1の選択信号を前記第1の選択手段に送信する第1の制御手段と、
前記第2の選択手段に前記波形合成手段RIaの出力から前記1個の波形合成手段RIaの出力を選択させる第2の選択信号を前記第2の選択回路に送信する第2の制御手段と、
を有することを特徴とする請求項4から7のいずれか1項に記載の2段階可変長遅延回路。 - 前記第1の制御手段は、
前記第2の選択手段により選択された前記波形合成手段RIaの出力をより速い位相の前記波形合成手段RIaの出力に切り替える信号である第1の遅れ信号を受信した場合、
前記選択された波形合成手段RIaの出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、時間隔(m×dtc)だけ位相が速い前記遅延素子の出力に切り替え、m個の連続した前記遅延素子の出力を選択するように前記第1の選択手段を制御することを特徴とする請求項8記載の2段階可変長遅延回路。 - 前記第1の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、
前記第2の選択手段により切り替え時に選択されている前記波形合成手段RIaの出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、
かつ、前記第1の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第1の遅れ信号を受信した場合に切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、前記第1の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第1の遅れ信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項9記載の2段階可変長遅延回路。 - 前記第2の選択手段により第p(pは2以上2m以下の任意の整数)の前記波形合成手段RIaの出力が選択されており、前記第2の制御手段が前記第1の遅れ信号を受信した場合、前記第2の制御手段は、前記第pの波形合成手段RIaの出力を第(p−1)の波形合成手段RIaの出力に切り替えるように前記第2の選択手段を制御し、
前記第2の選択手段により前記第1の波形合成手段RIaの出力が選択されており、前記第2の制御手段が前記第1の遅れ信号を受信した場合、前記第2の制御手段は、前記第1の波形合成手段RIaの出力を第2mの前記波形合成手段RIaの出力に切り替えるように前記第2の選択手段を制御することを特徴とする請求項9または10記載の2段階可変長遅延回路。 - 前記第1の制御手段は、
前記第2の選択手段により選択された前記波形合成手段RIaの出力をより遅い位相の前記波形合成手段RIaの出力に切り替える信号である第1の進み信号を受信した場合、
前記選択された波形合成手段RIaの出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、前記時間隔(m×dtc)だけ位相が遅い前記遅延素子の出力に切り替え、m個の連続した前記遅延素子の出力を選択するように前記第1の選択手段を制御することを特徴とする請求項9から11のいずれか1項に記載の2段階可変長遅延回路。 - 前記第1の進み信号を受信した場合の切り替え対象の遅延素子の出力は、
前記第2の選択手段により切り替え時に選択されている前記波形合成手段RIaの出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな粗調整遅延信号であり、
かつ、前記第1の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第1の進み信号を受信した場合の切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、前記第1の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第1の進み信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項12記載の2段階可変長遅延回路。 - 前記第2の選択手段により第q(qは1以上(2m−1)以下の任意の整数)の前記波形合成手段RIaの出力が選択されており、前記第2の制御手段が前記第1の進み信号を受信した場合、前記第2の制御手段は、前記第qの波形合成手段RIaの出力を第(q+1)の前記波形合成手段RIaの出力に切り替えるように前記第2の選択手段を制御し、
前記第2の選択手段により前記第2mの波形合成手段RIaの出力が選択されており、前記第2の制御手段が前記第1の進み信号を受信した場合、前記第2の制御手段は、前記第2mの波形合成手段RIaの出力を前記第1の波形合成手段RIaの出力に切り替えるように前記第2の選択手段を制御することを特徴とする請求項12または13記載の2段階可変長遅延回路。 - 前記波形合成手段RIaと前記第2の選択手段との間に縦続接続されたr(rは1以上の任意の整数)個の波形合成手段が直列に挿入されていることを特徴とする請求項4から14のいずれか1項に記載の2段階可変長遅延回路。
- 前記r個の波形合成手段が接続されている前記波形合成手段RIaの出力側を前段、前記第2の選択手段の入力側を後段として、前記r個の波形合成手段のうち、前段からs(sは1以上r以下の任意の整数)個目の波形合成手段は、
前記第1の選択手段により選択された前記m個の遅延素子の出力を位相が速い順に第1から第mまでの入力となっている場合に、前記前段の波形合成手段の第1から第(m×2s )までの出力をそれぞれ第1から第(m×2s )までの入力とし、前記第1から第(m×2s )の入力を増幅させた出力をそれぞれ第1から第(m×2s+1 −1)の出力とし、前記第t(tは1以上(m×2s ―1)以下の任意の整数)の入力と前記第(t+1)の入力とを波形合成した出力を第2tの出力とし、前記第(m×2s )の入力と前記第1の入力とを波形合成した出力を第(m×2s+1 )の出力とし、前記第1の選択手段により選択された前記m個の遅延素子の出力である第nの入力(nは1以上(m−1)以下の任意の整数)と第(n+1)の入力との時間隔を(dtc)である場合、tが1から(2s ×(m−1)+1)の範囲で、第tの入力と第(t+1)の入力との位相差が時間隔(dtc/2s )であり、uが1から(2s+1 ×(m−1)+1)の範囲で第uの入力と第(u+1)の入力との位相差が時間隔(dtc/2s+1 )であり、前記第1の選択手段により選択された前記m個の遅延素子の出力である第mの入力の位相が第1の入力の位相より速くなったときに、tが(2s ×(m−1)+1)から(m×2s −1)の範囲で、第tの入力と第(t+1)の入力との位相差が時間隔(dtc/2s )であり、uが(2s+1 ×(m−1)+1)から(m×2s+1 −1)の範囲で第uの入力と第(u+1)の入力との位相差が時間隔(dtc/2s+1 )であることを特徴とする請求項15記載の2段階可変長遅延回路。 - 前記r個の波形合成手段のうち、前段からs個目の波形合成手段は、
前記第1から第(m×2s )までの入力をそれぞれ増幅させる(m×2s )個のバッファと、
前記第tの入力を位相が速い入力側とし、前記第(t+1)の入力を位相が遅い入力側として、前記第tの入力と前記第(t+1)の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成する(m×2s −1)個のインターポレータipy(yは1以上(m×2s −1)以下の整数)と、
前記第(m×2s )の入力を位相が速い入力側とし、前記第1の入力を位相が遅い入力側として、前記第(m×2s )の入力と前記第1の入力とを増幅させた後、結合させ、波形合成して中間の位相の出力を生成するインターポレータip(m×2s )と、
を有するリングインターポレータであることを特徴とする請求項15または16記載の2段階可変長遅延回路。 - 前記第2の選択回路は、
前記波形合成手段RIaと前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されている場合、前記r個の波形合成手段のうち、前記第2の選択回路と接続されている最も後段の波形合成手段の出力から1個の出力を選択することを特徴とする請求項15から17のいずれか1項に記載の2段階可変長遅延回路。 - 前記第1の制御手段は、
前記最も後段の波形合成手段と前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されており、前記第2の選択手段により選択された前記最も後段の波形合成手段の出力をより速い位相の前記最も後段の波形合成手段の出力に切り替える信号である第2の遅れ信号を受信した場合、
前記選択された最も後段の波形合成手段の出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、前記時間隔(m×dtc)だけ位相が速い前記遅延素子の出力に切り替え、m個の連続した前記遅延素子の出力を選択するように前記第1の選択手段を制御することを特徴とする請求項18記載の2段階可変長遅延回路。 - 前記第2の遅れ信号を受信した場合の切り替え対象の遅延素子の出力は、
前記第2の選択手段により切り替え時に選択されている前記最も後段の波形合成手段の出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな前記遅延素子の出力であり、
かつ、前記第2の遅れ信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第2の遅れ信号を受信した場合の切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、前記第2の遅れ信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第2の遅れ信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項19記載の2段階可変長遅延回路。 - 前記最も後段の波形合成手段と前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されており、前記第2の選択手段により第f(fは2以上(m×2s+1 )以下の任意の整数)の前記最も後段の波形合成手段の出力が選択されており、前記第2の制御手段が前記第2の遅れ信号を受信した場合、
前記第2の制御手段は、前記第fの最も後段の波形合成手段の出力を第(f−1)の最も後段の波形合成手段の出力に切り替えるように前記第2の選択手段を制御することを特徴とする請求項19または20記載の2段階可変長遅延回路。 - 前記最も後段の波形合成手段と前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されており、前記第2の選択手段により前記第1の最も後段の波形合成手段の出力が選択されており、前記第2の制御手段が前記第2の遅れ信号を受信した場合、
前記第2の制御手段は、前記第1の最も後段の波形合成手段の出力を第(m×2s+1 )の前記最も後段の波形合成手段の出力に切り替えるように前記第2の選択手段を制御することを特徴とする請求項19から21のいずれか1項に記載の2段階可変長遅延回路。 - 前記第1の制御手段は、
前記最も後段の波形合成手段と前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されており、前記第2の選択手段により選択された前記最も後段の波形合成手段の出力をより遅い位相の前記最も後段の波形合成手段の出力に切り替える信号である第2の進み信号を受信した場合、
前記選択された最も後段の波形合成手段の出力を生成する際に用いられていない前記遅延素子の出力を切り替え対象の前記遅延素子の出力として、前記時間隔(m×dtc)だけ位相が遅い前記遅延素子の出力に切り替え、m個の連続した前記遅延素子の出力を選択するように前記第1の選択手段を制御することを特徴とする請求項18から22のいずれか1項に記載の2段階可変長遅延回路。 - 前記第2の進み信号を受信した場合の切り替え対象の遅延素子の出力は、
前記第2の選択手段により切り替え時に選択されている前記最も後段の波形合成手段の出力を生成する際に用いられる前記遅延素子の出力から最も位相差が大きな前記遅延素子の出力であり、
かつ、前記第2の進み信号を受信した場合の切り替え対象となる遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第2の進み信号を受信した場合の切り替え時に選択されている波形合成手段RIaの出力との位相差よりも、前記第2の進み信号を受信した場合における切り替え後の遅延素子の出力を増幅させた波形合成手段RIaの出力と前記第2の進み信号を受信した場合に切り替え後に選択される波形合成手段RIaの出力との位相差の方が小さな場合に、切り替わる遅延素子の出力であることを特徴とする請求項23記載の2段階可変長遅延回路。 - 前記最も後段の波形合成手段と前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されており、前記第2の選択手段により第g(gは1以上(m×2s+1 −1)以下の任意の整数)の前記最も後段の波形合成手段の出力が選択されており、前記第2の制御手段が前記第2の進み信号を受信した場合、
前記第2の制御手段は、前記第gの最も後段の波形合成手段の出力を第(g+1)の前記最も後段の波形合成手段の出力に切り替えるように前記第2の選択手段を制御することを特徴とする請求項23または24記載の2段階可変長遅延回路。 - 前記最も後段の波形合成手段と前記第2の選択手段との間に縦続接続された前記r個の波形合成手段が直列に挿入されており、前記第2の選択手段により前記第(m×2s+1 )の最も後段の波形合成手段の出力が選択されており、前記第2の制御手段が前記第2の進み信号を受信した場合、
前記第2の制御手段は、前記第(m×2s+1 )の最も後段の波形合成手段の出力を前記第1の最も後段の波形合成手段の出力に切り替えるように前記第2の選択手段を制御することを特徴とする請求項23から25のいずれか1項に記載の2段階可変長遅延回路。 - 前記インターポレータIPX、前記インターポレータIPm、前記インターポレータipy、および前記インターポレータip(m×2s )は、
位相が異なる2個の信号が入力され、該2個の信号のうち速い位相の信号を増幅させる位相の速い入力側に接続されたバッファB1およびバッファB3と、位相が遅い入力信号を増幅させる位相の遅い入力側に接続されたバッファB2およびバッファB4と、をそれぞれ有した場合、
前記バッファB1の出力と前記バッファB2の出力とを接続し、波形合成した出力が、位相の速い入力信号を増幅した前記バッファB3の出力の位相と位相の遅い入力信号を増幅した前記バッファB4の出力の位相との中間の位相が得られるように、前記バッファB1および前記バッファB2に用いられているトランジスタのオン抵抗値が設定される前記バッファB1および前記バッファB2からなることを特徴とする請求項17から26のいずれか1項に記載の2段階可変長遅延回路。 - 前記バッファB1、前記バッファB2、前記バッファB3、前記バッファB4、前記m個のバッファのうち任意のバッファ、および前記(m×2s )個のバッファのうち任意のバッファは、
それぞれアンプあるいはインバータであることを特徴とする請求項27記載の2段階可変長遅延回路。
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