KR100919087B1 - 위상 로크 루프 회로, 지연 로크 루프 회로, 타이밍발생기, 반도체 시험 장치 및 반도체 집적 회로 - Google Patents

위상 로크 루프 회로, 지연 로크 루프 회로, 타이밍발생기, 반도체 시험 장치 및 반도체 집적 회로

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KR100919087B1 KR1020047005805A KR20047005805A KR100919087B1 KR 100919087 B1 KR100919087 B1 KR 100919087B1 KR 1020047005805 A KR1020047005805 A KR 1020047005805A KR 20047005805 A KR20047005805 A KR 20047005805A KR 100919087 B1 KR100919087 B1 KR 100919087B1
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Abstract

소비 전력의 저감, 소형화의 용이화, 로크 루프의 고대역화, 및 신뢰성의 향상을 도모할 수 있는 PLL 및 DLL이다. 피드백 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기(1)와, 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 「H」를 나타내는 비트수를 하나 증가시키고, 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 「H」를 나타내는 비트수를 하나 감소시키는 카운터(2)와, 제어 신호 중 「H」를 나타내는 비트수가 많을수록 출력 신호의 발진 주기를 길게 하고, 「H」를 나타내는 비트수가 적을수록 출력 신호의 발진 주기를 짧게 하는 링 오실레이터(3)를 구비한다.

Description

위상 로크 루프 회로, 지연 로크 루프 회로, 타이밍 발생기, 반도체 시험 장치 및 반도체 집적 회로{PHASE-LOCKED LOOP CIRCUIT, DELAY LOCKED LOOP CIRCUIT, TIMING GENERATOR, SEMICONDUCTOR TEST INSTRUMENT, AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 논리 소자로 구성된 디지털 제어의 위상 로크 루프 회로(PLL) 및 지연 로크 루프 회로(DLL), 또한 그 DLL을 이용한 타이밍 발생기, 그 타이밍 발생기를 구비한 반도체 시험 장치, 및 그 PLL을 구비한 반도체 집적 회로에 관한 것이다.
본 발명의 설명에 앞서서, 종래의 일반적인 PLL의 구성에 대하여 설명한다.
도 24의 (A)에 도시한 바와 같이, 종래예의 PLL은 위상 비교기(101), 차지 펌프(102), 저역 통과형 필터(Low Pass Fi1ter: LPF)(103), 전압 제어 발진기(Voltage Controlled Oscillator: VCO)(104), 및 분주기(디바이더)(105)에 의해 구성되어 있다.
위상 비교기(101)는, 도 24의 (A) 및 (B)에 도시한 바와 같이, 입력 파형과, VCO(104)의 출력 파형을 분주기(105)에서 분주한 분주 파형을 비교한다. 그리고, 분주 파형의 위상이 입력 파형의 위상에 대하여 어느 정도 뒤지고 있는지를 검출하는 동작과, 분주 파형의 위상이 입력 파형의 위상에 대하여 어느 정도 앞서고 있는지를 검출하는 동작을 행한다. 또한, 도 19의 (B)에서는, 검출된 위상의 뒤짐 성분을 파형 b-1로 나타내고, 검출된 위상의 앞섬 성분을 파형 b-2로 나타낸다. 여기서는 위상차를 펄스폭으로 나타내고 있다.
다음에, 차지 펌프(102)는 뒤짐 성분 (b-1)과 앞섬 성분 (b-2)을 1 신호 (c)에 합성하고 증폭한다. 여기서는 앞섬 성분의 펄스의 극성을 반전시키고 있다.
계속해서, LPF(103)는 합성 파형 (c)의 고주파 성분을 제거하고, 위상차를 나타내는 펄스폭을 전압 (d)로 변환한다. 여기서는, 도 25의 (A)에 도시한 바와 같이, 뒤짐 성분의 위상차가 클수록 전압이 높고, 앞섬 성분의 위상차가 클수록 전압이 낮아진다.
VCO(104)는 전압을 지연 시간(발진기의 자주 주파수)으로 변환한다. 도 25의 (B)에 도시한 바와 같이, LPF(104)의 출력 전압(VCO 전압)이 높을수록 발진 주파수가 높아져서 위상이 앞서고, 출력 전압이 낮을수록 발진 주파수가 낮아져서 위상이 뒤지게 된다.
또한, 분주기(105)는 VCO의 출력 파형을 분주하고, 입력 파형의 주파수 근방의 주파수로 변환한 분주 파형을 생성한다.
이와 같이 하여, PLL에서는 분주 파형의 위상과 입력 파형의 위상이 일정해지도록, 출력 파형이 피드백 컨트롤된다.
다음에, 종래의 일반적인 DLL의 구성에 대하여 설명한다.
도 26의 (A)에 도시한 바와 같이, 종래예의 DLL은 위상 비교기(101), 차지 펌프(102), 저역 통과형 필터(Low Pass Filter : LPF)(103), 가변 지연 회로(106)에 의해 구성되어 있다.
도 26의 (B)에 도시한 바와 같이, 위상 비교기(101), 차지 펌프(102) 및 LPF(104)는 상술한 PLL의 경우와 마찬가지로, 입력 파형의 위상에 대한 출력 파형의 위상의 앞섬, 뒤짐 및 그 정도 (b-1, b-2)를 검출하고, 위상차 (c)를 전압차 (d)로 변환하여, 가변 지연 회로(DELAY)(106)로 입력한다. 여기서도, 도 27의 (A)에 도시한 바와 같이, 뒤짐 성분의 위상차가 클수록 전압이 높고, 앞섬 성분의 위상차가 클수록 전압이 낮아진다.
그리고, DELAY(106)는 VCO(105)와 마찬가지로, 전압차를 지연 시간으로 변환한다. 도 27의 (B)에 도시한 바와 같이, LPF(104)의 출력 전압(DELAY 전압)이 높을수록, 입력 파형에 대한 출력 파형의 전파 지연 시간이 짧아지고, 출력 전압이 낮을수록 전파 지연 시간이 길어진다.
이와 같이 하여, DLL에서는 출력 파형과 입력 파형의 위상이 일정해지도록 지연 시간이 피드백 컨트롤된다.
그런데, 도 25의 (A) 및 도 27의 (A)에서는, 위상차와 VCO 전압과의 관계를 직선 그래프로 나타냈지만, 실제로는 반드시 직선으로는 되어 있지 않다. 특히, 위상 비교기에 SR 래치를 이용한 경우에는, 도 23에 도시한 바와 같이 위상차가 0 근방에서 VCO 전압(또는 DELAY 전압)의 직선성이 특히 나쁘다. 그 때문에, 종래의 PLL이나 DLL에서는 위상 로크의 정밀도가 저하한다는 문제가 있었다. 예를 들면, CMOS 논리 게이트를 통과하는 펄스폭은 유한하기 때문에, 실제로는 위상차가 발생하여도, 「위상차 없음」이 되게 되는 경우가 있다.
또한, 상술한 종래예의 PLL이나 DLL은 아날로그 회로에 의해 구성되어 있다. 이 때문에, 소비 전력이 큰 데다가 회로 규모가 커져서 비용이 비싸진다고 하는 문제가 있다.
예를 들면, 위상 비교기에 OP 앰프를 사용하게 되면 소비 전력이 크고, 또한 소형화가 곤란하다. 또한, 예를 들면 차지 펌프에 PMOS와 NMOS의 아날로그 스위치와 OP 앰프를 사용한 것도 소비 전력이 크고, 또한 소형화가 곤란하다.
또한, 예를 들면 VCO나 DELAY의 전압 가변 범위를 변화시키는 조절기는, 동작 속도를 올리면 소비 전력이 커지고, 또한 조절기의 치수도 커진다. 이 때문에, 로크 루프 대역을 올리는데 방해가 된다.
또한, 아날로그 회로는 OP 앰프나 LPF 등의 응답 속도가 느린 회로를 포함하기 때문에, 종래의 아날로그 회로에 의한 PLL이나 DLL에서는 고대역에서 고정밀도로 위상 로크하는 것이 곤란했다.
또한, 최근 반도체 집적 회로의 동작 클럭의 주파수가 높아짐에 따라, 스큐에 높은 정밀도가 요구되고 있다. 그런데, 로직 회로 등의 대규모 칩에서는 클럭 신호의 중계 버퍼의 특성의 변동에 의해서, 칩 상의 떨어져 있는 부분끼리에서 스큐가 발생하게 된다고 하는 문제가 있었다.
또, 디지털 제어의 DLL의 일례가, 일본 특개 2000-124779호 공보에 개시되어 있다. 이 공보 개시의 기술에 따르면, 위상 로크가 걸리기까지는, 위상의 앞섬 또는 뒤짐을 검출하고, 검출 결과를 바이너리 카운터로 나타내고, 디코더와 조합한 바이너리 검색에 의해 지연 회로의 설정을 행하고, 로크가 걸린 후에는 카운트값을 하나씩 높이거나 낮춤으로써, 로크 업 타임을 단축함과 함께, 출력 주파수의 정밀도의 향상을 도모하고 있다.
그러나, 바이너리 카운터와 디코더를 조합한 바이너리 검색 동작에서는, 복수의 비트의 값이 동시에 반전하는 경우가 있다. 이 때문에, 지연 회로의 셀렉터에 소위 해저드가 인가되어 오동작을 일으킬 가능성이 있다. 예를 들면, 바이너리 카운터의 값이 「01111」부터 「10000」으로 카운트업하는 경우, 전체 비트에서 반전이 발생한다. 그 결과, 디코더의 스큐에 의해 복수의 지연 경로가 동시에 선택되어 클럭에 해저드가 발생할 우려가 있다.
본 발명은, 상기한 사정을 감안하여 이루어진 것으로, 소비 전력이 작고, 소형화가 용이하고, 고대역에서의 로크 루프가 가능한 데다가, 신뢰성이 높은 디지털 제어의 PLL 및 DLL, 또한 그 DLL을 이용한 타이밍 발생기, 그 타이밍 발생기를 구비한 반도체 시험 장치, 및 그 PLL을 구비한 반도체 집적 회로를 제공하는 것을 목적으로 한다.
<발명의 개시>
(PLL)
상기 목적의 달성을 도모하기 위해서, 본 발명은 위상 로크 루프 회로(PLL)를, 2치 신호의 출력 신호를 피드백 신호로서 출력하는 피드백 수단과, 상기 피드백 신호 및 입력 신호를 입력받고, 상기 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기와, 상기 위상 신호를 입력받고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중의 값을 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중의 값을 감소시키는 카운터와, 상기 제어 신호를 입력받고, 상기 출력 신호를 출력하고, 상기 제어 신호 중의 값이 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 값이 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 링 오실레이터를 구비한 구성으로 하고 있다.
보다 구체적으로는, 본 발명은 피드백 수단이 분주기로 이루어지는 구성으로 함과 함께, 상기 분주기는 2치 신호의 출력 신호를 분주하여, 2치 신호의 피드백 신호를 출력하고, 상기 위상 비교기는 상기 피드백 신호 및 입력 신호가 입력되고, 상기 피드백 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하고, 상기 카운터는 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키고, 상기 링 오실레이터는 상기 제어 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 구성으로 하고 있다.
이러한 본 발명의 디지털 제어의 PLL에 따르면, 아날로그 회로를 사용하지 않고, 논리 소자에 의해 회로 구성함으로써, 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다. 또한, 본 발명의 PLL에 따르면, 응답 속도가 느린 아날로그 회로를 사용하지 않고, 특히 LPF를 사용하지 않기 때문에, 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능하게 된다. 이 때문에, 로크 루프 대역의 향상을 도모할 수 있다. 또한, 본 발명의 PLL에 따르면 위상 비교기에서, 위상의 앞섬 및 뒤짐을 위상차에 상관없이 입력 신호에 동기하여 피드백 신호의 값으로서 검출한다. 이 때문에, 위상 비교의 신뢰성의 향상을 도모할 수 있다. 또한, 본 발명에서는 위상 신호에 의해 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 증감하는 우선 순위 인코더형 카운터를 사용하기 때문에, 제어 신호는 한번에 1 비트의 값밖에 변화하지 않는다. 이 때문에, 신뢰성의 향상을 도모할 수 있다.
또한, 본 발명은 상기 위상 비교기를 D 플립플롭(D-FF)에 의해 구성하도록 하고 있다. 이와 같이 위상 비교기를 D-FF로 구성하면, 입력 신호에 동기하여 피드백 신호의 값을 용이하게 검출하여 유지할 수 있다.
또한, 본 발명은 상기 위상 비교기를 상기 위상의 뒤짐을 검출하는 제1 D 플립플롭과, 상기 위상의 앞섬을 검출하는 제2 D 플립플롭과, 상기 제1 D 플립플롭으로 입력하는 입력 신호를, 상기 위상의 뒤짐을 검출한 제1 D 플립플롭의 출력값의 전환 위상차분만큼 조정하는 제1 가변 지연 소자와, 상기 제2 D 플립플롭으로 입력하는 입력 신호를, 상기 위상의 앞섬을 검출한 제2 D 플립플롭의 출력값의 전환 위상차분만큼 조정하는 제2 가변 지연 소자에 의해 구성하도록 하고 있다. 이와 같이 하여, 제1 및 제2 가변 지연 소자에 의해 제1 D 플립플롭과 제2 D 플립플롭과의 스큐를 감소시키면, 히스테리시스를 저감할 수 있다. 그 결과, 위상 로크 후의 오버 런에 의한 지터의 발생을 억제할 수 있다. 게다가, 위상이 로크될 때까지 필요한 시간을 단축하여, 보다 고주파 대역의 대응이 가능하게 된다.
또한, 본 발명은 상기 위상 비교기가 다이내믹 D 플립플롭과, 그 출력이 입력되는 비다이내믹 D 플립플롭에 의해 구성되고, 상기 다이내믹 D 플립플롭은 아날로그 스위치와 기생 용량을 조합하여 구성된 다이내믹 래치 회로를 2단 종속 접속한 구성을 갖고, 상기 비다이내믹 D 플립플롭은 아날로그 스위치와 인버터를 조합하여 구성된 래치 회로를 2단 종속 접속한 구성을 갖도록 하고 있다. 이와 같이 하여, 다이내믹 D 플립플롭의 출력을 비다이내믹 D 플립플롭으로 입력하면, 비다이내믹 D 플립플롭의 출력에서, 히스테리시스폭을 좁게 할 수 있다. 그 결과, 위상 로크 후의 오버 런에 의한 지터의 발생을 억제할 수 있다. 게다가, 위상이 로크될 때까지 필요한 시간을 단축하여 보다 고주파 대역의 대응이 가능하게 된다.
또한, 본 발명은 상기 카운터가 플립플롭과, 그 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 구비하고, 상기 플립플롭 각각은, 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고, 상기 선택부 각각은 각 플립플롭에 하나씩 대응하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에, 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고, 최종단의 선택부는 다음단의 플립플롭의 출력값으로 하여 제2 값을 최종단의 플립플롭으로 입력하는 구성으로 하고 있다. 이러한 구성으로 함으로써, 우선 순위 인코더형 카운터를 용이하게 실현할 수 있다.
또한, 본 발명은 상기 위상 비교기가 상기 제1 D 플립플롭에 의해 상기 위상의 뒤짐이 비검출임과 동시에, 상기 제2 D 플립플롭에 의해 상기 위상의 앞섬이 비검출인 경우, 상기 피드백 신호와 상기 입력 신호와의 위상의 일치를 나타내는 위상 신호를 출력하고, 상기 카운터는 플립플롭과, 그 플립플롭으로 입력되는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 구비하고, 상기 플립플롭 각각은 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고, 상기 선택부 각각은 각 플립플롭에 하나씩 대응하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에, 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에, 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 상기 위상 신호가 위상의 일치를 나타내는 값인 경우에, 대응하는 플립플롭 자신의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고, 최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 구성으로 하고 있다. 이러한 구성으로 함으로써, 우선 순위 인코더형 카운터에서 오버 런의 발생을 억제할 수 있다.
또한, 본 발명에서는 상기 링 오실레이터가 최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트와, 그 논리 게이트와 전원 전압원과의 사이에 형성된 가변 저항에 의해 구성되고, 상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 저항의 저항값을 증가시켜서 상기 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 저항의 저항값을 감소시켜서 상기 발진 주기를 짧게 하는 구성으로 하고 있다. 이러한 구성으로 함으로써, 가변 저항의 온 저항을 제어함으로써, 논리 게이트의 전송 지연 시간을 제어할 수 있다.
또한, 본 발명에 따르면, 상기 가변 저항이 상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 저항과, 각 저항에 각각 직렬로 접속된 스위칭 소자에 의해 구성되고, 각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되는 구성으로 하고 있다. 이러한 구성으로 함으로써, 제어 신호 중 제1 값의 비트수에 따라서, 용이하게 도통 상태의 스위칭 소자의 수를 제어할 수 있다. 그 결과, 용이하게 가변 저항의 온 저항을 제어함으로써 논리 게이트의 전송 지연 시간을 제어할 수 있다.
또한, 본 발명은 상기 링 오실레이터가 최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트와, 상기 논리 게이트 각각과 접지 전압원과의 사이에 형성된 가변 용량에 의해 구성되고, 상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 용량의 용량값을 증가시켜서 상기 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 용량의 용량값을 감소시켜서 상기 발진 주기를 짧게 하도록 구성하고 있다. 이러한 구성으로 함으로써, 논리 게이트의 부하 용량을 제어함으로써 논리 게이트의 전송 지연 시간을 제어할 수 있다.
또한, 본 발명은 상기 가변 용량이 상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 부하 용량과, 각 부하 용량에 각각 직렬로 접속된 스위칭 소자를 구비하고, 각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 도통 상태가 되고, 제2 값인 경우에 비도통 상태가 되는 구성으로 하고 있다. 이러한 구성으로 함으로써, 제어 신호 중 제1 값의 비트수에 따라서, 용이하게 도통 상태의 스위칭 소자의 수를 제어할 수 있다. 그 결과, 용이하게 부하 용량을 제어함으로써 논리 게이트의 전송 지연 시간을 제어할 수 있다.
또한, 본 발명은 링 오실레이터가 최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트와, 논리 게이트 각각과 기준 전압원과의 사이에 각각 형성되고, 전류값의 상한을 제한하는 가변 전류원과, 제어 신호 중 제1 값을 나타내는 비트수가 증가하면, 가변 전류원을 흐르는 전류값을 감소시켜서 발진 주기를 길게 하고, 제1 값을 나타내는 비트수가 감소하면, 가변 전류원을 흐르는 전류값을 증가시켜 발진 주기를 짧게 하는 제어 회로에 의해 구성되어 있다.
CMOS 등의 반전 출력의 논리 게이트의 출력 전위는 논리 게이트의 기생 용량에 충전되는 전하량에 의해 결정된다. 이 때문에, 가변 전류원에 의해 논리 게이트에 흐르는 전류값을 제어하면, 논리 게이트의 출력 전위가 임계값에 도달하기까지 필요한 시간을 제어할 수 있다. 그래서, 제어 회로에 의해 제어 신호 중 제1 값의 비트수에 대응한 상한값의 전류를 논리 게이트에 흘린다. 그 결과, 단위 시간당 충전량은 일정하게 된다. 그 결과, 출력 전압이 임계값에 도달하기까지 필요한 충전 시간은 전류의 상한값에 반비례한다. 그러나, 전류의 상한값과 충전 시간과의 관계는 일정한 범위 내이면 직선 근사할 수 있다. 이 때문에, 이 직선 근사 가능한 범위 내에서 상한값을 변화시켜서, 개개의 논리 게이트의 지연 시간을 각각 동일하게 미소하게 변화시키면, 전체 논리 게이트의 합계의 지연 시간을 제1 값의 비트수의 변화에 대하여 실질적으로 선형으로 변화시킬 수 있다.
또한, 본 발명은 제어 회로가 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 정전류원과, 각 정전류원에 각각 직렬로 접속된 스위칭 소자와, 스위칭 소자를 통과한 합계 전류값을 바이어스 전압값으로 변환하는 전류 전압 변환 회로와, 바이어스 전압을 가변 전류원으로 인가하는 전류원 바이어스 회로를 구비하고, 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되고, 정전류원은 바이어스 전압값의 증감에 대하여 실질적으로 선형에 응답한 상한값 내의 전류를 흘리는 구성으로 하고 있다. 이러한 구성으로 함으로써, 제어 신호 중 제1 값의 비트수의 증감에 선형에 대응하는 바이어스 전압값을 용이하게 생성할 수 있다. 그 결과, 제어 신호 중 제1 값의 비트수와 링 오실레이터의 발진 주기와의 관계를 선형 특성으로 할 수 있다.
(DLL)
또한, 본 발명은 지연 로크 루프 회로(DLL)를, 2치의 출력 신호 및 입력 신호를 입력받고, 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기와, 상기 위상 신호를 입력받음과 함께, 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호의 값을 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호의 값을 감소시키는 카운터와, 상기 제어 신호 및 상기 입력 신호를 입력받음과 함께, 상기 출력 신호를 출력하고, 상기 제어 신호 중의 값이 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제어 신호의 값이 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 가변 지연 회로를 구비한 구성으로 하고 있다.
보다 구체적으로는, 본 발명에서는 상기 위상 비교기는 2치의 출력 신호 및 입력 신호가 입력되고, 상기 출력 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하고, 상기 카운터는 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키고, 상기 가변 지연 회로는 상기 제어 신호 및 상기 입력 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 구성으로 하고 있다.
이러한 본 발명의 디지털 제어의 DLL에 따르면, 아날로그 회로를 사용하지 않고 논리 소자에 의해 회로 구성함으로써, 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다. 또한, 본 발명의 DLL에 따르면, 응답 속도가 느린 아날로그 회로를 사용하지 않고, 특히 LPF를 사용하지 않기 때문에, 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능하게 된다. 이 때문에, 로크 루프 대역의 향상을 도모할 수 있다. 또한, 본 발명의 DLL에 따르면 위상 비교기에서, 위상의 앞섬 및 뒤짐을 위상차에 상관없이 입력 신호에 동기하여 피드백 신호의 값으로서 검출한다. 이 때문에, 위상 비교의 신뢰성의 향상을 도모할 수 있다. 또한, 본 발명에서는 위상 신호에 따라 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 증감하는 우선 순위 인코더형 카운터를 사용하기 때문에, 제어 신호는 한번에 1 비트의 값밖에 변화하지 않는다. 이 때문에, 신뢰성의 향상을 도모할 수 있다.
또한, 본 발명은 상기 위상 비교기가 D 플립플롭(D-FF)에 의해 구성되어 있다. 이와 같이 위상 비교기를 D-FF로 구성하면, 입력 신호에 동기하여 피드백 신호의 값을 용이하게 검출하여 유지할 수 있다.
또한, 본 발명은 상기 위상 비교기를 상기 위상의 뒤짐을 검출하는 제1 D 플립플롭과, 상기 위상의 앞섬을 검출하는 제2 D 플립플롭과, 상기 제1 D 플립플롭으로 입력하는 입력 신호를 상기 위상의 뒤짐을 검출한 제1 D 플립플롭의 출력값의 전환 위상차분만큼 조정하는 제1 가변 지연 소자와, 상기 제2 D 플립플롭으로 입력하는 입력 신호를, 상기 위상의 앞섬을 검출한 제2 D 플립플롭의 출력값의 전환 위상차분만큼 조정하는 제2 가변 지연 소자에 의해 구성하고 있다. 이러한 구성으로 함으로써, 제1 및 제2 가변 지연 소자에 의해 제1 D 플립플롭과 제2 D 플립플롭과의 스큐를 감소시키면 히스테리시스를 저감할 수 있다. 그 결과, 위상 로크 후의 오버 런에 의한 지터의 발생을 억제할 수 있다. 게다가, 위상이 로크될 때까지 필요한 시간을 단축하여, 보다 고주파 대역의 대응이 가능하게 된다.
또한, 본 발명은 상기 위상 비교기가 다이내믹 D 플립플롭과, 그 출력이 입력되는 비다이내믹 D 플립플롭에 의해 구성되고, 상기 다이내믹 D 플립플롭은 아날로그 스위치와 기생 용량을 조합하여 구성된 다이나믹 래치 회로를 2단 종속 접속한 구성을 갖고, 상기 비다이내믹 D 플립플롭은 아날로그 스위치와 인버터를 조합하여 구성된 래치 회로를 2단 종속 접속한 구성을 갖는 구성으로 하고 있다. 이와 같이, 다이내믹 D 플립플롭의 출력을 비다이내믹 D 플립플롭으로 입력하면, 비다이내믹 D 플립플롭의 출력에서 히스테리시스폭을 좁게할 수 있다. 그 결과, 위상 로크 후의 오버 런에 의한 지터의 발생을 억제할 수 있다. 게다가, 위상이 로크될 때까지 필요한 시간을 단축하여, 보다 고주파 대역의 대응이 가능하게 된다.
또한, 본 발명에서는 상기 카운터가 플립플롭과, 그 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 구비하고, 상기 플립플롭 각각은 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고, 상기 선택부 각각은 각 플립플롭에 하나씩 대응하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에, 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고, 최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 구성으로 하고 있다. 이와 같이 구성함으로써, 우선 순위 인코더형 카운터를 용이하게 실현할 수 있다.
또한, 본 발명에서는 상기 위상 비교기는 상기 제1 D 플립플롭에 의해 상기 위상의 뒤짐이 비검출임과 동시에, 상기 제2 D 플립플롭에 의해 상기 위상의 앞섬이 비검출인 경우, 상기 출력 신호와 상기 입력 신호와의 위상의 일치를 나타내는 위상 신호를 출력하고, 상기 카운터는 플립플롭과, 그 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 구비하고, 상기 플립플롭 각각은 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고, 상기 선택부 각각은 각 플립플롭에 하나씩 대응하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에, 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 상기 위상 신호가 위상의 일치를 나타내는 값인 경우에 대응하는 플립플롭 자신의 출력값을 선택하여 대응하는 플립플롭으로 입력하고, 첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고, 최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 구성으로 하고 있다. 이러한 구성으로 함으로써, 우선 순위 인코더형 카운터에서, 오버 런의 발생을 억제할 수 있다.
또한, 본 발명은 상기 가변 지연 회로가 다단 접속된 반전 출력의 논리 게이트와, 그 논리 게이트와 전원 전압원과의 사이에 형성된 가변 저항에 의해 구성되고, 상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 저항의 저항값을 증가시켜서 상기 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 저항의 저항값을 감소시켜서 상기 발진 주파수를 짧게 하는 구성으로 하고 있다. 이와 같이 구성함으로써, 가변 저항의 온 저항을 제어함으로써, 논리 게이트의 전송 지연 시간을 제어할 수 있다.
또한, 본 발명은 상기 가변 저항 회로가 상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 저항과, 각 저항에 각각 직렬로 접속된 스위칭 소자에 의해 구성되고, 각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되는 구성으로 하고 있다. 이와 같이 구성함으로써, 제어 신호 중 제2 값의 비트수에 따라서, 도통 상태의 스위칭 소자의 수를 용이하게 제어할 수 있다. 그 결과, 가변 저항의 온 저항을 제어함으로써 논리 게이트의 전송 지연 시간을 용이하게 제어할 수 있다.
또한, 본 발명은 상기 가변 지연 회로가 다단 접속된 반전 출력의 논리 게이트와, 상기 논리 게이트 각각과 접지 전압원과의 사이에 형성된 가변 용량에 의해 구성되고, 상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 용량의 용량값을 증가시켜서 상기 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 용량의 용량값을 감소시켜서 상기 발진 주기를 짧게 하는 구성으로 하고 있다. 이와 같이 구성함으로써, 논리 게이트의 부하 용량을 제어함으로써, 논리 게이트의 전송 지연 시간을 제어할 수 있다.
또한, 본 발명은 상기 가변 용량이 상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 부하 용량과, 각 부하 용량에 각각 직렬로 접속된 스위칭 소자를 구비하고, 각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 도통 상태가 되고, 제2 값인 경우에 비도통 상태가 되는 구성으로 하고 있다. 이와 같이 구성하면, 제어 신호 중 제1 값의 비트수에 따라서, 도통 상태의 스위칭 소자의 수를 용이하게 제어할 수 있다. 그 결과, 부하 용량을 제어함으로써, 논리 게이트의 전송 지연 시간을 용이하게 제어할 수 있다.
또한, 본 발명은 가변 지연 회로가 다단 접속된 반전 출력의 논리 게이트와, 논리 게이트 각각과 기준 전압원과의 사이에 각각 형성되고, 전류값의 상한을 제한하는 가변 전류원과, 제어 신호 중 제1 값을 나타내는 비트수가 증가하면, 가변 전류원을 흐르는 전류값을 감소시켜서 발진 주기를 길게 하고, 제1 값을 나타내는 비트수가 감소하면, 가변 전류원을 흐르는 전류값을 증가시켜서 발진 주기를 짧게 하는 제어 회로에 의해 구성하고 있다.
CMOS 등의 반전 출력의 논리 게이트의 출력 전위는 논리 게이트의 기생 용량에 충전되는 전하량에 따라서 결정된다. 이 때문에, 가변 전류원에 의해 논리 게이트에 흐르는 전류값을 제어하면, 논리 게이트의 출력 전위가 임계값에 도달하기까지 필요한 시간을 제어할 수 있다. 그래서, 제어 회로에 의해 제어 신호 중 제1 값의 비트수에 대응한 상한값의 전류를 논리 게이트에 흘린다. 그 결과, 단위 시간당 충전량은 일정해진다. 그 결과, 출력 전압이 임계값에 도달하기까지 필요한 충전 시간은 전류의 상한값에 반비례한다. 그러나, 전류의 상한값과 충전 시간과의 관계는 일정한 범위 내이면 직선 근사할 수 있다. 이 때문에, 이 직선 근사할 수 있는 범위 내에서, 상한값을 변화시켜, 개개의 논리 게이트의 지연 시간을 각각 동일하게 미소하게 변화시키면, 전체 논리 게이트의 합계의 지연 시간을 제1 값의 비트수의 변화에 대하여 실질적으로 선형으로 변화시킬 수 있다.
또한, 본 발명은 제어 회로가 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 정전류원과, 각 정전류원에 각각 직렬로 접속된 스위칭 소자와, 스위칭 소자를 통과한 합계 전류값을 바이어스 전압값으로 변환하는 전류 전압 변환 회로와, 바이어스 전압을 가변 전류원으로 인가하는 전류원 바이어스 회로를 구비하고, 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되고, 정전류원은 바이어스 전압값의 증감에 대하여 실질적으로 선형에 응답한 상한값 내의 전류를 흘리는 구성으로 하고 있다. 이러한 구성으로 하면, 제어 신호 중 제1 값의 비트수의 증감에 선형에 대응하는 바이어스 전압값을 용이하게 생성할 수 있다. 그 결과, 제어 신호 중 제1 값의 비트수와 가변 지연 회로의 지연 시간과의 관계를 선형 특성으로 할 수 있다.
(타이밍 발생기)
또한, 본 발명은 타이밍 발생기를, 복수단의 논리 게이트를 직렬로 접속한 가변 지연 회로를 포함하는 지연 로크 루프 회로와, 어느 하나의 상기 논리 게이트의 출력을 선택하여 지연 신호로서 출력하는 지연 선택부를 구비한 타이밍 발생기로서, 상기 지연 로크 루프 회로는 2치의 출력 신호 및 입력 신호가 입력되고, 상기 출력 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기와, 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키는 카운터와, 상기 제어 신호 및 상기 입력 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 가변 지연 회로에 의해 구성하고 있다. 이러한 타이밍 발생기에 따르면, 아날로그 회로를 사용하지 않고 논리 소자에 의해 회로 구성한 디지털 제어의 DLL을 이용함으로써, 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다.
또한, 본 발명의 DLL에 따르면, 응답 속도가 느린 아날로그 회로를 사용하지 않고, LPF를 사용하지 않기 때문에, 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능하게 된다.
또한, 본 발명의 타이밍 발생에 따르면, DLL의 위상 비교기에서, 위상의 앞섬 및 뒤짐을 위상차에 상관없이 입력 신호에 동기하여 피드백 신호의 값으로서 검출한다. 이 때문에, 위상 비교의 신뢰성의 향상을 도모할 수 있다.
또한, 본 발명에서는 DLL에 위상 신호에 의해 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 증감하는 우선 순위 인코더형 카운터를 사용하기 때문에, 제어 신호는 한번에 1 비트의 값밖에 변화하지 않는다. 이 때문에, 신뢰성의 향상을 도모할 수 있다.
또한, 본 발명은 상기 가변 지연 회로의 최종단의 논리 게이트로부터 출력되는 출력 신호의 지연 시간이 상기 지연 선택부에 의해 선택되는 논리 게이트로부터 출력되는 지연 신호의 최대 지연 시간보다도 긴 구성으로 하고 있다. DLL에서는 최종단의 논리 게이트로부터 출력되는 출력 신호가 피드백되어 위상 로크된다. 이 때문에, DLL의 정밀도는 최종단으로부터 출력된 출력 신호의 지연 시간의 오차로서 결정된다. 그래서, 타이밍 발생기가 사용하는 최대 지연 시간을 발생시키는 데 충분한 단수의 논리 게이트보다도 다수단의 논리 게이트를 형성해두면, 실제로 사용하는 최대 지연 시간은 최종단으로부터 출력되는 출력 신호의 지연 시간보다도 짧아진다. 그 결과, 최대 지연 시간의 오차는 최종단의 지연 시간의 오차보다도 작아진다. 예를 들면, 사용하는 최대 지연 시간의 m배(m은 양의 정수)의 지연 시간분의 논리 게이트를 형성해두면, 사용하는 최대 지연 시간의 오차는 최종단으로부터 출력되는 지연 시간의 오차의 1/m로 저감할 수 있다. 따라서, 오차를 작게 하여, 실용상의 정밀도를 향상시킬 수 있다.
(반도체 시험 장치)
또한, 본 발명은 반도체 시험 장치를, 기준 클럭 신호를 소정 시간 지연한 지연 클럭 신호를 출력하는 타이밍 발생기와, 상기 기준 클럭 신호에 동기하여 시험 패턴 신호를 출력하는 패턴 발생기와, 상기 시험 패턴 신호를 피시험 디바이스에 대응하여 정형하여, 그 피시험 디바이스로 입력하는 파형 정형기와, 상기 피시험 디바이스의 응답 출력 신호와 상기 기대값 데이터 신호를 비교하는 논리 비교기를 구비한 반도체 시험 장치로서, 상기 타이밍 발생기는 복수단의 논리 게이트를 직렬로 접속한 가변 지연 회로를 포함하는 지연 로크 루프 회로와, 어느 하나의 상기 논리 게이트의 출력을 선택하여 지연 신호로서 출력하는 지연 선택부를 구비하고, 상기 지연 로크 루프 회로는, 2치의 출력 신호 및 입력 신호가 입력되고, 상기 출력 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기와, 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키는 카운터와, 상기 제어 신호 및 상기 입력 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 가변 지연 회로에 의해 구성하고 있다.
이러한 본 발명의 타이밍 발생기에 따르면, 아날로그 회로를 사용하지 않고, 논리 소자에 의해 회로 구성한 디지털 제어의 DLL을 이용함으로써, 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다. 또한, 본 발명의 DLL에 따르면, 응답 속도가 느린 아날로그 회로를 사용하지 않고, 특히 LPF를 사용하지 않기 때문에, 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능하게 된다. 또한, 본 발명의 타이밍 발생에 따르면 DLL의 위상 비교기에서, 위상의 앞섬 및 뒤짐을 위상차에 상관없이 입력 신호에 동기하여 피드백 신호의 값으로서 검출한다. 이 때문에, 위상 비교의 신뢰성의 향상을 도모할 수 있다. 또한, 본 발명에서는, DLL에 위상 신호에 의해 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 증감하는 우선 순위 인코더형 카운터를 사용하기 때문에, 제어 신호는 한번에 1비트의 값밖에 변화하지 않는다. 이 때문에, 신뢰성의 향상을 도모할 수 있다.
(반도체 집적 회로)
또한, 본 발명은 반도체 집적 회로를, 발진 주파수가 서로 동일한 복수의 위상 로크 루프 회로와, 각 위상 로크 루프 회로로, 상기 발진 주파수보다도 낮은 주파수의 기준 클럭 신호를 분배하는 배선을 구비한 반도체 집적 회로로서, 상기 위상 로크 루프 회로는 2치 신호의 출력 신호를 분주하고, 2치 신호의 피드백 신호를 출력하는 분주기와, 상기 피드백 신호 및 상기 기준 클럭 신호가 입력되고, 상기 피드백 신호의 값을 상기 기준 클럭 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기와, 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키는 카운터와, 상기 제어 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 링 오실레이터에 의해 구성하고 있다.
이러한 본 발명의 반도체 집적 회로에 따르면, 소비 전력이 작고, 소형화가 가능한 디지털 제어의 PLL을 복수 형성함으로써, 스큐가 작은 저주파수의 클럭 신호를 각 PLL로 입력하고, 각 PLL에서 고주파수의 동작 클럭을 각각 자기 발진시킬 수 있다. 그 결과, 클럭 신호의 중계 버퍼가 불필요해져, 클럭 신호의 스큐를 저감하여 설계를 용이화할 수 있다.
도 1의 (A)는 본 발명의 제1 실시예의 PLL의 구성을 설명하기 위한 블록도, (B)는 그 동작을 설명하기 위한 타이밍차트.
도 2는 본 발명의 제1 실시예의 PLL의 구체예를 도시하는 회로도.
도 3은 제어 신호의 비트값의 변경 방법을 설명하기 위한 설명도.
도 4는 본 발명의 제1 실시예에서의 가변 저항에 의한 지연 시간 설정의 설명도.
도 5는 본 발명의 제2 실시예에서의 가변 용량에 의한 지연 시간 설정의 설명도.
도 6의 (A), (B) 및 (C)는 D 플립플롭의 히스테리시스의 설명도, (D)는 피드백의 시간 분해능의 설명도.
도 7은 본 발명의 제3 실시예의 위상 비교기 및 카운터의 회로도.
도 8은 본 발명의 제4 실시예의 위상 비교기 및 카운터의 회로도.
도 9는 본 발명의 제4 실시예에서의 위상과 VCO(DELAY) 전압과의 관계를 나타내는 그래프.
도 10은 본 발명의 제5 실시예의 위상 비교기의 회로도.
도 11의 (A)는 다이내믹 D 플립플롭의 등가 회로도, (B)는 일반 D 플립플롭의 등가 회로도.
도 12의 (A)∼(C)는 히스테리시스의 설명도.
도 13의 (A)는 본 발명의 제6 실시예의 DLL의 구성을 설명하기 위한 블록도, (B)는 그 동작을 설명하기 위한 타이밍차트.
도 14는 본 발명의 제6 실시예의 DLL의 구체예를 도시하는 회로도.
도 15는 본 발명의 제7 실시예의 반도체 시험 장치의 구성을 설명하기 위한 블록도.
도 16은 본 발명의 제7 실시예의 타이밍 발생기의 구성을 설명하기 위한 블록도.
도 17은 본 발명의 제8 실시예의 타이밍 발생기의 구성을 설명하기 위한 블록도.
도 18은 본 발명의 제9 실시예의 반도체 집적 회로의 구성을 설명하기 위한 회로도.
도 19는 본 발명의 제10 실시예에서의 링 오실레이터의 기본 구성을 설명하기 위한 회로도.
도 20의 (A) 및 (B)는 논리 게이트로 흐르는 전류의 시간 변화를 설명하기 위한 그래프.
도 21의 (A)는 제어 신호 중 제1 값의 비트수(DA값)와 바이어스 전압과의 관계를 나타내는 그래프, (B)는 제한 전류값과 출력 전위가 임계값에 도달하기까지 필요한 시간과의 관계를 나타내는 그래프.
도 22는 본 발명의 제10 실시예에서의 링 오실레이터의 구체적 구성예를 설명하기 위한 회로도.
도 23은 도 22에 이어지는 회로도.
도 24의 (A)는 종래예의 PLL의 구성을 설명하기 위한 블록도, (B)는 그 동작을 설명하기 위한 타이밍차트.
도 25의 (A)는 PLL 회로 위상 비교 회로와 VCO 전압과의 관계를 나타내는 그래프, (B)는 VCO 전압과 VCO 자주 발진 주기와의 관계를 나타내는 그래프.
도 26의 (A)는 종래예의 DLL의 구성을 설명하기 위한 블록도, (B)는 그 동작을 설명하기 위한 타이밍차트.
도 27의 (A)는 DLL 회로 위상 비교 회로와 DELAY 전압의 관계를 나타내는 그래프, (B)는 DELAY 전압과 지연 시간과의 관계를 나타내는 그래프.
도 28은 실제의 PLL(DLL) 회로 위상과 VCO(DELAY) 전압의 관계를 나타내는 그래프.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명을 보다 상세하게 설명하기 위해, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
[제1 실시예]
우선, 본 발명의 위상 로크 루프 회로(PLL)의 일례에 대하여, 제1 실시예로서 설명한다.
도 1의 (A)에 도시한 바와 같이, 제1 실시예의 PLL은 위상 비교기(1), 카운터(2), 링 오실레이터(RING OSC)(3) 및 분주기(디바이더)(4)에 의해 구성되어 있다. 그리고, PLL에서는 링 오실레이터(3)의 2치 신호의 출력 신호(출력 파형)가 분주기(4)에 의해 분주되어, 「H」 또는 「L」의 2치 신호의 피드백 신호로서 위상 비교기(1)로 입력된다.
위상 비교기(1)에는 피드백 신호와 함께 입력 신호(입력 파형)가 입력된다. 그리고, 위상 비교기(1)는 피드백 신호의 값을 입력 신호에 동기하여 검출한다. 본 실시예에서는 도 1의 (B)에 도시한 바와 같이 위상 비교기(1)는 입력 신호의 하강 엣지의 타이밍에서 피드백 신호의 값을 샘플링한다.
그리고, 위상 비교기(1)는 검출 결과를 입력 신호에 대한 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력한다. 도 1의 (B)에 도시한 예에서는, 처음의 2회의 샘플링으로 위상의 뒤짐을 나타내는 「H」가 검출되고, 남은 3회의 샘플링으로 위상의 앞섬을 나타내는 「L」이 검출되고 있다. 즉, 검출 결과인 피드백 신호의 값은, 그대로 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 이용된다.
그리고, 샘플링된 값은, 다음의 샘플링 타이밍까지 유지된다. 도 1의 (B)에 도시한 예에서는 위상 비교기(1)가 출력하는 위상 신호 (b)는 3회째의 샘플링이 행해질 때까지 「H」를 유지하고, 3회째의 샘플링 후에는 「L」을 유지하고 있다. 그리고, 위상 비교기(1)로부터 출력된 위상 신호는 카운터(2)로 입력된다.
또, 본 실시예에서는 입력 신호의 하강 엣지의 타이밍에서 샘플링을 행하였지만, 예를 들면 입력 신호의 상승 엣지의 타이밍에서 샘플링을 행해도 된다. 그 경우, 위상의 앞섬을 나타내는 검출값이 「H」가 되고, 위상의 뒤짐을 나타내는 검출값이 「L」이 된다.
카운터(2)는 복수의 비트로 구성된 제어 신호를 출력한다. 각 비트는 각각 「H」 또는 「L」을 나타낸다. 카운터(2)는 우선 순위 인코더의 기능을 갖고, 제어 신호의 각 비트값은 위상 신호에 의해 제어된다.
즉, 위상 신호가 위상의 앞섬을 나타내는 값인 경우, 카운터(2)는 제어 신호 중 「H」를 나타내는 비트수를 하나 증가시키는 가산 계측(INC)을 행한다. 이 경우, 「L」을 나타내는 비트수는 하나 감소한다. 한편, 위상 신호가 위상의 뒤짐을 나타내는 값인 경우, 카운터(2)는 제어 신호 중 「H」를 나타내는 비트수를 하나 감소시키는 감산 계측(DEC)을 행한다. 이 경우, 「L」을 나타내는 비트수는 하나 증가한다. 그리고, 제어 신호는 링 오실레이터(3)로 입력된다.
링 오실레이터(3)는 제어 신호를 입력받고 출력 신호를 출력한다. 그리고, 링 오실레이터(3)는 제어 신호 중 「H」를 나타내는 비트수가 많고 「L」을 나타내는 비트수가 적을수록, 자기 발진 주파수를 낮게 한다. 즉, 출력 신호의 발진 주기를 길게 한다.
한편, 링 오실레이터(3)는 제어 신호 중 「H」를 나타내는 비트수가 적고 「L」을 나타내는 비트수가 많을수록 자기 발진 주파수를 높게 한다. 즉, 출력 신호의 발진 주기를 짧게 한다.
다음에, 도 2를 참조하여 본 발명의 PLL의 보다 구체적인 구성예에 대하여 설명한다.
본 발명의 위상 비교기(1)에서는 위상의 앞섬 또는 뒤짐만을 검출하면 되고, 위상차의 크기를 검출할 필요가 없다. 이 때문에, 위상 비교기(1)를 D 플립플롭(D-FF)(10)과 같이 간단한 구성으로 할 수 있다. D-FF(10)에 의해 입력 신호에 동기하여 피드백 신호의 값(「H」 또는 「L」)을 용이하게 검출하여 유지할 수 있다. 그리고, D-FF(10)의 출력은 위상 신호로서 카운터(2)로 입력된다.
카운터(2)는 제어 신호의 비트수와 동일한 수의 39단의 플립플롭(21)(21-1∼21-39)과, 39단의 선택부(22)(22-1∼22-39)에 의해 구성되어 있다. 각 플립플롭(21)은 제어 신호를 구성하게 되는 비트값 q1∼q39를 하나씩 출력한다. 또한, 각 선택부(22)는 각 플립플롭(21)에 하나씩 대응하고, 대응하는 플립플롭(21)으로 입력할 신호를 선택한다.
또, 본 실시예에서는 제어 신호를 39 비트로 구성하는 예에 대하여 설명하지만, 제어 신호의 비트수는 이것에 한정되지 않는다.
위상 신호가 위상의 뒤짐을 나타내는 「H」인 경우, 각 선택부(22)는 전단의 플립플롭(21)의 출력값을 선택하여 대응하는 플립플롭(21)으로 입력한다. 예를 들면, 2단째의 선택부(22-2)는 3단째의 플립플롭(21-3)의 출력값을 선택하여 2단째의 플립플롭(21-2)으로 입력한다.
한편, 위상 신호가 위상의 앞섬을 나타내는 「L」인 경우, 각 선택부는 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력한다. 예를 들면, 2단째의 선택부(22-2)는 1단째의 플립플롭(21-1)의 출력값을 선택하여, 2단째의 플립플롭(21-2)으로 입력한다.
단, 첫단의 선택부(22-1)는 전단의 플립플롭의 출력값으로서 제1 값인 「H」를 첫단의 플립플롭(21-1)으로 입력한다. 또한, 최종단(제39단)의 선택부(22-39)는 다음단의 플립플롭의 출력값으로서 제2 값인 「L」을 최종단의 플립플롭(21-39)으로 입력한다.
이에 의해, 위상 신호가 「H」인 경우, 제어 신호 중 「H」의 비트수가 하나 증가하고, 한편 위상 신호가 「L」인 경우, 제어 신호 중 「L」의 비트수가 하나 감소한다.
여기서, 도 3에 위상 신호의 값에 의해 제어 신호 중 「H」의 비트수가 증감하는 일례를 나타낸다. 도 3은 도 1의 (B)의 타이밍차트에 대응하고 있다. 또한, 도 3에서는 「H」를 「1」, 「L」을 「0」로 나타내고 있다.
도 3에 도시하는 예에서는, 당초 선두 4 비트의 값이 「1」이고, 남은 각 비트의 값이 「0」이라고 한다. 따라서, 제어 신호 중의 「1」의 비트수는 「4」이다.
다음에, 도 1의 (B)에 도시한 바와 같이 1회째의 샘플링에서는 검출된 위상 신호(phflag)의 값이 「H」이다. 이 때문에, 제어 신호 중의 「1」을 나타내는 비트수가 하나 감소한다. 즉, 선두로부터 4 비트째의 비트값이 「1」에서 「0」으로 변경된다. 그 때, 그 이외의 각 비트의 값은 변경되지 않는다. 따라서, 선두 3 비트의 값만이 「1」이 된다. 도 3에서는, 변경된 비트를 굵은 선으로 둘러싸 나타내고 있다.
이어서, 2회째의 샘플링에서도, 위상 신호의 값이 「H」이다. 이 때문에, 제어 신호 중 「1」을 나타내는 비트수가 하나 더 감소한다. 즉, 선두로부터 3 비트째의 비트값이 새롭게 「1」에서 「0」으로 변경된다. 그 때, 그 이외의 각 비트의 값은 변경되지 않는다. 따라서, 선두 2 비트의 값만이 「1」이 된다.
이어서, 3회째의 샘플링에서는 검출된 위상 신호의 값이 「L」이다. 이 때문에, 제어 신호 중 「1」을 나타내는 비트수가 하나 증가한다. 즉, 선두로부터 3 비트째의 비트값이 「0」에서 「1」로 변경된다. 그 때, 그 이외의 각 비트의 값은 변경되지 않는다. 따라서, 선두 3 비트의 값이 「1」이 된다.
이어서, 4회째의 샘플링에서도, 검출된 위상 신호의 값이 「L」이다. 이 때문에, 제어 신호 중 「1」을 나타내는 비트수가 하나 더 증가한다. 즉, 선두로부터 4 비트째의 비트값이 새롭게 「0」에서 「1」로 변경된다. 그 때, 그 이외의 각 비트의 값은 변경되지 않는다. 따라서, 선두 4 비트의 값만이 「1」이 된다.
다음에, 5회째의 샘플링에서도, 검출된 위상 신호의 값이 「L」이다. 이 때문에, 제어 신호 중 「1」을 나타내는 비트수가 하나 더 증가한다. 즉, 선두로부터 5 비트째의 비트값이 새롭게 「0」에서 「1」로 변경된다. 그 때, 그 이외의 각 비트의 값은 변경되지 않는다. 따라서, 선두 5 비트의 값이 「1」이 된다.
이하, 마찬가지로 하여, 위상 신호의 값에 따라, 제어 신호 중 비트값이 하나씩 변경된다. 이와 같이 하여, 카운터(2)는 우선 순위 인코더로서 기능한다.
그리고, 카운터(2)에서 발생한 제어 신호는 링 오실레이터(3)로 입력된다.
또, 본 실시예의 카운터(2)는 위상 신호에 따라 제어 신호 중 「H」를 나타내는 비트수를 하나씩 증감하는 우선 순위 인코더형 카운터이기 때문에, 제어 신호는 한번에 1 비트의 값밖에 변화하지 않는다. 이 때문에, 신뢰성의 향상을 도모할 수 있다.
링 오실레이터(3)는 반전 출력의 논리 게이트를 홀수단 직렬로 접속하고, 최종단의 출력을 첫단에 입력하는 구성을 갖고 있다. 본 실시예에서는, 각 단의 논리 게이트를 CMOS 회로의 인버터(30)에 의해 구성하고 있다.
또한, 본 실시예의 링 오실레이터(3)에서는 인버터(30)와 전원 전압원 Vdd, Vss와의 사이에 형성된 가변 저항(31)을 형성하고 있다. 가변 저항(31)은 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 저항과, 각 저항에 각각 직렬로 접속된 스위칭 소자에 의해 구성되어 있다. 여기서는, 스위칭 소자로서 트랜지스터를 형성하고, 저항으로서 트랜지스터의 온 저항을 이용한다.
그리고, 각 트랜지스터는 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있다. 즉, 제어 신호의 각 비트값이 트랜지스터의 게이트 전극에 인가된다. 그 결과, 대응하는 비트값이 「L」인 경우에 도통 상태가 되고, 「H」인 경우에 비도통 상태가 된다.
단, 인버터와 전원 전압 Vdd와의 사이에 형성된 각 트랜지스터의 게이트 전극에는 제어 신호의 반전 비트값이 입력된다.
도 2에서는, 카운터(2)의 각 플립플롭으로부터 링 오실레이터(3)의 각 트랜지스터의 게이트 전극으로 제어 신호의 각 비트 신호를 유도하는 배선의 도시를 생략하고 있다.
이와 같이 구성하면, 제어 신호 중 「H」의 비트수에 따라서, 도통 상태의 스위칭 소자의 수를 용이하게 제어할 수 있다. 그리고, 도 4에 곡선 Ⅰ로 나타낸 바와 같이, 서로 병렬 접속된 트랜지스터로 이루어지는 가변 저항의 저항값은 트랜지스터의 도통 상태의 트랜지스터수가 많아짐에 따라 저하한다. 따라서, 가변 저항의 온 저항을 제어함으로써, 논리 게이트의 전송 지연 시간을 용이하게 제어할 수 있다.
그 결과, 제어 신호 중 제1 값인 「H」를 나타내는 비트수가 증가하면, 가변 저항의 저항값이 증가하여 발진 주기가 길어지고, 제어 신호 중 「H」를 나타내는 비트수가 감소하면, 가변 저항의 저항값이 감소하여 발진 주기가 짧아진다.
이와 같이, 본 실시예의 디지털 제어의 PLL에 따르면, 아날로그 회로를 사용하지 않고, 논리 소자에 의해 회로 구성함으로써, 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다.
또한, 본 발명의 PLL에 따르면, 응답 속도가 느린 아날로그 회로를 사용하지 않고, 특히 LPF를 사용하지 않기 때문에 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능해진다. 이 때문에, 로크 대역의 향상을 도모할 수 있다.
[제2 실시예]
다음에, 도 5를 참조하여 본 발명의 PLL의 다른 일례에 대하여, 제2 실시예로서 설명한다.
제2 실시예에서는 링 오실레이터(3) 이외의 각 구성 성분은 상술한 제1 실시예와 마찬가지이기 때문에 그 설명을 생략한다.
제2 실시예의 링 오실레이터(3)는 제1 실시예와 마찬가지로 다수단 직렬로 접속된 인버터(30)를 구비하고 있다. 또한, 인버터(30) 각각과 접지 전압원과의 사이에 형성된 가변 용량(32)을 구비하고 있다.
그리고, 각 가변 용량(32)은 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 부하 용량(322)과, 각 부하 용량(322)에 각각 직렬로 접속된 스위칭 소자(321)를 구비하고 있다.
여기서는, 부하 용량으로서 트랜지스터의 게이트 용량을 이용하고 있다. 또한, 스위칭 소자로서 트랜스퍼 게이트를 형성하고 있다. 그리고, 각 트랜스퍼 게이트는 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있다. 즉, 제어 신호의 각 비트값이 트랜스퍼 게이트의 게이트 전극에 인가된다. 그 결과, 대응하는 비트값이 「H」인 경우에 도통 상태(ON)가 되고, 「L」인 경우에 비도통 상태(OFF)가 된다.
따라서, 제어 신호 중 「H」를 나타내는 비트수가 증가하면 가변 용량(322)의 용량값이 증가하여 링 오실레이터(3)의 발진 주기가 길어진다. 한편, 제어 신호 중 「H」를 나타내는 비트수가 감소하면 가변 용량(322)의 용량값이 감소하여 링 오실레이터(3)의 발진 주기가 짧아진다.
이와 같이 구성하면, 제어 신호 중 「H」의 비트수에 따라 도통 상태의 스위칭 소자의 수를 용이하게 제어할 수 있다. 그리고, 도 4에 곡선 Ⅱ로 나타낸 바와 같이, 서로 병렬 접속된 부하 용량으로 이루어지는 가변 용량의 용량값은 트랜스퍼 게이트 중 도통 상태인 트랜지스터의 수가 많아지면 많아질수록 높아진다. 따라서, 부하 용량을 제어함으로써 논리 게이트의 전송 지연 시간을 용이하게 제어할 수 있다.
[제3 실시예]
다음에, 본 발명의 PLL의 다른 일례에 대하여 제3 실시예로서 설명한다.
상술한 제1 및 제2 실시예와 같이 디지털 제어의 PLL에서는 종래의 아날로그 제어의 PLL보다도 로크 타깃을 지나고나서 피드백이 걸리기까지 필요한 사이클 클럭 수를 적게 할 수 있다. 그 결과, 루프 로크 대역을 높게 할 수 있다.
그런데, 도 6의 (A)에 도시한 바와 같은 D 플립플롭에서는, 도 6의 (B)에 도시한 바와 같은 분주 신호의 검출 타이밍으로부터, 출력값이 「H」로부터 「L」로 전환할 때의 위상차와 출력값이 「L」로부터 「H」로 전환할 때의 위상차가 반드시 같지 않은 경우가 있다.
그 경우, 도 6의 (C)에 도시한 바와 같이 데이터 신호 등의 피드백 신호와 클럭 신호 등의 입력 신호와의 위상차가 D 플립플롭의 출력값의 변화 방향에 따라 다른 히스테리시스가 발생하는 경우가 있다. 특히, 가변 지연 회로의 시간 분해능이 이 히스테리시스의 폭보다도 작은 경우, 히스테리시스의 폭을 초과하기 위해 수 사이클분의 지연이 발생하는 경우가 있다.
또한, D 플립플롭의 메타스테이블(metastable)에 의해, 회복 시간만큼, 또는 다음의 클럭에서 기입 시간만큼 지연을 발생시키는 경우가 있다.
이들 지연이 발생하면, 도 6의 (D)에 도시한 바와 같이, 발진 주파수가 로크 타깃을 지나고나서 피드백이 걸리기까지의 시간이 길어진다. 그 결과, 위상 로크 정밀도의 저하를 초래하여, 고대역화의 방해가 된다.
그래서, 제3 실시예에서는, 도 7에 도시한 바와 같이 PLL을 위상 비교기(1)가 제1 D 플립플롭(제1 D-FF)(11), 제2 D 플립플롭(제2 D-FF)(12), 제1 가변 지연 소자(13) 및 제2 가변 지연 소자(14)에 의해 구성되어 있다.
제1 D-FF(11)는 피드백 신호의 「H」를 검출한다. 그리고, 제1 가변 지연 소자(13)는 제1 D-FF(11)로 입력하는 입력 신호를 해당 제1 D-FF(11)의 출력값의 전환 위상차분만큼 조정한다. 한편, 제2 D-FF(12)는 피드백 신호의 「L」을 검출한다. 그리고, 제2 가변 지연 소자(14)는 제2 D-FF(12)로 입력하는 입력 신호를 제2 D-FF(12)의 출력값의 전환 위상차분만큼 조정한다.
이와 같이, 제1 가변 지연 소자(13)에 의해 제1 D-FF(11)의 전환 위상차분을 상쇄하고, 제2 가변 지연 소자(14)에 의해 제2 D-FF(12)의 전환 위상차분을 상쇄하면, D-FF의 히스테리시스를 저감할 수 있다. 그 결과, 위상이 로크될 때까지 필요한 시간을 단축하여, 보다 고주파 대역의 대응이 가능하게 된다.
또, 제3 실시예에서 설명한 위상 비교기(1) 및 카운터(2)의 구성은, 본 발명의 지연 로크 루프 회로에도 이용하기에 적합하다.
[제4 실시예]
다음에, 도 8을 참조하여, 본 발명의 타이밍 발생기의 다른 일례에 대하여, 제4 실시예로서 설명한다.
도 8에 도시하는 위상 비교기(1)는, 상술한 제3 실시예에서의 위상 비교기의 구성 외에 추가로, AND 회로(15)를 형성하고 있다. 이 AND 회로(15)에는 제1 D-FF(11) 및 제2 D-FF(12)의 출력이 반전하여 입력된다. AND 회로(15)는 제1 D 플립플롭(11)에 의해 위상의 뒤짐이 비검출임과 동시에, 상기 제2 D 플립플롭(12)에 의해 위상의 앞섬이 비검출인 경우, 피드백 신호와 입력 신호와의 위상의 일치를 나타내는 위상 신호 t를 출력한다.
또, 이 경우 위상 비교기(1)의 제1 및 제2 가변 지연 소자(13, 14)에 의해, 제1 D 플립플롭(11)의 출력값의 전환 위상차와 제2 D 플립플롭(12)의 출력값의 전환 위상차와의 차인 위상폭, 즉 위상 비교기(1)의 히스테리시스폭을 약간 형성해두면 된다. 그리고, 피드백 신호와 입력 신호와의 위상차가 이 히스테리시스폭보다도 작은 경우에, 위상의 일치를 나타내는 위상 신호 t가 출력되게 된다.
이 경우, 예를 들면 위상과 VCO(DELAY) 전압과의 관계는 도 9의 그래프 중 곡선 Ⅳ로 표시된다. 이 히스테리시스폭은 제1 및 제2 가변 지연 소자(13, 14)에 의해, 예를 들면 VCO 등의 지연 분해능 상당분, 또는 클럭 신호의 지터량 정도가 되도록 조정하는 것이 바람직하다.
또한, 본 실시예에서의 카운터(2)는 도 2에 도시한 제1 실시예에서의 카운터(2)의 구성 외에 추가로, 위상 비교기(1)로부터 출력된 위상 신호가 위상의 일치를 나타내는 값인 경우에, 대응하는 플립플롭 자신의 출력값을 선택하여 대응하는 플립플롭으로 입력하는 구성으로 되어 있다.
이에 의해, 우선 순위 인코더형 카운터에서, 오버 런의 발생을 억제할 수 있다.
또, 제3 실시예에서 설명한 위상 비교기(1) 및 카운터(2)의 구성은 본 발명의 지연 로크 루프 회로에도 이용하기에 적합하다.
[제5 실시예]
다음에, 본 발명의 PLL의 다른 일례에 대하여 제5 실시예로서 설명한다.
도 10에 도시한 바와 같이, 제5 실시예의 위상 비교기(1)는 종속 접속된 다이내믹 D-FF(16)와 일반 스태틱 D-FF(17)에 의해 구성되어 있다. 다이내믹 D-FF(16)에는 출력 클럭 신호(피드백 신호)가 입력되어, 입력 클럭 신호에 의해 래치된다. 또한, 스태틱 D-FF(17)에는 다이내믹 D-FF(16)의 출력이 입력되어, 입력 클럭 신호에 의해 래치된다.
또한, 가변 지연 용량 VD1 및 VD2에 의해 출력 클럭 신호 및 입력 클럭 신호의 스큐가 조정된다. 또한, 도 10에 도시하는 위상 비교기(1)의 회로에서 NAND 회로의 한쪽의 입력 단자에는 각각 전원 전압 VDD가 인가되어 있다.
또한, 본 실시예에서는 위상 비교기(1)의 출력 신호의 값이 서로 동일 레벨이 된 경우에도 오동작이 발생하지 않도록, T 플래그를 형성한다. 단, D-FF(17)의 출력 신호 「u」 및 반전 출력 신호 「d」의 레벨이 모두 「H」가 된 경우에는 카운터(2)가 UP 우선이 되기 때문에, 이들 레벨이 모두 「L」이 된 경우를 대상으로 하여 T 플래그를 형성한다. 이를 위하여, AND 회로(15)를 형성한다. AND 회로(15)에는 출력 신호 「u」 및 반전 출력 신호 「d」 각각의 반전 신호가 입력된다. 그리고, AND 회로(15)는 출력 신호 「t」를 카운터(2)로 출력한다.
여기서, 도 11의 (A) 및 (B)에 다이내믹 D-FF(16) 및 통상의 스태틱 D-FF(17)의 등가 회로를 각각 도시한다.
도 11의 (A)에 도시한 바와 같이, 다이내믹 D-FF(16)의 등가 회로는, 직렬로 접속된 2단의 다이내믹 래치 회로(71, 72)로 이루어진다. 각 단의 다이내믹 래치 회로(71, 72)는, 각각 CMOS 트랜지스터로 구성된 아날로그 스위치(301, 302)와, 캐패시터로 구성되어 있다.
각 CMOS 회로(301, 302)의 게이트 단자에는, 각각 입력 클럭 신호 CKO 및 반전 입력 클럭 신호 XCKO가 인가된다.
여기서, 캐패시터란 각 단의 다이내믹 래치 회로(71, 72)를 구성하는 인버터(201, 202)의 게이트 용량과, 신호 배선과 기판 사이에 발생하는 기생 용량 등과의 합을 말한다.
이에 대하여, 통상의 스태틱 D-FF(17)의 등가 회로는, 도 11의 (B)에 도시한 바와 같이, 직렬로 접속된 2단의 래치 회로(81, 82)로 이루어진다. 각 단의 래치 회로(81, 82)는 각각 CMOS 트랜지스터로 구성된 아날로그 스위치(301∼304)와, 인버터(201∼205)에 의해 구성되어 있다.
전단의 래치 회로(81)의 출력은 인버터(201), 인버터(203) 및 COMS 트랜지스터(303)로 구성되는 루프 회로 L1에 의해 유지된다. 또한, 후단의 래치 회로(82)의 출력은 인버터(204), 인버터(205) 및 CMOS 트랜지스터(304)로 구성되는 루프 회로 L2에 의해 유지된다.
계속해서, 도 12를 참조하여 제5 실시예에서의 위상 비교기(1)의 히스테리시스에 대하여 설명한다.
우선, 도 12의 (A)에 곡선 Ⅰ로 다이내믹 D-FF의 특성을 도시한다.
다이내믹 D-FF(16)는 루프 회로를 갖고 있지 않다. 이 때문에, 다이내믹 D-FF(16)는, 충분히 전하가 차지되지 않으면, 논리 출력의 레벨이 「H」 레벨과 「L」 레벨의 중간 레벨이 되게 된다. 샘플 홀드의 값이 중간 레벨로 되면, 인버터의 동작이 불완전해진다. 이 때문에, 곡선 Ⅰ로 나타낸 바와 같이, 출력 클럭 신호(DAT)와 입력 클럭 신호(CK)의 위상차가 0에 가까운 부분에서는, 래치 출력도 논리 레벨 H와 L의 중간 레벨이 된다. 단, 중간 레벨이 되는 위상폭은 매우 좁다.
다음에, 도 12의 (B)에 곡선 Ⅱ로, 일반 스태틱 D-FF의 특성을 도시한다.
일반 스태틱 D-FF는 정귀환 증폭이 되기 때문에, 중간 레벨의 경우, 임계 전위와의 관계나 이전에 래치한 레벨에 의해 히스테리시스가 발생한다.
그래서, 도 12의 (C)에 곡선 Ⅲ으로, 다이내믹 D-FF의 출력을 스태틱 D-FF로 입력한 경우의 스태틱 D-FF의 특성을 도시한다.
전단의 다이내믹 D-FF의 논리 출력이 확정된 레벨 「H」 또는 「L」인 경우, 그 레벨은 후단의 스태틱 D-FF에서 그대로 전달된다. 이에 대하여, 전단의 다이내믹 D-FF의 논리 출력이 중간 레벨의 경우, 스태틱 D-FF의 정귀환 증폭에 의해 히스테리시스가 발생한다.
그러나, 이 히스테리시스의 폭은, 전단의 스태틱 D-FF의 논리 출력이 중간 레벨이 되는 폭이기 때문에, 곡선 Ⅲ으로 나타낸 바와 같이 매우 좁게 된다.
또, 도 12의 (C)의 그래프에서는, 히스테리시스폭이 매우 좁기 때문에, 곡선 Ⅲ의 일부분을 종축 상에 중첩하여 나타낸다.
이와 같이, 다이내믹 D-FF(16)과 스태틱 D-FF(17)를 종속 접속하면, 위상 비교기(1)의 논리 출력의 히스테리시스폭을 좁게 할 수 있다. 이 때문에, 위상 비교기(1)로부터 카운터(2)로 입력되는 출력 신호 「u」 및 반전 출력 신호 「d」의 값이 서로 동일 레벨이 되거나 중간 레벨이 되는 확률을 작게 할 수 있다. 그 결과, 위상이 로크될 때까지 필요한 시간을 단축하여, 보다 고주파 대역의 대응이 가능하게 된다.
또, 제5 실시예에서 설명한 위상 비교기(1)의 구성은 본 발명의 지연 로크 루프 회로에도 이용하기에 적합하다.
[제6 실시예]
다음에, 본 발명의 DLL의 일례에 대하여 제6 실시예로서 설명한다.
도 13의 (A)에 도시한 바와 같이, 제6 실시예의 DLL은 위상 비교기(1), 카운터(2) 및 가변 지연 회로(DELAY)(5)에 의해 구성되어 있다.
그리고, 위상 비교기(1)에는, 입력 신호와 함께, 가변 지연 회로(5)의 출력 신호가 입력된다. 이 출력 신호는 「H」 또는 「L」의 값을 취한다. 위상 비교기(1)는 출력 신호의 값을 입력 신호에 동기하여 검출한다. 본 실시예에서는 도 13의 (B)에 도시한 바와 같이, 위상 비교기(1)는 입력 신호의 하강 엣지의 타이밍에서, 피드백 신호의 값을 샘플링한다.
그리고, 위상 비교기(1)는 검출 결과를 입력 신호에 대한 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력한다. 도 13의 (B)에 도시한 예에서는, 처음의 2회의 샘플링으로 「H」가 검출되고, 남은 3회의 샘플링으로 「L」이 검출되고 있다. 즉, 검출 결과인 출력 신호의 값은, 그대로 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 이용된다.
그리고, 샘플링된 값은, 다음의 샘플링 타이밍까지 유지된다. 도 13의 (B)에 도시한 예에서는 위상 비교기(1)가 출력하는 위상 신호 (b)는 3회째의 샘플링이 행해질 때까지 「H」를 유지하고, 3회째의 샘플링 후에는 「L」을 유지하고 있다. 그리고, 위상 비교기(1)로부터 출력된 위상 신호는 카운터(2)로 입력된다.
또, 본 실시예에서는 입력 신호의 하강 엣지의 타이밍에서 샘플링을 행하였지만, 예를 들면 입력 신호의 상승 엣지의 타이밍에서 샘플링을 행해도 된다.
카운터(2)는 복수의 비트로 구성된 제어 신호를 출력한다. 각 비트는 각각 「H」 또는 「L」을 도시한다. 카운터(2)는 우선 순위 인코더의 기능을 갖고, 제어 신호의 각 비트값은 위상 신호에 의해서 제어된다.
즉, 위상 신호가 위상의 앞섬을 나타내는 값인 경우, 카운터(2)는 제어 신호 중 「H」를 나타내는 비트수를 하나 증가시키는 가산 계측(INC)을 행한다. 이 경우, 「L」을 나타내는 비트수는 하나 감소한다. 한편, 위상 신호가 위상의 뒤짐을 나타내는 값인 경우, 카운터(2)는 제어 신호 중 「H」를 나타내는 비트수를 하나 감소시키는 감산 계측(DEC)을 행한다. 이 경우, 「L」을 나타내는 비트수는 하나 증가한다.
그리고, 제어 신호는 가변 지연 회로(5)로 입력된다.
또, 여기서는 제1 값을 「H」, 제2 값을 「L」로 하였지만, 제1 값을 「L」, 제2 값을 「H」로 해도 된다.
또한, 가변 지연 회로(5)는 제어 신호 및 입력 신호가 입력되고, 출력 신호를 출력한다. 그리고, 제어 신호 중 「H」를 나타내는 비트수가 많을수록, 가변 지연 회로(5)는 입력 신호에 대한 출력 신호의 지연 시간을 길게 한다. 한편, 제어 신호 중 「H」를 나타내는 비트수가 적을수록, 가변 지연 회로(5)는 입력 신호에 대한 출력 신호의 지연 시간을 짧게 한다.
다음에, 도 14를 참조하여, 본 실시예의 DLL의 보다 구체적인 구성에 대하여 설명한다.
본 발명의 위상 비교기(1)에서는 위상의 앞섬 또는 뒤짐만을 검출하고, 위상차의 크기를 검출할 필요가 없기 때문에, 위상 비교기(1)의 구성을 간단하게 할 수 있다.
그래서, 본 실시예에서는 위상 비교기(1)를 D 플립플롭(D-FF)(10)에 의해 구성하고 있다. 이와 같이, 위상 비교기(1)를 D-FF(10)로 구성하면, 입력 신호에 동기하여, 출력 신호의 값(「H」 또는 「L」)을 용이하게 검출하여 유지할 수 있다.
카운터(2)는 상술한 제1 실시예에서의 카운터(2)와 동일한 구성을 갖고 있다. 이 때문에, 본 실시예에서는 카운터(2)의 상세한 설명을 생략한다.
가변 지연 회로(5)는 반전 출력의 논리 게이트를 복수단 직렬로 접속한다. 본 실시예에서는 각 단의 논리 게이트를 CMOS 회로의 인버터(30)에 의해 구성하고 있다.
또한, 본 실시예의 가변 지연 회로에서는 인버터(30)와 전원 전압원 Vdd, Vss와의 사이에 형성된 가변 저항(31)을 형성하고 있다. 가변 저항(31)은 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 저항과, 각 저항에 각각 직렬로 접속된 스위칭 소자에 의해 구성되어 있다. 여기서는 스위칭 소자로서 트랜지스터를 형성하고, 저항으로서 트랜지스터의 온 저항을 이용한다.
그리고, 각 트랜지스터는 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있다. 즉, 제어 신호의 각 비트값이 트랜지스터의 게이트 전극에 인가된다. 그 결과, 대응하는 비트값이 「L」인 경우에 도통 상태가 되고, 「H」인 경우에 비도통 상태가 된다.
단, 인버터와 전원 전압 Vdd와의 사이에 형성된 각 트랜지스터의 게이트 전극에는 제어 신호의 반전 비트값이 입력된다.
또, 도 14에서는 카운터(2)의 각 플립플롭으로부터, 링 오실레이터(3)의 각 트랜지스터의 게이트 전극으로 제어 신호의 각 비트 신호를 유도하는 배선의 도시를 생략하고 있다.
이러한 구성으로 하면, 제어 신호 중 「H」의 비트수에 따라, 도통 상태의 스위칭 소자의 수를 용이하게 제어할 수 있다. 그 결과, 용이하게 가변 저항의 온 저항을 제어함으로써 인버터의 전송 지연 시간을 제어할 수 있다.
이와 같이, 본 실시예의 디지털 제어의 DLL에 따르면, 아날로그 회로를 사용하지 않고, 논리 소자에 의해 회로 구성함으로써 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다. 또한, 본 실시예의 DLL에 따르면, 응답 속도가 느린 아날로그 회로를 사용하지 않고, 특히 LPF를 사용하지 않기 때문에, 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능하게 된다. 이 때문에, 로크 대역의 향상을 도모할 수 있다.
또, 본 실시예에서는 가변 지연 회로의 지연 시간을 가변 저항에 의해 제어하였지만, 상술한 제2 실시예와 마찬가지로 하여, 가변 부하에 의해 지연 시간을 제어해도 된다.
[제7 실시예]
다음에, 본 발명의 타이밍 발생기 및 그것을 구비한 반도체 시험 장치의 일례에 대하여, 제7 실시예로서 설명한다.
도 15에 도시한 바와 같이, 본 실시예의 반도체 시험 장치는 타이밍 발생기(110), 패턴 발생기(111), 파형 정형기(112) 및 논리 비교 회로(114)에 의해 구성되어 있다.
타이밍 발생기(110)는 기준 클럭 신호를 소정 시간 지연한 지연 클럭 신호를 출력한다. 패턴 발생기(111)는 기준 클럭 신호에 동기하여 시험 패턴 신호를 출력한다. 파형 정형기(112)는 시험 패턴 신호를 피시험 디바이스(DUT)(13)에 따라 정형하고, 그 DUT(113)로 입력한다. 논리 비교기(14)는 DUT(113)의 응답 출력 신호와 기대값 데이터 신호를 비교한다.
그리고, 본 실시예의 타이밍 발생기(110)에는 지연 로크 루프 회로(DLL)(115)와 지연 선택부(116)가 형성되어 있다.
여기서, 도 16에 본 실시예의 타이밍 발생기(110)의 구성을 모식적으로 도시한다. DLL(115)은 상술한 제7 실시예에서의 DLL과 동일한 구성을 갖고 있고, 복수단의 논리 게이트를 직렬로 접속한 가변 지연 회로를 포함하고 있다. 단, 제7 실시예에서의 입력 파형은 본 실시예에서의 기준 클럭 신호에 상당한다.
또한, 지연 선택부(116)는 어느 하나의 인버터의 출력을 선택하여 지연 신호로서 출력한다. 또한, 도 16에 도시하는 예에서는 250㎰ 이하의 지연 시간을 발생시키는 지연 소자(117)를 형성하고 있다.
이와 같이, 본 실시예에서는, 타이밍 발생기(110)에 아날로그 회로가 아니고, 논리 소자에 의해 회로 구성한 디지털 제어의 DLL(115)을 이용하고 있다. 이에 의해, 타이밍 발생기(110)의 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모함과 함께, 고대역화를 도모할 수 있다.
그리고, 이러한 디지털 제어의 DLL(115)에 의해 구성된 타이밍 발생기(110)를 이용함으로써, 반도체 시험 장치의 소비 전력의 저감, 고대역화도 도모할 수 있음과 함께, 신뢰성의 향상을 도모할 수 있다.
[제8 실시예]
다음에, 도 17을 참조하여, 본 발명의 타이밍 발생기의 다른 일례에 대하여, 제8 실시예로서 설명한다.
제8 실시예의 타이밍 발생기는 가변 지연 회로의 최종단의 논리 게이트로부터 출력되는 출력 신호의 지연 시간의 길이를, 지연 선택부에 의해 선택되는 논리 게이트로부터 출력되는 지연 신호의 최대 지연 시간인 2나노초(2㎱)의 2배인 4나노초(4㎱)로 하고 있다.
즉, DLL은 최대 지연 시간을 발생시키는 데 필요한 단수의 2배의 단수의 인버터를 형성하고 있다.
그 결과, DLL에서는 최종단의 논리 게이트로부터 출력되는 출력 신호가 피드백되어 위상 로크된다. 이 때문에, DLL의 정밀도는 최종단으로부터 출력된 출력 신호의 지연 시간의 오차로서 결정된다. 따라서, 제8 실시예에서는 4ns분의 지연 시간에 대하여 오차 ±α가 발생한다.
그 결과, 지연 시간으로서 사용되는 2㎱분의 최대 지연 시간에 대하여 발생하는 오차를 ±α/2로 억제할 수 있다.
예를 들면, 인버터 1단당, 250피코초(㎰)의 지연 시간이 발생하는 경우, 가변 지연 회로로서는 8단의 인버터를 형성하면, 2㎱의 지연 시간이 얻어진다. 이에 대하여, 본 실시예에서는 16단의 인버터를 형성하여 4㎱의 지연 시간에 대하여 위상 로크를 행한다. 이 때문에, 인버터 1단당 오차는 ±α/16이 된다.
따라서, 지연 선택부(116)가 1단째의 인버터의 출력을 선택한 경우의 지연 시간 및 오차는 250㎰±α/16이 된다. 또한, 2단째의 인버터의 출력을 선택한 경우의 지연 시간 및 오차는 500㎰±2α/16이 된다. 마찬가지로 하여, 3단째 이후의 각 인버터로부터 출력의 오차는 단수에 ±α/16을 곱한 값이 된다. 이와 같이, 제8 실시예에 따르면, 오차를 작게 하여 실용상의 정밀도를 향상시킬 수 있다.
[제9 실시예]
다음에, 도 18을 참조하여, 본 발명의 반도체 집적 회로의 일례에 대하여, 제9 실시예로서 설명한다.
제9 실시예의 반도체 집적 회로(6)는 4개의 위상 로크 루프 회로(PLL)(60)와, 각 위상 로크 루프 회로로 저주파수의 기준 클럭 신호를 분배하는 배선(61)을 구비하고 있다.
각 PLL의 구성은 상술한 제1 실시예에서의 PLL의 구성과 동일하다. 본 실시예에서는, 소비 전력이 작고, 소형화가 가능한 디지털 제어의 PLL을 이용함으로써, 반도체 집적 회로 상에, 복수의 PLL을 형성하는 것이 가능하게 된다.
또, PLL로서 상술한 제2∼제3 실시예 중 어느 하나의 PLL을 이용해도 된다.
그리고, 스큐가 작은 저주파수의 기준 클럭 신호를 입력 신호로서 각 PLL(60)로 입력하고, 각 PLL(60)에서 고주파수의 동작 클럭을 각각 자기 발진시킬 수 있다. 그 결과, 클럭 신호의 중계 버퍼가 불필요해지고, 클럭 신호의 스큐를 저감하고, 설계를 용이화하는 것이 가능하다.
또한, 그리고, 기준 클럭 신호의 스큐는, 사실상 기준 클럭의 입력 단자(62)로부터 각 PLL(60)까지의 배선(61)의 전송 시간에 의해 주로 발생하게 된다. 이 때문에, 본 실시예에서는 기준 클럭의 입력 단자(62)로부터 각 PLL(60)까지의 배선 길이를 같게 하고 있다.
[제10 실시예]
다음에, 도 19를 참조하여 본 발명의 PLL의 다른 일례에 대하여 제9 실시예로서 설명한다.
논리 게이트에서의 지연 시간을, 논리 게이트가 접속된 저항에 의해서 제어하는 경우, 제어 신호 중 제1 값의 비트수(트랜지스터(Tr)의 on 개수)(이하, 「DA 값」)에 대하여 지연량은, 예를 들면 도 4에 곡선 Ⅰ로 나타낸 바와 같이, 쌍곡 특성을 갖는다. 이 때문에, DA값의 범위에 따라서, 로크 루프의 대역 및 지터량이 달라지는 경우가 있다.
그래서, 제10 실시예에서는 DA값에 대하여 보다 선형성이 높은 지연량을 실현할 수 있는 링 오실레이터를 구비한 PLL의 일례를 설명한다. 또한, 제10 실시예의 PLL은 링 오실레이터(RING OSC)를 제외하고는, 상술한 제1 실시예에서의 PLL의 구성과 마찬가지이기 때문에, 동일 부분의 상세한 설명을 생략한다.
우선, 도 19를 참조하여 제10 실시예의 링 오실레이터의 기본 구성에 대하여 설명한다.
본 실시예의 링 오실레이터는 최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트(205)와, 논리 게이트 각각과 기준 전압원과의 사이에 각각 형성되고, 전류값의 상한을 제한하는 가변 전류원(206)과, 제어 회로에 의해 구성되어 있다.
제어 회로는 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 정전류원(201)과, 각 정전류원에 각각 직렬로 접속된 스위칭 소자(202)와, 스위칭 소자를 통과한 합계 전류값을 바이어스 전압값으로 변환하는 전류 전압 변환 회로(203)와, 바이어스 전압을 가변 전류원(206)으로 인가하는 전류원 바이어스 회로(204)에 의해 구성되어 있다.
각 스위칭 소자(202)는 제어 신호(카운터(2)의 출력)를 구성하는 각 비트값(S0∼Sm-1)에 하나씩 대응하고 있다. 그리고, 대응하는 비트값이 「H」인 경우에 도통 상태가 되고, 「L」인 경우에 비도통 상태가 된다.
또한, 도 19에 도시하는 노드 N1에는 도통 상태의 스위칭 소자를 통과한 모든 전류가 합류된다. 이 때문에, 노드 N1에는 비트값 「H」의 비트수(DA값)에 비례한 전류가 흐른다. 또한, N1을 통과하는 전류는 전기 저항 등의 전류 전압 변환 회로(203)에 흐른다.
그리고, 전류원 바이어스 회로(204)의 임피던스를 사실상 무한으로 하면, 노드 N1에 유입된 모든 전류를 전류 전압 변환 회로(203)로 흘릴 수 있다. 그 결과, N1의 전위를 N1을 흐르는 전류값에 실질적으로 비례시킬 수 있다.
또한, 가변 전류원(206)은 바이어스 전압값의 증감에 대하여 실질적으로 선형으로 응답한 상한값 내의 전류를 흘린다.
그런데, CMOS 등의 반전 출력의 논리 게이트의 출력 전위는 논리 게이트의 기생 용량에 충전되는 전하량에 의해 결정된다. 이 때문에, 가변 전류원에 의해 논리 게이트에 흐르는 전류값을 제어하면, 논리 게이트의 출력 전위가 임계값에 도달하기까지 필요한 시간을 제어할 수 있다.
여기서, 도 20의 (A)에, 전류의 상한이 제한되지 않는 경우에, 출력 전위가 반전할 때에, 논리 게이트를 흐르는 전류의 시간 변화의 일례를 곡선 Ⅰ로 모식적으로 나타낸다. 곡선 Ⅰ로 나타낸 바와 같이, 시각 t0에서 출력 전위가 반전한 직후부터 시간이 경과함에 따라서, 전류는 감소한다. 그리고, 기생 용량에 충전되는 전하량은 곡선 Ⅰ와 횡축으로 둘러싸인 부분의 면적에 상당한다. 그리고, 충전 전하량 Q를 기생 용량 C로 나눈 값이 출력 전위 V(=Q/C)가 된다.
여기서는, 예를 들면 시각 t1에 출력 전위 V가 임계값 전압 Vth에 도달했다고 가정한다.
이에 대하여, 도 20의 (B)에, 전류의 상한 Ith가 제한되고 있는 경우에, 논리 게이트를 흐르는 전류의 시간 변화의 일례를 곡선 Ⅱ로 모식적으로 나타낸다. 곡선 Ⅱ로 나타낸 바와 같이, 시각 t0부터 일정 기간동안, 전류값은 상한값 Ith에서 추이하고, 그 후 감소한다. 출력 전위가 임계값에 달하기까지 충전되는 전하량은 일정하기 때문에, 전류의 상한값 Ith가 낮을수록 출력 전위가 임계값에 도달하기까지 필요한 시간이 걸리게 된다.
또, 예를 들면 시각 t2에서 출력 전위가 임계값에 도달한 경우, 그 때의 충전량은 전류를 제한하지 않는 경우에 시각 t1까지 충전된 충전량과 동일하다.
그래서, 본 실시예에서는 논리 게이트(206)에 흘리는 전류의 상한값을, 제어 신호 중 제1 값의 비트수(DA값)에 대응시킨다. 이에 의해, 제어 신호 중 「H」를 나타내는 비트수(DA값)의 증가에 맞추어서, 가변 전류원(206)을 흐르는 전류값을 감소시켜서 발진 주기를 길게 할 수 있다. 또한, 「H」를 나타내는 비트수의 감소에 맞추어서, 가변 전류원(206)을 흐르는 전류값을 증가시켜서 발진 주기를 짧게 할 수 있다.
그에 따라, 본 실시예에서는, 예를 들면 정전류 회로를 트랜지스터로 구성하고, 그 트랜지스터의 드레인/소스 간에 바이어스 전압을 인가하면 된다. 그와 같이 하면, 예를 들면 도 21의 (A)에 곡선 Ⅰ로 나타낸 바와 같이, DA값과 바이어스 전압 Vds와의 관계를, 트랜지스터의 포화 영역에서 선형으로 할 수 있다.
그런데, 출력 전압이 임계값 Vth에 도달하기까지 필요한 충전 시간 Tth=Q/Vth=CVth/Ith는, 예를 들면 도 21의 (B)에 곡선 Ⅱ에도 나타낸 바와 같이, 전류의 상한값 Ith에 반비례한다. 이 때문에, 충전 시간 Tth는 DA값에도 반비례한다.
그러나, 전류의 상한값과 충전 시간과의 관계는, 도 21의 (B)에 파선 III으로 나타낸 바와 같이, 일정한 범위 내이면 직선으로 근사할 수 있다. 그리고, 이 직선 근사할 수 있는 범위 U 내에서 상한값을 변화시키면, 개개의 논리 게이트의 지연 시간의 변화량은 미소하여도, 전체 논리 게이트의 합계의 지연 시간을 DA값의 변화에 대하여 실용상 충분히 선형으로 변화시킬 수 있다.
다음에, 도 22 및 도 23을 참조하여 제10 실시예에서의 링 오실레이터의 구체적 구성예를 설명한다. 이 구체적 구성예의 링 오실레이터는 도 22에 도시한 전류원(301) 및 전류 DAC(302)와, 도 23에 도시한 인버터의 다단 접속 회로(303)로 구성되어 있다.
또, 여기서 「DAC」란 디지털/아날로그 컨버터의 약칭으로, 전류 DAC(302)는 제어 신호 중 「H」의 비트수(DA값)라는 디지털 데이터를 아날로그의 전류값으로 변환하는 기능을 갖는다.
그리고, 도 22에 도시한 바와 같이 전류원(301) 및 전류 DAC(302)의 일부분으로, 상술한 정전류원(204)이 구성되어 있다. 전류원(301)은 전류 미러 회로로 구성되어 있다. 그리고, 전류원(301)과 전류 DAC(302)에서 각 비트값에 대응하는 각 정전류원(201)이 전류 미러의 관계로 되어 있다.
본 실시예에서는 전류원(301)을 전류 미러 회로로 구성한 예에 대하여 설명하였지만, 전류원(301)과 전류 DAC(302)에서 각 비트값에 대응하는 각 정전류원(201)이 전류 미러의 관계로 되어 있으면 되고, 예를 들면 트랜지스터를 종방향으로 중첩하여 전류원(301)을 구성해도 된다.
또한, 전류 DAC(302) 중 트랜지스터군에 의해 상술한 스위칭 소자(202)가 구성되어 있다.
또한, 전류 DAC(302) 중 N 채널형 트랜지스터에 의해 상술한 전류 전압 변환 회로(204)가 구성되어 있다. 이 구체예의 전류 전압 변환 회로(204)는 저항으로 근사할 수 있다.
또, 본 실시예에서는 전류 DAC(302)에서, 각 비트에 대응하는 각 전류 경로와 병렬로, 오프셋 전류를 흘리는 루트를 형성하고 있다. 오프셋 전류를 흘림으로써, 전류 전압 변환 회로(204)를 구성하는 N 채널형 트랜지스터를 포화 영역에서 사용할 수 있다. 그 결과, 전류량이 적은 경우에도, N 채널형 트랜지스터가 불포화 영역의 동작점에서 동작하는 것을 회피할 수 있다. 즉, 오프셋 전류를 흘림으로써, 전류량에 상관없이 전류 전압 변환 회로(204)에 의한 안정된 전류 전압 변환 동작을 실현할 수 있다.
또한, 도 23에 도시한 바와 같이, 인버터의 다단 접속 회로(303) 중 트랜지스터에 의해, 상술한 전류원 바이어스 회로(204)가 구성되어 있다.
또한, 인버터 다단 접속 회로(303) 중 CMOS 회로에 의해 상술한 논리 게이트(205)가 구성되어 있다.
또한, 인버터 다단 접속 회로(303) 중 트랜지스터에 의해 상술한 가변 전류원(206)이 구성되어 있다.
이와 같이 구성하면, 제어 신호 중 제1 값의 비트수의 증감에 선형에 대응하는 바이어스 전압값을 용이하게 생성할 수 있다. 그 결과, 제어 신호 중 제1 값의 비트수(DA값)와 링 오실레이터의 발진 주기와의 관계를 선형 특성으로 할 수 있다.
또, 제10 실시예에서 설명한 링 오실레이터의 구성은 다단 논리 게이트의 최종단의 출력을 첫단에 입력하는 점을 제외하고는, 본 발명의 지연 로크 루프 회로에 이용하기에 적합하다.
상술한 실시예에서는, 본 발명을 특정한 조건으로 구성한 예에 대하여 설명하였지만, 본 발명은 여러가지의 변경을 행할 수 있다. 예를 들면, 상술한 실시예에서는, 링 오실레이터나 가변 지연 회로를 다단 접속한 인버터에 의해 구성한 예에 대하여 설명했지만, 본 발명에서는 반전 출력의 논리 게이트는 인버터에 한정되지 않는다. 예를 들면, NAND 회로나 NOR 회로를 다단 접속해도 된다.
이상, 상세히 설명한 바와 같이, 본 발명의 디지털 제어의 PLL 및 DLL, 그것을 이용한 타이밍 발생기, 그것을 구비한 반도체 시험 장치에 따르면, PLL 및 DLL에 아날로그 회로를 사용하지 않고, 논리 소자에 의해 회로 구성함으로써, 소비 전력의 저감, 회로 규모의 소형화, 비용의 저감을 도모할 수 있다.
또한, PLL 및 DLL에 응답 속도가 느린 아날로그 회로를 사용하지 않고, 특히 LPF를 사용하지 않기 때문에, 보다 고대역에서 고정밀도로 위상 로크하는 것이 가능하게 된다. 이 때문에, 로크 대역의 향상을 도모할 수 있다.
또한, PLL 및 DLL의 위상 비교기에서, 위상의 앞섬 및 뒤짐을 위상차에 상관없이, 입력 신호에 동기하여 피드백 신호의 값으로서 검출한다. 이에 따라, 위상 비교의 신뢰성의 향상을 도모할 수 있다.
또한, PLL 및 DLL에서 위상 신호에 따라서 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 증감하는 우선 순위 인코더형 카운터를 사용하기 때문에, 제어 신호는 한번에 1 비트의 값밖에 변화하지 않는다. 이 때문에, 신뢰성의 향상을 도모할 수 있다.
또한, 본 발명의 반도체 집적 회로에 따르면, 소비 전력이 작고, 소형화가 가능한 디지털 제어의 PLL을 복수 형성함으로써, 스큐가 작은 저주파수의 클럭 신호를 각 PLL로 입력하고, 각 PLL에서 고주파수의 동작 클럭을 각각 자기 발진시킬 수 있다. 그 결과, 클럭 신호의 중계 버퍼가 불필요해져 클럭 신호의 스큐를 저감하고, 설계를 용이화할 수 있다.

Claims (32)

  1. 2치 신호의 출력 신호를 피드백 신호로서 출력하는 피드백 수단과,
    상기 피드백 신호 및 입력 신호를 입력받고, 상기 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기와,
    상기 위상 신호를 입력받고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 제어 신호 중의 값을 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중의 값을 감소시키는 카운터와,
    상기 제어 신호를 입력받고, 상기 출력 신호를 출력하고, 상기 제어 신호 중의 값이 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 값이 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 링 오실레이터를 포함하며,
    상기 위상 비교기는 다이내믹 D 플립플롭과, 그의 출력이 입력되는 비(非)다이내믹 D 플립플롭에 의해 구성되고,
    상기 다이내믹 D 플립플롭은 아날로그 스위치와 기생 용량을 조합하여 구성된 다이내믹 래치 회로를 2단 종속 접속한 구성을 갖고,
    상기 비다이내믹 D 플립플롭은 아날로그 스위치와 인버터를 조합하여 구성된 래치 회로를 2단 종속 접속한 구성을 갖는 위상 로크 루프 회로.
  2. 제1항에 있어서,
    상기 피드백 수단은 분주기로 이루어지는 위상 로크 루프 회로.
  3. 제2항에 있어서,
    상기 분주기는 2치 신호의 출력 신호를 분주하여, 2치 신호의 피드백 신호를 출력하고,
    상기 위상 비교기는 상기 피드백 신호 및 입력 신호가 입력되고, 상기 피드백 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하고,
    상기 카운터는 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키고,
    상기 링 오실레이터는 상기 제어 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 위상 로크 루프 회로.
  4. 삭제
  5. 2치 신호의 출력 신호를 피드백 신호로서 출력하는 피드백 수단과,
    상기 피드백 신호 및 입력 신호를 입력받고, 상기 입력 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기와,
    상기 위상 신호를 입력받고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 제어 신호 중의 값을 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중의 값을 감소시키는 카운터와,
    상기 제어 신호를 입력받고, 상기 출력 신호를 출력하고, 상기 제어 신호 중의 값이 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 값이 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 링 오실레이터를 포함하며,
    상기 위상 비교기는,
    상기 위상의 뒤짐을 검출하는 제1 D 플립플롭과,
    상기 위상의 앞섬을 검출하는 제2 D 플립플롭과,
    상기 제1 D 플립플롭으로 입력하는 입력 신호를 상기 위상의 뒤짐을 검출한 제1 D 플립플롭의 출력값의 전환 위상차분만큼 조정하는 제1 가변 지연 소자와,
    상기 제2 D 플립플롭으로 입력하는 입력 신호를 상기 위상의 앞섬을 검출한 제2 D 플립플롭의 출력값의 전환 위상차분만큼 조정하는 제2 가변 지연 소자에 의해 구성된 위상 로크 루프 회로.
  6. 삭제
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 카운터는 플립플롭과, 해당 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 포함하고,
    상기 플립플롭 각각은 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고,
    상기 선택부 각각은 각 플립플롭에 하나씩 대응하고,
    상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 전단(前段)의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고,
    최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 위상 로크 루프 회로.
  8. 제5항에 있어서,
    상기 위상 비교기는,
    상기 제1 D 플립플롭에 의해 상기 위상의 뒤짐이 비검출임과 동시에, 상기 제2 D 플립플롭에 의해 상기 위상의 앞섬이 비검출인 경우, 상기 피드백 신호와 상기 입력 신호의 위상의 일치를 나타내는 위상 신호를 출력하고,
    상기 카운터는,
    플립플롭과, 해당 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 포함하고,
    상기 플립플롭 각각은 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고,
    상기 선택부 각각은 각 플립플롭에 하나씩 대응하고,
    상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에, 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에, 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    상기 위상 신호가 위상의 일치를 나타내는 값인 경우에, 대응하는 플립플롭 자신의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고,
    최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 위상 로크 루프 회로.
  9. 제3항에 있어서,
    상기 링 오실레이터는 최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트와, 해당 논리 게이트와 전원 전압원의 사이에 설치된 가변 저항에 의해 구성되고,
    상기 제1 값을 나타내는 비트수가 증가하면 상기 가변 저항의 저항값을 증가시켜서 상기 발진 주기를 길게 하고,
    상기 제1 값을 나타내는 비트수가 감소하면 상기 가변 저항의 저항값을 감소시켜서 상기 발진 주기를 짧게 하는 위상 로크 루프 회로.
  10. 제9항에 있어서,
    상기 가변 저항은,
    상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 저항과,
    각 저항에 각각 직렬로 접속된 스위칭 소자에 의해 구성되고,
    각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고 제2 값인 경우에 도통 상태가 되는 위상 로크 루프 회로.
  11. 제3항에 있어서,
    상기 링 오실레이터는 최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트와, 상기 논리 게이트 각각과 접지 전압원의 사이에 설치된 가변 용량에 의해 구성되고,
    상기 제1 값을 나타내는 비트수가 증가하면 상기 가변 용량의 용량값을 증가시켜서 상기 발진 주기를 길게 하고,
    상기 제1 값을 나타내는 비트수가 감소하면 상기 가변 용량의 용량값을 감소시켜서 상기 발진 주기를 짧게 하는 위상 로크 루프 회로.
  12. 제11항에 있어서,
    상기 가변 용량은 상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 부하 용량과, 각 부하 용량에 각각 직렬로 접속된 스위칭 소자를 포함하고,
    각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 도통 상태가 되고, 제2 값인 경우에 비도통 상태가 되는 위상 로크 루프 회로.
  13. 제3항에 있어서,
    상기 링 오실레이터는,
    최종단의 출력이 첫단에 입력되는 다단 접속된 반전 출력의 논리 게이트와,
    상기 논리 게이트 각각과 기준 전압원의 사이에 각각 설치되고, 전류값의 상한을 제한하는 가변 전류원과,
    상기 제어 신호 중 상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 전류원을 흐르는 전류값을 감소시켜서 상기 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 전류원을 흐르는 전류값을 증가시켜서 상기 발진 주기를 짧게 하는 제어 회로에 의해 구성되는 것을 특징으로 하는 위상 로크 루프 회로.
  14. 제13항에 있어서,
    상기 제어 회로는,
    상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 정전류원과,
    각 정전류원에 각각 직렬로 접속된 스위칭 소자와,
    상기 스위칭 소자를 통과한 합계 전류값을 바이어스 전압값으로 변환하는 전류 전압 변환 회로와,
    상기 바이어스 전압을 상기 가변 전류원에 인가하는 전류원 바이어스 회로를 포함하고,
    상기 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되고,
    상기 정전류원은 상기 바이어스 전압값의 증감에 대하여 실질적으로 선형적으로 응답한 상한값 내의 전류를 흘리는 위상 로크 루프 회로.
  15. 2치의 출력 신호 및 입력 신호를 입력받고, 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기와,
    상기 위상 신호를 입력받음과 함께, 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호의 값을 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호의 값을 감소시키는 카운터와,
    상기 제어 신호 및 상기 입력 신호를 입력받음과 함께, 상기 출력 신호를 출력하고, 상기 제어 신호 중의 값이 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제어 신호의 값이 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 가변 지연 회로를 포함하며,
    상기 위상 비교기는 다이내믹 D 플립플롭과, 그의 출력이 입력되는 비다이내믹 D 플립플롭에 의해 구성되고,
    상기 다이내믹 D 플립플롭은 아날로그 스위치와 기생 용량을 조합하여 구성된 다이내믹 래치 회로를 2단 종속 접속한 구성을 갖고,
    상기 비다이내믹 D 플립플롭은 아날로그 스위치와 인버터를 조합하여 구성된 래치 회로를 2단 종속 접속한 구성을 갖는 지연 로크 루프 회로.
  16. 제15항에 있어서,
    상기 위상 비교기는 2치의 출력 신호 및 입력 신호가 입력되고, 상기 출력 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하고,
    상기 카운터는 상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키고,
    상기 가변 지연 회로는 상기 제어 신호 및 상기 입력 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 지연 로크 루프 회로.
  17. 삭제
  18. 2치의 출력 신호 및 입력 신호를 입력받고, 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기와,
    상기 위상 신호를 입력받음과 함께, 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호의 값을 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호의 값을 감소시키는 카운터와,
    상기 제어 신호 및 상기 입력 신호를 입력받음과 함께, 상기 출력 신호를 출력하고, 상기 제어 신호 중의 값이 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제어 신호의 값이 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 가변 지연 회로를 포함하며,
    상기 위상 비교기는,
    상기 위상의 뒤짐을 검출하는 제1 D 플립플롭과,
    상기 위상의 앞섬을 검출하는 제2 D 플립플롭과,
    상기 제1 D 플립플롭으로 입력하는 입력 신호를, 상기 위상의 뒤짐을 검출한 제1 D 플립플롭의 출력값의 전환 위상차분 만큼 조정하는 제1 가변 지연 소자와,
    상기 제2 D 플립플롭으로 입력하는 입력 신호를, 상기 위상의 앞섬을 검출한 제2 D 플립플롭의 출력값의 전환 위상차분 만큼 조정하는 제2 가변 지연 소자에 의해 구성된 지연 로크 루프 회로.
  19. 삭제
  20. 제15항, 제16항 및 제18항 중 어느 한 항에 있어서,
    상기 카운터는 플립플롭과, 해당 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 포함하고,
    상기 플립플롭 각각은 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고,
    상기 선택부 각각은 각 플립플롭에 하나씩 대응하고,
    상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에, 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에, 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고,
    최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 지연 로크 루프 회로.
  21. 제18항에 있어서,
    상기 위상 비교기는,
    상기 제1 D 플립플롭에 의해 상기 위상의 뒤짐이 비검출임과 동시에, 상기 제2 D 플립플롭에 의해 상기 위상의 앞섬이 비검출인 경우, 상기 출력 신호와 상기 입력 신호와의 위상의 일치를 나타내는 위상 신호를 출력하고,
    상기 카운터는,
    플립플롭과, 해당 플립플롭으로 입력하는 신호를 선택하는 선택부를 상기 제어 신호의 비트수와 같은 수의 단씩 포함하고,
    상기 플립플롭 각각은, 상기 제어 신호를 구성하는 비트값을 하나씩 출력하고,
    상기 선택부 각각은 각 플립플롭에 하나씩 대응하고,
    상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 전단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에, 다음단의 플립플롭의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    상기 위상 신호가 위상의 일치를 나타내는 값인 경우에, 대응하는 플립플롭 자신의 출력값을 선택하여 대응하는 플립플롭으로 입력하고,
    첫단의 선택부는 전단의 플립플롭의 출력값으로서 제1 값을 첫단의 플립플롭으로 입력하고,
    최종단의 선택부는 다음단의 플립플롭의 출력값으로서 제2 값을 최종단의 플립플롭으로 입력하는 지연 로크 루프 회로.
  22. 제16항에 있어서,
    상기 가변 지연 회로는 다단 접속된 반전 출력의 논리 게이트와, 해당 논리 게이트와 전원 전압원의 사이에 설치된 가변 저항에 의해 구성되고,
    상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 저항의 저항값을 증가시켜서 상기 지연 시간을 길게 하고,
    상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 저항의 저항값을 감소시켜서 상기 지연 시간을 짧게 하는 지연 로크 루프 회로.
  23. 제22항에 있어서,
    상기 가변 저항 회로는 상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 저항과, 각 저항에 각각 직렬로 접속된 스위칭 소자에 의해 구성되고,
    각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되는 지연 로크 루프 회로.
  24. 제16항에 있어서,
    상기 가변 지연 회로는 다단 접속된 반전 출력의 논리 게이트와, 상기 논리 게이트 각각과 접지 전압원의 사이에 설치된 가변 용량에 의해 구성되고,
    상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 용량의 용량값을 증가시켜서 상기 지연 시간을 길게 하고,
    상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 용량의 용량값을 감소시켜서 상기 지연 시간을 짧게 하는 지연 로크 루프 회로.
  25. 제24항에 있어서,
    상기 가변 용량은,
    상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 부하 용량과,
    각 부하 용량에 각각 직렬로 접속된 스위칭 소자를 포함하고,
    각 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 도통 상태가 되고, 제2 값인 경우에 비도통 상태가 되는 지연 로크 루프 회로.
  26. 제16항에 있어서,
    상기 가변 지연 회로는,
    다단 접속된 반전 출력의 논리 게이트와,
    상기 논리 게이트 각각과 기준 전압원의 사이에 각각 설치되고, 전류값의 상한을 제한하는 가변 전류원과,
    상기 제어 신호 중 상기 제1 값을 나타내는 비트수가 증가하면, 상기 가변 전류원을 흐르는 전류값을 감소시켜서 상기 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 감소하면, 상기 가변 전류원을 흐르는 전류값을 증가시켜서 상기 지연 시간을 짧게 하는 제어 회로에 의해 구성되어 있는 지연 로크 루프 회로.
  27. 제26항에 있어서,
    상기 제어 회로는,
    상기 제어 신호의 비트수와 동일한 수의 서로 병렬로 접속된 정전류원과,
    각 정전류원에 각각 직렬로 접속된 스위칭 소자와,
    상기 스위칭 소자를 통과한 합계 전류값을 바이어스 전압값으로 변환하는 전류 전압 변환 회로와,
    상기 바이어스 전압을 상기 가변 전류원에 인가하는 전류원 바이어스 회로를 포함하고,
    상기 스위칭 소자는 상기 제어 신호를 구성하는 각 비트값에 하나씩 대응하고 있고, 대응하는 비트값이 제1 값인 경우에 비도통 상태가 되고, 제2 값인 경우에 도통 상태가 되고,
    상기 정전류원은 상기 바이어스 전압값의 증감에 대하여 실질적으로 선형적으로 응답한 상한값 내의 전류를 흘리는 것을 특징으로 하는 지연 로크 루프 회로.
  28. 복수단의 논리 게이트를 직렬로 접속한 가변 지연 회로를 포함하는 지연 로크 루프 회로와,
    어느 하나의 상기 논리 게이트의 출력을 선택하여 지연 신호로서 출력하는 지연 선택부를 포함하는 타이밍 발생기로서,
    상기 지연 로크 루프 회로는,
    2치의 출력 신호 및 입력 신호가 입력되고, 상기 출력 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기와,
    상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키는 카운터와,
    상기 제어 신호 및 상기 입력 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 상기 가변 지연 회로에 의해 구성되며,
    상기 위상 비교기는 다이내믹 D 플립플롭과, 그의 출력이 입력되는 비다이내믹 D 플립플롭에 의해 구성되고,
    상기 다이내믹 D 플립플롭은 아날로그 스위치와 기생 용량을 조합하여 구성된 다이내믹 래치 회로를 2단 종속 접속한 구성을 갖고,
    상기 비다이내믹 D 플립플롭은 아날로그 스위치와 인버터를 조합하여 구성된 래치 회로를 2단 종속 접속한 구성을 갖는 타이밍 발생기.
  29. 제28항에 있어서,
    상기 가변 지연 회로의 최종단의 논리 게이트로부터 출력되는 출력 신호의 지연 시간은, 상기 지연 선택부에 의해 선택되는 논리 게이트로부터 출력되는 지연 신호의 최대 지연 시간보다도 긴 타이밍 발생기.
  30. 기준 클럭 신호를 소정 시간 지연한 지연 클럭 신호를 출력하는 타이밍 발생기와,
    상기 기준 클럭 신호에 동기하여 시험 패턴 신호를 출력하는 패턴 발생기와,
    상기 시험 패턴 신호를 피시험(被試驗) 디바이스에 따라 정형(整形)하여, 해당 피시험 디바이스로 입력하는 파형 정형기와,
    상기 피시험 디바이스의 응답 출력 신호와 기대값 데이터 신호를 비교하는 논리 비교기를 포함하는 반도체 시험 장치로서,
    상기 타이밍 발생기는,
    복수단의 논리 게이트를 직렬로 접속한 가변 지연 회로를 포함하는 지연 로크 루프 회로와,
    어느 하나의 상기 논리 게이트의 출력을 선택하여 지연 신호로서 출력하는 지연 선택부를 포함하고,
    상기 지연 로크 루프 회로는,
    2치의 출력 신호 및 입력 신호가 입력되고, 상기 출력 신호의 값을 입력 신호에 동기하여 검출하고, 검출 결과를 상기 입력 신호에 대한 상기 출력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기와,
    상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나 감소시키는 카운터와,
    상기 제어 신호 및 상기 입력 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 입력 신호에 대한 상기 출력 신호의 지연 시간을 짧게 하는 상기 가변 지연 회로에 의해 구성된 것을 특징으로 하는 반도체 시험 장치.
  31. 발진 주파수가 서로 동일한 복수의 위상 로크 루프 회로와,
    각 위상 로크 루프 회로로 상기 발진 주파수보다도 낮은 주파수의 기준 클럭 신호를 분배하는 배선을 포함하는 반도체 집적 회로로서,
    상기 위상 로크 루프 회로는,
    2치 신호의 출력 신호를 분주하여, 2치 신호의 피드백 신호를 출력하는 분주기와,
    상기 피드백 신호 및 상기 기준 클럭 신호가 입력되고, 상기 피드백 신호의 값을 상기 기준 클럭 신호에 동기하여 검출하고, 검출 결과를 상기 기준 클럭 신호에 대한 상기 피드백 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호로서 출력하는 위상 비교기와,
    상기 위상 신호가 입력되고, 각 비트가 각각 제1 값 또는 제2 값을 나타내는 복수 비트로 구성된 제어 신호를 출력하고, 상기 위상 신호가 위상의 앞섬을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 증가시키고, 상기 위상 신호가 위상의 뒤짐을 나타내는 값인 경우에 상기 제어 신호 중 제1 값을 나타내는 비트수를 하나씩 감소시키는 카운터와,
    상기 제어 신호가 입력되고, 상기 출력 신호를 출력하고, 상기 제어 신호 중 제1 값을 나타내는 비트수가 많을수록 상기 출력 신호의 발진 주기를 길게 하고, 상기 제1 값을 나타내는 비트수가 적을수록 상기 출력 신호의 발진 주기를 짧게 하는 링 오실레이터에 의해 구성된 것을 특징으로 하는 반도체 집적 회로.
  32. 하나의 입력 신호에 대한 다른 입력 신호의 위상의 앞섬 또는 뒤짐을 나타내는 위상 신호를 출력하는 위상 비교기로서,
    다이내믹 D 플립플롭과,
    그의 출력이 입력되는 비(非)다이내믹 D 플립플롭에 의해 구성되고,
    상기 다이내믹 D 플립플롭은 아날로그 스위치와 기생 용량을 조합하여 구성된 다이내믹 래치 회로를 2단 종속 접속한 구성을 갖는 것을 특징으로 하는 위상 비교기.
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